KR20200025199A - 금속 박막 에치백에 의한 반도체 배선 제조 방법 및 이를 통해 제조된 반도체 소자 - Google Patents

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Abstract

에치백을 이용한 반도체 배선 제조 방법 및 반도체 소자가 개시된다. 기판에 금속 박막을 증착하고, 금속 박막의 결정립을 성장시킨 후 금속 박막을 식각하여 얇은 박막을 형성하고, 배선 패턴이 형성된 에칭 마스크를 통해 얇은 박막을 식각하여 배선을 형성한다.

Description

금속 박막 에치백에 의한 반도체 배선 제조 방법 및 이를 통해 제조된 반도체 소자{Method of manufacturing semiconductor interconnect by etch-back of metal film, and semiconductor device manufactured by the method}
본 발명은 에치백을 이용하여 반도체 배선을 제조하는 방법 및 이를 통해 제조되는 반도체 소자에 관한 것이다.
반도체 제조 공정에서 구리 배선은 일반적으로 다마신(damascene) 또는 듀얼-다마신(dual-damascene) 공정을 통해 제조된다. 배선의 선폭은 반도체 칩(Chip)의 축소(scaling down)에 따라 함께 줄어들어야 하나, 종래 배선 공정 방법을 통해 구리(Cu) 배선을 형성하는 경우에, 도 1과 같이 배선 선폭(Wline)을 줄이면 배선 저항(R)이 급격히 증가하는 문제점이 발생한다.
도 2는 배선 선폭의 감소에 따라 배선 저항이 증가하는 원인을 도시하고 있다. 도 2를 참조하면, 이상적인 경우의 금속의 비저항은 전자와 금속 원자간 충돌에 의한 산란(lattice scattering)으로 인해 나타나는 단일값(bulk resistivity)을 갖지만, 실제 배선 구조에서는 결정립 경계(grain-boundary)에서의 전자 산란에 의한 결정립 경계 산란(grain-boundary scattering), 배선 표면에서 전자가 반사되어 나타나는 표면 산란(surface-scattering) 등이 배선 금속의 비저항에 영향을 미치게 된다. 배선 선폭이 감소할수록 결정립 경계 산란과 표면 산란 효과가 증가하여 배선의 급격한 비저항 증가를 야기하고 결국 배선의 저항 역시 증가하게 된다.
도 3은 배선 선폭의 감소에 따라 배선 저항이 증가하는 또 다른 원인을 도시하고 있다. 도 3을 참조하면, 배선 선폭이 감소할 때 저항이 증가하는 다른 요인으로, 베리어/라이너(barrier/liner) 두께의 스케일링(scaling)이 어렵다는 점이다. 구리가 절연막 내부로 쉽게 침투하여 확산하는 특성으로 인해 구리 배선을 형성할 때 구리 확산 방지막(diffusion barrier)의 형성과, 구리/베리어층(barrier layer) 사이의 접착력을 높이는 라이너(liner) 형성이 필수적이다. 구리 배선의 선폭을 계속 줄이더라도 수 nm의 베리어 및 라이너의 두께는 일정 이상 줄이기 힘들다. 얇은 구리 배선을 형성할수록 구리 면적에 비해 베리어 및 라이너가 차지하는 면적의 비율이 상대적으로 커지고, 비교적 높은 비저항을 갖는 베리어 및 라이너의 특성상 전체 배선 저항이 급격히 증가하게 된다.
등록특허공보 제10-1774295 "반도체 장치의 제조방법"
본 발명이 이루고자 하는 기술적 과제는, 금속 박막의 에치백 방법을 통해 종래의 다마신 또는 듀얼-다마신 공정 대비 큰 결정립(grain)과 매우 낮은 불순물(impurity) 농도를 가짐으로써, 매우 얇은 선폭 영역에서 다마신 또는 듀얼-다마신으로 형성된 배선 대비 저항 또는 비저항의 증가가 억제된 배선을 형성할 수 있는 반도체 배선 제조 방법 및 이를 통해 형성된 반도체 소자를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한, 본 발명의 실시 예에 따른 반도체 배선 제조 방법의 일 예는, 기판에 금속 박막을 증착하는 단계; 상기 금속 박막의 결정립을 성장시키는 단계; 상기 결정립이 성장한 금속 박막을 식각하여 얇은 박막을 형성하는 단계; 상기 얇은 박막 위에 에칭 마스크를 형성하고 패터닝하는 단계; 패터닝된 상기 에칭 마스크를 통해 상기 얇은 박막을 식각하여 배선을 형성하는 단계;를 포함한다.
상기의 기술적 과제를 달성하기 위한, 본 발명의 실시 예에 따른 반도체 소자의 일 예는, 기판; 상기 기판 위에 형성된 Cu, Co, Ru 또는 Mo의 배선;을 포함하고, 상기 배선은, 상기 기판에 증착된 금속 박막에 열처리 및 에치-백(etch-back) 공정을 적용하여 형성한 얇은 박막을 식각하여 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 얇은 선폭 영역에서도 큰 결정립(grain)과 매우 낮은 불순물(impurity) 가지는 반도체 배선을 형성할 수 있다. 따라서 얇은 선폭 영역에서 저항 또는 비저항의 증가가 억제된 반도체 배선을 형성할 수 있다.
도 1은 종래 배선 공정으로 형성된 배선의 선폭과 저항의 관계를 도시한 도면,
도 2 및 도 3은 배선 선폭의 감소에 따라 배선 저항이 증가하는 원인을 도시한 도면,
도 4는 본 발명의 실시 예에 따른 반도체 배선 제조 방법의 일 예의 흐름도,
도 5는 본 발명의 실시 예에 따른 결정립 성장 및 에치-백의 개념을 도식화한 도면,
도 6은 배선의 면적 대비 저항을 측정한 실험 예를 도시한 도면, 그리고,
도 7은 금속 박막에 대한 결정립 성장 및 에치-백의 실험 예를 도시한 도면이다.
이하에서, 첨부된 도면들을 참조하여 본 발명의 실시 예에 따른 반도체 배선 제조 방법 및 이를 통해 제조된 반도체 소자에 대해 상세히 설명한다.
도 4는 본 발명의 실시 예에 따른 반도체 배선 제조 방법의 일 예의 흐름도이다.
도 4를 참조하면, 기판에 금속 박막이 증착된다(S400). 금속 박막은 구리(Cu), 코발트(Co), 루테늄(Ru) 또는 몰리브덴(Mo) 등의 물질로 구성될 수 있다. 금속 박막은 금속 스퍼터링(metal sputtering) 또는 금속 이베포레이션(metal evaporation)과 같은 물리적 증착법(physical vapor deposition, PVD)을 이용하여 기판 위에 형성되거나 화학기상증착법(chemical vapor deposition, CVD), 원자층증착법(atomic layer deposition), 혹은 전해도금법(electroplating)이나 무전해도금(electroless plating) 등을 이용하여 형성될 수 있다. 낮은 불순물 함유도를 위해서는 PVD가 선호될 수 있다. PVD를 이용하여 금속 박막을 증착하는 경우에 CVD/ALD 등을 이용하는 경우에 비해 매우 낮은 불순물을 가진 금속 박막을 형성할 수 있다. 금속 박막의 물질이나 증착 방법은 본 실시 예에 기재된 예에 반드시 한정되는 것은 아니며 실시 예에 따라 다양하게 변형 가능하다.
기판에 형성되는 금속 박막의 두께는 반도체 배선의 두께보다 더 두껍다. 예를 들어, 도 5를 참조하면, 반도체의 배선(530) 두께를 10~20㎚로 제조하고자 할 경우에, 금속 박막(510)은 반도체 배선(530)의 두께보다 수 배 이상 두꺼운 70㎚일 수 있다. 금속 박막의 두께는 실시 예에 따라 다양하게 변형될 수 있다.
금속 박막이 형성되면, 금속 박막의 결정립(grain)의 크기를 성장시킨다(S410). 결정립 크기 성장은 열처리 공정을 통해 이루어질 수 있다. 종래의 다양한 열처리 공정 방법이 본 실시 예에 적용될 수 있다. 예를 들어, 70nm Co 금속 박막을 1*10-6 Torr 이하 압력의 고-진공(high-vacuum) 분위기에서 400℃로 2시간 열처리하여 미세 결정립을 수백nm 이상의 큰 결정립으로 성장시킬 수 있다.
다음으로, 큰 결정립을 가진 금속 박막을 식각(etching)하여 얇은 박막으로 만드는 에치백(etch-back) 과정이 수행된다(S420). 식각 방법으로, 화학적기계연마(Chemical Mechanical Planarization, CMP), 이온-밀링(ion-milling), 반응성이온에칭(Reactive Ion Etching, RIE), 원자층에칭(Atomic Layer Etching, ALE) 또는 플라즈마에칭(Plasma Etching) 등의 건식 식각(dry etching) 또는 습식 식각(wet etching)을 사용하거나 두 개 이상의 서로 다른 방법을 혼합하여 사용할 수 있다. 예를 들어, 70nm Co 금속 박막을 열처리 후 이온-밀링 방식을 통해 10~20nm 두께로 식각할 수 있다. 도 7을 참조하면, 초기 미세 결정립 상태의 Co 박막(700)에 에치백을 수행할 경우 식각된 박막(710) 역시 미세 결정립 상태가 되지만, 결정립 성장을 수행한 Co 박막(750)에 에치백을 수행할 경우 성장된 결정립 상태가 식각된 박막(760)에 그대로 유지된다. 에치백 후 큰 결정립 상태를 유지함으로써 최종적으로 형성될 배선이 큰 결정립 구조를 가질 수 있어 결정립-경계 산란을 억제할 수 있다. 이 외에도 성장한 결정립을 파괴하지 않고 금속 박막의 두께를 얇게 만들 수 있는 종래의 다양한 식각 방법이 본 실시 예에 적용될 수 있다.
얇은 박막이 형성되면, 얇은 박막 위에 에칭 마스크를 형성하고 패터닝한다(S430). 패터닝은 종래의 다양한 방법을 사용할 수 있다. 예를 들어, 반도체 제조 공정에서 보편적으로 사용하는 DUV(Deep Ultraviolet) 및 EUV(Extreme Ultraviolet) 기반의 포토 리소그래피(photo-lithography) 등의 방식으로 배선 패턴을 형성할 수 있다. 또는, 포토 리지스트(photo resist)와 얇은 박막 사이에 하나 또는 복수 개의 계면층(interfacial layer) 또는 하드 마스크(hard mark)를 삽입할 수 있다.
배선 패턴이 형성된 에칭 마스크를 통해 상기 얇은 금속 박막을 식각하여 배선을 형성한다(S440). 여기서, 식각 방법으로 원자층에칭(ALE), 반응성이온에칭(RIE), 이온-밀링(Ion-milling) 방법이 사용될 수 있다. 예를 들어, Co 얇은 박막의 표면에 50~100nm 두께의 이-빔 리지스트(E-beam resist)를 코팅한 후 이-빔 리소그래피(E-beam lithography) 방식을 통해 이-빔 리지스트를 다양한 폭으로 패터닝할 수 있다. 이후 패터닝된 이-빔 리지스트를 마스크로 이용하여 이온-밀링 방식으로 Co 얇은 박막을 식각하고, 식각 후 남아 있는 이-빔 리지스트를 제거하여 배선을 형성할 수 있다. 이 외에도 종래의 다양한 식각 방법이 본 실시 예에 적용될 수 있다.
배선이 형성되면, 후처리 공정이 수행된다(S450). 후처리 공정의 내용은 실시 예에 따라 다양할 수 있다. 예를 들어, 후처리 공정은 얇은 박막을 식각하고 남은 에칭 마스크를 애싱(ashing)하는 과정, 배선 구조에 남아 있는 잔여물 등을 세정하는 과정, 배선의 표면에 다양한 절연막과의 접착력 향상을 위한 라이너(liner)를 형성하는 과정, 배선 사이에 절연막을 채우는 과정, 채워진 절연막 상부를 CMP 등의 방법을 통해 평탄화하는 과정, 또는 다층 배선 구조를 형성하는 과정을 포함할 수 있다.
다른 실시 예로, 에치백 단계(S420)와 패터닝 단계(S430) 사이에 열처리 단계 또는 세정 단계가 더 포함될 수 있다. 예를 들어, 에치백 단계(S420)에서 건식 식각을 이용하여 금속 박막을 얇은 박막으로 만들 때 얇은 박막 표면의 일부가 비정질화(amorphization)될 수 있으므로, 비정질화된 부분의 재결정화(re-crystallization)를 유도할 수 있는 열처리 과정이 에치백 단계(420)와 패터닝 단계(S430) 사이에 추가될 수 있다. 다른 예로, CMP 방법을 통해 금속 박막을 얇은 박막으로 만들 때 표면 산화막이나 슬러리 잔여물 등이 존재할 수 있으므로 이를 제거하기 위한 세정 공정이 추가될 수 있다.
도 5는 본 발명의 실시 예에 따른 결정립 성장 및 에치백의 개념을 도식화한 도면이다.
도 5를 참조하면, 기판(500) 위에 증착된 금속 박막(510)은 미세 결정립(512)으로 구성되어 있다. 금속 박막(510)을 열처리하면, 금속 박막(510)의 미세 결정립(512)이 큰 결정립(522)으로 성장한다. 그 다음 큰 결정립(522)으로 구성된 금속 박막(520)을 식각하여 배선의 두께에 해당하는 얇은 박막(530)을 형성한다.
도 6은 배선의 면적 대비 저항을 측정한 실험 예를 도시한 도면이다.
도 6을 참조하면, 10~20㎚ 두께의 얇은 Co 박막 상태에서 Co 배선을 미세 결정립 상태로 제조한 경우(600), 10~20㎚ 두께의 얇은 Co 박막 상태에서 열처리 공정 후 Co 배선을 제조한 경우(610), 본 발명의 실시 예에 따라 70㎚ 두께의 Co 박막 상태에서 열처리 공정을 통해 결정립 성장을 유도한 후 에치백을 적용하여 큰 결정립으로 Co 배선을 제조한 경우(620)가 각각 도시되어 있다. 본 발명의 실시 예에 따라 제조한 배선이 가장 낮은 비저항을 나타낸다.
다마신 또는 듀얼-다마신 등의 종래 공정의 경우에 절연막에 금속 패턴을 미리 형성한 후 금속을 채워 배선을 형성하기 때문에 상기 10~20㎚ 두께의 얇은 박막과 같이 미세 결정립의 형태로 금속이 형성된다. 열처리 공정을 수행하더라도 이미 정의된 배선의 물리적 크기로 인하여 상기 10~20㎚ 두께의 얇은 박막에 열처리 공정을 수행한 것과 같이 결정립 성장의 한계가 존재한다. 반면, 상기 70㎚ 두께의 박막 상태와 같이 두꺼운 박막 상태에서 열처리 공정을 통해 큰 결정립을 형성한 후 에치백을 적용하여 배선을 제조할 경우 배선의 최종 크기와 관계 없이 매우 큰 결정립 성장을 유도할 수 있다. 따라서 다마신 또는 듀얼-다마신 등의 종래 공정에 비해 결정립-경계 산란 효과를 억제할 수 있다.
또한, 종래 다마신 또는 듀얼 다마신 공정의 경우에, 매우 얇은 트랜치/비아(trench/via)에 금속을 채우기 위해서는 무전해 도금법(electroless plating)이나 CVD/ALD 등의 방식을 사용하여야 하는데, 이를 통해 형성된 금속은 PVD 등의 방식에 비해 불순물(impurity)가 많이 포함되어 있을 가능성이 높다.
따라서 본 실시 예는, PVD 방식으로 두꺼운 금속 박막을 형성한 후 열처리 방법을 통해 결정립을 성장시키고 에치-백을 통해 배선을 위한 얇은 박막을 형성하여 큰 결정립과 매우 낮은 불순물을 가지며 저항/비저항이 낮은 배선을 만들 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (8)

  1. 기판에 금속 박막을 증착하는 단계;
    상기 금속 박막의 결정립을 성장시키는 단계;
    상기 결정립이 성장한 금속 박막을 식각하여 얇은 박막을 형성하는 단계;
    상기 얇은 박막 위에 에칭 마스크를 형성하고 패터닝하는 단계;
    패터닝된 상기 에칭 마스크를 통해 상기 얇은 박막을 식각하여 배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 배선 제조 방법.
  2. 제 1항에 있어서,
    상기 금속 박막은 Cu, Co, Ru 또는 Mo 인 것을 특징으로 하는 배선 제조 방법.
  3. 제 1항에 있어서, 상기 금속 박막을 증착하는 단계는,
    금속 스퍼터링 또는 금속 이베포레이션의 물리적 증착법을 이용하여 금속 박막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 배선 제조 방법.
  4. 제 1항에 있어서, 상기 금속 박막을 증착하는 단계는,
    반도체에 형성될 배선의 두께를 초과하는 두께로 금속 박막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 배선 제조 방법.
  5. 제 1항에 있어서, 상기 결정립을 성장시키는 단계는,
    열처리 과정을 통해 상기 금속 박막의 미세 결정립을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 배선 제조 방법.
  6. 제 1항에 있어서, 상기 얇은 박막을 형성하는 단계는,
    화학적기계연마(CMP), 이온-밀링(ion-milling), 반응성이온에칭(RIE) 또는 플라즈마에칭의 건식 식각 또는 습식 식각을 이용하여 기 설정된 두께로 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 배선 제조 방법.
  7. 제 1항에 있어서,
    상기 얇은 박막을 형성하는 단계와 상기 배선 패턴을 형성하는 단계 사이에, 상기 얇은 박막의 재결정화를 위한 열처리 단계 또는 세정 단계를 더 포함하는 것을 특징으로 하는 반도체 배선 제조 방법.
  8. 기판;
    상기 기판 위에 형성된 Cu, Co, Ru 또는 Mo의 배선;을 포함하고,
    상기 배선은, 상기 기판에 증착된 금속 박막에 열처리 및 에치백(etch-back) 공정을 적용하여 형성한 얇은 박막을 식각하여 형성되는 것을 특징으로 하는 반도체 소자.
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KR20220132887A (ko) * 2021-03-24 2022-10-04 한국과학기술원 전기방사에 의한 나노섬유를 이용하여 형성된 루테늄 나노패턴을 씨앗층으로 하는 구리 무전해 도금 방법 및 이에 의한 투명 발열 필름

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KR101774295B1 (ko) 2015-07-20 2017-09-05 (주)아이엠티(Imt) 용액 주입장치

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