TWI415174B - 用以形成自我對準金屬矽化物接點的方法 - Google Patents

用以形成自我對準金屬矽化物接點的方法 Download PDF

Info

Publication number
TWI415174B
TWI415174B TW096115409A TW96115409A TWI415174B TW I415174 B TWI415174 B TW I415174B TW 096115409 A TW096115409 A TW 096115409A TW 96115409 A TW96115409 A TW 96115409A TW I415174 B TWI415174 B TW I415174B
Authority
TW
Taiwan
Prior art keywords
nickel
metal
etching
self
germanium
Prior art date
Application number
TW096115409A
Other languages
English (en)
Other versions
TW200743143A (en
Inventor
Sunfei Fang
Randolph F Kanrr
Mahadevaiyer Krishnan
Christian Lavoie
Renee T Mo
Balasubramanian Pranatharthiharan
Jay W Strane
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200743143A publication Critical patent/TW200743143A/zh
Application granted granted Critical
Publication of TWI415174B publication Critical patent/TWI415174B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C23F1/16—Acidic compositions
    • C23F1/28—Acidic compositions for etching iron group metals
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C23F1/16—Acidic compositions
    • C23F1/30—Acidic compositions for etching other metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/44—Compositions for etching metallic material from a metallic material substrate of different composition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

Description

用以形成自我對準金屬矽化物接點的方法
本發明大致係有關一種用以形成半導體元件用的可自我對準之矽化金屬接點的方法。更明確地說，本發明係有關一種用以形成可自我對準之矽化金屬接點的方法，該些接點可供至少二含矽半導體區域使用且該至少二含矽半導體區域係以一外露的介電區域而彼此分隔一段距離。
微米尺寸之半導體積體電路元件的研發技術需要用到可製造導電接點至該半導體雜質區域中的改良方法。已知矽化金屬為一種優異的接觸材料，其可輕易地利用矽化處理而以可自我對準的方式形成。
利用矽化處理來形成矽化金屬接點一般涉及均勻地沉積一薄層金屬(含矽化金屬或金屬合金(即，可與矽反應而形成矽化金屬的金屬或金屬合金)，厚度少於15 nm)在一半導體基材上(其同時含有一含矽元件區域以及多數介電隔離區域)；加熱該半導體基材以於該些元件區域上形成矽化物，之後選擇性第將該些介電絕緣區域尚未反應的金屬蝕刻掉。為成功地製造高效能半導體元件，該蝕刻步驟必須具備高度選擇性(或稱專一性)，亦即，其可從該些介電絕緣區域中移除所有未反應的金屬或金屬合金，而不會攻擊或傷害該些元件區域上的矽化物。
一般常用鎳或鎳合金(例如，鎳－鉑合金)作為CMOS技術術中用以形成矽化物接點的矽化金屬。
詳言之，為形成纯矽化鎳接點，一般使用快速熱硬化(rapid thermal annealing,RTA)處理來將沉積在該些元件區域上的鎳薄層轉變成為矽化鎳，接著實施一鎳－蝕刻步驟，來移除該些介電絕緣區域上所有未反應的鎳。但是，殘餘的材料，可能是矽化鎳，傾向會在RTA步驟後才形成在該些介電絕緣區域上。這些殘餘的材料無法完全以鎳－蝕刻步驟中所用的蝕刻劑加以清除，而留在該些介電絕緣區域上的殘餘材料會明顯提高元件區域間出現短路的風險並降低元件的可靠度。而隨著RTA所用的溫度愈高，這個問題也愈嚴重。
此外，為形成內含矽化鎳以及一或多其他矽化金屬(如，矽化鉑和/或矽化錸)的矽化物接點，可在該半導體基材上沉積一層矽合金(其中含有鎳以及一或多額外的矽化金屬，如鉑和/或錸)。同時，也實施一RTA處理以將元件區域中的鎳和鉑/錸轉變成為矽化鎳及矽化鉑/矽化錸，接著以一王水(aqua regia,AR)蝕刻步驟將該些介電絕緣區域上未反應完的鎳和鉑/錸完全移除。在RTA步驟之後，因為殘餘材料會在該些介電絕緣區域上形成，因此還是會出現類似的問題。
此外，當RTA溫度小於或等於400℃時，由RTA所形成的矽化物將極易受到AR蝕刻劑的攻擊，因此在AR蝕刻期間極易對矽化物接點造成明顯傷害。相反的，當RTA係在更高溫下(即，>600℃)執行時，大量殘餘材料會形成在該些介電絕緣區域上。第1A及1B圖示出以習知RTA/AR蝕刻處理所形成的矽接點。詳言之，矽化物接點3和5，其較佳包含矽化鎳和矽化鉑，係形成在包含兩含矽半導體元件區域2、4及介於該些元件區域間的一介電絕緣區域6之半導體基材1上方。當RTA溫度尚未足夠高時，矽化物接點3和5會因為AR蝕刻而受到嚴重傷害，因而導致如第1A圖所示極不規則的表面。相反的，當RTA溫度極高時，由層7所代表的殘餘材料(如，鎳－鉑－矽化物)，則會形成在該介電絕緣區域6上，如第1B圖所示。
亟需一種用以在半導體基材上製造矽化物接點的改良方法，其可使介電絕緣區域上的殘餘材料生成量及蝕刻對矽化物接點的傷害同時降至最低。
本發明提供一種用以在至少二含矽半導體區域上形成可自我對準之矽化金屬接點的方法，該至少二含矽半導體區域係以一外露的介電區域而彼此相隔。本發明方法，一方面，可降低介電絕緣區域上破壞性殘餘材料的生成減至最小，藉以降低元件區域間短路的風險並提高元件可靠性。另一方面，本發明方法也可降低因為硬化後蝕刻(post－anneal etching)對矽化物接點所造成的傷害。
一方面，本發明提供一種方法，包含：形成一金屬合金層在多數含矽的半導體區域及外露的介電區域上，其中該金屬合金層包含鎳和至少一額外的金屬；在一介於約150℃至約500℃之第一硬化溫度下實施硬化，其中該金屬合金層中所包含的鎳會與該些半導體區域中所含的矽互相反應而在該些半導體區域上形成一第一相的矽化鎳；以一第一蝕刻溶液選擇性地蝕刻該金屬合金層，以從介於該些半導體區域間之該些外露的介電區域上實質移除所有未－反應的鎳；在一介於約300℃至約600℃之第二硬化溫度下實施硬化，其中該第一相中的矽化鎳可與該些半導體區域所含的矽進一步反應而在該些半導體區域上形成一第二相的矽化鎳，其中該第二相的電阻性比該第一相來得低；及以一第二蝕刻溶液選擇性地蝕刻該金屬合金層，以從該些外露的介電區域上實質移除所有殘存未－反應的金屬，藉以形成可自我對準且彼此電性隔絕的矽化金屬接點。
本發明另一方面係提供一種可相對於矽化鎳和矽化鉑來選擇性蝕刻鎳鉑的方法，包含：提供一蝕刻浴，其包含至少一氧化劑、至少一錯化劑及至少一溶劑；將該蝕刻浴固持在一介於約30℃至約80℃間的固持溫度下至少約15分鐘；讓一包含鎳－鉑合金、矽化鎳及鉑合金的工件在介於約30℃至約80℃間的一蝕刻溫度下接觸該蝕刻浴一段約10分鐘至約45分鐘的期間；將該工件從該蝕刻浴中移出；及沖洗及乾燥該工件，以移除微量殘存的該蝕刻浴。
另一方面，本發明係有關一半導體結構，其包含多數可自我對準的矽化金屬接點，位於至少二含矽半導體區域上方，該些含矽半導體區域係以一外露的介電區域而彼此分隔一段距離。每一可自我對準的矽化金屬接點包含至少矽化鎳和矽化鉑且具有一實質平滑表面。此外，該外露的介電區域係實質上不含金屬和矽化金屬。
「實質平滑表面(substantially smooth surface)」一詞在此表示一表面上含有極少的缺陷或是沒有缺陷，其特徵是任一表面突出物和/或凹陷的高度低於1 nm。
在閱讀過以下包括附圖及申請專利範圍的詳細說明後，將可更了解本發明的其他優點。
為了能更輕易地了解本發明，在以下說明中揭示了許多特定細節，例如特定結構、組成、材料、尺寸、處理步驟和技術等。但是，習知技藝人士應能了解，本發明也可在沒有這些特定細節下被實施。其他情況則是，為了避免模糊，以下說明中特意略去了一些習知的結構和處理步驟。
須知當諸如一層、區域或基材之類的元件被指係位在另一元件「上(on)」或「上方(over)」時，係指該元件可直接位在該另一元件之上，或是其中尚可插入有其他元件。相反的，若一元件係被指「直接位在另一元件上(directly on)」或「直接位在另一元件上方(directly over)」時，則其中並未插入有其他元件。須知當一元件被指係位在另一元件「下(beneath)」或「下方(under)」時，係指該元件可直接位在該另一元件之下，或是其中尚可插入有其他元件。此外，若一元件係被指「相連(connected)」或「耦接(coupled)」至另一元件時，其可被直接連接或耦接至另一元件或是其中可含有其他元件。相反的，若一元件係被指「直接相連(directly connected)」或「直接耦接(directly coupled)」至另一元件時，則兩元件間並無其他元件存在。
本發明提供一種用以在一半導體基板之多個元件區域上形成可自我對準之矽化物接點的改良方法，其可完全去除破壞性殘餘材料在介電絕緣區域(位在該些元件區域間)上生成的可能，同時使蝕刻傷害被降至最低。所獲得的結構包含實質上幾乎不含不欲求殘餘材料(如，金屬或矽化金屬)之介電絕緣區域，且該些矽化物接點的特徵是具有平滑表面。
以下將參照第2－7圖說明本發明的處理步驟。
首先參照第2圖，其示出一包含至少二元件區域12、14的半導體基材10，其中該兩元件區域係被一介電絕緣區域16加以分隔開來。
本發明所使用的半導體基材10可包含任一種半導體材料，其包含(但不限於)沒有摻質的矽、n－型有摻質的矽、p－型有摻質的矽、單晶矽、多晶矽、非晶型矽、鍺、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP及所有其他第III/V族或第II/VI族化合物之半導體。半導體基材10也可包含一種有機半導體或一種多層的半導體如Si/SiGe、絕緣層上覆矽(SOI)、或絕緣層上覆矽鍺(SGOI)。
在本發明一較佳實施方式中，該半導體基材10係由含矽的半導體材料所組成，亦即，包含有矽(包括有或無摻質的矽、n－型有摻質的矽、p－型有摻質的矽、單晶矽、多晶矽、非晶型矽)、SiGe、SiGeC等的半導體材料。此包含在半導體基材10中的矽可與後續沉積的矽化金屬反應，進而形成矽化物接點。另一方面，本發明也涵蓋不包含矽的半導體基材10，且接續會在該半導體基材10上形成一已圖樣化的含矽層(未示出)，用以選擇性地(或專一性地)覆蓋該些元件區域12、14，而非該介電絕緣區域16。依此方式，後續沉積形成之已圖樣化含矽層可提供用以形成矽化物接點所需的矽。
該半導體基材10中可含有摻質、不含摻質或包含有或無摻質兩種區域。這些含有摻質的區域即為習知的「井」區域並可用來界定各種元件區域。舉例來說，元件區域12可代表一第一摻雜區(n－型或p－型)且該元件區域14可代表一第二摻雜區(n－型或p－型)，其可具有相同或不同的導電性和/或摻質濃度。一般來說，n－型摻雜區域是用來形成p－型場效電晶體(p－FETs)，且該p－型摻雜區域是用來形成n－型場效電晶體(n－FETs)。因此，元件區域12、14可同時為n－FET或p－FET元件區域，或此兩元件區域12、14其中之一是n－FET元件區域，而另一者則為p－FET元件區域。在本發明一較佳實施方式中，該些元件區域12、14中之一是n－FET元件區域，而另一者則為p－FET元件區域。
在本發明一特別佳的實施方式中，該半導體基材10為一種混合基材，包含至少一電子遷移力已被增強的區域(即，n－FET元件)以及電洞遷移力已被增強的另一區域(即，p－FET元件區域)。藉由在電子遷移力被增強區域中製造n－FET並在電洞遷移力被增強區域中製造p－FET，可同時增強在n－FET或p－FET元件區域中個別電荷載子(即，電子或電洞)的遷移力，藉以改善該互補金氧半導體(CMOS)元件的效能。
更特定地說，該半導體基材10為一種包含由不同方位結晶形成之不同元件區域的混合基材，在此稱為「混方位結晶基材(hybrid crystal orientation substrate)」。這類混方位結晶基材的功能性係由半導體結晶中載子的非等向性來決定的。詳言之，諸如電洞和電子之類的電荷載子的遷移力會隨著該半導體基材的結晶方位而有所變化。舉例來說，在矽基材中，(110)表面上的電洞遷移力比(100)表面上的電洞遷移力來得高，但是(100)表面上的電子遷移力比(110)表面上的電子遷移力來得高。因此，藉由在具有(110)結晶方位表面的元件區域中製造n－FET，及在具有(100)結晶方位表面的元件區域中製造p－FET，即可同時提高n－FET或p－FET元件區域中個別電荷載子(即，電子或電洞)的遷移力。
在半導體基材10中設置至少一介電絕緣區域16來使相鄰的元件區域12、14彼此隔絕。該介電絕緣區域16可以是一溝渠絕緣區或一場效氧化物絕緣區。該溝渠絕緣區係使用習知溝渠絕緣製程來形成。舉例來說，利用微影、蝕刻和以溝渠介電質充填該溝渠，進而形成該溝渠絕緣區。或者，可在充填溝渠之前先在溝渠中形成一線，接著在充填完溝渠之後實施一緊實步驟，以及在充填完溝渠之後實施一平坦化處理。並可使用俗稱的矽製程之局部氧化來形成該場效氧化物。
每一該些元件區域12、14可包含一閘極堆疊(未示出)，其包括至少一閘極介電層、一閘極導體及選擇性地沿著該閘極導體側壁上所設置的一或多側壁間隔物。該閘極導體可以是一種金屬性閘極導體、一聚矽閘極導體或一種包含金屬性閘極導體及聚矽閘極導體兩者(其可以混合物或是分開的層的方式存在)的閘極導體。，
如第3圖所示，在半導體基材10上方有一金屬合金層20。該金屬合金層20包含與至少一種其他金屬共同形成的鎳合金。在該金屬合金層20中的總鎳含量可在約50~95%(原子%)間，又以約75~95%(原子%)間最常見。該金屬合金層20中的其他金屬總含量較佳是不超過約50%(原子%)，但不低於約5%(原子%)，又以約0.1~20%(原子%)間最常見。
較佳是，該金屬合金層20包含一種鎳－鉑合金，其可利用沉積鎳和鉑的混合物來形成；或是先沉積鎳層，之後再將鉑併入鎳層中來形成此合金層。可使用習知的氣相摻雜法或離子怖值方法來將鉑併入至鎳層中。該金屬合金層20可更包含一或多種選自下列的額外金屬，包括：Pd、Rh、Ti、V、Cr、Zr、Nb、Mo、Hf、Ta、W、Re及其之組合。該額外的金屬較佳是Re。該金屬合金層的厚度較佳是在約1 nm至約40 nm間，更佳是在約2 nm至約20 nm間，最佳是在約5 nm至約15 nm間。
可在該金屬合金層20上選擇性地沉積一或多帽蓋層(未示出)。這類帽蓋層包含至少一種選自下列的材料，包括：Ti、TiN、W、WN、Ta、TaN，且其功能是用來保護該金屬合金層20和將要形成在該該金屬合金層20上的矽化物接點。
接著，以連續加熱方案或各種加熱速度和浸漬加熱循環方案，在一介於約150℃至約500℃的相對低溫下，實施一第一硬化步驟約1秒至約1000秒。更佳是，在介於約200℃至約400℃的硬化溫度下，實施該第一硬化步驟約5秒至約500秒；最佳是在介於約250℃至約350℃的硬化溫度下，實施該第一硬化步驟約10秒至約100秒。在一特別佳的實施方案中，以約1℃/秒至約35℃/秒的速度，更佳是從約5℃/秒至約25℃/秒的速度，最佳是從約10℃/秒至約20℃/秒的速度，將整個結構之周圍環境溫度從室溫提高到欲求的硬化溫度的方式，來啟動該第一硬化步驟。此外，較好是利用在一段從約10秒到約1000秒的期間內，將整個結構的周圍環境溫度降低到100℃以下的方式來終止該第一硬化步驟。
如上述之第一硬化步驟在此稱為「低溫快速熱硬化(rapid thermal annealing,RTA)步驟」。這類低溫RTA步驟的處理結果是，直接位在該半導體基材10之第一和第二元件12、14上方的該金屬合金層20部份所含的鎳，可與該些元件12、14中的矽反應，而形成可自我對準的矽化物接點22、24，至於直接位在介電絕緣區16上方的該金屬合金層20部分，則含有未反應的鎳，如第4圖所示。該些可自我對準的矽化物接點22、24包含至少Ni2 Si，其係讓鎳和矽在該相對低的硬化溫度下反應所形成的，且其特徵是相較於NiSi，具有較高的電阻。該些可自我對準的矽化物接點22、24更包含鉑，其無法在相對低的硬化溫度下和矽反應而形成矽化物。
在該低溫－RTA步驟之後，執行一只蝕刻鎳的鎳蝕刻步驟，來移除直接位在介電絕源區域16上方之該金屬合金層20的多個部份26中所有尚未反應的鎳，但不會移除其中尚未反應的鉑，藉以形成僅含殘餘鉑的多個部份26’，如第5圖所示。這類只蝕刻鎳的鎳蝕刻步驟無法移除該些可自我對準的矽化物接點22、24上的矽化鎳(亦即，此處的Ni2 Si)。因此，該些可自我對準的矽化物接點22、24可保持幾近完整。
較佳是，該只蝕刻鎳的鎳蝕刻步驟係使用內含一或多氧化劑(其係選自過氧化氫、硫酸、高錳酸鉀、三氯化鐵、過硫酸鹽(例如，過硫酸銨、過硫酸鈉或過硫酸鉀)、硝酸、鈰化合物(例如，硝酸鈰銨)等的蝕刻溶液來實施。在本發明一較佳實施方式中，該只蝕刻鎳的鎳蝕刻步驟係使用內含約1%至30%(體積%)之過氧化氫及約10%至90%(體積%)之硫酸所組成的蝕刻溶液來實施。
接著，以連續加熱方案或各種加熱速度和浸漬加熱循環方案，在一介於約300℃至約600℃的相對高溫下，實施一第二硬化步驟約1秒至約600秒。更佳是，在介於約350℃至約550℃的硬化溫度下，實施該第二硬化步驟約5秒至約500秒；最佳是在介於約400℃至約500℃的硬化溫度下，實施該第二硬化步驟約10秒至約100秒。在一特別佳的實施方案中，以約1℃/秒至約35℃/秒的速度，更佳是從約5℃/秒至約25℃/秒的速度，最佳是從約10℃/秒至約20℃/秒的速度，將整個結構之周圍環境溫度從室溫提高到欲求的硬化溫度的方式，來啟動該第二硬化步驟。此外，較好是利用在一段從約10秒到約600秒的期間內，將整個結構的周圍環境溫度降低到100℃以下的方式來終止該第二硬化步驟。
如上述之第二硬化步驟在此稱為「高溫快速熱硬化(rapid thermal annealing,RTA)步驟」。這類高溫RTA步驟的處理結果是，包含在該些可自我對準的矽化物接點22、24中的Ni2 Si可更和該半導體基材10之第一和第二元件12、14上的矽反應，而形成完全矽化且可自我對準的矽化物接點32、34(如第6圖所示)，其包含NiSi，且特徵是較Ni2 Si來說具有較低的電阻。此外，該些可自我對準的矽化物接點22、24中所含尚未反應的鉑，可在高硬化溫度下與第一和第二元件12、14上的矽反應，而形成矽化物接點32、34中的矽化鉑，同時包含在該些部份26’(其直接位在介電絕緣區域16)中的鉑則仍保持未反應(因為在介電絕緣區中缺乏矽之故)，如第6圖所示。
在該高溫－RTA步驟之後，執行一第二蝕刻步驟來選擇性地移除(相對於該些可自我對準接點32、34中所含的NiSi及PtSi來說)該些部份26’中所有未反應的鉑中所有尚未反應的鎳，藉以露出該介電絕緣層16而不會傷害到該些可自我對準接點32、34。
該第二蝕刻步驟係以內含至少一種氧化劑、至少一種錯化劑、和至少一種溶劑的蝕刻溶液來實施。在該第二蝕刻溶液中的該氧化劑、該錯化劑和該溶劑的莫耳比例較佳是在約1：10：200至約1：1：5之間。
用於該第二蝕刻步驟中的至少一種氧化劑可選自硝酸、過硫酸鉀、硝酸鈰銨、單過硫酸鉀等。更佳是，該氧化劑為硝酸。
該至少一種錯化劑的功能是要與貴金屬離子(例如，鉑離子或金離子)形成錯化物，以促進貴金屬的蝕刻。較佳是，這類錯化劑包含至少來自以下一化合物的鹵素離子，包含氯化鈉、氫氯酸、碘化鈉、碘化鉀、溴化鈉及溴化鉀。更佳是，該錯化劑包含氫氯酸。
第二蝕刻溶液中所含的至少一種溶劑可以是極性溶劑或非極性溶劑，較佳是該溶劑至少包含水。
在本發明一較佳實施方式中，該第二蝕刻溶液為王水(AR)，其包含硝酸作為氧化劑、氫氯酸作為錯化劑且水作為溶劑。更佳是，該王水溶液包含約40%至約80%(體積%)的硝酸，約20%至約60%(體積%)的氫氯酸，其餘為水。
該第二蝕刻步驟較佳是在介於約30℃至約80℃的溫度下實施約3分鐘至約45分鐘。更佳是，該第二蝕刻步驟是在介於約35℃至約45℃的溫度下實施約15分鐘至約45分鐘。在蝕刻前(亦即，在蝕刻溶液與欲蝕刻結構接觸之前)，較佳係將蝕刻溶液維持在介於約30℃至約80℃的溫度下至少約10分鐘，更佳是至少約15分鐘。此外，待蝕刻後(亦即，將結構從蝕刻溶液中移出)，較好是將該結構沖洗乾淨並乾燥，以除去殘留的蝕刻溶液。
該第二蝕刻步驟可有效地移除該介電絕緣區域16之上表面上幾乎全部的、尚未反應的鉑，而不會傷害到矽化物接點32、34中所含的NiSi及PtSi。
須知，第一及第二蝕刻步驟最好都是在氣相下實施，例如，有He、Ar、N2 或其他含氮氣體混合物中。其可在相同或不同的氣體環境下實施。聚例來說，可在兩種硬化步驟中使用He，或是在第一硬化步驟中使用He，而在第二硬化步驟中使用一種含氮氣體混合物。
本發明一特點在兩單獨蝕刻步驟中使用兩種不同蝕刻溶液，以移除所有未反應的矽化金屬接點(亦即，鎳和鉑)。在低溫RTA步驟後實施的第一蝕刻步驟，可移除介電絕緣區域16之上表面上大量未反應的鎳。在高溫RTA步驟後實施的第二蝕刻步驟，則可移除介電絕緣區域16上表面上難以移除的合金金屬及鉑。更重要的是，在第二蝕刻步驟之前實施的該高溫RTA步驟的功用是可有效地將元件12、14上方被矽化物接點32、34所接觸的金屬轉變成可耐第二蝕刻步驟攻擊之完全矽化物(例如，NiSi及PtSi)。
相應地，該外露的介電絕緣區域16係幾乎不含任何金屬及矽化金屬，至於該些可自我對準接點32、34則幾乎未受損害且其特徵是具有實質平滑的表面(亦即，其表面突出物和/或凹陷的高度低於1 nm)，如第7圖所示。
如上所述的第二蝕刻步驟也可單獨操作(亦即，獨立在該RTA步驟和第一蝕刻步驟之外)，用以選擇性地蝕刻矽化鎳及矽化鉑上方的鎳－鉑合金。詳言之，先提供如上所述包含至少一種氧化劑、至少一種錯化劑、和至少一種溶劑的蝕刻浴，並將其維持在介於約30℃至約80℃的高溫下至少約15分鐘。接著，讓一包含鎳－鉑合金、矽化鎳、及矽化鉑的工件在介於約30℃至約80℃的高溫下與該蝕刻浴接觸一段約10分鐘至約45分鐘的時間。之後，從該蝕刻浴中將該工件移出，沖洗並乾燥以除去任何殘存的蝕刻溶液。
很重要的是，上述說明主要關注矽基材10上的矽化金屬，很容易可知道該基材10也可包含用以與矽化金屬共同形成其他金屬－半導體合金(例如，NiGe、NiC、PtGe和/或PtC)的含矽半導體合金(例如，SiGe或SiC)。舉例來說，當使用SiGe作為半導體基材10中的基材材料時，NiGe將會與NiSi一起形成。本發明方法也可應用在這類半導體合金中。
第2－7圖示出依據本發明一特定實施方式，可用來形成可被一外露的介電絕緣區域彼此隔開的該些可自我對準矽化物接點的方法，但習知技藝人士可在不需過度實驗下，修改或改良本發明處理步驟，使本發明可適用在其他情況。因此，雖然本發明已揭示如上，習知技藝人士應知在不悖離本發明精神範疇下，仍可對本發明技術作多種改良與修飾，這些改良與修飾仍應被視為涵蓋在附隨之申請專利範圍中。
1、10．．．半導體基材
2、4、12、14．．．半導體元件區域
3、5．．．矽化物接點
6、16．．．介電絕緣區域
20．．．金屬合金層
22、24．．．可自我對準的矽化物接點
26．．．金屬合金層的多個部份
26’．．．含殘餘鉑的多個部份
32、34．．．完全矽化之可自我對準的接點
第1A及1B圖示出以習知RTA/AR蝕刻處理而形成在一半導體基材上方的矽化物接點。
第2－7圖為依據本發明實施方式用以在一半導體基材上方形成矽化物接點的處理方法。
10．．．半導體基材
12、14．．．半導體元件區域
16．．．介電絕緣區域
32、34．．．完全矽化之可自我對準的接點

Claims (35)

  1. 一種在至少兩含矽半導體區域上方形成可自我對準之矽化物接點的方法，其中該至少兩含矽半導體區域係以一外露的介電區域而彼此相隔，該方法包含：形成一金屬合金層在該些含矽半導體區域及該外露的介電區域上，其中該金屬合金層包含鎳和至少一額外的金屬；在一介於約150℃至約500℃之第一硬化溫度下實施硬化，其中該金屬合金層中所包含的鎳會與該些半導體區域中所含的矽反應，而在該些半導體區域上形成一第一相的矽化鎳；以一第一蝕刻溶液選擇性地蝕刻該金屬合金層，以從介於該些半導體區域間之該外露的介電區域上實質移除所有未－反應的鎳；在一介於約300℃至約600℃之第二硬化溫度下實施硬化，其中該第一相中的矽化鎳可與該些半導體區域所含的矽進一步反應而在該些半導體區域上形成一第二相的矽化鎳，其中該第二相的電阻比該第一相的電阻來得低；及以一第二蝕刻溶液選擇性地蝕刻該金屬合金層，以從該些外露的介電區域上實質移除所有殘存未－反應的金屬，藉以形成可自我對準且彼此電性隔絕的矽化金屬接點。
  2. 如申請專利範圍第1項所述之方法，其中該些半導體區域包含至少一種以下材料；沒有摻質的矽、n－型有摻質的矽、p－型有摻質的矽、單晶矽、多晶矽、非晶型矽、鍺、SiGe、SiGeC及其之組合。
  3. 如申請專利範圍第1項所述之方法，其中該金屬合金層包含一種鎳－鉑合金。
  4. 如申請專利範圍第3項所述之方法，其中該金屬合金層更包含至少一種選自下列的額外金屬：Pd、Rh、Ti、V、Cr、Zr、Nb、Mo、Hf、Ta、W、Re及其之組合。。
  5. 如申請專利範圍第4項所述之方法，其中該至少一種額外金屬為Re。
  6. 如申請專利範圍第1項所述之方法，其中該金屬合金層包含約50~95%(原子%)的鎳，及高達約50%(原子%)的至少一種額外金屬。
  7. 如申請專利範圍第1項所述之方法，其中該金屬合金層的厚度在約1 nm至約40 nm間。
  8. 如申請專利範圍第1項所述之方法，更包含在該第二選擇性蝕刻步驟之後，在該些可自我對準的矽化金屬接點上方形成一帽蓋層。
  9. 如申請專利範圍第8項所述之方法，其中該帽蓋層包含至少一種選自下列的材料：Ti、TiN、W、WN、Ta及TaN。
  10. 如申請專利範圍第1項所述之方法，其中該第一蝕刻溶液包含至少一種以下溶液：一過氧化物－硫酸溶液、一三氯化鐵溶液、一過硫酸銨溶液、一硝酸溶液及一鈰化合物溶液。
  11. 如申請專利範圍第1項所述之方法，其中該第二蝕刻溶液包含至少一氧化劑、至少一錯化劑及至少一溶劑，且其中該金屬合金層係在一介於約30℃至約80℃的蝕刻溫度下與該第二蝕刻溶液接觸一段約3分鐘至約45分鐘的期間，以移除該外露的介電區域上所有殘存、未－反應的金屬。
  12. 如申請專利範圍第11項所述之方法，其中該金屬合金層係在一介於約35℃至約45℃的蝕刻溫度下與該第二蝕刻溶液接觸一段約15分鐘至約45分鐘的期間。
  13. 如申請專利範圍第11項所述之方法，其中該第二蝕刻溶液中的該至少一氧化劑、該至少一錯化劑和該至少一溶劑的莫耳比例介於約1：10：200至約1：1：5之間。
  14. 如申請專利範圍第11項所述之方法，其中該至少一氧化劑包含至少一種選自下列的物質：硝酸、過氧化氫、高錳酸鉀、過硫酸鈉、過硫酸銨、過硫酸鉀、硝酸鈰銨、及單過硫酸鉀。
  15. 如申請專利範圍第11項所述之方法，其中該至少一氧化劑包含硝酸。
  16. 如申請專利範圍第11項所述之方法，其中該至少一錯化劑包含來自至少一種下列化合物中的鹵素離子：氯化鈉、氫氯酸、碘化鈉、碘化鉀、溴化鈉及溴化鉀
  17. 如申請專利範圍第11項所述之方法，其中該至少一錯化劑包含氫氯酸。
  18. 如申請專利範圍第11項所述之方法，其中該至少一溶劑包含一極性溶劑或是一非極性溶劑。
  19. 如申請專利範圍第11項所述之方法，其中該至少一溶劑包含水。
  20. 如申請專利範圍第11項所述之方法，其中該至少一氧化劑包含硝酸，該至少一錯化劑包含氫氯酸，且該至少一溶劑包含水。
  21. 如申請專利範圍第1項所述之方法，其中每一該些可自我對準的矽化金屬接點之特點為其之層電阻在約15歐姆/平方至約45歐姆/平方間。
  22. 如申請專利範圍第1項所述之方法，其中每一該些可自我對準的矽化金屬接點之特點為其之厚度在約10 nm至約50 nm間。
  23. 一種可相對於矽化鎳及矽化鉑而選擇性蝕刻鎳－鉑合金的方法，包含：提供一蝕刻浴，其包含至少一氧化劑、至少一錯化劑及至少一溶劑；將該蝕刻浴維持在一介於約30℃至約80℃間的溫度下至少約15分鐘；讓一包含鎳－鉑合金、矽化鎳及鉑合金的工件在介於約30℃至約80℃間的一蝕刻溫度下接觸該蝕刻浴一段約10分鐘至約45分鐘的期間；將該工件從該蝕刻浴中移出；及沖洗及乾燥該工件，以移除微量殘存的該蝕刻浴。
  24. 如申請專利範圍第23項所述之方法，其中該至少一氧化劑、該至少一錯化劑和該至少一溶劑的莫耳比例介於約1：10：200至約1：1：5之間。。
  25. 如申請專利範圍第23項所述之方法，其中該至少一氧化劑包含至少一種選自下列的物質：硝酸、過氧化氫、高錳酸鉀、過硫酸鈉、過硫酸銨、過硫酸鉀、硝酸鈰銨、及單過硫酸鉀。
  26. 如申請專利範圍第23項所述之方法，其中該至少一氧化劑包含硝酸。
  27. 如申請專利範圍第23項所述之方法，其中該至少一錯化劑包含來自至少一種下列化合物所提供的鹵素離子：氯化鈉、氫氯酸、碘化鈉、碘化鉀、溴化鈉及溴化鉀。
  28. 如申請專利範圍第23項所述之方法，其中該至少一錯化劑包含氫氯酸。
  29. 如申請專利範圍第23項所述之方法，其中該至少一溶劑包含一極性溶劑或是一非極性溶劑。
  30. 如申請專利範圍第23項所述之方法，其中該至少一溶劑包含水。
  31. 如申請專利範圍第23項所述之方法，其中該至少一氧化劑包含硝酸，該至少一錯化劑包含氫氯酸，且該至少一溶劑包含水。
  32. 如申請專利範圍第23項所述之方法，其中該工件係在一介於約35℃至約45℃間的蝕刻溫度下接觸該蝕刻浴一段約10分鐘至約45分鐘的期間。
  33. 一種包含多個可自我對準的矽化金屬接點的半導體結構，該些接點位於以一外露的介電區域而彼此相隔之至少兩含矽半導體區域上方，其中每一該些可自我對準的矽化金屬接點包含矽化鎳及矽化鉑且具有一實質平坦的表面，且其中該外露的介電區域係實質不含金屬和矽化金屬。
  34. 如申請專利範圍第33項所述之半導體結構，其中每一該些可自我對準的矽化金屬接點的之特點為其之層電阻在約15歐姆/平方至約45歐姆/平方間。
  35. 如申請專利範圍第33項所述之半導體結構，其中每一該些可自我對準的矽化金屬接點之特點為其之厚度在約10 nm至約50 nm間。
TW096115409A 2006-05-01 2007-04-30 用以形成自我對準金屬矽化物接點的方法 TWI415174B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/415,922 US7618891B2 (en) 2006-05-01 2006-05-01 Method for forming self-aligned metal silicide contacts

Publications (2)

Publication Number Publication Date
TW200743143A TW200743143A (en) 2007-11-16
TWI415174B true TWI415174B (zh) 2013-11-11

Family

ID=38648852

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096115409A TWI415174B (zh) 2006-05-01 2007-04-30 用以形成自我對準金屬矽化物接點的方法

Country Status (7)

Country Link
US (2) US7618891B2 (zh)
EP (1) EP2022085B1 (zh)
JP (1) JP5186486B2 (zh)
KR (1) KR20090037384A (zh)
CN (1) CN101432860B (zh)
TW (1) TWI415174B (zh)
WO (1) WO2007133356A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11441229B2 (en) 2018-07-06 2022-09-13 Entegris, Inc. Method for selectively removing nickel platinum material

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7618891B2 (en) * 2006-05-01 2009-11-17 International Business Machines Corporation Method for forming self-aligned metal silicide contacts
US7501333B2 (en) * 2006-07-19 2009-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Work function adjustment on fully silicided (FUSI) gate
JP5186701B2 (ja) * 2006-09-25 2013-04-24 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5286664B2 (ja) * 2006-11-29 2013-09-11 富士通セミコンダクター株式会社 半導体装置の製造方法
FR2912549B1 (fr) * 2007-02-08 2009-06-05 Commissariat Energie Atomique Procede de preparation d'une couche de germanium a partir d'un substrat silicium-germanium-sur-isolant
JP4759079B2 (ja) * 2008-12-03 2011-08-31 パナソニック株式会社 半導体装置の製造方法
US9379011B2 (en) * 2008-12-19 2016-06-28 Asm International N.V. Methods for depositing nickel films and for making nickel silicide and nickel germanide
JP2010186984A (ja) * 2009-01-13 2010-08-26 Panasonic Corp 半導体装置の製造方法
JP4749471B2 (ja) * 2009-01-13 2011-08-17 パナソニック株式会社 半導体装置の製造方法
JP5420345B2 (ja) * 2009-08-14 2014-02-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8686562B2 (en) 2009-08-25 2014-04-01 International Rectifier Corporation Refractory metal nitride capped electrical contact and method for frabricating same
CN102110624B (zh) * 2009-12-23 2012-05-30 中芯国际集成电路制造(上海)有限公司 检测镍铂去除装置的方法
CN102194674A (zh) * 2010-03-12 2011-09-21 中芯国际集成电路制造(上海)有限公司 一种自对准金属硅化物制造方法
EP2602815A1 (en) * 2010-08-05 2013-06-12 Showa Denko K.K. Composition for removal of nickel-platinum alloy metal
SG192574A1 (en) 2011-03-11 2013-09-30 Fujifilm Electronic Materials Novel etching composition
JP5992150B2 (ja) * 2011-07-08 2016-09-14 富士フイルム株式会社 半導体基板製品の製造方法、これに用いられる薄膜除去液およびキット
US8784572B2 (en) * 2011-10-19 2014-07-22 Intermolecular, Inc. Method for cleaning platinum residues on a semiconductor substrate
TWI577834B (zh) 2011-10-21 2017-04-11 富士軟片電子材料美國股份有限公司 新穎的鈍化組成物及方法
CN103137462B (zh) * 2011-11-25 2015-11-25 中芯国际集成电路制造(上海)有限公司 自对准金属硅化物的形成方法
AP2014007781A0 (en) 2011-12-15 2014-07-31 Advanced Tech Materials Apparatus and method for stripping solder metals during the recycling of waste electrical and electronic equipment
US9136134B2 (en) * 2012-02-22 2015-09-15 Soitec Methods of providing thin layers of crystalline semiconductor material, and related structures and devices
US8835318B2 (en) * 2012-03-08 2014-09-16 Globalfoundries Inc. HNO3 single wafer clean process to strip nickel and for MOL post etch
JP6132082B2 (ja) * 2012-03-30 2017-05-24 栗田工業株式会社 半導体基板の洗浄方法および洗浄システム
WO2013170130A1 (en) * 2012-05-11 2013-11-14 Advanced Technology Materials, Inc. Formulations for wet etching nipt during silicide fabrication
US8927422B2 (en) 2012-06-18 2015-01-06 International Business Machines Corporation Raised silicide contact
CN102723268A (zh) * 2012-06-20 2012-10-10 上海华力微电子有限公司 一种制备自对准镍硅化物的方法
US9263556B2 (en) * 2012-06-29 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide process using OD spacers
CN103579000B (zh) * 2012-08-03 2016-09-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
JP5787098B2 (ja) 2012-08-22 2015-09-30 栗田工業株式会社 半導体基板の洗浄方法および洗浄システム
US8709277B2 (en) * 2012-09-10 2014-04-29 Fujifilm Corporation Etching composition
US8835309B2 (en) 2012-09-13 2014-09-16 International Business Machines Corporation Forming nickel—platinum alloy self-aligned silicide contacts
JP5880860B2 (ja) 2012-10-02 2016-03-09 栗田工業株式会社 半導体基板の洗浄方法および洗浄システム
TWI517235B (zh) * 2013-03-01 2016-01-11 栗田工業股份有限公司 半導體基板洗淨系統以及半導體基板的洗淨方法
JP6003919B2 (ja) 2014-02-10 2016-10-05 トヨタ自動車株式会社 半導体装置及びその製造方法
JP2015162653A (ja) * 2014-02-28 2015-09-07 富士フイルム株式会社 エッチング組成物、これを用いるエッチング方法および半導体基板製品の製造方法
CN104078344B (zh) * 2014-07-11 2017-04-05 上海华力微电子有限公司 减少自对准硅化镍尖峰缺陷和管道缺陷的方法
CN104362087A (zh) * 2014-11-07 2015-02-18 上海华力微电子有限公司 自对准金属硅化物的形成方法
EP3168332B2 (en) * 2015-03-13 2023-07-26 Okuno Chemical Industries Co., Ltd. Use of a jig electrolytic stripper for removing palladium from an object and a method for removing palladium
CN106783965A (zh) * 2016-12-01 2017-05-31 上海华力微电子有限公司 一种锗硅源漏极及制备方法
KR101985167B1 (ko) * 2017-10-31 2019-06-04 케이피엑스케미칼 주식회사 금속 식각액 조성물 및 이를 이용한 금속층의 식각 방법
CN114122109A (zh) * 2021-11-24 2022-03-01 扬州国宇电子有限公司 一种沟槽二极管势垒层制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4345969A (en) * 1981-03-23 1982-08-24 Motorola, Inc. Metal etch solution and method
TW573333B (en) * 2003-03-03 2004-01-21 Promos Technologies Inc Semiconductor device and manufacturing method thereof
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
US20050253204A1 (en) * 2004-05-13 2005-11-17 Bor-Wen Chan Method of forming silicided gate structure
TWI253865B (en) * 2005-01-11 2006-04-21 Cheerteck Inc Apparatus and method for video decoding

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2937940A (en) * 1957-07-01 1960-05-24 Eltex Chemical Corp Selective stripping of electroplated metals
US3163524A (en) * 1957-09-27 1964-12-29 Eltex Chemical Corp Selective stripping of electroplated metals
US3245780A (en) * 1961-04-13 1966-04-12 Phillip A Hunt Chemical Corp Nickel stripping ammoniacal solution containing a nitro benzene compound
US3365401A (en) * 1967-03-14 1968-01-23 Enthone Immersion type nickel stripper
US4561907A (en) 1984-07-12 1985-12-31 Bruha Raicu Process for forming low sheet resistance polysilicon having anisotropic etch characteristics
US6271131B1 (en) * 1998-08-26 2001-08-07 Micron Technology, Inc. Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers
SG97821A1 (en) * 1999-11-17 2003-08-20 Inst Materials Research & Eng A method of fabricating semiconductor structures and a semiconductor structure formed thereby
TW463309B (en) * 2000-08-10 2001-11-11 Chartered Semiconductor Mfg A titanium-cap/nickel (platinum) salicide process
US20020190028A1 (en) 2001-05-31 2002-12-19 International Business Machines Corporation Method of improving uniformity of etching of a film on an article
US20090004850A1 (en) * 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US6982474B2 (en) * 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US6916729B2 (en) 2003-04-08 2005-07-12 Infineon Technologies Ag Salicide formation method
KR100558006B1 (ko) * 2003-11-17 2006-03-06 삼성전자주식회사 니켈 샐리사이드 공정들 및 이를 사용하여 반도체소자를제조하는 방법들
US7335606B2 (en) * 2004-03-15 2008-02-26 Agency For Science, Technology And Research Silicide formed from ternary metal alloy films
US7449782B2 (en) * 2004-05-04 2008-11-11 International Business Machines Corporation Self-aligned metal to form contacts to Ge containing substrates and structure formed thereby
US7015126B2 (en) 2004-06-03 2006-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming silicided gate structure
JP2006060045A (ja) * 2004-08-20 2006-03-02 Toshiba Corp 半導体装置
US7544610B2 (en) 2004-09-07 2009-06-09 International Business Machines Corporation Method and process for forming a self-aligned silicide contact
US7618891B2 (en) * 2006-05-01 2009-11-17 International Business Machines Corporation Method for forming self-aligned metal silicide contacts

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4345969A (en) * 1981-03-23 1982-08-24 Motorola, Inc. Metal etch solution and method
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
TW573333B (en) * 2003-03-03 2004-01-21 Promos Technologies Inc Semiconductor device and manufacturing method thereof
US20050253204A1 (en) * 2004-05-13 2005-11-17 Bor-Wen Chan Method of forming silicided gate structure
TWI253865B (en) * 2005-01-11 2006-04-21 Cheerteck Inc Apparatus and method for video decoding

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11441229B2 (en) 2018-07-06 2022-09-13 Entegris, Inc. Method for selectively removing nickel platinum material

Also Published As

Publication number Publication date
EP2022085A1 (en) 2009-02-11
US7618891B2 (en) 2009-11-17
CN101432860B (zh) 2011-06-15
US20070254479A1 (en) 2007-11-01
US20090309228A1 (en) 2009-12-17
JP5186486B2 (ja) 2013-04-17
WO2007133356A1 (en) 2007-11-22
TW200743143A (en) 2007-11-16
CN101432860A (zh) 2009-05-13
US8039382B2 (en) 2011-10-18
JP2009535846A (ja) 2009-10-01
KR20090037384A (ko) 2009-04-15
EP2022085B1 (en) 2014-10-15
EP2022085A4 (en) 2011-08-03

Similar Documents

Publication Publication Date Title
TWI415174B (zh) 用以形成自我對準金屬矽化物接點的方法
US7544610B2 (en) Method and process for forming a self-aligned silicide contact
US8154130B2 (en) Self-aligned metal to form contacts to Ge containing substrates and structure formed thereby
JP2008513977A (ja) 半導体デバイス中の金属シリサイドの一方向拡散
US7972911B1 (en) Method for forming metallic materials comprising semi-conductors
US9399753B2 (en) Aqua regia and hydrogen peroxide HCL combination to remove Ni and NiPt residues
US7569482B2 (en) Method for the selective removal of an unsilicided metal
US9006071B2 (en) Thin channel MOSFET with silicide local interconnect
JP3688727B2 (ja) 半導体装置の製造方法
US8513117B2 (en) Process to remove Ni and Pt residues for NiPtSi applications
KR20110021782A (ko) 컨택트 형성 방법, 반도체 장치의 제조 방법 및 반도체 장치
TW201117301A (en) Method for fabricating MOS transistor
TW200807518A (en) Method of striping remnant metal
JPH10294292A (ja) 半導体装置の製造方法
JPH1167690A (ja) 半導体装置の製造方法
JP2001028349A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees