TWI360221B - - Google Patents

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TWI360221B
TWI360221B TW096118960A TW96118960A TWI360221B TW I360221 B TWI360221 B TW I360221B TW 096118960 A TW096118960 A TW 096118960A TW 96118960 A TW96118960 A TW 96118960A TW I360221 B TWI360221 B TW I360221B
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semiconductor integrated
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terminal
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Horiuchi Michihiro
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Mitsumi Electric Co Ltd
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Description

_0221 九、發明說明： 【發明所屬之技術領域】 本發_於—個配縣板±配置有非揮發性記憶體 和半導體賴電絲板的半導體積體電路裝置 ’讓非揮發性記憶體裝置之電源=== 導體積體電路基板之其他端子多玉化在 g端子上之半導黯體電路裝置及其所使用之非揮發性記憶體 【先前技術】
理2盖類=習丨=^^中’其中所謂微電腦乃意謂一藉由微處 ^所構成的小型電子計鼻機。而所謂微處理器係指於H 體電^(LSI)上内建有計算機的中央計算處理單元 (U)者。一般而s，微電腦的構造包括有cpu、輸出/入 主記憶體單元。其中主記憶體單元包括有隨機存取記憶體、 (RAM)、唯讀記憶體（ROM)等構成，而在與輸出^ 接之電路部分係使用輸出/人控制積體電路（L ^= 片微電腦係於1個晶片組上、組合有。^、、R〇M ;曰 大型積體電路（LSI)。其中單晶片微電腦也稱為單曰曰:片微 曰外部來讀取程式，而單⑼微電腦係預先在 曰曰片内种内建有程式。如果要重新寫入微處理器外部的程 話就要改變處理内容，而單晶片微電腦之程式由於預先声^ 片内部，因此對使用者而言幾乎無法改變晶片内部的處二容曰： 於此，程式係預先儲存在唯讀記憶體（R〇M)内。 又，於此類之技術領域中’眾所皆知R〇M和pR〇M之 唯讀記憶體（ROM)储由轉難造商的製造步來 内容之光罩式唯讀記憶體（MASKEDR〇M)， 體（PROM)係可讓使时來蚊燒寫㈣程式。Μ 原則上光罩式唯讀記憶體（MASKEDR0M)係於半導體記憶 體當中可最廉償製造。因此’以製造出記憶體容量較大的機種來 作為光罩式唯讀記憶體（MASKEDROM)。對此，可程式唯讀記 憶體（PROM)具有可藉由使用者的動作來寫入程式的特徵點。可 程式唯讀記憶體（PROM)可分類為使用者僅能一次來程式化的狹 義PROM和藉由電氣紫外線等以去除程式的抹除式唯讀記憶體 EPROM (erasable and programmable ROM)以及可電氣抹除式唯 5只 5己憶體之EEPROM ( electrically erasable and programmable ROM) 〇 於EPROM上，除了可讓使用者來可程式化之外，亦可藉由紫 外線的照射來刪除所有的資料且重新燒寫。由於必須使用用來去 除糸外線的玻璃視窗，因此一般而言Eprom係載入於陶竞封裝 内。狹義的PROM譬如有OTP—次可燒寫型唯讀記憶體（〇neti^e pmgrammableROM)。OTP雖然内建於PR0M的半導體晶片相同 於EPROM’但疋封裝無玻璃視窗’因此無法藉由紫外線來刪除内 部資料。-般使用者可使用EPR0M程式來將資訊僅一次寫入到 體單元。其巾’⑽的成本高於光罩式唯讀記憶體 (MASKEDROM)且低於EPR0M。一種EEpR〇M具有快閃 ㈣EEPI刪也稱之為快閃記_，其中可重新寫入 指可電氣去除所有位元内容（亦可以 &塊為早位）來重新寫入内容。 撼卖此的單日日片微電腦係内建於普通的電子計算機、印表 制此 器。另 器Λ機器(m行内建有類似此單晶片微電腦（微控制 之中，相互^連在單^微細（微控制器） 連接有硬體和軟體且開發時間較短，因此必須要 ，是說，大 成的狀態下檢測軟體。 ’就要開發出硬體於未完 谓錯器就是除錯工具（開發工具） 錯器就是指利用某種系統來模擬李^、 此，所謂偵 用债錯n來錢喊妹_= 置或者魏程式。利 偵錯器包括有直接連接子裝置）的功能動作驗證。 所謂電__錯器係指直接連接到配置 /電子裝置）的功迠檢測動作之開發工具。 一般而言，開發微控制器的硬體係 廠. 於使用端來細舰㈣__ ’而 廠商^戶使用端的共同作業才能進行==制I精由彻 將說;Γ最細㈣。於此， 辦商和客戶使用端之間’來進行檢討欲製造的 早3曰片半導體積體電路裝置）的規格。在此，欲製造 出的农後微電腦係於-個晶>{上燒寫有CPU、、光罩式 記憶體（MASKED ROM)、以及輸出/人控制LSI。又，宜中⑶^、 RAM、光罩式唯讀記憶體（MASK£dr〇m)、以及輸出/入控制 LSI係透過内部匯流排來相互連接的。其中内部匯流排具有位址匯 流排和資料匯流排兩種。 半_廠商會將作為開發工具的傭器（軟體偵錯器以及電路 模擬谓錯器）提供給客戶使用端，讓客戶使用端利用這種鑛器 其次，於半導體廠商中將進行οτρ版本的產品設計而於客戶1 開發出欲記憶到該光罩式唯讀記憶體(R〇M )的軟體(程 式）。 Γί360221 體偵錯器的程式來進行除錯動作。於此，所謂 #二個曰/山次性可燒寫型）版本的產品（暫存之微控制器） 3-個j上敗人有CPU、譲、QTp以及輸出/人控制W。 f制11除了使臟p綠代紋式唯讀記憶體 0(T1^ ί )外’具有和祕的微控制器相_構造。但是， 何程式’且記憶到0τρ内部的織如同後面所 2係於客戶使料來進行。暫存之微控繼係密_半導體封裝 在：’使賴客戶使用端所執行的軟體偵錯器之程式除錯 係硬體在未完成任何程式的狀態下來進行。 *半導體廠商會將相同構造的複數個該暫存之微㈣器提供給 。於客戶端上將會針對所提供複數的暫存之微控 制W中的1個來使用EPR0M之程式（寫入），而將暫存之程 巧就是說使用軟體偵錯器來除錯的程式）記憶到οτρ，且將該 暫存之微㈣魏置職n (標的板TARGET BQARD )上以進行 說，使用上述電路内模擬倾器來檢 測此機器（標的板）的功能動作。就如上述所言，οτρ只能寫入 了次資訊。因此’如果藉由檢查的動作在暫存程式上發現有修正 ，誤）f月況時’客戶使用端就要於另一個暫存微控制器來記憶 >正過的暫存程式，且再次檢測、再修正此已修正過的暫存^ ^。這種反覆檢測、修正(再檢測、再修正)暫存程式將會於客戶 用端中來決定最後的程式。 上將Hi暫存提供給客戶使用端之後，於半導體薇商 緊接耆進盯先罩式唯讀記憶體（MASKEDR0M)版本的產品 叹汁。於此，所謂欲設計的光罩式唯讀記憶體（MASKED R〇M 版本產品（配置在機器上實際的微控制器），係於一個晶片上内 建有CPU、RAM、光罩式唯讀記鐘（MASKEDR()M)以及輸 出/入控制LSI。但是，於此時間點上實際微控制器之光罩式唯 憶體（MASKED ROM)仍然未記憶最後的程式。 客戶使用端會向半導體廠商提供該已決定的最終程式。半導 ^360221 體廠商上會利用離子植入技術將最終的程式記憶到實際微控制器 之光罩式唯讀記憶體（MASKED ROM)且製造出作為最終產品的 微控制器。又，如此所製造出的微控制器將密封在半導體封裝上 且大量生產。且，大量生產的最終微控制器將提供給客戶使用端。 於客戶使用端上，會將所提供最終微控制器配置在機器（電子 裝置）上且大量生產此款機器（電子裝置）。 w 返之微控制裔雖疋藉由1個半導體晶片來構成，但是 眾所皆知譬如專敝獻1也有層積2辨導體晶纽· H ^
密封體來密封的半導體裝置（微控制器）例子。其中半導體 也有人稱為多晶片封裝MCP (Multi Chip package)類之半導^ 置。於此MCP的半導體裝置中，雖然已經開發出各種構造且量^ 化，但是最普遍化乃屬於層積有兩個半導體晶片且於丨個封 ί ί 文獻1揭示於1個封裝中内建有'微處 理窃用曰曰片（弟1 +導體晶片）以及EEPR0M用晶 3 是說’專利文獻1揭示有於微處理器用 曰=(第1 +導體曰曰片）中層積有eepr〇m用晶片（第 ϋ二=1個樹脂密封體來密封2個晶片的半導體裝置。； J片係—於相同的基板中放置有處理器單元（CPU)、 早單元、t時器單元、⑽轉換單元、串列通訊介 _ =兀、、負料輸出入電路單元等構造。這些各個單元之 流”來進行相互間的連結。處理器▲元之構 $要I括有中央處理早元、控制電路單元以及 EE=tn成的雛制11用W乃藉由程絲執行動作。另外， 單在: 低_===有 Γ/Ι360221 ，控制器之多日aB>j封裝體上具備有内建有光罩式唯讀記憶體 (MASKED ROM)的微控制器之基板晶片以及於此基板晶片上含 有快閃記憶體上端晶片。其中上端晶片下的基板上由於未形成有 • 電晶體’因此將可忽略於此區間的自我散熱。另外，專利文獻2的 貝把例中揭示有於基板晶片中之上端晶片配置區間（略接近中央 區間）預先形成有光罩式唯讀記憶體（MASKEDR〇M)功能的電 曰a體而且於上端配置有上端晶片（快閃記憶體）的例子。這種情 况下將可忽略基板晶片中之光罩式唯讀記憶體 功能。 Φ [專利文獻1]特開2〇〇2_124626號公報 [專利文獻2]特開2002-76248號公報 【發明内容】 【發明的欲解決之問題】 於上述之習知微控制器的製造方法中，半導體廠商必須要進行 • 011>版本的產品設計和光罩式唯讀記憶體（MASKEDROM)版本 的產品設計。因此，於尚未開發出作為最終產品的微控制器之前， 將會耗費相當譬如1〜1.5年之長久時間來進行開發。 另外’至今為止OTP版本和光罩式唯讀記憶體（masked 暴 ROM)版本於封裝狀態中雖然係採取互換接腳來替換，但是以其 他物體來作為半導體晶片於特性上很多地方得、不採用互換。（以 Ο TP版本來完成評估的系統中如果一旦置換光罩式唯讀記憶體 (MASKED ROM)的話就會發生無法動作之瑕疵問題。） 另外，就如上述專利文獻1、2揭示内容所述，並非以1個半導 體晶片來作為最終成品且也會考慮製造出層積2個半導體晶片且 • 利用1個樹脂密封體來密封的微控制器。但是，如上述所言， - EEPR0M (快閃記憶體）相較於光罩式唯讀記憶體（MASKED ROM)而言成本較高，所以較不傾向大量生產微控制器。 另外’於專利文獻2上之實施例揭示有於基板晶片之光罩式唯 ^1360221 讀記憶體（MASKEDROM)區間範圍上配置有上端 憶體）且去除光罩式唯讀記憶體（MASK£DR有功^。 並5揭示任何有關如何將上端晶片（快閃記憶體)放置到 光罩式倾記舰（MASKEDRGM)上且如何去絲 ^
憶體（MASKEDROM)功能等之具體的方法（構造）。°買° 另外’專利文獻卜2所揭示的多晶片封裝體中，係於半導體 體電路基板（基板口、微控制H用則）上層射轉 ，體（上dEEPR〇_晶片）。在這樣的多晶體^ 中’爲了降低封裳接腳之數目，就必須要讓非揮發 之電源供應端子、半導體積體電路積板其他端 晶片封裝體之封裝接腳上。 另外’為了將資料寫入到非揮發性記憶體裝置中，因此必 較南電壓施加到非揮發性記鐘裝置的電祕應端子。但是，如 說Γ斤述，僅讓封裝接腳多工化會讓半導體積 加向電壓的問題存在。因此，必須利用輸入高電塵 且月b承嗳尚電壓製程來製造出半導體積體電路基板。於此，於適 ，於高電難㈣問題上將會導致提高f知半導體雜電路的成 本0 々因此，本發明的課題在於提供一當多工化封裝接腳且將資料電 耽寫入到非揮發性記憶體裝置中時，僅施加高電壓於非揮發性記 ϊϊϋ中’而不需將高電壓施加到半導體積體電路基板上之半 =裝ΐ體電路裝置以及麟轉體積體電路裝置的轉發性記憶 【解決問題之手段】 若f由;^發明之第丨形態的話，一種半導體積體電路裝置 l〇E)，，係搭配有：於一個配線基板（51)上可藉由第1電壓來 料之非揮發性記憶體裝置（15B);以及可藉由低於該 第1電^之第2電壓來動作之半^^體積體電路基板（1〇E)，其特徵 係在於^轉揮發性記憶體裝置具有提供該約電壓之第丄端子 [1360221 揮發性記憶體裝置（15B)具有輸出該第2電堡之 味垃姑结2 _4)，以及該半導體積體電路基板（10Ε)具有電氣 連接該第2端子之第3端子（尺^# )。 ” 择署於導體積體電路裝置（2〇E)之中’該非揮發性記情體 ^置^)係設置於_端神第2辭 g 記'麵裝置（15B)時，就將該第顧寫^ 二ϋ 5玄第端子〇5_3)上。該非揮發性記憶體裝 心诗H佳係層積於該半導體積體電路基板（10Ε)上。取而 ί配線發Γ己憶體裝置和該半導體積體電路基板係搭载於 ίί出導目3面上。該配線基板之構造以具有複數外部 第⑽#)係藉由線焊接技術來電氣ΐίΓ ( 4)和该 帛+=^^2形_ ’ —種電子__上述任1 由ίΐϊ之第3形態的話…種非揮發性記憶體裝置 電麼可電*^有二應ϊ特電，且藉由該第1 甚至卜二3^15-4)且设置於該*1端子和該第2端子之間， (ί2) 電顯換成該第2電壓之電壓轉換電路 於上述非揮發性記憶體裝置（15Β)之中，且 導隐體裝置内部延伸之電源導線和從該電源 052) 〇1^ 理解本發明技術特徵且只不 [發明效果] Μ 12 1360221 ㈣蓄：A夠僅將高紐的帛1 f壓供制非揮發性記憶 ^ = 子’且可從非揮發性記憶體裝置的第2端子往 a積-電路基板的第3端子來供應一低於第1屋的第2電壓，所以 到非揮發性記憶體裝置時就可以防止於半導體 高電壓（第1電壓）。藉此，就不需要利用财 ϊ路基:ίίΐ,半導體積體電路基板’所以能降低半導體積體 ^ k 【實施方式】 考第1圖至第7圖’從本發明相關實施形態之微控制器的製 朗。又，如該所言，半賴箱端係進行微控制 2更^發’而客戶使用端係進行微控制器的軟體（程式）的 是說，開發微控制器係藉由半導廠商和客戶使用端的 e另外’於此欲製出微控制器來做為最終的產品 光罩式唯讀記憶體（MASKEDROM)，且屬 於早日日片半導，體積體電路裝置的一種。 ㈣半導體薇商*客戶使用端之間將會針對想要製造的微 ΪΪ:、ί: j半導體積體電路裝置）的規格來進行討論。於此 Γ ί ㈤最終為控制器係於一個晶片上内建有CPU、臟、 讀1己憶體（MASKEDR〇M)以及輸出/入控制LSI。又， 光罩式唯讀記憶體（MASKEDR〇M)以及輸出/入 ιί ^ 内部匯流排來相互連接。其中内部匯流排具有位址 匯流排和貧料匯流排。 ㈣ 3 體廠商會向客戶使用端提供有作為開發工具之偵錯器（軟 含、.日态以及電路内模擬偵錯器(WC^CUJT EMULAT〇R )，讓 M=fcJ利用這種價錯器來開發出欲記憶到該光罩式唯讀記 憶體（MASKEDROM)的軟體（程式）。 13 1 i i，步驟皆與上述習知的微控制器之製造方法相同。 < 4*導體廠商上將會進行如第（圖所示之光罩式准讀記憶體 fI360221 (MASKED ROM)版本的產品設計，而於客戶使用端上則進行使 用有軟體偵錯之程式化除錯。 ' ； 如以上所述，於習知微控制器的製造方法中，半導體廠商雖然 • 係進行οτρ版本的產品設計，但是於本發明微控制器的製造方法 ’ 中’半導體廠商係直接進行光罩式唯讀記憶體（MASKEDROM) 版本的產品設計。於這邊所謂想要設計出光罩式唯讀記憶體 (MASKED ROM)版本的產品（暫存之半導體積體電路基板、暫 存微控制器基板）10係於1個晶片中内建有暫存之光罩式唯讀記憔 體（MASKEDROM) 11以及其他的積體電路12。其中其他的 _ 電路12包括有CPU、RAM以及輸出/入控制LSI。但是，這種暫存 光罩式唯讀記憶體（MASKEDROM) 11係毫無記憶有任何程式。 另外’就如後述所言，於暫存光罩式唯讀記憶體（MASK£d r〇m) 11上’層積有1個可程式唯讀記憶體（pR〇M)之〇τρ，因此暫存 半導體積體電路基板（暫存微控制器基板）10與最後想要製造出 的實際半導體積體電路基板（後面所述）於構造上具有若干的不 同。換言之，將於光罩式唯讀記憶體（MASKEDR〇M)來層積 OTP乙事列入考慮，且進行光罩式唯讀記憶體（maskedr〇m) 版本的產品設計。暫存半導體積體電路基板（暫存微控制器基板） 10也稱^為第1半導體積體電路基板（第丨微控制器），而暫存光 攀罩式唯讀記憶體（MASKEDROM) 11也稱之為第1光罩式唯讀記 憶體（MASKEDROM)。 ° ° 々尤其係於此步驟中，半導體廠商要具備有毫無記憶有任何程式 之第1光罩式唯讀記憶體（MASKEDROM) 11以及利用有金屬導 線來連接該第1光罩式唯讀記憶體（MASKEDROM) 11的預定第1 内部匯^排1^之第1半導體積體電路基板（第i微控制器）1〇。 其次，如第2圖所示，於半導體廠商上係讓第丨光罩式唯讀記憶 (^ASKEDROM) 11鮮1内部匯流排η於電氣购的狀態下 ，和第1半導體積體電路基板（第1微控繼基板）10獨立的^程 式唯讀記憶體（PR0M) 15電氣連接到第】内部匯流排13中。其中 14 1360221 記μ (prom)⑽非揮發性記憶體裝置的 於 本實施^，錢即TP來作為可料唯讀記舰（pR。5，
(PRQMMOTP)15觸制絲式唯讀記 憶體（maskedrOM)11上（兹參考第3圖）。於圖示的範例中， 此連接步誠讀焊馳_可程式唯讀記健（PRQM)15電氣 連接到由第1内部匯流排13所導出的焊墊(B0NDINGP ，如 後述。 又’藉由這種線焊接技術來電氣連接的方法有複數種方法，因 此將於後述參考圖面來詳細加以說明。 其次，於半導體廠商上，就如第3圖所示，將於相同 $體17内來紐有第1半賴雜電路基板⑷微㈣器基板） 10和可程式唯讀記鐘（PR0M) 15。也就是說，這種密封步驟係 ^層積在第1半導體積體電路基板（第1微控制器基板）10上的狀 態下將可程式唯讀記憶體（PROM) 15密封到相 内。藉此，製造出暫存半導體積體電路裝置（暫存微控m ㈣⑽）（⑽）15⑽減就後述所言，係於客 行。 之複 於半導體廠商中，會向客戶使用端提供所製造之相同構 數個暫存微控制器20。 於此步驟中，客戶使用端所提供的暫存微控制器2〇在習知的微 ^制器的製造方法當中係不同於客戶使用端所提供的暫存微控制 器，此點請加以注意。也就是說，於以上所述之習知微控制器的 製造方法中，客戶使用端所提供的暫存微控制器係將包括有 CPU、RAM、OTP以及輸出/入控制LSI之一個半導體晶片密封到 半導體密封體内，相對之於本實施例的形態中，客戶端所提供的 暫存微控制器20係包括CPU、RAM、MASKEDROM11以及輸出/ 入控制LSI之第1半導體晶片1〇和層積於第！半導體晶片1〇上的^ 程式唯讀記憶體（PROM) (OTP) 15之第2半導體晶片密封到相 15 同半導體封裝體17内。 再者’於此客戶使用端所提供的暫存微控制器2〇係不同於上述 示3晶片封裳體，而其實就是—暫存性（也就是 兀成並非最終產品，有關此點也請加以注意。換言之， 2明^要製造出最終的微控制器，會暫時使用類似專利文獻2 ^揭不的夕層晶片封裝體（暫存微控制器）。（但是，若生產量 客戶使用端的要求而將暫存微控制 叙客f使用。，上，就如第4圖所示，從半導體廠商所提供的複 暫存微控制器20之其中1個而言，會使用脈⑽程式（寫入） 』且？暫存程式（也就是說使用軟體倾器 讀，體(PR0M) (〇τρ) 15。詳細而言二= 2 HH22透過位^、資料其他的信號線24來連接的1C插槽 2控制器2〇，且從EPR〇M程式（寫入）U再透過 ϋ插槽26來傳送暫存程式，以將暫存程式記憶到可程 式唯讀記憶體（PR〇M) (〇τρ) 15。 。j J往 上西使用端上，就如第5圖所示，於機器（標的板） 户私斗有已兄憶上述暫存程式之暫存微控制器20而且來檢查此暫 。也就是說，於標的板之評估用基板28上配置有已記 Ϊΐίίί存微湖11财於此評_基板28上透過位址、3 28=ί=連接㈣路模擬倾觀來進行檢查此評估用基板 卜、+ϋ’*如以上戶斤述，〇ΤΡ15僅可一次來寫入資訊。因此，藉由 發現暫存程式中有要修正（錯誤）的情況時客戶; 麵控制器20之0ΤΡ15中記憶已修正的暫存程 作（兹參考第5圖）。也就是說，反覆進行暫 正（再修正）。在客戶使用端中，係藉由反覆 丁讀暫存程式檢查（再檢查）、修正（再修正）的動作來決 16 1360221 定使用端最終的程式。 - 在習知的微控制器的製造方法中，係於進行OTP版本的產品設 計而且在供暫存微控制器之後，接著由半導體廠商來進行設計光 ， 罩式唯讀記憶體（MASKEDROM)的成品。對此，有關本發明之 微巧制器的製造方法，並非進行OJP版本的產品而係直接進行式 唯讀記憶體（MASKEDROM)版本的產品設計。因此於本發明此 階段中’不需重新設計光罩式唯讀記憶體（MASKgDROM)版本 的產品。換言之，於這個階段上早就已經完成光罩式唯讀記憶體 (MASKED ROM)版本的產品設計，且也完成設計實質之半導體 • 積體電路基板（實質的微控制器基板）100。但是，於此完成設計 的實質半導體積體電路基板（實質的微控制器基板）1〇〇係不同於 第1圖所示的暫存半導體積體電路基板（暫存微控制器基板）1〇: 且也無需於實質光罩式唯讀記憶體（MASKED R0M) 11〇上來戶 積OTP15。 曰 完成設計的實質半導體積體電路基板（實質的微控制器基板） 100係於1個晶片上内建有實際的光罩式唯讀記憶體（MASJ^D ROM) 1H)以及其他的積體電路12〇 (茲參考第7圖）。其它的積體 電路120係包括有CPU、RAM以及輸出/入控制LSI。但是，於此階 段中完成^計的實際半導體積體電路基板（微控制器基板）1〇〇之 鬱光罩，唯讀記憶體（MASKED R〇M)110尚未記憶有最終的程式， 且也笔無連接有實際的内部匯流排13〇。其中，實際的半導體積體 電路基板（實際的微控制器基板）100也稱為第2半導體積體電路 基板（第2微控制器基板），而實際的光罩式唯讀記憶體 2〇M) 110也稱為第2光罩式唯讀記憶體，而 貫際的内部匯流排130也稱為第2内部匯流排。 客戶使用端會向半導體廠商來提供上述已決定的最終程式。 就如第6圖所示於半導體廠商中，會利用離子植入技術將此最 終，程式記憶到第2半導體積體電路基板（第2微控制器基板）1〇〇 之第2光罩式唯讀記憶體（masj^drqm) π〇上。 17 1360221 w第6圖為表示光罩式唯讀記憶體（MASKEDROM) 130之記憶 單元（MEMORY CELL) 40的構造。其中圖示之記憶單元4〇係利 用N區間型MOS電晶體來構成。詳細而言就是記憶單元4〇會於p型 . 基板41中擴散有2個N+區間42、43。其中一方的N+區間42係以源 •極來運作而另一方N+區間43係以汲極來動作。p型基板4丨的表面之 汲，43和源極42之間的範圍係以絕緣氧化膜44來被覆且於此上端 附著有金屬電極45。此金屬電極45係以閘極來動作。於閘極45正 下方形成有高濃度雜質範圍46。於半導體製造技術步驟中，係藉 由ΐ子植入技術來控制閘極45正下方之高濃度雜質範圍且進行記 泰 憶早元之開關動作。 π而且，就如第7圖所示，半導體廠商會藉由金屬導皞來電氣連 有最終程式之第2光罩式唯讀記憶體（maskedR〇M) ι1〇和第2 内部匯流排130以製造最終成品的第2微控制器200。第2微控制器 200也稱為第2半導體積體電路裝置。藉由此方法所製造的第2微控 制，200係密封到半導體封裝體（茲參考第3圖）來大量生產。而 • 大量生產最終的第2微控制器200 ’將提供給客戶使用端。 於各戶使用端上’將於機器（電子裝置）上配置有所提供的最 終第2微控制器200且來大量生產此機器（電子裝置）。 如以上所述，有關本發明實施形態之微控制器2〇〇的製造方法 鲁 於半導體廠商中係僅進行單種類之產品設計，故能於短時間（譬 如約半年）來開發出最終產品的微控制器2〇〇。 其次’炫睛參考弟8圖以及第9圖，於第2圖所示的連接步驟中， 從第1内部匯流排13來電氣關斷第1光罩式唯讀記憶體（mas ROM) 11之第1關斷方法加以說明。 第8圖為更詳細表示第3圖所示之暫存半導體積體電路裝置（暫 存微控制器）20之剖面圖。其中’第1半導體積體電路基板（第] ‘ 微控制器基板）10係透過黏晶（die bond)材料52來連接固定在導 線框體LEAD FRAME (晶粒焊塾）51上。可程式唯讀記憶體 (PROM) (OTP) 15係透過黏晶材料53來連接固定（層積）於第 18 1360221 1半導體積體電路基板（第1微控制器基板）10之光罩式唯讀記憶 體（MASKEDROM) 11上。而第1半導體積體電路基板（第1微控 制器基板）10和可程式唯讀記憶體（PROM) (OTP) 15，其中可 程式唯t買記憶體（PROM) (OTP) 15係層積於第1半導體積體電 路基板（第1微控制器基板）10上的狀態下密封在相同半導體封裝 體17内。從半導體封裝體17配置有複數條之導線55。 於此，導線框體51也稱為配線基板，而導線55也稱為外部引出 配線或外部引出導線。總而言之，配線基板51係具有複數條之外 部引出配線（外部引出導線）55。
若參考第9圖將可發現第1内部匯流排13具有内部位址匯流排 132以及内部資料匯流排134。第1光罩式唯讀記憶體 ROM) 11和第1内部匯流排13係藉由A1主截片（masterslice)57 來電氣關斷。 從内部位址匯流排132可以引出内部位址用焊墊132_;i，且從内 部資料匯流排134可引出有内部資料用焊墊134-1。其中内部位址用 焊墊132-1以及内部資料用焊墊134-1合稱為rom連接端子。 另一方面可程式唯讀記憶體（PR0M) (〇τρ) 15具有位址用 ，墊15-1、資料用烊墊15_2及電源用焊墊15_3，位址用焊墊^^及 資料用焊墊15-2及電源用焊墊15-3合稱為R〇M連接端子。 複數條導線55之中1條就是電源用焊墊554。可程式 15之位址用雜1M係藉由焊接__^ WIRE)61來電氣連接到内部位址用焊墊^^，而資料用焊墊15_2 係藉由焊接線62來電氣連接到内部資料用的焊墊丨別-丨， 焊墊15·3係藉由烊接線63來電氣連接到電丨制烊墊55•卜’、 第9圖所示的第1關斷方法係藉由…主截片57來進行 ί 罩I,/隐，動R〇M) 11和第1内部匯流 i l仏。換於第1瞒方法憾翻配線層再#由配 線層的随之變更來娜要使用/不使鮮丨光罩式 ^ 彳MASKEDHOIV0 11。 買德體 19 1360221 茲參考第10圖，從第1内部匯流排η來電氣瞒第i光罩式唯讀 5己板'體11之第2關斷方法作說明。其中第1光罩 式唯讀記憶體（MASKEDR〇M) 11和第1内部匯流排13係透過複 數的第1開關SW1來連接。又，於第10圖所示範例中，第丨光罩式 唯頊記憶體（MASKEDROM) 11和電源線18係透過第2開關SW2 來連接，而弟1光罩式唯讀έ己憶體（maskedrom) 11和複數控 制托號線19係透過複數第3開關SW3來連接。圖示之各開關swi、 SW2以及SW3係由MOS開關所構成。
從控制信號線19要供應到第1光罩式唯讀記憶體（maSKED 鲁 ROM) 11的控制信號係一用來控制讀取第〗光罩式唯讀記憶體 (MASKEDROM) 11之讀取動作的信號或時脈信號等等。又，如 果第1光罩式唯讀記憶體（MASKEDROM) 11係藉由複數儲存庫 BANK來構成的情況下，則上述控制信號將包含有從複數儲存庫 BANK中選擇出一個的信號。 •藉由從未圖示的控制電路所供應的選擇信號來控制這*M〇s 開關SW1、SW2以及SW3之開/關就可以切換要使用/未使用第1光 罩式唯讀記憶體（MASKEDROM) 11。也就是說，於第1〇圖所示 的第2關斷方法上，係使用MOS開關SW1來電氣關斷第1光罩式唯 續記憶體（MASKEDROM) 11和第1内部匯流排13之間的信號。 馨又’於第10圖之範例中，雖然係使用第2及第3開關SW2、SW3 來控制電源線18以及控制信號線19與第1光罩式唯讀記憶體 (MASKEDROM) 11之間的電氣連接/關斷，但是也可以不具有 此等第2及第3之開關SW2、SW3。 ’、 其次，雄參考弟11圖，從線焊接(WIREBONDING)技術將可程 式唯讀記憶體（PROM) (OTP) 15電氣連接到第1内部匯流排13 之第1電氣連接方法來加以說明。第11圖為說明本發明之第丨電氣 連接方法，於去除半導體封裝體17的狀態下來表示第1半導體積體 電路裝置（暫存微控制器）20之俯視模式圖。 第1半導體積體電路裝置20係具有第1半導體積體電路基板1〇 20 1360221 卞第/ptf體積體電路基板1〇上之可程式唯讀記憶體
柘曰片BAS^rHTP 5。其中第1半導體積體電路基板10也稱為基 板曰曰片BASECHIP，而可程式唯讀記憶 R 也稱為副晶片。 ^ ； 第1半導體積體電路基板1()係具有形成光罩式 ^讎M)11j轉推圖则(以下狀為「MASKED 品曰1」），且於第1半導體積體電路基板 讀記憶體（PROM) (0TP) 15。 曰綱J柱心 第1半導體積體電路基板10進一步具有第丨内部匯流排13。此第 1内部匯流排13具有内部位址匯流排i32和内部資料匯流排工。 产内部位址匯流排將引出有内部位址用焊塾132小從内部資料 匯&排I34將引出有内部資料用焊墊⑼·!。如 墊咖以及内部資料用焊·M合稱為匯流排連接内端^位址料 記舰（PRC)M) (OTp) 15將具有位址用 ，墊和貝料用烊塾15-2。如前述，位址用焊墊154和資料用焊 墊15-2合稱為ROM連接端子。 、 可程式唯讀記憶體（PR〇M) (〇τρ) 15之位址用焊塾⑸係 藉由焊，線61來電氣連接到内部位址用烊墊丨如，而資料用焊墊 15-2係藉由嬋接線62來電氣連接到内部資料用焊塾⑼心 說’匯流排連接端子（、134_4 )和⑽ 皆使用焊接線（6卜62)來聰線焊接。财⑴1 15 2) 唯二陪ϋΐ體積體電路基板（第1微控制器基板）10和可程式 ) (〇ΤΡ) 15係於可程式唯讀記髓（PR0M) ϊ於第1半導體積體電路基板（第1微控制器基板） 10上的狀態下輯在相同半導體封裝體π内（兹參考第8圖）。里 封她7配置錢數的導線（端子）55。導線55又稱、 於基板晶片10周邊具有複數基板用谭墊1(Μ，基板用焊塾1(Μ 亦稱為基板連接端子。複數基板用焊塾1(Μ係藉由複數焊接線仍 21 1360221 各自電氣連接到導線框體M(配線基板)之複數導線(外部 線、外部引出導線)55上。 如此，從副晶片15之連接端子15心15_2就可直接於基板晶片 10内之匯流排配線（第匯流排）13來進
就可以控制半導體封裝體17之端子數目，且也可控=基°板=〇 之I/O區間的增加。另外’配置第！半導體積體電路裝置2〇的封裝接 腳55，就如第7圖所示可與僅使用基板晶片1〇〇之第2半_積體電 路裝置200的封裝接腳來置換。如此一來，第丨半導體積體電路裝 置20和第2半導體積體電路裝置2〇〇之有關共同信賴性可以置換Γ 其次’茲參考第12圖，藉由線焊接技術且將可程式唯讀記憶體 (PROM) (OTP) 15電氣連接到第丨内部匯流排13中之第2電氣連 ，方法加以說明。第12圖為說明本發明第2電氣連接方法，於去除 半導體封裝體17的狀態下所示幻半導體積體電路裝置（第！微控 制器）20A的俯視模式圖。 第12圖所示之第1半導體積體電路裝置（第1微控制器）20A， 其中=内部位址匯流排132所引出的内部位址用焊墊以及從 内部資料匯流排134所引出的内部資料用焊塾134_丨之處，除了如後 述有7不同點之外，其餘皆與第U圖所示之第i半導體積體電路裝 置（第1微控制器）20具有相同的構造。與第n圖具有相同功能者 皆附有相同的參考符號。
第1半導體積體電路裝置20A具有第1半導體積體電路基板1〇A 和層積於此第1半導體積體電路基板1〇A上的可程式唯讀記憶體 (PROM) (OTP) 15。其中第1半導體積體電路基板1〇A又稱之 為基板晶片而可程式唯讀記憶體（PR〇M) (〇τρ) 15有稱之為副 晶片。 第1半導體積體電路基板10A具有形成MASKED ROM11 (兹參 考第1圖）區間（以下稱為「MASKEDR〇M區間」），且於第i 半導體積體電路基板l〇A上層積有可程式唯讀記憶體（pR〇M) (OTP) 15 〇 22 1360221 ji半導體積體電路基板1〇A進一步具有第丨内部匯流排η。其 . 中第1内部匯流排13具有内部位址匯流排132和内部資料匯流排 134。 於第1半導體積體電路裝置10A的周圍中另外具備形成有内部 位址用桿墊132_1之内部位址用焊墊區間141以及形成有内部資料 用焊墊134-1之内部資料用烊墊區間142。 、 ★這些内部位址用焊塾區間141和内部資料用焊墊區間142係僅 於第1+；導體積體電路裝置10A上層積有副晶片μ時才會另外具 備，如第7圖所示，當僅使用有基板晶片100時才會切割。' • 3糾’可程式唯讀記憶體（PROM) (OTP) I5具備有位址用 焊墊15-1和資料用焊墊15_2。其中位址用焊墊⑸和資料 15-2合稱為輸出/入端子。 、 —可，式唯讀§己憶體（PROM) (OTP) 15之位址用焊塾15-1係 藉由，，線61電氣連接到内部位址用焊墊132-1，而資料用焊墊 15-2係藉由焊接線62電氣連接到内部資料用焊墊134-卜 又，第1半導體積體電路基板（第！微控制器基板） 10A、内部 =址用焊墊區間14卜内部資料用焊墊區間142以及可程式唯讀記 fe體（PROM) (〇TP)i5係於可程式唯讀記憶體（pR〇M) (〇τρ) • „第1半_積體電路基板（第1微控制器基板）1〇Α上的狀 態下密封在相同半導體封裝體17内（茲參考第8圖）。其中從半導 體封裝體17配置有複數的導線（端子）55。導線55又稱為封裝接 腳0 於基板晶片10Α周邊具有複數基板用焊墊10-1。複數基板用焊 塾10-1係藉由複數的焊接線65來各自電氣連接到導線（端子）55。 如此，從副晶片15之輸出入端子Μ—〗、15_2就可直接於基板晶 • ^110内之匯流排配線（第1内部匯流排）13來進行線焊接。藉此， 就可以控制半物封裝體17之端子數目，且也可控職板晶片1〇 之I/O區間範圍^的增加。另外，配置幻半導體積體電路裝置觀的 封裝接腳55，就如第7圖所示可與僅使用基板晶片1〇〇之第2半導體 23 裝接腳來置換。其結果係第1半導體積體電 詈^置=及弟半導體積體電路裝置200之有關相同信賴性可以 m γξ-'ρβ,.，备僅使用有基板晶片100時，就不需要内部位址焊墊 ^=::==。，因此當使基板晶 參考帛13圖’藉自線焊接技術且將可程^唯讀記憶體 接方w ) (〇TP)i5電氣連接到第1内部匯流排13中之第3電氣連 丰盡脾明。第13圖為說明本發明第3電氣連接方法，於去除 制體17的狀態下所示第1半導_體電職置（第1微控 制盗）20Β的俯視模式圖。 JLxfc第圖所不的第1半導體積體電路裝置（第1微控制器）20Β， = 部位址匯流排132所引出的内部位址用焊塾132-1以及從 二貧料匯流排134所引出的内部資料用焊塾⑶心之處，除了如後 外、’其餘皆與第11圖所示之第1半導體積體電路裝 皆附有相同的細的構造。與第Π圖具細功能者 知2半導體積體電路裝置具有帛1半導體積體電路基板祖 此^半導體積體電路基板驗上的可程式唯讀記憶體 其k曰μ) (0ΤΡ) 15。其中第1半導體積體電路基板1〇Α又稱為 丞扳贫曰曰片而可程式唯讀記憶體（PROM) (ΟΤΡ) 15又稱為副晶片。 > 1半導體積體電路基板10B具有形成MASKEDROM11 (茲來 f第1圖）區間（以下稱為rMASKEDR〇M區間」）iia。且‘ (HpH積體電路基板1 〇B上層積有可程式唯讀記憶體（PR0M ) 第1半導體積體電路基板1〇B進一步具有第1内部匯流排U。1 中第1内部匯流排13具有内部位址匯流排132和内部資料匯流排八 134 〇 於第1半導體積體電路基板1〇B之MASKED R〇M區間1 i A中形 成有内部位址用焊墊132-1以及内部資料用焊墊134-1。 24 另外，可程式唯讀記憶體（PROM) (OTP) 15具有位址用焊 塾15-1和資料用焊墊15_2。其中位址用焊墊i5_i和資料用焊塾丨5_2 合稱為輸出/入端子。 “可程式唯讀記憶體（PR0M) (0TP)15之位址用焊塾15]係 藉由焊接線61來電氣連接到内部位址用浑塾⑶心，而資料用焊塾 15_2係藉由焊接線62來電氣連接到内部資料用焊墊丨34_ 1。 又’第1半導體積體電路基板（第1微控制器基板）和可程 式唯項§己憶體（PROM ) ( OTP ) 15係於可程式唯讀記憶體（pR〇M ) (OTP) 15層積於第1半導體積體電路基板（第丨微控制器基板） 10B上的狀態下密封在相同半導體封裝體17内（茲參考第8圖）。 其中從半導體封裝體17配置有複數的導線（端子）55。導線％ 稱為封裝接腳。 '' 於基板晶片10B周邊具有複數基板用焊墊1〇_卜複數基板用焊 墊（基板連接端子）1〇-1係藉由複數焊接線65各自電氣連 體封裝體17之複數導線(端子)55上。 如此，從副晶片15之ROM連接端子15-1、15-2就可直接於某板 晶片10B内之匯流排配線（第！内部匯流排）13來進行線焊接。土 體封裝體17之端子數目，且也可控制基板晶曰 增加。另外，配置第1半導體積體電路裝置· ^封裝接师，跡第7贿科與做縣板 體積體電路裝置200的封裝接腳來置換。如此一來%導 導體積體電路裝置200之有關共同信賴性 用恒執W僅使用有基板晶片綱時，就不需要内部位址 =巧32_1以及内部資料用焊㈣4_卜且罐咖r〇m iiA係使用原本的R〇Mn〇，因 片1〇〇時就可以控制晶片面積的增加。田湖百早基板日日 姑及*15® ϋ轉紐敏將可程式唯 第)15電驗接_邮_流排丨3中之 第4電祕接方法純酬。第i須為綱本發日料 25 1360221 ，哲，去除半導體封裝體n的狀態 (第1微控制器）2〇c的俯視模式圖。弟传體積體電路裝置 立中=圖^示之第」半導體積體電路裝置（第1微控制器）20C， ^次4丄指址匯抓排132所引出的内部位址用焊墊孤1以及從 流排m所引出的内部資料用焊細]之及^ 斤不同點之外’其餘皆與第η圖所示之第!半導體積g 構造。與第⑽具有相二 1 Driitf體積體電路裝置實係具有第1半導體積體電路基板 體（PR曰第1半導體賴電路基板1〇C上的可程式唯讀記憶 為美板曰只（〇TP) 15。其中第1半導體積體電路基板10C又稱 =板4，而可程式唯讀記憶體（pR〇M) (〇τρ)故稱為副 考第，電路基板1〇C具有形成觀证則則（兹參
号弟1圖）區間（以下稱為rMASKEDR〇M "t 電路基板1 〇C上層積有可程式唯讀記憶體 (PROM) 中m體=體電路基板i〇c進一步具有第1内部匯流排13。其 134。°隱〜排13具有内部位址匯流排132和内部資料匯流排 1於第1内部匯流排13上形成有内部位址用焊墊 Γ墊2用焊塾⑼·1。就如後峰田說明，内部位址用 所形成的相焊墊ΐ3Μ係形成於第1内部匯流排13上 焊^夕=可it唯讀記憶體（pr〇m) (〇τρ) 15係具有位址用 况合稱為。其中位辑胳1和細焊墊 26 1360221
一可程式唯讀記憶體（PROM) (〇TP) 15之位址用焊塾15-1係 藉由焊接線61來電氣連接到内部位址用焊墊132_丨，而資料用焊墊 15-2係藉由焊接線62來電氣連接到内部資料用焊墊134_1。 又’第1半導體積體電路基板（第1微控制器基板）1〇c和可程 式唯讀記憶體（PROM ) ( OTP ) 15係於可程式唯讀記憶體（PR〇M ) (OTP) 15層積於第1半導體積體電路基板（第丨微控制器基板） ioc上的狀態下密封在相同半導體封裝體17内（茲參考第8圖）。 其中從半導體封裝體17配置有複數的導線（端子）55。導線55又 稱為封裝接腳。 於基板晶片10C周邊具有複數基板用焊墊1〇-1。其中複數基板 用知墊10-1係藉由複數焊接線65各自電氣連接到半導體封裝體I? 之複數導線（端子）55上。 如此，從副晶片15之連接端子、15_2就可直接於基板晶片 i〇C内之匯流排配線（第丨内部匯流排）13來進行打線接合。藉此， 就可以控制半導體封裝體π之端子數目，且也可控制基板晶片1〇c 之I/O區間的增加。另外，配置第丨半導體積體電路裝置2〇c的封裝 接腳55，就如第7圖所示可與僅使用基板晶片1〇〇之第2半導體積體 電路裝置2_封裝接腳來置換。如此—來，幻半導體積體電路 裝置20C和第2半導體積體電路裝置200之有關共同信賴性可以置 換。再者當僅使用有基板晶片觸時，就不需要上述焊塾用配線 =力所以當使用有單-基板晶片應時就可以控制晶片製造工程的 、兹參考第關及第1?圖，詳細說_於第⑽部随排13 成之焊墊用配線層70。其中第16圖係局部放大第15圖的部分放 俯視圖，而第17圖為表示第16圖之χνπ_χνιι線的剖面圖。 71 焊墊用酉己線層70係具備有覆蓋第！内部匯流排! 3之 ，於此金屬層間膜71上形成有内部位址用焊墊出巧以及曰資 ^用焊塾134·1。其中内部位址用焊額2_丨係透過接觸孔72來^氣 連接到内部位址匯流排132的内部匯流排配線，而内部資料用焊墊 27 1360221 134-1係透過接觸孔73來電氣連接到内部資料匯流排】％的内部匯 流排S&線。金屬層間膜71的上面係利用内部位址用焊墊出」以及 内部資料用谭墊134-1將有開口的純化層(PASSIVATION LAYER)74來加以覆蓋。 茲參考第11圖及第17圖，且於已說明過的上述第丨至第4電氣連 接方法中，係藉由線焊接技術來將可程式唯讀記憶體 (OTP) 15電氣連接到第1内部匯流排13。但是，也可如同於後述 之實施形態說明’藉由面朝下雜（faeedGwnbG論g)技術來將 可程式唯讀記㈣（PR〇M) (〇TP) 15電氣連制第w部匯流 排13。 茲參考第18圖及第19圖，說明藉由面朝下焊接技術來將可程式 ，讀記憶體（PROM) (ΟΤΡ) 15電氣連接到第i内部匯流排13之 第5電氣連接方法。第18圖及第19圖之各圖說明本發明第5電氣連 接方法，於去除半導體封裝體17的狀態下所示第丨半導體積體電路 裝置^ (第1微控制器基板）20D之模式剖面圖及模式俯視圖。 第18圖及第19圖所示之第1半導體積體電路裝置⑻微控制器 基板）20D，其中從内部位址匯流排132所引出的内部位址用烊^ 132-1以及從内部資料匯流排134所引出的内部資料用焊墊丨^^之 處，如後述有不同點且利用金屬凸塊(BUMp)來取代焊接線外，並 餘皆與第11®所示之第1半導體積體電職置（第取控制器）2〇、 ，有相同的構造。與第11圖具有相同功能者皆附有相同的參考符 號。 乂
第1半V體積體電路裝置20D具有第1半導體積體電路基板1〇D 和層積於此第1半導體積體電路基板1〇D上的可程式唯讀記憶體 jPROM) (OTP) ISA。其中第i半導體積體電路基板1QD^稱為 基板晶片，而可程式唯讀記憶體（PR〇M) (σΓρ) 15又稱為副晶 片0 第1半導體積體電路基板10D具有應形成MASKgj) R〇M1丨 參考第1圖）區間（以下稱為「MASKjgDROM區間」）llA，且 28 1360221 積體電路基板膽上可讓可程式唯讀記憶體（PR0M) (OTP) 15層積如後述所言。 如灸第體電路基板⑽進—步具有第1内部匯流排13 (譬 。其中第1内部匯流排13具有内部位址匯流排132 和内部貧料匯流排134。 P，广圖18—及圖19所示’在光罩式唯讀記憶體嫩81^尺〇]^之區 B形成複數個内部位址用焊墊132· 1與複數個内部資料用焊墊 134-卜如前述，内部位址用焊墊出消内部資料用焊 ^人 稱為匯流排連接端子。
^面’可程式⑽1^ (0TP) 15錄具有複數的位址用凸塊 UMP) 15Α-1及複數的資料用凸塊（BUMp) 15Α_2，位址用凸 塊（BUMP) 15Α-1及複數之資料用凸塊（Bmyjp) 15Α-2合稱為 ROM連接端子。如圖18及圖19所示，複數的位址用凸塊 15Α·1與複數個内部位址用焊塾132_丨形成在對應位置複數的資 料用凸塊（BUMP) 15Α-2與複數個内部資料用焊墊134_丨形成在對 應位^，換言之，複數個内部位址用焊墊132-1 (匯流排連接端子） 係配設在與複數的位址用凸塊（ROM連接端子）15A-1鏡設 (MIRROR)之反轉位置上，複數個内部資料用焊墊（匯流排連接端 子）134-1係配設在與複數的資料用凸塊（R〇M連接端子）15A_2 鏡設之反轉位置上。 可程式ROM (OTP) 15A之複數的位址用凸塊15A-1與各對應 之複數個内部位址用焊墊132-1電氣連接。複數的資料用凸塊〜 fA-2與各對應之複數個内部資料用焊墊134-1電氣連接。這些電 氣連接雖可採各種方法，但藉由異方性導電膜 conductive film)或絕緣膜NFC (non-conductive film)連接較佳，當 然使用軟焊（soft solder )凸塊或導電性連接劑亦佳。 又、第1半導體積體電路（第1微控制器基板）l〇D及可程式⑽皿 (OTP) 15A係將可程式ROM (OTP) 15A層積在第1半導體體積 電路基板（第1之微控制器基板）10D上之狀態下密封在同一半導 29 1360221 體封裝17内（參考圖8)。 關於除此之外的構成，因與上述實施樣態相同，故省略圖式及 其說明。 在此一本實施之樣態中，由副晶片15A之ROM連接端子 15A-1、15A-2、在基底晶片10D内之匯流排配線13 (第1内部匯流 排上）實施面朝下焊接（無線焊接）。由此可抑制半導體封裝體17 之端子數，並能抑制基板晶片10D之I/O區間的增加。又第1半導體 積體電路裝置20D之封裝接腳之配置，係如圖7所示，與只使用在 基板晶片100上之第2半導體體積電路裝置2〇〇之封裝接腳配置有 互換性。其結果是第1半導體積體電路裝置2〇D與第2半導體體積電 路裝置200之有關共同信賴性可以置換。尚且，只使用基板晶片1〇〇 時，因可消除上述複數個内部位址用焊墊132-1與複數個内部資料 用焊墊134-1，故可抑制基板晶片1〇〇單體使用時之晶片面積之增 加。 其次，說明在可程式ROM (OTP) 15上寫入資料之相關問題。 如第3圖所示，當於第丨半導體積體電路基板（第丨微控制器基 扳）10上層積配置有可程式唯讀記憶體（？ROM) (OTP) 15情況 下且要將^料寫入到可程式唯讀記憶體（PROM) (ΟΊΤ) 15時， 面之電壓（譬如12V)施加到可程式唯讀記憶體（PR0M) (UTP) 15之電源供應端子VPP。 憶體兹圖,來說明此理由。第2〇圖為表示構成可程式唯讀記 (σΓΡ) 15之記憶單元80之構造剖關。其中圖示 隐•早兀80係利用Ν區間型M0S電晶體來構成。 如也就疋5己憶單元80會將2個N區間82、83擴散到P型基 传以、及搞ΐ 方之N區間82係以源極來動作而另一方之N區間83 作。p型基板81的表面之沒極幻和源極a之間的範圍 極85。盘尚且’於其表面上附著有浮動閘 π。〜令於子動閘極85上面係透過間層氧化膜來附著控制閘極 30 1360221 對於如此構造的記憶單元80當電氣寫入資料時，因將12V的高 電壓施加到控制閘極87,故可將電子注入到浮動閘極85内。藉此， 就可改變N區間型MOS電晶體之臨界值(THRESHOLD VALUE)。 如此一來就可將“Γ、“〇”資料寫入到記憶單元8〇内。由於浮動閘極 85上的電子周圍為絕緣，因此即使關掉電源也可保留資料。如此 一來，就可將記憶單元80用在可程式唯讀記憶體（j>r〇m) 15上。 如上述所言，要將資料寫入到可程式唯讀記憶體（pR〇M) (OTP) 15就必須將較高的電壓（譬如12v)施加 憶體（PROM) (0TP) 15之電源供應端子wp。 ^ 另外，為了要降低苐3圖所示之第1半導體積體電路裝置（第1 微控制器）20上之封裝接腳55數目，就要讓可程式 (歷⑷（0ΤΡ) 15之電源供應端子嘗和第!半導‘積=路 基板（第1微控制器基板）1〇的其他端子多工化到第丨半導體積體 電路裝置（第1微控制器）20之相同封裝接腳（外部引出配線）55。 第21圖為表示封裝接腳（外部引出配線）55多工化之習知 體積體電路裝置（微控制器）20,示意俯視圖。 習知之半導體積體電路基板（習知之微控制器基板）1〇，係透過 黏晶（die bond)材料52來連接固定在導線框體（配線基板）5丨上。 習知之可程式唯讀記憶體（PR0M) (〇τρ) 15，係透過黏晶材料 53^連接固定（層積）於習知轉_體電路基板（習知之微控 制器基板）ίο,之未圖示光罩式唯讀記憶體（MASKEDR〇M；)上。 而習知半導體積體電路基板（習知之微係控制器基板）1〇，和習知 之可程式唯讀記憶體（PR0M) (〇τρ) 15，，係讓習知之可程 ，讀記憶體（PROM) (ΟΤΡ) 15,層積於習知之半導體積體電路 土板（習知之微控制器基板）1〇’上的狀態下密封在相同半導體封 ^體17内（兹參考第8圖）。從半導體封裝體17配置有複數條 線（外部引出配線）55。 ' 可程式唯讀記憶體（PR0M) (〇τρ)15，係具有位址用焊墊154 (茲參考第9圖）、資料用焊塾15_2 (兹參考第9圖）以及電源用焊 31 1360221 墊（電源供應器端子）15-3 (VPP)。於複數導線55其中之一為帝 源用焊墊（電源供應器端子）55-1 (VPP)。這種電源用焊墊= ^供應器端子）55-1 (VPP)也兼具有重置端子（RES#)。因此电 這種知塾（外部引出導線）55-1也稱為電源/重置用焊墊（電源 應/重置端子）VPP/RES#。 另外’習知之半導體積體電路基板（習知之微控制器基 〇, 係以重置端子RES#來作為複數基板用焊墊瓜丨之其中之一。這種 重置％»子11£8#係透過焊接線65來電氣連接到電源供應/重置^ VPP/RES#上。另外’習知之可程式唯讀記憶體（pR〇M) 1 重5置之端電爾過悍接線&來電氣連接到電源供應/ 在這種構造中，就要將12V的高電壓施加在習知之半導體 (Ϊ知之微控制器基板）1〇’上。因此，就必須藉由S 4 之〶度耐壓製程製造出f知之半導體積體電路基板（習 ^微，，基板）H)，。因此，在適用高度耐壓製成的問題2將 ίο,之H尚習知之半導體積體電路基板（習知之微控制器基板）、 在以τ要綱的實獅射，制來解決提 電路基板（習知微控基板）1G，之成本+導體積體 圖，說明有關封裝接聊（外部引出配線、外 f出導線）55多工化之本實施形態半導體積體電 制20E。第22圖為表示半導體積體電路裝置（微^ ^ 之示意俯棚。第23®絲科導雜體f I ; 第24圖為表示半導體積體電以(I控 又其巾積體電_ (微控)肅
首先’兹參第22圖，其中半導體積體電路 係具有半導體積體電路基板（微控 （微控制益）20E 憶體⑽M) (OTP) 呢和可程式唯讀記 +導體積體電路基板（微控制器基 32 1360221
板）10E係透過黏晶材料52來粘著固定在導線框體（晶片焊墊）5i 上。^程式唯讀記憶體（PR0M) (〇τρ) 15B係透過黏晶材料53 來粘著固定（層積）在半導體積體電路基板（習知之微控制器基 板）10E之MASKEDROM區間（未圖示）上。半導體積體電路基 板（習知微控制器基板）1 〇E和可程式唯讀記憶體（pR〇M ) ( 〇τρ ) 15Β係讓可程式唯讀記憶體（PROM) (OTP) 15Β層積於半導體 積體電路基板（f知微控彻基板）舰上的狀態下㈣於相同半 ，體封裝體17内（兹參考第8圖）。其中從半導體封裝體17配置有 複數的導線（封裝接腳、外部引出配線、外部引出導線）55。 又，於本實施形態中雖然已經針對使用有〇Tpi5B來作為非揮 發性記憶體裝置的範例加以說明，但是也可以使用EpR〇M或快閃 =體之_其他可程式化R〇M (PR〇M)來作為轉發性記憶 體裝署。 炫參考第2/2圖及第23® ’其巾可程式唯讀記憶體（pR〇M) (?TP) 1犯係具有位址用焊塾ls_卜資料用焊墊ls_2、電源用焊 ^電源供應器端子）15-3(VPP)以及重置輸出端子15_4(res#)。 八中電源崎墊（電源供應器端子）15_3 (vpp)又 而重置輸出端子15-4 (RES#)又稱為第2端子。冉巧第鳊子 工f55其中之—為電源/重置用焊塾（電源供應/重置端 55]。電源用焊墊（電源供應器端子）15_3係透過 連接到電源/重置用焊塾（電源供應/重置端子 _。且於電源/重置用連接谭墊55-1可選擇性從外部 電壓和重置信號之低電麗。於本實施例中，12V的 南1壓= 爯為第1賴’而重置信號之低電遂又稱為第2賴。 +導體積難路餘（習知微控㈣魏）1()祕以重置輸入 鈿子RES#來作為複數基板用連接焊墊1〇_丨之其中之一。 ^s#)係透過谭接線65來電^連接到重置輸入端 )。又，重置輪入端子10-1 (RES#)亦稱為第3 端子。 33 1360221 另外，如第23圖所示之半導體積體電路基板1〇E，進一步具有 • 内部匯流排13。其t内部匯流排13包含有内部位址匯流排132/和内 • 部資料匯流排134。從内部位址匯流排132可引出有内部位址用的 焊墊丨32·1，且從内部資料匯流排134可引出有内部資料用的線銲墊 片134-1。另外，如前述之可程式唯讀記憶體（pR〇M) (〇τρ) 15Β係具有位址用焊墊15-1以及資料用焊墊15_2。位址用焊墊 以及資料用谭墊15-2合稱為ROM連接端子。 可程式唯讀記憶體（PROM) (OTP) 15B之位址用焊墊15-1 係透過焊接線61來電氣連接到内部位址用的焊墊，而資料用 • 焊塾15-2係透過焊接線62來電氣連接到内部資料用焊塾134_卜 就如第24圖所示，多晶片模組2〇E係包含有cpui2卜尺^122 以及周邊電路（輸出/入控制LSI) 123係作為其他種類的積體電路 12 〇
- 於第22至第24圖所示，於半導體積體電路裝置（微控制器）20E 上，雖然封裝接腳（外部連接端子）55_1係表示一已多工化（共用） 電源供應端子VPP和重置端子RES#之電源/重置用焊墊（電源供應 /重置端子VPP/RES#)之範例，但是並非限定於此。也就是說，封 裝，腳（外部引出配線、外部引出導線）55_丨也可為一多功化施加 φ 有兩電麗的電源供應端子VPP和施加有其他低電壓端子之焊墊。 如第25圖所示’可程式唯讀記憶體（pR〇M) (〇τρ) 15B包 括有連接到電源用焊墊（電源供應器端子）15_3 ( γρρ)之EpR〇M ^體151、連線接到電源用焊墊15_3 (電源供應端子wp)之耐高 壓用緩衝器152以及連接到此耐高壓用緩衝器丨52與重置輸出端子 15-4 (RES#)之間的電流放大用緩衝器153。如後述所言，耐高壓 用緩衝器152係作為將第丨電壓轉換成比此第丨電壓低之第2電壓的 電壓轉換電路。 換言之’從第1端子15_3 (VPP)往可程式唯讀記憶體（pR〇M) (OTP ) 15B的内部EPROM主體151延伸配置有電源配線（ERRPM VPP電源）。從這個電源配線分歧有一既定的配線。這種既定的配 34 1360221 線係透過耐高壓用緩衝器152之作動來連接到第2端子15-4(RES#) 以作為電壓轉換電路。 第26 (A)圖為表示耐高壓用緩衝器152之方塊圖，而第26 (B) • 圖為表示耐高壓用緩衝器152之等效電路圖。如第26 (B)圖所示 • 之耐高壓用緩衝器152係包括串聯有第1C-MOS轉換器152-1和第 2C-MOS 轉換器(INVERTER)152-2 之電路。 第1C-MOS轉換器152-1係由第In區間FET152-1N和第lp區間 FET152-1P所構成。其中第in區間FET152_1N和第lp區間 FET152-1P之間的閘極係相互連接且連接到電源用焊塾（電源供應 φ 器端子）15·3 (VPP)。第In區間ΡΈΤ152·1Ν和第lp區間FET152_1P 之間汲極為相互連接。 另外，第2C-MOS轉換器152-2係由第2n區間FET152-2N和第2p 區間FET152-2P所構成。其中第2η區間FET152-2N和第2p區間 FET152-2P之間的閘極係相互連接且連接到第in區間fet152_in 和第lp區間FET152-1P之汲極。第2n區間FET152-2N和第2p區間 FET152-2P之間汲極為相互連接且連接到放大電流用緩衝器153之 輸入端子。 其次_，茲參考第22圖及第27 (A)、（B)圖，其說明有關第 25圖所示之可程式唯讀記憶體（pR〇M) (〇τρ) 15B動作原理。 瞻其中，第27(A)圖為表示將資料寫入到可程式唯讀記憶體（pR〇M) (OTP) 15B、將12V高電壓施加到電源/重置用焊墊（電源供應/ 重置端子VPP/RES# ) 55-1時之可程式唯讀記憶體（PR〇M) ( 〇τρ ) 15Β方塊圖。第27 (Β)圖為表示要重置CPU121 (茲參考第24圖） 而將電源/重置用焊墊（電源供應/重置端子Vpp/p^S# ) 55_丨輸入有 正常電壓（低電壓）之重置信號時之可程式唯讀記憶體（pR〇M) (OTP) 15B方塊圖。於此，12V的高電壓又稱為第1電壓，而重f 信號又稱為第2電壓。 ^首先’兹參考第22圖及第27圖⑷，且從資料寫入到可程式 唯碩心隐體（PROM) (OTP) 1犯、12V高電壓（第1電壓）施加 35 1360221 到電源/重置用焊墊（電源供應/重置端子VPP/RES#) 55_i時之動作 原理加以說明。這種情況下’施加到電源/重置用焊墊（電源供應/ 重置端子VPP/RES#) 55-1之12V高電壓（第1電壓），係透過焊接 線63來供應到可程式唯讀記憶體（pR〇M) (〇τρ) 15B之電源用 焊墊（電源供應器端子VPP) 15_3。藉此，因為於erpom主體151 中施加有12V的高電壓，所以可以將資料寫入到可程式唯讀記憶體 (PROM) (OTP) 15B 内。 另外’ 12Vtfj電壓（第1電壓）也施加到耐高壓用緩衝器丨52内。 其，耐高壓用缓衝器I52會將UV高電壓（第丨電壓〕轉換成低電壓 (第2電&壓）。也就是說，耐高壓用緩衝器152的功能係將第丨電壓 ，換成第2電壓之電壓轉換電路。所轉換過的低電壓（第2電壓） 係透過電流放大用緩衝器丨53來供應到重置輸出端子丨5_4 jRES#)。因此，可以不需要藉由輸入高電壓（第〗電壓）之耐高 壓製程來製造出半導體積體電路基板（微控制器基板）1〇E，因此 可降低半導體積體電路基板（微控制器基板）1〇E之成本。 其次’茲參考第22圖及第27圖（B)且針對要重置CPU121 (茲 參考第24圖）需將低電壓（第2電壓）之重置信號施加到電源/ 用焊墊（電源供應/重置端子VPP删#) 55-1時之動作原理來加以 下’施加到電源/重置用焊墊（電源供應/重置端子 JP:，）55-1之低電壓重置信號，係透過焊接_來供 (OTP)15B之電测料（電源供應 另外’這種低電壓⑻賴）之重置信號也施加到耐高愿用 耐高顧緩衝㈣2織接崎顏（第2龍） 重置L號來輸出有低電壓（第2電塵）之重置作號。 ίίΐ=152所輸出的低電壓(第2電壓)之重：號係透過電南 以上’雖然係藉由本發明之最佳實施形態來加以說明，但是本 36 1J60221
上述的實施形態。譬如，上述之實施形態，其中 (非揮發性體裝置）雖然係針對層積於第1 +導體積體％路基本上的範例來加以說明，但是也可於導線框體 (配面上來配置有可程式唯讀記憶體（非揮發 性記憶體裝置）與第1半導體積體電路基板。 37 第1圖=示第1半導體“基（第1微控制器基板）之示意 俯視圖。 第2圖第1圖所示之第1半導體積體電路基板（第1微控制 f 土板）中連接有可程式唯讀記憶體（PROM)之狀態示意 俯視圖。 第3圖不”第!半導體積體電路基板（第i微控制器基板）上層 可程式唯讀記憶體（PR〇M)的狀態下密封於半導體封 内之第1半導體積體電路裝置（第1微控制器）之示意剖 曲圖。 第4圖暫存程式寫入到第3圖所示之第1半導體積體電路 (弟1微控制器）之可程式唯讀記憶體（PR0M)狀態方 视圖。 第5圖，f不實驗讓暫存程式儲存於可程式唯讀記憶體（PR〇M) 第半導體積體電路裝置（第1微控制器）動作方塊圖。
Hf藉由離子植入於構成第2半導體積體電路基板（第2微 基板）之MASKED ROM來寫人最終喊狀態之記憶 卜 體早兀剖面圖。 第7”於第6圖中，將記憶有最終程式之MASKED ROM電氣 部匯流排狀態之第2半導體積體電路裝置（第2微控 ★ 制裔）不意俯視圖。 糊表示第3圖所示之第1半導體積體電路裝置（第1微控 刺裔）之剖面圖。 第9，=_性切割祖跑⑽⑽和内部紐排狀態之局部 第_為表示物理性切割砸聊⑽⑽和内部g流排範 MASKED ROM和内部匯流排方塊圖。 圖表林㈣第1魏連接方法且於去辭賴封裝體的狀 38 1360221 態下來表示第1半導體積體電路裝置（第i微鮮 式俯視圖。 m 第12圖表示本發明第2電氣連接方法且於去除半導體封裝體的狀 態下來表示第1半導體倾電路裝置（帛丨微㈣ 式俯視圖。 m 第13圖^不本發明第3電氣連接方法且於去除半導體封裝體的狀 f下來表示第1半導雜體電路裝置⑷微㈣ 式俯視圖。 ^ 第14圖，不本發明第4電氣連接方法且於去除半導體封裝體的 ^下來表示第1半導體賴電路裝置（第】微控制器）之模 式俯視圓。 、 第I5圖^表示於幻4圖所示之第i半導體積體電 斤=西)己中置圖匯流排和内部值址用焊塾及内部資料用 第16圖為表示放大第15圖之局部所示俯視圖。 第17圖來表示第線之剖面圖。 第18圖ίϊΐί，5電氣連接方法^'於去除半導體封裝體的狀 t來表示々轉體频電路裝置⑷微_器）之模 式俯視圖。 第19圖之第1半導體積體電路裝置（第1微控制 第2〇圖構成可程式唯讀記憶體_Μ)之記憶體單元構造 第21圖化之習知半導體積體電路裝置（微控 第msr示之半導體積體電路裝置⑽制器)俯 39 1360221 第24圖為表示第22圖所示之半導體積體電路裝置（微控制器）方 . 塊圖。 第25圖為表示用在第22圖所示之半導體積體電路裝置（微控制器） • 的可程式唯讀記憶體（PROM)方塊圖。 第26圖（A)為表示用在第25圖所示之可程式唯讀記憶體（PR〇M) 的耐高壓用緩衝器方塊圖；（B)為表示耐高壓用緩衝器之 等效電路圖。 第27圖（A)為表示將資料寫入到可程式唯讀記憶體（PROM) (OTP)、將12V高電壓施加到電源/重置用焊墊（電源供 • 應/重置端子）時之可程式唯讀記憶體（PROM) (OTP) 方塊圖；（b)來表示要重置cro而將正常電壓（低電壓） 重置信號輸入到電源/重置用焊墊（電源供應/重置端子）時 之可程式唯讀記憶體（PROM) (OTP)方塊圖。 • 【主要元件符號說明】 ' 10、10A、10B、10C、10D、10E第1半導體積體電路基板（第1 微控制器基板、基板晶片） 1〇-1基板用錫焊墊片（基板連接端子） 11光罩式唯讀記憶體(MASKED ROM) 鲁 11A MASKED ROM 區間 12其他積體電路
121 CPU 122 RAM (唯讀記憶體） 123周邊電路（輸出/入控制LSI) 13内部匯流排 132内部位址匯流排 132-1内部位址用焊墊（匯流排連接端子） 134 内部資料匯流排 134-1内部資料用焊墊（匯流排連接端子） 1360221 15、15A、15B可程式唯讀記憶體（pR〇M) (〇τρ) 15-1位址用焊墊（ROM連接端子） 15A-1位址用凸塊電極（R〇]y[連接端子） 15-2資料用焊墊（ROM連接端子） 15A-2資料用凸塊電極（R〇M連接端子） 15-3電源用焊墊（電源供應器端子）（第丨 15-4重置輸出端子(第2端子） ） 151 EPROM 主體
152 耐高壓用緩衝器 152-1第1C-MOS轉換器 152-1N 第 In區間FET 152-1P 第 lp區間FET 152-2 第2C-MOS轉換器 152-2N 第 2n區間 FET 152-2P 第 2p 區間 FET 153電流放大用緩衝器 17半導體封裝體 18 電源線 19
20、 控制信號線 20A、20B、20C、20D、20E 第 1 半導 微控制器） 體積體電路裒置 22 EPROM程式（寫入） 24位址、資料其他信號線 26 1C插槽 28評估用基板（標的板） 30位址、資料其他信號線 32電路模擬偵錯器 40記憶單元 41 P型基板 1360221 42源極（N+區間） 43 汲極（N+區間） 44絕緣氧化膜 ' 45閘極（金屬電極） 46高濃度雜質範圍 51導線框體（晶粒焊塾、配線基板） 52'53黏晶材料 55導線（外部連接端子、封裝接腳） 55-1電源用焊墊（電源/重置用焊墊） φ 57A1主截片 61、62、63、65 焊接線 70焊墊用配線層 71金屬層間膜 72、73接觸孔 74純化層 ' 80記憶單元 81 P型基板 82源極（N區間） 83汲極（N區間） • 85浮動閘極 87控制閘極 100第2半導體積體電路基板（第2微控制器基板) 110第2光罩式唯讀記憶體（MASKEDROM) 120其他積體電路 130第2内部匯流排 141内部位址用焊墊區間 • 142内部資料用焊墊區間 200第2半導體積體電路裝置（第2微控制器基板） VPP電源供應端子 42 1360221 RES#重置端子（重置輸出端子、重置輸入端子） VPP/RES# 電源供應/重置端子
43

Claims (1)

1360221 炉[mg
十、申請專利範圍： I正 1.-種半導_體電路裝置，係搭配有： 置’卜個配線基板上可藉由比既定位準高 準之第2·· 導1^體魏基L由該既定位 罘/¾壓來動作，其特徵在於： 败第1端子； 導體積體電路基=積與 =提^該半導體積體電路基板上之第 時，作體裝置具有於該第1電壓施加到第1端子 用緩衝^，、^?厂屋轉換為第2電廢之電壓轉換電路之耐高壓 壓輸出。 成·而由5亥耐祕用緩衝器將該第2電 H請專利範圍第1項所述之半導體積體電路誓置，她 發性記憶體裝置係層積於該料體積體電路^^中该非揮 3.如申請專利 4. 如申請專利細第旧所述之轉體積 基板具有複數外利出導線之導線框體者。、’，、中該配線 5. 如山，專利範圍第1項所述之半導體積體電路f心心 端子和該第3端子係藉由線焊接技術來電氣其中錄 導體積體電 6. 一種搭配有由申請專利範圍第1至5項任1項所述之半 44 1360221 路裝置所構成之電子裝置者。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008033724A (ja) * 2006-07-31 2008-02-14 Mitsumi Electric Co Ltd シングル・チップ半導体集積回路装置の製造方法、プログラムデバッグ方法、マイクロコントローラの製造方法
JP5080762B2 (ja) 2006-07-31 2012-11-21 ミツミ電機株式会社 半導体集積回路装置
JP2010109234A (ja) * 2008-10-31 2010-05-13 Renesas Technology Corp 半導体装置
JP5646415B2 (ja) * 2011-08-31 2014-12-24 株式会社東芝 半導体パッケージ
JP5906931B2 (ja) * 2012-05-08 2016-04-20 凸版印刷株式会社 半導体集積回路
US9391032B2 (en) * 2013-11-27 2016-07-12 Samsung Electronics Co., Ltd. Integrated circuits with internal pads
KR20190075722A (ko) 2017-12-21 2019-07-01 (주)바이트소프트웨어 여러 참여자들의 협업을 통한 디지털 저작물 제작 및 수익 분배 방법 및 시스템
CN109215719B (zh) * 2018-11-22 2023-08-25 四川知微传感技术有限公司 一种用于otp编程的多功能电压切换电路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57124463A (en) * 1981-01-26 1982-08-03 Nec Corp Semiconductor device
JPH06259617A (ja) * 1993-03-08 1994-09-16 Sharp Corp Ｉｃカード
US5606710A (en) * 1994-12-20 1997-02-25 National Semiconductor Corporation Multiple chip package processor having feed through paths on one die
JPH0944467A (ja) * 1995-07-27 1997-02-14 Sharp Corp マイクロコンピュータ
JPH09152979A (ja) 1995-09-28 1997-06-10 Matsushita Electric Ind Co Ltd 半導体装置
US5594686A (en) * 1995-12-29 1997-01-14 Intel Corporation Method and apparatus for protecting data stored in flash memory
KR19990071743A (ko) 1996-10-01 1999-09-27 씨. 필립 채프맨 고전압레벨시프팅cmos버퍼
JP4423711B2 (ja) * 1999-08-05 2010-03-03 ソニー株式会社 半導体記憶装置及び半導体記憶装置の動作設定方法
US6512401B2 (en) * 1999-09-10 2003-01-28 Intel Corporation Output buffer for high and low voltage bus
JP3737333B2 (ja) * 2000-03-17 2006-01-18 沖電気工業株式会社 半導体装置
JP2002076248A (ja) * 2000-08-29 2002-03-15 Oki Micro Design Co Ltd マルチチップパッケージ
JP2002124626A (ja) 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置
JP2002231882A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
JP2003141097A (ja) 2001-11-01 2003-05-16 Matsushita Electric Ind Co Ltd 不揮発性ワンチップマイクロコンピュータ
US6720210B1 (en) * 2002-10-17 2004-04-13 Macronix International Co., Ltd Mask ROM structure and manufacturing method thereof
JP2005159111A (ja) * 2003-11-27 2005-06-16 Matsushita Electric Ind Co Ltd マルチチップ型半導体装置
KR100541655B1 (ko) * 2004-01-07 2006-01-11 삼성전자주식회사 패키지 회로기판 및 이를 이용한 패키지
US7341198B2 (en) * 2004-02-20 2008-03-11 Renesas Technology Corp. IC card and a method of manufacturing the same
JP2008033724A (ja) * 2006-07-31 2008-02-14 Mitsumi Electric Co Ltd シングル・チップ半導体集積回路装置の製造方法、プログラムデバッグ方法、マイクロコントローラの製造方法
JP5080762B2 (ja) * 2006-07-31 2012-11-21 ミツミ電機株式会社 半導体集積回路装置

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