KR20080012135A - 반도체 집적회로 장치 및 불휘발성 메모리 장치 - Google Patents

반도체 집적회로 장치 및 불휘발성 메모리 장치 Download PDF

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Abstract

불휘발성 메모리 장치에 데이터를 전기적으로 기입할 때에, 반도체 집적회로 기판에는 고전압이 인가되지 않도록 한다.
1개의 배선기판(51) 위에 제 1 전압으로 전기적으로 데이터를 기입할 수 있는 불휘발성 메모리 장치(15B)와, 제 1 전압보다도 낮은 제 2 전압으로 동작하는 반도체 집적회로 기판(10E)이 탑재된 반도체 집적회로 장치(20E)에 있어서, 불휘발성 메모리 장치는 제 1 전압이 공급되는 제 1 단자(15-3)와 제 2 전압을 출력하는 제 2 단자(15-4)를 갖고, 반도체 집적회로 기판(10E)은 제 2 단자와 전기적으로 접속된 제 3 단자(RES#)를 갖는다. 불휘발성 메모리 장치(15B)는 제 1 단자와 제 2 단자 사이에 설치되어, 제 1 전압을 제 2 전압으로 변환하는 전압변환 회로를 갖는다. 불휘발성 메모리 장치(15B)는 반도체 집적회로 기판(10E) 위에 적층되어 있다.
배선 기판, 불휘발성 메모리 장치, 반도체 집적회로 기판, 반도체 집적회로 장치

Description

반도체 집적회로 장치 및 불휘발성 메모리 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND NONVOLATILE MEMORY DEVICE}
도 1은 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)을 도시하는 개략 평면도이다.
도 2는 도 1에 도시한 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)에 프로그래머블 ROM을 접속한 상태를 도시하는 개략 평면도이다.
도 3은 프로그래머블 ROM을 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판) 위에 적층한 상태에서, 반도체 패키지 내에 밀봉한 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)를 도시하는 개략 단면도이다.
도 4는 도 3에 도시한 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)의 프로그래머블 ROM에 임시 프로그램을 기입하는 상태를 도시하는 블럭도이다.
도 5는 임시 프로그램이 프로그램 ROM에 격납된 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)의 동작을 시험하는 상태를 도시하는 블럭도이다.
도 6은 제 2 반도체 집적회로 기판(제 2 마이크로 컨트롤러 기판)을 구성하는 마스크 ROM에 이온주입에 의해 최종 프로그램을 기입하는 상태를 도시하는 메모리 셀의 단면도이다.
도 7은 도 6에서 최종 프로그램이 기억된 마스크 ROM을 내부 버스에 전기적 으로 접속하는 상태를 도시하는 제 2 반도체 집적회로 장치(제 2 마이크로 컨트롤러)를 도시하는 개략 평면도이다.
도 8은 도 3에 도시한 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)를 상세하게 도시하는 단면도이다.
도 9는 마스크 ROM과 내부 버스를 물리적으로 분리한 상태를 설명하기 위한 부분평면도이다.
도 10은 마스크 ROM과 내부 버스를 전기적으로 분리하는 예를 설명하기 위한, 마스크 ROM과 내부 버스를 도시하는 블럭도이다.
도 11은 본 발명의 제 1 전기적 접속방법을 설명하기 위해서, 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)를 반도체 패키지를 제거한 상태에서 도시하는 모식적인 평면도이다.
도 12는 본 발명의 제 2 전기적 접속방법을 설명하기 위해서, 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)를 반도체 패키지를 제거한 상태에서 도시하는 모식적인 평면도이다.
도 13은 본 발명의 제 3 전기적 접속방법을 설명하기 위해서, 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)를 반도체 패키지를 제거한 상태에서 도시하는 모식적인 평면도이다.
도 14는 본 발명의 제 4의 전기적 접속방법을 설명하기 위해서, 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)를 반도체 패키지를 제거한 상태에서 도시하는 모식적인 평면도이다.
도 15는 도 14에 도시한 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)에서, 제 1 내부 버스와 내부 어드레스용 본딩 패드 및 내부 데이터용 본딩 패드의 배치관계를 도시하는 평면도이다.
도 16은 도 15의 일부를 확대하여 도시하는 부분 확대 평면도이다.
도 17은 도 16의 선 XVII-XVII에 대한 단면도이다.
도 18은 본 발명의 제 5의 전기적 접속방법을 설명하기 위해서, 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)를 반도체 패키지를 제거한 상태에서 도시하는 모식적인 단면도이다.
도 19는 도 18에 도시한 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)의 모식적인 평면도이다.
도 20은 프로그래머블 ROM을 구성하는 메모리 셀의 구조를 도시하는 단면도이다.
도 21은 패키지 핀을 멀티플렉스 시킨 종래의 반도체 집적회로 장치(마이크로 컨트롤러)를 도시하는 개략 평면도이다.
도 22는 패키지 핀을 멀티플렉스 시킨, 본 발명의 실시형태에 따른 반도체 집적회로 장치(마이크로 컨트롤러)의 개략 평면도이다.
도 23은 도 22에 도시한 반도체 집적회로 장치(마이크로 컨트롤러)의 평면배치의 본딩 도면이다.
도 24는 도 22에 도시한 반도체 집적회로 장치(마이크로 컨트롤러)의 블럭도이다.
도 25는 도 22에 도시한 반도체 집적회로 장치(마이크로 컨트롤러)에 사용되는 프로그래머블 ROM의 블럭도이다.
도 26(A)는 도 25에 도시한 프로그래머블 ROM에 사용되는 고내압 입력 버퍼의 블럭도이고, (B)는 고내압 입력 버퍼의 등가 회로를 도시하는 회로도이다.
도 27(A)는 프로그래머블 ROM(OTP)에 데이터를 기입하기 위해서, 전원/리셋용 본딩 패드(전원공급/리셋 단자)에 12V의 고전압을 인가했을 때의 동작을 설명하기 위한 프로그래머블 ROM(OTP)의 블럭도이고, (B)는 CPU를 리셋하기 위해서, 전원/리셋용 본딩 패드(전원공급/리셋 단자)에 통상 전압(저전압)의 리셋 신호를 입력했을 때의 동작을 설명하기 위한, 프로그래머블 ROM(OTP)의 블럭도이다.
(부호의 설명)
10, 10A, 10B, 10C, 10D, 10E 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판, 베이스 칩)
10-1 베이스용 본딩 패드(기판 접속 단자) 11 마스크 ROM
11A 마스크 ROM 영역 12 그 밖의 집적회로
121 CPU 122 RAM
123 주변회로(입출력 제어 LSI) 13 내부 버스
132 내부 어드레스 버스
132-1 내부 어드레스용 본딩 패드(버스 접속 단자)
134 내부 데이터 버스
134-1 내부 데이터용 본딩 패드(버스 접속 단자)
15, 15A, 15B 프로그래머블 ROM(OTP)
15-1 어드레스용 본딩 패드(ROM 접속 단자)
15A-1 어드레스용 범프(ROM 접속 단자)
15-2 데이터용 본딩 패드(ROM 접속 단자)
15A-2 데이터용 범프(ROM 접속 단자)
15-3 전원용 본딩 패드(전원공급 단자)
15-4 리셋 출력 단자 151 EPROM 본체
152 고내압용 입력 버퍼 152-1 제 1 C-MOS 인버터
152-1N 제 1 n채널 FET 152-1P 제 1 p채널 FET
152-2 제 2 C-MOS 인버터 152-2N 제 2 n채널 FET
152-2P 제 2 p채널 FET 153 전류증폭용 버퍼
17 반도체 패키지 18 전원선
19 제어신호선
20, 20A, 20B, 20C, 20D, 20E 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)
22 EPROM 프로그래머(라이터)
24 어드레스, 데이터 그 밖의 신호선 26 IC소켓
28 평가용 기판(타킷 보드)
30 어드레스, 데이터 그 밖의 신호선
32 인 서킷 에뮬레이터 40 마스크 ROM의 메모리 셀
41 P형 기판 42 소스(N+ 영역)
43 드레인(N+ 영역) 44 절연산화막
45 게이트(금속 전극) 46 고농도 불순물 영역
51 리드프레임(다이 패드, 배선 기판)
52 다이본딩재 53 다이본딩재
55 리드(외부접속 단자, 패키지 핀)
55-1 전원용 본딩 패드(전원/리셋용 본딩 패드)
57 Al 마스터 슬라이스 61, 62, 63, 65 본딩 와이어
70 패드 전용 배선층 71 메탈층간 막
72, 73 컨택트홀 74 패시베이션 막
80 프로그래머블 ROM의 메모리 셀 81 P형 기판
82 소스(N 영역) 83 드레인(N 영역)
85 플로팅 게이트 87 컨트롤 게이트
100 제 2 반도체 집적회로 기판(제 2 마이크로 컨트롤러 기판)
110 제 2 마스크 ROM 120 그 밖의 집적회로
130 제 2 내부 버스
141 내부 어드레스용 패드 영역 142 내부 데이터용 패드 영역
200 제 2 반도체 집적회로 장치(제 2 마이크로 컨트롤러)
VPP 전원공급 단자
RES# 리셋 단자(리셋 출력 단자, 리셋 입력 단자)
VPP/RES# 전원공급/리셋 단자
본 발명은 불휘발성 메모리 장치와 반도체 집적회로 기판을 1개의 배선 기판 위에 탑재하여 이루어지는 반도체 집적회로 장치에 관한 것으로, 특히, 패키지 핀의 수를 삭감하기 위해서, 불휘발성 메모리 장치의 전원공급 단자와 반도체 집적회로 기판의 다른 단자를 동일한 패키지 핀에 멀티플렉스 시킨 반도체 집적회로 장치 및 그것에 사용되는 불휘발성 메모리 장치에 관한 것이다.
이 기술분야에서 주지인 바와 같이, 마이크로 컴퓨터는 마이크로 프로세서를 사용하여 구성된 소형 전자 계산기를 말한다. 마이크로 프로세서는 계산기의 중앙 연산처리 장치(CPU)를 1개 혹은, 소수의 LSI 위에 집적한 것을 말한다. 마이크로 컴퓨터는, 통상, CPU, 입출력장치, 주기억장치로 구성된다. 주 기억장치는 RAM(random access memory), ROM(read only memory) 등으로 구성되고, 입출력 장치와의 접속회로부에는 입출력 제어 LSI(large-scale integrated circuit)가 사용된다. 싱글·칩·마이크로 컴퓨터는 CPU, RAM, ROM, 입출력 제어 LSI를 1칩에 편입한 것이다. 싱글·칩·마이크로 컴퓨터는 1칩·마이크로 컴퓨터라고도 불린다.
마이크로 프로세서는, 칩 외부로부터 프로그램을 읽어 들임에 반해, 싱글·칩·마이크로 컴퓨터는 미리 프로그램이 칩의 내부에 편입되어 있다. 마이크로 프로세서는 외부의 프로그램을 고쳐 쓰면 처리 내용을 바꿀 수 있는 것에 반해, 싱글 ·칩·마이크로 컴퓨터는 프로그램이 이미 칩 내부에 편입되어 있기 때문에, 사용자가 처리 내용을 바꾸는 것은 거의 불가능하다. 여기에서, 프로그램은 ROM에 미리 저장되어 있다.
또한, 이 기술분야에서 주지인 바와 같이, ROM은 내용의 기입이 반도체 메이커에서의 제조공정에서 행해지는 마스크 ROM과, 사용자가 전기적으로 프로그램을 기입할 수 있는 프로그래머블 ROM(PROM)으로 대별된다.
마스크 ROM은 원리적으로는 반도체 메모리 중에서 가장 저렴하게 제조할 수 있다. 이 때문에, 마스크 ROM으로서 메모리 용량이 큰 품종이 제품화 되어 있다. 이에 반해, 프로그래머블 ROM은 프로그램의 기입을 사용자의 수중에서 할 수 있다는 특징이 있다. 프로그래머블 ROM은 사용자가 한번만 프로그램을 할 수 있는 협의의 PROM과, 전기적으로 프로그램하고, 자외선 등으로 소거가 가능한 EPROM(erasable and programmable ROM)과, 전기적으로 소거 가능한 EEPROM(electrica1ly erasable programmable ROM)으로 분류된다.
EPROM에서는, 사용자를 프로그램할 수 있는데다 자외선을 조사하여 데이터를 모두 소거하여 재기입을 할 수 있다. 자외선 소거용의 유리창을 필요로 하기 때문에 ERROM은 통상 세라믹·패키지에 들어 있다. 협의의 PROM으로서 OTP(one time programmable ROM)가 있다. OTP는 그것에 내장되어 있는 반도체 칩이 EPROM과 동일하지만, 패키지에 창이 없기 때문에 자외선으로 소거할 수 없다. 사용자는 통상의 EPROM 프로그래머를 사용하여, OTP의 각 메모리 셀에 한번만 정보를 기입할 수 있다. OTP의 비용은 마스크 ROM보다 비싸고 EPROM보다는 싸다. EEPROM의 1종에 플래시 EEPROM이 있다. 플래시 EEPROM은 플래시 메모리라고도 불리고, 고쳐 쓰기 가능한 읽기 전용 메모리인 PROM 중, 전기적으로 모든 비트 내용(블록 단위도 가능)을 지우고 내용을 다시 쓸 수 있는 것을 말한다.
이러한 싱글·칩·마이크로 컴퓨터는 통상의 전자계산기, 프린터, 키보드, 마이컴 제어의 밥솥, 마이컴 제어의 카메라, 자동차의 엔진 제어 장치 등에 탑재되어 있다. 주로 기기에 편입하여 그 기기의 동작을 제어하는 경우가 많기 때문에, 싱글·칩·마이크로 컴퓨터를 마이크로 컨트롤러라고 부르기도 한다. 또한, 마이크로 컨트롤러는 싱글·칩 반도체 집적회로 장치의 1종이다.
이러한 싱글·칩·마이크로 컴퓨터(마이크로 컨트롤러)를 편입한 기기(전자 장치)의 개발을 효율적으로 행할 수 있도록 하기 위해서, 반도체 메이커나 개발 툴 메이커로부터 여러 개발 시스템(개발 툴)이 제공되어 있다. 싱글·칩·마이크로 컴퓨터(마이크로 컨트롤러)에서는, 하드웨어와 소프트웨어와가 밀접하게 서로 관련되어 있고, 게다가 또한 개발기간이 짧으므로, 소프트웨어의 디버그과 하드웨어 자신의 체크를 동시에 하지 않으면 안 된다. 즉 하드웨어와 소프트웨어의 개발을 병행하여 행하지 않으면 안 되는 경우가 많다. 이때, 하드웨어가 미완성인 상태에서의 소프트웨어의 디버그이 요구된다.
디버그 툴(개발 툴)의 하나로 에뮬레이터가 있다. 여기에서, 에뮬레이터란 어떤 시스템을 사용하여 별도의 시스템을 모방하는 장치 또는 컴퓨터·프로그램을 말한다. 에뮬레이터로, 소프트웨어를 편입한 기기(전자 장치)의 기능동작 검증을 지원한다. 에뮬레이터에는, 개발 중의 기기(전자 장치)에 직접 접속하여 사용하는 인 서킷 에뮬레이터(ICE)와 논리 시뮬레이터를 사용하는 소프트 에뮬레이터가 있다. 즉, 인 서킷 에뮬레이터는, 프로그램 제어로 동작하는 마이크로 컨트롤러를 탑재한 개발 중의 기기(전자 장치)에 직접 접속하여, 그 기기(전자 장치)의 기능동작 검증을 지원하는 개발 툴을 말한다.
통상, 마이크로 컨트롤러의 하드웨어의 개발은 반도체 메이커 측에서 행해지고, 마이크로 컨트롤러의 소프트웨어의 개발은 사용자 측에서 행해진다. 즉, 마이크로 컨트롤러의 개발은 반도체 메이커와 사용자의 공동 작업으로 행해진다.
다음에 종래의 마이크로 컨트롤러의 제조방법에 대해 설명한다. 여기에서는, 최종 제품으로서, 마스크 ROM에 최종 프로그램을 기억시킨 마이크로 컨트롤러를 제조하는 방법에 대해 설명한다.
우선, 반도체 메이커와 사용자 사이에서, 제조할 마이크로 컨트롤러(싱글·칩 반도체 집적회로 장치)의 사양 검토를 행한다. 여기에서, 제조할 최종 마이크로 컴퓨터는 CPU와, RAM과, 마스크 ROM과, 입출력 제어 LSI를 1칩에 편입한 것이다. 또한, CPU와 RAM과 마스크 ROM과 입출력 제어 LSI는 내부 버스를 통하여 서로 접속된다. 내부 버스는 어드레스 버스와 데이터 버스를 갖는다.
반도체 메이커는 개발 툴로서의 에뮬레이터(소프트 에뮬레이터 및 인 서킷 에뮬레이터)를 사용자에게 제공하고, 사용자는 이 에뮬레이터를 사용하여 상기 마스크 ROM에 기억시킬 소프트웨어(프로그램)를 개발한다.
다음에, 반도체 메이커에서는 OTP 버전의 제품 설계를 행하고, 사용자는 소프트 에뮬레이터를 사용한 프로그램의 디버그을 행한다. 여기에서, 설계될 OTP 버 전의 제품(임시 마이크로 컨트롤러)은 CPU와, RAM과, OTP와 입출력 제어 LSI를 1칩에 편입한 것이다. 바꾸어 말하면, 임시 마이크로 컨트롤러는 마스크 ROM 대신에 OTP를 사용한 점을 제외하고, 최종 마이크로 컨트롤러와 동일한 구성을 갖는다. 단, OTP에는 프로그램은 기억되어 있지 않고, OTP에의 프로그램의 기억은 후술하는 바와 같이 사용자 측에서 행해진다. 임시 마이크로 컨트롤러는 반도체 패키지 내에 밀봉된 것이다. 한편, 이 사용자 측에서 행해지는 소프트 에뮬레이터를 사용한 프로그램의 디버그은 하드웨어가 조금도 완성되어 있지 않은 상태에서 행해진다.
반도체 메이커는 동일 구성의 복수개의 상기 임시 마이크로 컨트롤러를 사용자에게 제공한다. 사용자는 제공된 복수의 임시 마이크로 컨트롤러 중의 1개에 대하여, EPROM 프로그래머(라이터)를 사용하여, 임시 프로그램(즉, 소프트 에뮬레이터를 사용하여 디버그 된 프로그램)을 OTP에 기억시키고, 당해 임시 마이크로 컨트롤러를 기기(타깃 보드)에 탑재하여, 이 임시 프로그램의 검사를 행한다. 즉, 상기 인 서킷 에뮬레이터를 사용하여, 그 기기(타겟 보드)의 기능동작 검증을 행한다. 상기한 바와 같이, OTP는 한번밖에 정보를 기입할 수 없다. 따라서, 검사에 의해 임시 프로그램에 수정 개소(오류)가 발견된 경우에는, 사용자는 다른 임시 마이크로 컨트롤러에 수정한 임시 프로그램을 기억시키고, 이 수정한 임시 프로그램의 재검사, 재수정을 행한다. 즉, 임시 프로그램의 검사, 수정(재검사, 재수정)을 반복하여 행한다. 이 임시 프로그램의 검사, 수정(재검사, 재수정) 동작을 반복하여, 사용자 측에서 최종적인 프로그램이 결정된다.
한편, 임시 마이크로 컨트롤러를 사용자에게 제공한 후, 반도체 메이커에서 는 계속하여 마스크 ROM 버전의 제품 설계를 행한다. 여기에서, 설계될 마스크 ROM 버전의 제품(기기에 탑재될 실제 마이크로 컨트롤러)은 CPU와, RAM과, 마스크 ROM과, 입출력 제어 LSI를 1칩에 편입한 것이다. 단, 이 시점에서의 실제 마이크로 컨트롤러의 마스크 ROM에는 아직 최종적인 프로그램이 기억되어 있지 않다.
사용자는 상기 결정한 최종적인 프로그램을 반도체 메이커에게 발주(제공)한다. 반도체 메이커에서는, 최종적인 프로그램을, 이온주입 기술을 사용하여, 실제 마이크로 컨트롤러의 마스크 ROM에 기억시키고, 최종 제품으로서의 마이크로 컨트롤러가 제조된다. 또한, 이렇게 하여 제조된 마이크로 컨트롤러는 반도체 패키지에 밀봉된 것으로, 양산된다. 그리고, 양산된 최종의 마이크로 컨트롤러는 사용자에게 제공된다.
사용자는 제공된 최종의 마이크로 컨트롤러를 기기(전자 장치)에 탑재하고, 그 기기(전자 장치)를 양산한다.
또한, 상기한 마이크로 컨트롤러는 1개의 반도체 칩으로 구성되어 있지만, 2개의 반도체 칩을 적층하여 1개의 수지 밀봉체로 밀봉하는 반도체 장치(마이크로 컨트롤러)도 알려져 있다(예를 들면, 특허문헌 1 참조). 반도체 장치로서, MCP(multi chip package)형이라 호칭되는 반도체 장치가 알려져 있다. 이 MCP형 반도체 장치에서는, 여러 구조의 것이 개발되어, 제품화되어 있지만, 2개의 반도체 칩을 적층하여 1개의 패키지에 편입한 MCP형 반도체 장치가 가장 보급되어 있다. 특허문헌 1에서는, 1개의 패키지에 마이크로 컴퓨터용 칩(제 1 반도체 칩) 및 EEPROM용 칩(제 2 반도체 칩)을 편입한 반도체 장치를 개시하고 있다. 즉, 특허문 헌 1에서는, 마이크로 컴퓨터용 칩(제 1 반도체 칩) 위에 EEPROM용 칩(제 2 반도체 칩)을 적층하고, 이 2개의 칩을 1개의 수지 밀봉체로 밀봉하는 반도체 장치를 개시하고 있다. 마이컴용 칩은 프로세서 유닛(CPU), ROM 유닛, RAM 유닛, 타이머 유닛, A/D 변환 유닛, 시리얼·커뮤니케이션·인터페이스·유닛, 데이터 입출력 회로 유닛 등을 동일 기판에 탑재한 구성으로 되어 있다. 이들 각 유닛 사이는 데이터 버스나 어드레스 버스를 개재하여 서로 접속되어 있다. 프로세서 유닛은 주로 중앙처리부, 제어회로부 및 연산회로부 등으로 구성되어 있다. 이와 같이 구성된 마이크로 컴퓨터용 칩은 프로그램에 의해 동작한다. 한편, EEPROM용 칩은 시리얼·커뮤니케이션·인터페이스·유닛 및 비휘발성 기억 유닛 등을 동일 기판에 탑재한 구성으로 되어 있다. 특허문헌 1에서는, 제 1 반도체 칩과 제 2 반도체 칩의 전기적인 접속을 제 1 반도체 칩의 주위에 배치된 리드의 내부 리드 및 2개의 본딩 와이어를 통하여 행하고 있다.
또, 자기 발열에 의한 패키지 내의 온도 정보의 저감화를 도모할 수 있는 멀티 칩 패키지도 제안되어 있다(예를 들면, 특허문헌 2 참조). 이 특허문헌 2에서, 마이크로 컨트롤러를 구성하는 멀티 칩 패키지에서, 마스크 ROM을 갖는 마이크로 컨트롤러를 만들어 넣는 베이스 칩과, 이 베이스 칩 위에 플래시 메모리의 상부 칩을 구비하고 있다. 상부 칩 하부의 베이스 위에는 트랜지스터가 형성되어 있지 않으므로, 이 영역에서의 자기 발열은 무시할 수 있다. 또, 특허문헌 2에서는, 실시예로서, 베이스 칩에서의 상부 칩의 탑재 영역(대략 중앙영역)에, 마스크 ROM 기능을 갖는 트랜지스터를 형성해 두고, 그 위에 상부 칩(플래시 메모리)을 탑재한 예 를 개시하고 있다. 이 경우, 베이스 칩에서의 마스크 ROM 기능은 버리게 된다.
[특허문헌 1] 일본 특개 2002-124626호 공보
[특허문헌 2] 일본 특개 2002-76248호 공보
상기한 종래의 마이크로 컨트롤러의 제조방법에서는, 반도체 메이커는 OTP 버전의 제품 설계와 마스크 ROM 버전의 제품 설계의 2종류의 제품 설계를 행하지 않으면 안 된다. 그 때문에, 최종 제품으로서의 마이크로 컨트롤러를 개발할 때까지, 대단히 장시간(예를 들면, 1∼1.5년)이 걸리고 마는 문제가 있다.
또, 지금까지, OTP 버전과 마스크 ROM 버전에서는, 패키지 상태에서는, 핀 호환으로 되어 있어 대치가 가능하지만, 반도체 칩으로서는 별개의 것으로, 특성까지는 호환할 수 없는 개소가 많았다.(OTP 버전으로 평가 완료한 시스템으로 마스크 ROM 버전을 치환하면, 동작하지 않는다는 문제가 발생하는 경우가 있었다.)
한편, 상기 특허문헌 1, 2에 개시되어 있는 바와 같이, 최종 제품으로서, 1개의 반도체 칩이 아니라, 2개의 반도체 칩을 적층하고 1개의 수지 밀봉체로 밀봉한 마이크로 컨트롤러를 제조하는 것도 고려할 수 있다. 그러나, 상기한 바와 같이, EEPROM(플래시 메모리)은 마스크 ROM에 비해 대단히 고가이므로, 마이크로 컨트롤러를 대량 생산하는 경우에는 적합하지 않다.
또, 특허문헌 2에서는, 베이스 칩의 마스크 ROM 영역의 위에 상부 칩(플래시 메모리)을 탑재하고, 마스크 ROM 기능을 버리는 실시예를 개시하고 있다. 그렇지만, 특허문헌 2는, 어떻게 해서 상부 칩(플래시 메모리)을 마스크 ROM 영역 위에 탑재하고, 어떻게 해서 마스크 ROM 기능을 버리는지에 대한 구체적인 수단(구성)에 대해서는 조금도 개시하고 있지 않다.
또한, 특허문헌 1 및 2에 개시된 멀티 칩 패키지에서는, 반도체 집적회로 기판(베이스 칩, 마이크로 컴퓨터용 칩)의 위에 불휘발성 메모리 장치(상부 칩, EEPROM용 칩)을 적층하고 있다. 이러한 멀티 칩 패키지에서, 패키지 핀의 수를 삭감하기 위해서, 불휘발성 메모리 장치의 전원공급 단자와, 반도체 집적회로 기판의 다른 단자를 멀티 칩 패키지와 동일한 패키지 핀에 멀티플렉스 시키는 것이 행해진다.
한편, 불휘발성 메모리 장치에 데이터를 기입하기 위해서는, 그 전원공급 단자에 높은 전압을 인가할 필요가 있다. 그러나, 도 21을 참조하여 뒤에 상세하게 설명하는 바와 같이, 단지 패키지 핀을 멀티플렉스 시킨 것만으로는 반도체 집적회로 기판에 고전압이 인가되어 버린다. 그 때문에, 반도체 집적회로 기판을 고전압을 입력할 수 있는 고내압 프로세스로 제조할 필요가 있다. 그 결과, 이 적용되는 고내압 프로세스의 문제로, 종래의 반도체 집적회로 기판의 비용이 높아져 버린다.
따라서, 본 발명의 과제는, 패키지 핀을 멀티플렉스 시킬 때에, 불휘발성 메모리 장치에 데이터를 전기적으로 기입할 때에, 불휘발성 메모리 장치에만 고전압이 인가되고, 반도체 집적회로 기판에는 고전압이 인가되지 않는, 반도체 집적회로 장치 및 그것에 사용되는 불휘발성 메모리 장치를 제공하는 것에 있다.
본 발명의 제 1 태양에 의하면, 1개의 배선 기판(51) 위에, 제 1 전압으로 전기적으로 데이터를 기입할 수 있는 불휘발성 메모리 장치(15B)와, 상기 제 1 전압보다도 낮은 제 2 전압으로 동작하는 반도체 집적회로 기판(10E)이 탑재된 반도체 집적회로 장치(20E)로서, 상기 불휘발성 메모리 장치는 상기 제 1 전압이 공급되는 제 1 단자(15-3)를 갖는 상기 반도체 집적회로 장치에 있어서, 상기 불휘발성 메모리 장치(15B)는 상기 제 2 전압을 출력하는 제 2 단자(15-4)를 갖고, 상기 반도체 집적회로 기판(10E)은 상기 제 2 단자와 전기적으로 접속된 제 3 단자(RES#)를 갖는 것을 특징으로 하는 반도체 집적회로 장치가 얻어진다.
상기 반도체 집적회로 장치(20E)에서, 상기 불휘발성 메모리 장치(15B)는 상기 제 1 단자와 상기 제 2 단자 사이에 설치되어, 상기 제 1 전압을 상기 제 2 전압으로 변환하는 전압변환 회로(152)를 갖는다. 상기 불휘발성 메모리 장치(15B)에의 데이터의 기입 시에는, 상기 제 1 단자(15-3)에 상기 제 1 전압이 인가되고, 상기 반도체 집적회로 기판(10E)의 동작 시에는, 상기 제 1 단자(15-3)에 상기 제 2 전압이 인가된다. 상기 불휘발성 메모리 장치(15B)는 상기 반도체 집적회로 기판(10E) 상에 적층되어도 된다. 그 대신에, 상기 불휘발성 메모리 장치와 상기 반도체 집적회로 기판은 상기 배선 기판 상의 동일 평면 위에 탑재되어도 된다. 상기 배선 기판은 복수의 외부 도출 리드(55)를 갖는 리드프레임(51)으로 구성되어도 된다. 상기 제 2 단자(15-4)와 상기 제 3 단자(RES#)는 와이어 본딩 기술에 의해 전기적 접속이 되어도 된다.
본 발명의 제 2 태양에 의하면, 상기의 어느 하나에 기재된 반도체 집적회로 장치를 탑재하여 이루어지는 전자 장치가 얻어진다.
본 발명의 제 3 태양에 의하면, 제 1 전압이 공급되는 제 1 단자(15-3)를 갖고, 상기 제 1 전압에 의해 전기적으로 데이터를 기입할 수 있는 불휘발성 메모리 장치(15B)에 있어서, 상기 제 1 전압보다도 낮은 제 2 전압을 출력하기 위한 제 2 단자(15-4)를 갖고, 상기 제 1 단자와 상기 제 2 단자 사이에 설치되고, 상기 제 1 전압을 상기 제 2 전압으로 변환하는 전압 변환회로(152)를 갖는 것을 특징으로 하는 불휘발성 메모리 장치가 얻어진다.
상기 불휘발성 메모리 장치(15B)에서, 상기 제 1 단자(15-3)로부터 상기 불휘발성 메모리 장치의 내부로 뻗어 있는 전원 배선과, 이 전원 배선으로부터 분기된 특정한 배선을 갖고, 상기 특정한 배선은 상기 전압변환 회로(152)를 통하여 상기 제 2 단자(15-4)에 접속되어 있어도 된다.
또한, 상기 괄호 내의 부호는 본 발명의 이해를 쉽게 하기 위해서 붙인 것으로, 1예에 지나지 않으며, 이것들에 한정되지 않는 것은 물론이다.
(발명을 실시하기 위한 최량의 형태)
도 1 내지 도 7을 참조하여 본 발명의 1실시형태에 따른 마이크로 컨트롤러의 제조방법에 대해 설명한다. 또한, 전술한 바와 같이, 마이크로 컨트롤러의 하드웨어의 개발은 반도체 메이커 측에서 행해지고, 마이크로 컨트롤러의 소프트웨어(프로그램)의 개발은 사용자 측에서 행해진다. 즉, 마이크로 컨트롤러의 개발은 반도체 메이커와 사용자의 공동 작업으로 행해진다. 또, 여기에서 최종 제품으로서 제조할 마이크로 컨트롤러는 마스크 ROM에 최종의 프로그램을 기억시킨 것으로, 싱글·칩 반도체 집적회로 장치의 일종이다.
우선, 반도체 메이커와 사용자 사이에서, 제조할 마이크로 컨트롤러(싱글·칩 반도체 집적회로 장치)의 사양 검토를 행한다. 여기에서, 제조할 최종의 마이크로 컨트롤러는 CPU와, RAM과, 마스크 ROM과, 입출력 제어 LSI를 1칩에 편입한 것이다. 또한, CPU와 RAM과 마스크 ROM과 입출력 제어 LSI란 내부 버스를 통하여 서로 접속된다. 내부 버스는 어드레스 버스와 데이터 버스를 갖는다.
반도체 메이커는 개발 툴로서의 에뮬레이터(소프트 에뮬레이터 및 인 서킷 에뮬레이터)를 사용자에게 제공하고, 사용자는 이 에뮬레이터를 사용하여 상기 마스크 ROM에 기억시킬 소프트웨어(프로그램)를 개발한다.
여기까지의 공정은 상기한 종래의 마이크로 컨트롤러의 제조방법과 동일하다.
반도체 메이커에서는, 도 1에 도시되는 바와 같은, 마스크 ROM 버전의 제품 설계를 행하고, 사용자는 소프트 에뮬레이터를 사용한 프로그램의 디버그을 행한다.
전술한 바와 같이, 종래의 마이크로 컨트롤러의 제조방법에서는, 반도체 메이커가 OTP 버전의 제품 설계를 행하고 있었지만, 본 발명에 따른 마이크로 컨트롤러의 제조방법에서는, 반도체 메이커는 직접 마스크 ROM 버전의 제품 설계를 행한다. 여기에서 설계될 마스크 ROM 버전의 제품(임시 반도체 집적회로 기판, 임시 마이크로 컨트롤러 기판)(10)이란 임시 마스크 ROM(11)과, 그 밖의 집적회로(12)를 1칩에 편입한 것이다. 그 밖의 집적회로(12)는 CPU와, RAM과, 입출력 제어 LSI를 갖는다. 단, 이 임시 마스크 ROM(11)에는 프로그램이 기억되어 있지 않다. 또, 임시 마스크 ROM(11) 위에는, 후술하는 바와 같이, 프로그래머블 ROM 중 하나인 OTP가 적층 되므로, 임시 반도체 집적회로 기판(임시 마이크로 컨트롤러 기판)(10)은 최종적으로 제조될 실제 반도체 집적회로 기판(후술함)과는 약간 구성이 상이하다. 바꾸어 말하면, 마스크 ROM 상에 OTP를 적층하는 것을 고려하여, 마스크 ROM 버전의 제품 설계가 행해진다. 임시 반도체 집적회로 기판(임시 마이크로 컨트롤러 기판)(10)은 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러)라고도 불리고, 임시 마스크 ROM(11)은 제 1 마스크 ROM이라고도 불린다.
여하튼, 이 공정에서는, 반도체 메이커는 프로그램이 기억되어 있지 않은 제 1 마스크 ROM(11)과, 이 제 1 마스크 ROM(11)이 금속 배선으로 접속될 예정의 제 1 내부 버스(13)를 갖는 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러)(10)을 준비한다.
다음에 도 2에 도시되는 바와 같이, 반도체 메이커에서는, 제 1 마스크 ROM(11)이 제 1 내부 버스(13)와 전기적으로 분리된 상태에서, 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10)과는 독립되어 있는 프로그래머블 ROM(15)을 제 1 내부 버스(13)에 전기적으로 접속한다. 프로그래머블 ROM(15)은 불휘발성 메모리 장치의 1종이다. 본 예에서는, 프로그래머블 ROM(15)으로서, OTP를 사용하고 있고, 프로그래머블 ROM(OTP)(15)은 마스크 ROM(11) 위에 적층된다(도 3 참조). 도시의 예에서, 이 접속 공정에서는 프로그래머블 ROM(OTP)(15)을 제 1 내부 버스(13)로부터 도출된 본딩 패드(후술하는)에 와이어 본딩 기술에 의해 전기적으로 접속한다.
또한, 이 와이어 본딩 기술에 의해 전기적으로 접속하는 방법에는, 여러 방법이 있으므로, 나중에 도면을 참조하여 상세하게 설명한다.
계속해서, 반도체 메이커에서는, 도 3에 도시되어 있는 바와 같이, 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10)과 프로그래머블 ROM(OTP)(15)을 동일 반도체 패키지(17) 내에 밀봉한다. 즉, 이 밀봉하는 공정에서는 프로그래머블 ROM(OTP)(15)을 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기반)(10) 위에 적층한 상태에서, 동일 반도체 패키지(17) 내에 밀봉한다. 이것에 의해 임시 반도체 집적회로 장치(임시 마이크로 컨트롤러)(20)가 제조된다. 단, 이 공정에서는 프로그래머블 ROM(OTP)(15)에는 프로그램은 아직 기억되어 있지 않고, 프로그래머블 ROM(OTP)(15)로의 프로그램의 기억은, 후술하는 바와 같이, 사용자 측에서 행해진다.
반도체 메이커에서는, 이렇게 하여 제조된 동일 구성의 복수개의 임시 마이크로 컨트롤러(20)를 사용자에게 제공한다.
이 공정에서 사용자에게 제공되는 임시 마이크로 컨트롤러(20)는, 종래의 마이크로 컨트롤러의 제조방법에서, 사용자에게 제공되는 임시 마이크로 컨트롤러와는 상이한 것에 주의하기 바란다. 즉, 상기한 바와 같이, 종래의 마이크로 컨트롤러의 제조방법에서 사용자에게 제공되는 임시 마이크로 컨트롤러는 CPU와, RAM과, OTP와, 입출력 제어 LSI로 이루어지는 1개의 반도체 칩이 반도체 패키지 내에 밀봉된 것인 것에 반해, 본 실시형태에서 사용자에게 제공되는 임시 마이크로 컨트롤러(20)는 CPU와, RAM과, 마스크 ROM(11)과, 입출력 제어 LSI로 이루어지는 제 1 반 도체 칩(10)과, 제 1 반도체 칩(10) 상에 적층 된 프로그래머블 ROM(OTP)(15)로 이루어지는 제 2 반도체 칩이 동일 반도체 패키지(17) 내에 밀봉된 것이다.
또한, 여기에서 사용자에게 제공되는 임시 마이크로 컨트롤러(20)는 상기한 특허문헌 2에 개시되어 있는 멀티 칩 패키지와는 달리, 어디까지나 임시인 것(즉, 반제품)으로, 최종 제품이 아닌 것에도 주의하기 바란다. 바꾸어 말하면, 본 발명에서는, 최종의 마이크로 컨트롤러를 제조하기 위해서, 일시적으로, 특허문헌 2에 개시되어 있는 바와 같은, 멀티 칩 패키지(임시 마이크로 컨트롤러)를 사용한다.(단, 생산 수량이 적은 경우 등, 사용자의 요구에 따라서는, 임시 마이크로 컨트롤러를 최종 제품으로 하는 경우도 있다.)
사용자는, 도 4에 도시되는 바와 같이, 반도체 메이커로부터 제공된 복수의 임시 마이크로 컨트롤러(20) 중의 1개에 대하여, EPROM 프로그래머(라이터)(22)를 사용하여, 임시 프로그램(즉, 소프트 에뮬레이터를 사용하여 디버그된 프로그램)을 프로그래머블 ROM(OTP)(15)에 기억시킨다. 상세하게 설명하면, EPROM 프로그래머(라이터)(22)에 어드레스, 데이터, 그 밖의 신호선(24)을 통하여 접속된 IC 소켓(26)에 1개의 임시 마이크로 컨트롤러(20)를 꽂고, EPROM 프로그래머(라이터)(22)로부터 신호선(24) 및 IC 소켓(26)을 통하여 임시 프로그램을 전송함으로써, 임시 프로그램을 프로그래머블 ROM(OTP)(15)에 기억시킨다.
다음에 사용자는, 도 5에 도시되는 바와 같이, 상기 임시 프로그램을 기억시킨 임시 마이크로 컨트롤러(20)를 기기(타겟 보드)에 탑재하고, 이 임시 프로그램의 검사를 행한다. 즉, 임시 프로그램을 기억한 임시 마이크로 컨트롤러(20)를 타 겟 보드인 평가용 기판(28)에 탑재하고, 이 평가용 기판(28)에 어드레스, 데이터 등의 신호선(30)을 통하여 접속된 인 서킷 에뮬레이터(32)를 사용하여, 그 평가용 기판(28)의 기능 동작 검증을 행한다.
여기에서, 상기한 바와 같이, OTP(15)는 한번밖에 정보를 기입할 수 없다. 따라서, 상기 검사에 의해 임시 프로그램에 수정 개소(오류)가 발견된 경우에는, 사용자는 별도의 임시 마이크로 컨트롤러(20)의 OTP(15)에 수정한 임시 프로그램을 기억시키고(도 4), 이 수정한 임시 프로그램의 재검사, 재수정을 행한다(도 5). 즉, 임시 프로그램의 검사(재검사), 수정(재수정)을 반복하여 행한다. 이 임시 프로그램의 검사(재검사), 수정(재수정) 동작을 반복하여, 사용자 측에서 최종적인 프로그램이 결정된다.
종래의 마이크로 컨트롤러의 제조방법에서는, OTP 버전의 제품 설계를 행하고, 임시 마이크로 컨트롤러를 제공한 후, 반도체 메이커에서는, 계속해서, 마스크 ROM 버전의 제품 설계를 행하고 있었다. 이에 반해, 본 발명에 따른 마이크로 컨트롤러의 제조방법에서는, OTP 버전의 제품 설계를 행하지 않고, 직접, 마스크 ROM 버전의 제품 설계를 행하고 있다. 따라서, 본 발명에서는, 이 단계에서, 다시 마스크 ROM 버전의 제품 설계를 행할 필요가 없다. 바꾸어 말하면, 이 단계에서는, 마스크 ROM 버전의 제품 설계는 이미 종료되어 있고, 실제 반도체 집적회로 기판(실제 마이크로 컨트롤러 기판)(100)의 설계는 이미 완성되어 있다. 단, 여기에서 설계 완료된 실제 반도체 집적회로 기판(실제 마이크로 컨트롤러 기판)(100)은, 도 1에 도시한 임시 반도체 집적회로 기판(임시 마이크로 컨트롤러 기판)(10)과는 달 리, 실제 마스크 ROM(110) 상에 OTP(15)를 적층할 필요가 없다.
설계 완료된 실제 반도체 집적회로 기판(실제 마이크로 컨트롤러 기판)(100)은 실제 마스크 ROM(110)과, 그 밖의 집적회로(120)를 1칩에 편입한 것이다(도 7 참조). 그 밖의 집적회로(120)는 CPU와, RAM과, 입출력 제어 LSI를 갖는다. 단, 이 단계에서는, 설계 완료된 실제 반도체 집적회로 기판(마이크로 컨트롤러 기판)(100)의 실제 마스크 ROM(110)에는, 아직 최종적인 프로그램이 기억되어 있지 않고, 실제 내부 버스(130)와도 접속되어 있지 않다. 실제 반도체 집적회로 기판(실제 마이크로 컨트롤러 기판)(100)은 제 2 반도체 집적회로 기판(제 2 마이크로 컨트롤러 기판)이라고도 불리고, 실제 마스크 ROM(110)은 제 2 마스크 ROM이라고도 불리고, 실제 내부 버스(130)는 제 2 내부 버스라고도 불린다.
사용자는 상기 결정한 최종적인 프로그램을 반도체 메이커에 발주(제공) 한다.
반도체 메이커에서는, 도 6에 도시되는 바와 같이, 이 최종적인 프로그램을, 이온주입 기술을 사용하여, 제 2 반도체 집적회로 기판(제 2 마이크로 컨트롤러 기판)(100)의 제 2 마스크 ROM(130)에 기억시킨다.
도 6에 마스크 ROM(130)의 메모리 셀(40)의 구조를 도시한다. 도시된 메모리 셀(40)은 N채널형 MOS 트랜지스터로 구성되어 있다. 상세하게 설명하면, 메모리 셀(40)은 P형 기판(41) 중에 2개의 N+ 영역(42, 43)이 확산되어 있다. 일방의 N+ 영역(42)이 소스로서 작용하고, 타방의 N+ 영역(43)이 드레인으로서 작용한다. P형 기판(41)의 표면의 드레인(43)과 소스(42) 사이의 영역이 절연 산화막(44)으로 덮이고, 또한 그 위에 금속 전극(45)이 부착된다. 이 금속 전극(45)이 게이트로서 작용한다. 게이트(45) 바로 아래에 고농도 불순물 영역(46)이 형성되어 있다. 반도체 제조기술 공정에서, 이온주입 기술을 사용하여 게이트(45) 바로 아래의 고농도 불순물 영역을 제어해서, 메모리 셀(40)의 온/오프를 행하고 있다.
그리고, 반도체 메이커에서는, 도 7에 도시되는 바와 같이, 최종적인 프로그램이 기억된 제 2 마스크 ROM(110)과 제 2 내부 버스(130)를 금속 배선에 의해 전기적으로 접속하여, 최종 제품으로서의 제 2 마이크로 컨트롤러(200)가 제조된다. 제 2 마이크로 컨트롤러(200)는 제 2 반도체 집적회로 장치라고도 불린다. 이렇게 하여 제조된 제 2 마이크로 컨트롤러(200)는 반도체 패키지(도 3 참조)에 밀봉되어 양산된다. 양산된 최종의 제 2 마이크로 컨트롤러(200)는 사용자에게 제공된다.
사용자는 제공된 최종의 제 2 마이크로 컨트롤러(200)를 기기(전자 장치)에 탑재하고, 그 기기(전자 장치)를 양산한다.
상기한 바와 같이, 본 발명의 실시형태에 따른 마이크로 컨트롤러(200)의 제조방법에서는, 반도체 메이커에서는, 1종류의 제품 설계만을 행하므로, 최종 제품으로서의 마이크로 컨트롤러(200)를 단시간(예를 들면 약 반년)에 개발하는 것이 가능하게 된다.
다음에, 도 8 및 도 9를 참조하여, 도 2에 도시한 접속 공정에서, 제 1 마스크 ROM(11)을 제 1 내부 버스(13)로부터 전기적으로 분리하는 제 1 절단 방법에 대해 설명한다.
도 8은 도 3에 도시한 임시 반도체 집적회로 장치(임시 마이크로 컨트롤 러)(20)를 더욱 상세하게 도시한 단면도이다. 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10)은 리드프레임(다이패드)(51) 위에 다이본딩재(52)를 개재하여 접착 고정되어 있다. 프로그래머블 ROM(OTP)(15)은 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10)의 마스크 ROM(11) 위에 다이본딩재(53)를 개재하여 접착 고정(적층)되어 있다. 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10)과 프로그래머블 ROM(OTP)(15)은 프로그래머블 ROM(OTP)(15)이 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10) 위에 적층 된 상태에서, 동일 반도체 패키지(17) 내에 밀봉되어 있다. 반도체 패키지(17)로부터는 복수개의 리드(55)가 배치되어 있다.
여기에서, 리드프레임(51)은 배선 기판이라고도 불리고, 리드(55)는 외부 도출 배선이나 외부 도출 리드라고도 불린다. 여하튼, 배선 기판(51)은 복수개의 외부 도출 배선(외부 도출 리드)(55)을 갖는다.
도 9를 참조하면, 제 1 내부 버스(13)는 내부 어드레스 버스(132)와, 내부 데이터 버스(134)를 갖는다. 제 1 마스크 ROM(11)과 제 1 내부 버스(13)는 Al 마스터 슬라이스(57)에 의해 전기적으로 분리되어 있다.
내부 어드레스 버스(132)로부터는 내부 어드레스용 본딩 패드(132-1)가 도출되고, 내부 데이터 버스(134)로부터는 내부 데이터용 본딩 패드(134-1)가 도출되어 있다. 내부 어드레스용 본딩 패드(132-1) 및 내부 데이터용 본딩 패드(134-1)는 일괄하여 버스 접속 단자라고도 불린다.
한편, 프로그래머블 ROM(OTP)(15)은 어드레스용 본딩 패드(15-1)와, 데이터 용 본딩 패드(15-2)와 전원용 본딩 패드(15-3)를 갖는다. 어드레스용 본딩 패드(15-1), 데이터용 본딩 패드(15-2), 및 전원용 본딩 패드(15-3)는 일괄하여 ROM 접속 단자라고도 불린다.
복수개의 리드(55) 중의 1개는 전원용 본딩 패드(55-1)이다. 프로그래머블 ROM(OTP)(15)의 어드레스용 본딩 패드(15-1)는 내부 어드레스용 본딩 패드(132-1)에 본딩 와이어(61)에 의해 전기적으로 접속되고, 데이터용 본딩 패드(15-2)는 내부 데이터용 본딩 패드(134-1)에 본딩 와이어(62)에 의해 전기적으로 접속되고, 전원용 본딩 패드(15-3)는 전원용 본딩 패드(55-1)에 본딩 와이어(63)에 의해 전기적으로 접속되어 있다.
도 9에 도시한 제 1 절단방법에서는, 제 1 마스크 ROM(11)과 제 1 내부 버스(13) 사이의 전기적인 분리를 Al 마스터 슬라이스(57)에 의해 물리적으로 행하고 있다. 바꾸어 말하면, 제 1 절단방법에서는, 배선층을 사용하여 제 1 마스크 ROM(11)의 사용/미사용을 배선층의 패턴 변경에 의해 전환하고 있다.
도 10을 참조하여 제 1 마스크 ROM(11)을 제 1 내부 버스(13)로부터 전기적으로 분리하는 제 2 절단방법에 대해 설명한다. 제 1 마스크 ROM(11)과 제 1 내부 버스(13)는 복수의 제 1 스위치(SW1)를 통하여 접속되어 있다. 또한, 도 10에 도시하는 예에서는, 제 1 마스크 ROM(11)과 전원선(18)은 제 2 스위치(SW2)를 통하여 접속되고, 제 1 마스크 ROM(11)과 복수의 제어신호선(19)은 복수의 제 3 스위치(SW3)를 통하여 접속되어 있다. 도시된 스위치(SW1, SW2, 및 SW3)의 각각은 MOS 스위치로 구성되어 있다.
제어신호선(19)으로부터 제 1 마스크 ROM(11)에 공급될 제어신호는 제 1 마스크 ROM(11)의 읽기 동작을 제어하기 위한 신호나, 클록 신호 등이다. 또한, 마스크 ROM(11)이 복수의 뱅크로 구성되어 있는 경우에는, 상기 제어신호는 복수의 뱅크 중 하나를 선택하기 위한 신호를 포함한다.
이들 MOS 스위치(SW1, SW2, 및 SW3)의 온/오프를 도시하지 않은 제어회로로부터 공급되는 선택신호에 의해 제어함으로써, 제 1 마스크 ROM(11)의 사용/미사용을 전환할 수 있다. 즉, 도 10에 도시한 제 2 절단방법에서는, 제 1 마스크 ROM(11)과 제 1 내부 버스(13) 사이의 전기적인 분리를 MOS 스위치(SW1)를 사용하여 전기적으로 행하고 있다.
또한, 도 10에 도시한 예에서는, 전원선(18) 및 제어신호선(19)과 제 1 마스크 ROM(11) 사이의 전기적인 접속/절단을 제 2 및 제 3 스위치(SW2, SW3)를 사용하여 제어하고 있지만, 이들 제 2 및 제 3 스위치(SW2, SW3)는 없어도 된다.
다음에, 도 11을 참조하여, 와이어 본딩 기술에 의해, 프로그래머블 ROM(OTP)(15)을 제 1 내부 버스(13)에 전기적으로 접속하는, 제 1 전기적 접속방법에 대해 설명한다. 도 11은 본 발명의 제 1 전기적 접속방법을 설명하기 위해서, 제 1 반도체 집적회로 장치(임시 마이크로 컨트롤러)(20)를 반도체 패키지(17)를 제거한 상태에서 도시하는 모식적인 평면도이다.
제 1 반도체 집적회로 장치(20)는 제 1 반도체 집적회로 기판(10)과, 이 제 1 반도체 집적회로 기판(10) 위에 적층 된 프로그래머블 ROM(OTP)(15)을 갖는다. 제 1 반도체 집적회로 기판(10)은 베이스 칩이라고도 불리고, 프로그래머블 ROM(OTP)(15)은 서브 칩이라고도 불린다.
제 1 반도체 집적회로 기판(10)은 마스크 ROM(11)(도 1 참조)이 형성되는 영역(이하, 「마스크 ROM 영역」이라고 부름)을 갖고, 제 1 반도체 집적회로 기판(10) 상에 프로그래머블 ROM(OTP)(15)이 적층되어 있다.
제 1 반도체 집적회로 기판(10)은 제 1 내부 버스(13)를 더 갖는다. 제 1 내부 버스(13)는 내부 어드레스 버스(132)와 내부 데이터 버스(134)를 갖는다.
내부 어드레스 버스(132)로부터는 내부 어드레스용 본딩 패드(132-1)가 도출되고, 내부 데이터 버스(134)로부터는 내부 데이터용 본딩 패드(134-1)가 도출되어 있다. 내부 어드레스용 본딩 패드(132-1) 및 내부 데이터용 본딩 패드(134-1)는, 전술한 바와 같이, 일괄하여, 버스 접속 단자라고도 불린다.
한편, 프로그래머블 ROM(OTP)(15)은 어드레스용 본딩 패드(15-1)와 데이터용 본딩 패드(15-2)를 갖는다. 어드레스용 본딩 패드(15-1)와 데이터용 본딩 패드(15-2)는, 전술한 바와 같이, 일괄하여 ROM 접속 단자라고도 불린다.
프로그래머블 ROM(OTP)(15)의 어드레스용 본딩 패드(15-1)는 내부 어드레스용 본딩 패드(132-1)에 본딩 와이어(61)에 의해 전기적으로 접속되고, 데이터용 본딩 패드(15-2)는 내부 데이터용 본딩 패드(134-1)에 본딩 와이어(62)에 의해 전기적으로 접속된다. 즉, 버스 접속 단자(132-1, 134-1)와 ROM 접속 단자(15-1, 15-2)는 본딩 와이어(61, 62)를 사용하여 와이어 본딩 되어 있다.
또한, 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10)과 프로그래머블 ROM(OTP)(15)은 프로그래머블 ROM(OTP)(15)이 제 1 반도체 집적회로 기 판(제 1 마이크로 컨트롤러 기판)(10) 위에 적층 된 상태에서, 동일 반도체 패키지(17)(도 8 참조) 내에 밀봉된다. 반도체 패키지(17)로부터는 복수의 리드(단자)(55)가 배치되어 있다. 리드(55)는 패키지 핀이라고도 불린다.
베이스 칩(10)은 그 주변부에 복수의 베이스용 본딩 패드(10-1)을 갖는다. 베이스용 본딩 패드(10-1)는 기판 접속 단자라고도 불린다. 복수의 베이스용 본딩 패드(기판 접속 단자)(10-1)는 리드프레임(배선 기판)(51)의 복수의 리드(외부 도출 배선, 외부 도출 리드)(55)에, 각각, 복수의 본딩 와이어(65)에 의해 전기적으로 접속된다.
이와 같이, 서브 칩(15)의 ROM 접속 단자(15-1, 15-2)보다, 베이스 칩(10) 내의 버스 배선(제 1 내부 버스)(13)에, 직접, 와이어 본딩을 실시하고 있다. 이것에 의해, 반도체 패키지(17)의 단자수를 억제할 수 있고, 베이스 칩(10)의 I/O 영역의 증가를 억제할 수 있다. 또, 제 1 반도체 집적회로 장치(20)의 패키지 핀(55)의 배치는, 도 7에 도시되는 바와 같은, 베이스 칩(100)만 사용하는 제 2 반도체 집적회로 장치(200)의 패키지 핀의 배치와 호환성이 있다. 그 결과, 제 1 반도체 집적회로 장치(20)와 제 2 반도체 집적회로 장치(200)는 모두 신뢰성에 관해서 호환성이 있다.
다음에 도 12를 참조하여, 와이어 본딩 기술에 의해, 프로그래머블 ROM(OTP)(15)을 제 1 내부 버스(13)에 전기적으로 접속하는, 제 2 전기적 접속방법에 대해 설명한다. 도 12는 본 발명의 제 2 전기적 접속방법을 설명하기 위해서, 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20A)를 반도체 패키지(17)를 제거한 상태에서 도시하는 모식적인 평면도이다.
도 12에 도시하는 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20A)는 내부 어드레스 버스(132)로부터 도출되는 내부 어드레스용 본딩 패드(132-1) 및 내부 데이터 버스(134)로부터 도출되는 내부 데이터용 본딩 패드(134-1)의 형성 장소가, 후술하는 바와 같이 다른 점을 제외하고, 도 11에 도시한 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20)와 동일한 구성을 갖는다. 도 11에 도시한 것과 동일한 기능을 갖는 것에는 동일한 참조 부호를 붙이고 있다.
제 1 반도체 집적회로 장치(20A)는 제 1 반도체 집적회로 기판(10A)과, 이 제 1 반도체 집적회로 기판(10A) 상에 적층 된 프로그래머블 ROM(OTP)(15)을 갖는다. 제 1 반도체 집적회로 기판(10A)은 베이스 칩이라고도 불리고, 프로그래머블 ROM(OTP)(15)은 서브 칩이라고도 불린다.
제 1 반도체 집적회로 기판(10A)은 마스크 ROM(11)(도 1 참조)이 형성될 영역(이하, 「마스크 ROM 영역」이라고 부름)을 갖고, 제 1 반도체 집적회로 기판(10A) 위에 프로그래머블 ROM(OTP)(15)이 적층되어 있다.
제 1 반도체 집적회로 기판(10A)은 제 1 내부 버스(13)를 더 갖는다. 제 1 내부 버스(13)는 내부 어드레스 버스(132)와 내부 데이터 버스(134)를 갖는다.
제 1 반도체 집적회로 기판(10A)의 외주에, 내부 어드레스용 본딩 패드(132-1)가 형성된 내부 어드레스용 패드 영역(141)과, 내부 데이터용 본딩 패드(134-1)가 형성된 내부 데이터용 패드 영역(142)이 추가되어 있다.
이들 내부 어드레스용 패드 영역(141)과 내부 데이터용 패드 영역(142)은 서 브 칩(15)을 제 1 반도체 집적회로 기판(10A) 위에 적층 할 때만 추가되고, 도 7에 도시되는 바와 같이, 베이스 칩(100)만을 사용할 때는 분리된다.
한편, 프로그래머블 ROM(OTP)(15)은 어드레스용 본딩 패드(15-1)와 데이터용 본딩 패드(15-2)를 갖는다. 어드레스용 본딩 패드(15-1)와 데이터용 본딩 패드(15-2)는 일괄하여 입출력 단자라고 불린다.
프로그래머블 ROM(OTP)(15)의 어드레스용 본딩 패드(15-1)는 내부 어드레스용 본딩 패드(132-1)에 본딩 와이어(61)에 의해 전기적으로 접속되고, 데이터용 본딩 패드(15-2)는 내부 데이터용 본딩 패드(134-1)에 본딩 와이어(62)에 의해 전기적으로 접속된다.
또한, 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10A)과, 내부 어드레스용 패드 영역(141)과, 내부 데이터용 패드 영역(142)과, 프로그래머블 ROM(OTP)(15)은 프로그래머블 ROM(OTP)(15)이 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10A) 상에 적층 된 상태에서, 동일 반도체 패키지(17)(도 8 참조) 내에 밀봉된다. 반도체 패키지(17)로부터는 복수의 리드(단자)(55)가 배치되어 있다. 리드(55)는 패키지 핀이라고도 불린다.
베이스 칩(10A)은 그 주변부에 복수의 베이스용 본딩 패드(10-1)를 갖는다. 복수의 베이스용 본딩 패드(10-1)는 반도체 패키지(17)의 복수의 리드(단자)(55)에, 각각, 복수의 본딩 와이어(65)에 의해 전기적으로 접속된다.
이와 같이, 서브 칩(15)의 입출력 단자(15-1, 15-2)로부터, 베이스 칩(10) 내의 버스 배선(제 1 내부 버스)(13)에 와이어 본딩을 실시하고 있다. 이것에 의 해, 반도체 패키지(17)의 단자수를 억제할 수 있고, 베이스 칩(10)의 I/O 영역의 증가를 억제할 수 있다. 또, 제 1 반도체 집적회로 장치(20A)의 패키지 핀(55)의 배치는 도 7에 도시하는 바와 같은, 베이스 칩(100)만 사용하는 제 2 반도체 집적회로 장치(20A)의 패키지 핀의 배치와 호환성이 있다. 그 결과, 제 1 반도체 집적회로 장치(20A)와 제 2 반도체 집적회로 장치(200) 모두 신뢰성에 있어서 호환성이 있다. 또한, 베이스 칩(100)만을 사용할 때, 내부 어드레스 패드용 영역(141) 및 내부 데이터용 패드 영역(142)은 삭제되므로, 베이스 칩(100) 단체 사용 시의 칩 면적의 증가를 억제할 수 있다.
다음에 도 13을 참조하여, 와이어 본딩 기술에 의해, 프로그래머블 ROM(OTP)(15)을 제 1 내부 버스(13)에 전기적으로 접속하는, 제 3 전기적 접속방법 에 대해 설명한다. 도 13은, 본 발명의 제 3 전기적 접속방법을 설명하기 위해서, 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20B)를 반도체 패키지(17)를 제거한 상태에서 도시하는 모식적인 평면도이다.
도 13에 도시하는 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20B)는 내부 어드레스 버스(132)로부터 도출되는 내부 어드레스용 본딩 패드(132-1) 및 내부 데이터 버스(134)로부터 도출되는 내부 데이터용 본딩 패드(134-1)의 형성 장소가, 후술하는 바와 같이 상이한 점을 제외하고, 도 11에 도시한 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20)와 동일한 구성을 갖는다. 도 11에 도시한 것과 동일한 기능을 갖는 것에는 동일한 참조 부호를 붙이고 있다.
제 1 반도체 집적회로 장치(20B)는 제 1 반도체 집적회로 기판(10A)과, 이 제 1 반도체 집적회로 기판(10A) 상에 적층 된 프로그래머블 ROM(OTP)(15)을 갖는다. 제 1 반도체 집적회로 기판(10A)은 베이스 칩이라고도 불리며, 프로그래머블 ROM(OTP)(15)은 서브 칩이라고도 불린다.
제 1 반도체 집적회로 기판(10B)은 마스크 ROM(11)(도 1 참조)이 형성될 영역(이하, 「마스크 ROM 영역」이라고 부름)(11A)을 갖는다. 제 1 반도체 집적회로 기판(10B) 상에 프로그래머블 ROM(OTP)(15)이 적층되어 있다.
제 1 반도체 집적회로 기판(10B)은 제 1 내부 버스(13)를 더 갖는다. 제 1 내부 버스(13)는 내부 어드레스 버스(132)와 내부 데이터 버스(134)를 갖는다.
제 1 반도체 집적회로 기판(10B)의 마스크 ROM 영역(11A)에, 내부 어드레스용 본딩 패드(132-1)와 내부 데이터용 본딩 패드(134-1)가 형성되어 있다.
한편, 프로그래머블 ROM(OTP)(15)은 어드레스용 본딩 패드(15-1)와 데이터용 본딩 패드(15-2)를 갖는다. 어드레스용 본딩 패드(15-1)와 데이터용 본딩 패드(15-2)는 일괄하여 입출력 단자라고 불린다.
프로그래머블 ROM(OTP)(15)의 어드레스용 본딩 패드(15-1)는 내부 어드레스용 본딩 패드(132-1)에 본딩 와이어(61)에 의해 전기적으로 접속되고, 데이터용 본딩 패드(15-2)는 내부 데이터용 본딩 패드(134-1)에 본딩 와이어(62)에 의해 전기적으로 접속된다.
또한, 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10B)과 프로그래머블 ROM(OTP)(15)은 프로그래머블 ROM(OTP)(15)이 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10B) 상에 적층된 상태에서, 동일 반도체 패키 지(17)(도 8 참조) 내에 밀봉된다. 반도체 패키지(17)에서는 복수의 리드(단자)(55)가 배치되어 있다. 리드(55)는 패키지 핀이라고도 불린다.
베이스 칩(10B)은 그 주변부에 복수의 베이스용 본딩 패드(10-1)를 갖는다. 복수의 베이스용 본딩 패드(10-1)는 반도체 패키지(17)의 복수의 리드(단자)(55)에, 각각, 복수의 본딩 와이어(65)에 의해 전기적으로 접속된다.
이와 같이, 서브 칩(15)의 입출력 단자(15-1, 15-2)보다, 베이스 칩(10B) 내의 버스 배선(제 1 내부 버스)(13)에 와이어 본딩을 실시하고 있다. 이것에 의해, 반도체 패키지(17)의 단자수를 억제할 수 있어, 베이스 칩(10B)의 I/O 영역의 증가를 억제할 수 있다. 또, 제 1 반도체 집적회로 장치(20B)의 패키지 핀(55)의 배치는 도 7에 도시되는 바와 같은, 베이스 칩(100)만 사용하는 제 2 반도체 집적회로 장치(200)의 패키지 핀의 배치와 호환성이 있다. 그 결과, 제 1 반도체 집적회로 장치(20B)와 제 2 반도체 집적회로 장치(200) 모두 신뢰성에 관하여 호환성이 있다. 또한, 베이스 칩(100)만을 사용할 때, 내부 어드레스용 본딩 패드(132-1)와 내부 데이터용 본딩 패드(134-1)는 삭제되어, 마스크 ROM 영역(11A)은 본래의 마스크 ROM(110)으로서 사용되므로, 베이스 칩(100) 단체 사용시의 칩 면적의 증가를 억제할 수 있다.
다음에, 도 14 및 도 15를 참조하여, 와이어 본딩 기술에 의해, 프로그래머블 ROM(OTP)(15)을 제 1 내부 버스(13)에 전기적으로 접속하는, 제 4의 전기적 접속방법 에 대해 설명한다. 도 14는 본 발명의 제 4의 전기적 접속방법을 설명하기 위해서, 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20C)를 반도체 패키 지(17)를 제거한 상태에서 도시하는 모식적인 평면도이다.
도 14에 도시하는 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20C)는 내부 어드레스 버스(132)로부터 도출되는 내부 어드레스용 본딩 패드(132-1) 및 내부 데이터 버스(134)로부터 도출되는 내부 데이터용 본딩 패드(134-1)의 형성 장소가, 후술하는 바와 같이 상이한 점을 제외하고, 도 11에 도시한 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20)와 동일한 구성을 갖는다. 도 11에 도시한 것과 동일한 기능을 갖는 것에는 동일한 참조부호를 붙이고 있다.
도 15는 제 1 내부 버스(13)와 내부 어드레스용 본딩 패드(132-1) 및 내부 데이터용 본딩 패드(134-1)의 배치관계를 도시하는 평면도이다.
제 1 반도체 집적회로 장치(20C)는 제 1 반도체 집적회로 기판(10C)과, 이 제 1 반도체 집적회로 기판(10C) 상에 적층 된 프로그래머블 ROM(OTP)(15)을 갖는다. 제 1 반도체 집적회로 기판(10C)은 베이스 칩이라고도 불리고, 프로그래머블 ROM(OTP)(15)은 서브 칩이라고도 불린다.
제 1 반도체 집적회로 기판(10C)은 마스크 ROM(11)(도 1 참조)이 형성될 영역(이하, 「마스크 ROM 영역」이라고 부름)을 갖고, 제 1 반도체 집적회로 기판(10C) 상에 프로그래머블 ROM(OTP)(15)이 적층되어 있다.
제 1 반도체 집적회로 기판(10C)은 제 1 내부 버스(13)를 더 갖는다. 제 1 내부 버스(13)는 내부 어드레스 버스(132)와 내부 데이터 버스(134)를 갖는다.
도 15에 도시되는 바와 같이, 제 1 내부 버스(13) 상에, 내부 어드레스용 본딩 패드(132-1)와 내부 데이터용 본딩 패드(134-1)가 형성되어 있다. 나중에 상세 하게 기술하는 바와 같이, 내부 어드레스용 본딩 패드(132-1)와 내부 데이터용 본딩 패드(134-1)는 제 1 내부 버스(13) 상에 형성된 패드 전용 배선층에 형성된다.
한편, 프로그래머블 ROM(OTP)(15)은 어드레스용 본딩 패드(15-1)와, 데이터용 본딩 패드(15-2)를 갖는다. 어드레스용 본딩 패드(15-1)와 데이터용 본딩 패드(15-2)는 일괄하여 입출력 단자라고 불린다.
프로그래머블 ROM(OTP)(15)의 어드레스용 본딩 패드(15-1)는 내부 어드레스용 본딩 패드(132-1)에 본딩 와이어(61)에 의해 전기적으로 접속되고, 데이터용 본딩 패드(15-2)는 내부 데이터용 본딩 패드(134-1)에 본딩 와이어(62)에 의해 전기적으로 접속된다.
또한, 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10C)과 프로그래머블 ROM(OTP)(15)은 프로그래머블 ROM(OTP)(15)이 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10C) 위에 적층 된 상태에서, 동일 반도체 패키지(17)(도 8 참조) 내에 밀봉된다. 반도체 패키지(17)로부터는 복수의 리드(단자)(55)가 배치되어 있다. 리드(55)는 패키지 핀이라고도 불린다.
베이스 칩(10C)은 그 주변부에 복수의 베이스용 본딩 패드(10-1)를 가진다. 복수의 베이스용 본딩 패드(10-1)는 반도체 패키지(17)의 복수의 리드(단자)(55)에, 각각, 복수의 본딩 와이어(65)에 의해 전기적으로 접속된다.
이와 같이, 서브 칩(15)의 입출력 단자(15-1, 15-2)보다, 베이스 칩(10C) 내의 버스 배선(제 1 내부 버스)(13)에 와이어 본딩을 실시하고 있다. 이것에 의해, 반도체 패키지(17)의 단자수를 억제할 수 있고, 베이스 칩(10C)의 I/O 영역의 증가를 억제할 수 있다. 또, 제 1 반도체 집적회로 장치(20C)의 패키지 핀(55)의 배치는, 도 7에 도시되는 바와 같은, 베이스 칩(100)만 사용하는 제 2 반도체 집적회로 장치(200)의 패키지 핀의 배치과 호환성이 있다. 그 결과, 제 1 반도체 집적회로 장치(20C)와 제 2 반도체 집적회로 장치(200)는, 모두 신뢰성에 관하여 호환성이 있다. 또한, 베이스 칩(100)만을 사용할 때, 상기 패드 전용 배선층은 삭제되므로, 베이스 칩(100) 단체 사용시의 칩 제조시의 공정의 증가를 억제할 수 있다.
도 16 및 도 17을 참조하여, 제 1 내부 버스(13) 위에 형성된 패드 전용 배선층(70)에 대해 상세하게 설명한다. 도 16은 도 15의 일부를 확대하여 도시하는 부분 확대 평면도이며, 도 17은 도 16의 선 XVII-XVII에 대한 단면도이다.
패드 전용 배선층(70)은 제 1 내부 버스(13)를 덮는 메탈층간 막(71)을 갖는다. 이 메탈층간 막(71) 위에 내부 어드레스용 본딩 패드(132-1)와 내부 데이터용 본딩 패드(134-1)가 형성된다. 내부 어드레스용 본딩 패드(132-1)는 컨택트 홀(72) 을 통하여 내부 어드레스 버스(132)의 내부 버스 배선과 전기적으로 접속되고, 내부 데이터용 본딩 패드(134-1)는 컨택트 홀(73)을 통하여 내부 데이터 버스(134)의 내부 버스 배선과 전기적으로 접속된다. 메탈층간 막(71)의 상면은 내부 어드레스용 본딩 패드(132-1) 및 내부 데이터용 본딩 패드(134-1)를 개구한 패시베이션 막(74)으로 덮여 있다.
도 11 내지 도 17을 참조하여 설명 한 상기 제 1 내지 제 4의 전기적 접속방법에서는, 와이어 본딩 기술에 의해, 프로그래머블 ROM(OTP)(15)을 제 1 내부 버 스(13)에 전기적으로 접속하고 있다. 그러나, 후술하는 실시형태에서 설명한 바와 같이, 페이스 다운 본딩 기술에 의해, 프로그래머블 ROM(OTP)(15)을 제 1 내부 버스(13)에 전기적으로 접속해도 된다.
도 18 및 도 19를 참조하여, 페이스 다운 본딩 기술에 의해, 프로그래머블 ROM(OTP)(15)을 제 1 내부 버스(13)에 전기적으로 접속하는, 제 5의 전기적 접속방법 에 대해 설명한다. 도 18 및 도 19는, 각각, 본 발명의 제 5의 전기적 접속방법을 설명하기 위해서, 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20D)를 반도체 패키지(17)를 제거한 상태에서 도시하는 모식적인 단면도 및 모식적인 평면도이다.
도 18 및 도 19에 도시하는 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20D)는 내부 어드레스 버스(132)로부터 도출되는 내부 어드레스용 본딩 패드(132-1) 및 내부 데이터 버스(134)로부터 도출되는 내부 데이터용 본딩 패드(134-1)의 형성 장소가 후술하는 바와 같이 상이하고, 또한, 본딩 와이어 대신에 범프를 사용하는 점을 제외하고, 도 11에 도시한 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20)와 동일한 구성을 갖는다. 도 11에 도시한 것과 동일한 기능을 갖는 것에는 동일한 참조부호를 붙이고 있다.
제 1 반도체 집적회로 장치(20D)는 제 1 반도체 집적회로 기판(10D)과, 이 제 1 반도체 집적회로 기판(10D) 위에 후술하는 바와 같이 적층된 프로그래머블 ROM(OTP)(15A)를 갖는다. 제 1 반도체 집적회로 기판(10D)은 베이스 칩이라고도 불리고, 프로그래머블 ROM(OTP)(15A)은 서브 칩이라고도 불린다.
제 1 반도체 집적회로 기판(10D)은 마스크 ROM(11)(도 1 참조)이 형성될 영역(이하, 「마스크 ROM 영역」이라고 부름)(11A)을 갖고, 제 1 반도체 집적회로 기판(10D) 상에 프로그래머블 ROM(OTP)(15A)이 후술하는 바와 같이 적층되어 있다.
제 1 반도체 집적회로 기판(10D)은 제 1 내부 버스(13)(예를 들면 도 12 참조)를 더 갖는다. 제 1 내부 버스(13)는 내부 어드레스 버스(132)와 내부 데이터 버스(134)를 갖는다.
도 18 및 도 19에 도시되는 바와 같이, 마스크 ROM 영역(11A) 위에, 복수의 내부 어드레스용 본딩 패드(132-1)와, 복수의 내부 데이터용 본딩 패드(134-1)가 형성되어 있다. 전술한 바와 같이, 내부 어드레스용 본딩 패드(132-1)와 내부 데이터용 본딩 패드(134-1)는 일괄하여 버스 접속 단자라고도 불린다.
한편, 프로그래머블 ROM(OTP)(15A)은 복수의 어드레스용 범프(15A-1)와 복수의 데이터용 범프(15A-2)를 갖는다. 어드레스용 범프(15A-1)와 데이터용 범프(15A-2)는 일괄하여 ROM 접속 단자라고도 불린다. 도 18 및 도 19에 도시되는 바와 같이, 복수의 어드레스용 범프(15A-1)는 복수의 내부 어드레스용 본딩 패드(132-1)와 대응한 위치에 형성되고, 복수의 데이터용 범프(15A-2)는 복수의 내부 데이터용 본딩 패드(134-1)와 대응하는 위치에 형성되어 있다. 바꾸어 말하면, 복수의 내부 어드레스용 본딩 패드(버스 접속 단자)(132-1)는 복수의 어드레스용 범프(ROM 접속 단자)(15A-1)의 배치의 미러 반전 배치로 설치되고, 복수의 내부 데이터용 본딩 패드(버스 접속 단자)(134-1)는 복수의 데이터용 범프(ROM 접속 단자)(15A-2)의 배치의 거울 반전 배치로 설치되어 있다.
프로그래머블 ROM(OTP)(15A)의 복수의 어드레스용 범프(15A-1)는 대응하는 복수의 내부 어드레스용 본딩 패드(132-1)에 각각 전기적으로 접속되고, 복수의 데이터용 범프(15A-2)는 대응하는 복수의 내부 데이터용 본딩 패드(134-1)에 각각 전기적으로 접속된다. 이들 전기적 접속에는, 여러 방법을 채용할 수 있지만, ACF(anisotropic conductive film) 이나 NCF(non-conductive film)를 통하여 접속하는 것이 바람직하다. 물론, 땜납 범프나 도전성 접착제를 사용해도 된다.
또한, 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10D)과 프로그래머블 ROM(OTP)(15A)은 프로그래머블 ROM(OTP)(15A)이 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10D) 위에 적층 된 상태에서, 동일 반도체 패키지(17)(도 8 참조) 내에 밀봉된다.
그 이외의 구성에 대해서는, 상기한 실시형태와 동일하므로, 도시 및 설명을 생략한다.
이와 같이, 본 실시형태에서는, 서브 칩(15A)의 ROM 접속 단자(15A-1, 15A-2)보다, 베이스 칩(10D) 내의 버스 배선(제 1 내부 버스)(13)에 페이스 다운 본딩(와이어리스 본딩)을 실시하고 있다. 이것에 의해, 반도체 패키지(17)의 단자수를 억제할 수 있고, 베이스 칩(10D)의 I/O 영역의 증가를 억제할 수 있다. 또, 제 1 반도체 집적회로 장치(20D)의 패키지 핀의 배치는, 도 7에 도시되는 바와 같은, 베이스 칩(100)만 사용하는 제 2 반도체 집적회로 장치(200)의 패키지 핀의 배치와 호환성이 있다. 그 결과, 제 1 반도체 집적회로 장치(20D)와 제 2 반도체 집적회로 장치(200)는 모두 신뢰성에 관하여 호환성이 있다. 또한, 베이스 칩(100)만을 사용할 때, 상기 복수의 내부 어드레스용 본딩 패드(132-1)와 복수의 내부 데이터용 본딩 패드(134-1)는 삭제되므로, 베이스 칩(100) 단체 사용시의 칩 면적의 증가를 억제할 수 있다.
다음에, 프로그래머블 ROM(OTP)(15)에 데이터를 기입할 때의 문제점에 대해 설명한다.
도 3에 도시되는 바와 같이, 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10) 위에 프로그래머블 ROM(OTP)(15)을 적층 탑재한 경우, 프로그래머블 ROM(OTP)(15)에 데이터를 기입하기 위해서는, 프로그래머블 ROM(OTP)(15)의 전원공급 단자(VPP)에 높은 전압(예를 들면, 12V)을 인가할 필요가 있다.
그 이유에 대해서, 도 20을 참조하여 설명한다. 도 20은 프로그래머블 ROM(15)을 구성하는 메모리 셀(80)의 구조를 도시하는 단면도이다. 도시된 메모리 셀(80)은 N채널형 MOS 트랜지스터로 구성되어 있다.
상세하게 설명하면, 메모리 셀(80)은 P형 기판(81) 중에 2개의 N 영역(82, 83)이 확산되어 있다. 일방의 N 영역(82)이 소스로서 작용하고, 타방의 N 영역(83)이 드레인으로서 작용한다. P형 기판(81)의 표면의 드레인(83)과 소스(82) 사이의 영역은 산화막(도시 생략)으로 덮이고, 또한 그 위에 플로팅 게이트(85)가 부착되어 있다. 플로팅 게이트(85) 위에는, 층간 산화막을 통하여 컨트롤 게이트(87)가 부착되어 있다.
이러한 구조의 메모리(80)에 대하여, 데이터를 전기적으로 기입할 때, 컨트롤 게이트(87)에 12V의 고전압을 인가함으로써, 플로팅 게이트(85)에 전자를 주입 할 수 있게 한다. 이것에 의해, N채널형 MOS 트랜지스터의 임계값을 변경할 수 있다. 그 결과, 메모리 셀(80)에 "1", "0"의 데이터를 기입할 수 있다. 플로팅 게이트(85) 위의 전자는 주위로부터 절연되어 있으므로, 전원을 꺼도 소거되지 않는다. 이렇게 하여, 메모리 셀(80)을 프로그램 ROM(15)으로서 사용할 수 있다.
상기한 바와 같이, 프로그래머블 ROM(OTP)(15)에 데이터를 기입하기 위해서는, 프로그래머블 ROM(OTP)(15)의 전원공급 단자(VPP)에 높은 전압(예를 들면 12V)을 인가하는 것이 필요하다.
한편, 도 3에 도시하는 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20)에서는, 그 패키지 핀(55)의 수를 삭감하기 위해서, 프로그래머블 ROM(OTP)(15)의 전원공급 단자(VPP)와, 제 1 반도체 집적회로 기판(제 1 마이크로 컨트롤러 기판)(10)의 다른 단자를 제 1 반도체 집적회로 장치(제 1 마이크로 컨트롤러)(20)의 동일한 패키지 핀(외부 도출 배선)(55)에 멀티플렉스 시키는 것이 행해진다.
도 21은, 그와 같이 패키지 핀(외부 도출 배선)(55)을 멀티플렉스 시킨, 종래의 반도체 집적회로 장치(마이크로 컨트롤러)(20')를 도시하는 개략 평면도이다.
종래의 반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10')은 리드프레임(배선 기판)(51) 상에 다이본딩재(52)를 개재하여 접착 고정되어 있다. 종래의 프로그래머블 ROM(OTP)(15')은 종래의 반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10')의 마스크 ROM 영역(도시 생략) 상에 다이본딩재(53)를 개재하여 접착 고정(적층)되어 있다. 종래의 반도체 집적회로 기판(종래의 마이크로 컨 트롤러 기판)(10')과 종래의 프로그래머블 ROM(OTP)(15')은 종래의 프로그래머블 ROM(OTP)(15')이 종래의 반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10') 위에 적층 된 상태에서, 동일 반도체 패키지(17)(도 8 참조) 내에 밀봉된다. 반도체 패키지(17)로부터는 복수의 리드(외부 도출 배선)(55)가 배치된다.
프로그래머블 ROM(OTP)(15')은 어드레스용 본딩 패드(15-1)(도 9 참조)와, 데이터용 본딩 패드(15-2)(도 9 참조)와, 전원용 본딩 패드(전원공급 단자)(15-3)(VPP)를 갖는다. 복수의 리드(55) 중 하나는 전원용 본딩 패드(전원공급 단자)(55-1)(VPP)이다. 이 전원용 본딩 패드(전원공급 단자)(55-1)(VPP)는 리셋 단자(RES#)도 겸하고 있다. 따라서, 이 본딩 패드(외부 도출 리드)(55-1)는 전원/리셋용 본딩 패드(전원공급/리셋 단자)(VPP/RES#)라고도 불린다.
또, 종래의 반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10')은 복수의 베이스용 본딩 패드(10-1) 중 하나로서, 리셋 단자(RES#)를 갖는다. 이 리셋 단자(RES#)는 전원공급/리셋 단자(VPP/RES#)에 본딩 와이어(65)를 통하여 전기적으로 접속된다. 또, 종래의 프로그래머블 ROM(OTP)(15')의 전원공급 단자(VPP)는 전원공급/리셋 단자(VPP/RES#)에 본딩 와이어(63)를 통하여 전기적으로 접속된다.
이러한 구성에서는, 종래의 반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10')에 12V의 고전압이 인가되어 버린다. 그 때문에, 종래의 반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10')을 고전압을 입력할 수 있는 고 내압 프로세스로 제조할 필요가 있다. 그 결과, 이 적용되는 고 내압 프로세스의 문제 로, 종래의 반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10')의 비용이 높아져 버린다.
이하에 설명하는 실시형태에서는, 종래의 반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10')의 비용이 높아져 버리는 문제를 해결하고 있다.
도 22 내지 도 24를 참조하여, 패키지 핀(외부 도출 배선, 외부 도출 리드)(55)을 멀티플렉스 시킨, 본 발명의 실시형태에 따른 반도체 집적회로 장치(마이크로 컨트롤러)(20E)에 대해 설명한다. 도 22는 반도체 집적회로 장치(마이크로 컨트롤러)(20E)의 개략적인 평면도이다. 도 23은 반도체 집적회로 장치(마이크로 컨트롤러)(20E)의 평면 배치의 본딩 도면이다. 도 24는 반도체 집적회로 장치(마이크로 컨트롤러)(20E)의 블럭도이다. 반도체 집적회로 장치(마이크로 컨트롤러)(20E)는 멀티칩 모듈이라고도 불린다.
최초로 도 22를 참조하여, 반도체 집적회로 장치(마이크로 컨트롤러)(20E)는 반도체 집적회로 기판(마이크로 컨트롤러 기판)(10E)과 프로그래머블 ROM(OTP)(15B)을 갖는다. 반도체 집적회로 기판(마이크로 컨트롤러 기판)(10E)은 리드프레임(다이 패드)(51) 상에 다이본딩재(52)를 개재하여 접착 고정되어 있다. 프로그래머블 ROM(OTP)(15B)은 반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10E)의 마스크 ROM 영역(도시 생략) 상에 다이본딩재(53)를 개재하여 접착 고정(적층)되어 있다. 반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10E)과 프로그래머블 ROM(OTP)(15B)은 프로그래머블 ROM(OTP)(15B)이 반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10E) 위에 적층 된 상태에서, 동일 반도체 패키지(17)(도 8 참조) 내에 밀봉된다. 반도체 패키지(17)로부터는 복수의 리드(패키지 핀, 외부 도출 배선, 외부 도출 리드)(55)가 배치된다.
또한, 본 실시형태에서는, 불휘발성 메모리 장치로서 OTP(15B)를 사용한 예에 대해 기술하고 있지만, 불휘발성 메모리 장치로서는 EPROM이나 플래시 메모리 등의 다른 프로그래머블 ROM을 사용해도 된다.
도 22와 더불어 도 23도 참조하여, 프로그래머블 ROM(OTP)(15B)는 어드레스용 본딩 패드(15-1)와, 데이터용 본딩 패드(15-2)와, 전원용 본딩 패드(전원공급 단자)(15-3)(VPP)와, 리셋 출력 단자(15-4)(RES#)를 갖는다. 또한, 전원용 본딩 패드(전원공급 단자)(15-3)(VPP)은 제 1 단자라고도 불리고, 리셋 출력 단자(15-4)(RES#)는 제 2 단자라고도 불린다.
복수의 리드(55) 중 하나는 전원/리셋용 본딩 패드(55-1)(전원공급/리셋 단자(VPP/RES#))이다. 전원용 본딩 패드(15-3)(전원공급 단자(VPP))는 전원/리셋용 본딩 패드(55-1)(전원공급/리셋 단자(VPP/RES#))에 본딩 와이어(63)를 통하여 전기적으로 접속된다. 전원/리셋용 본딩 패드(55-1)에는, 외부로부터 12V의 고전압과 리셋 신호의 저전압이 선택적으로 인가된다. 본 예에서는, 12V의 고전압은 제 1 전압이라고도 불리고, 리셋 신호의 저전압은 제 2 전압이라고도 불린다.
반도체 집적회로 기판(종래의 마이크로 컨트롤러 기판)(10B)은 복수의 베이스용 본딩 패드(10-1) 중 하나로서, 리셋 입력 단자(RES#)를 갖는다. 이 리셋 입력 단자(10-1)(RES#)는 리셋 출력 단자(15-4)(RES#)에 본딩 와이어(66)를 통하여 전기적으로 접속된다. 또한, 리셋 입력 단자(10-1)(RES#)는 제 3 단자라고도 불린 다.
또한, 도 23에 도시되는 바와 같이, 반도체 집적회로 기판(10E)은 내부 버스(13)를 더 갖는다. 내부 버스(13)는 내부 어드레스 버스(132)와 내부 데이터 버스(134)를 갖는 내부 어드레스 버스(132)로부터는 내부 어드레스용 본딩 패드(132-1)가 도출되고, 내부 데이터 버스(134)로부터는 내부 데이터용 본딩 패드(134-1)가 도출되어 있다. 한편, 전술한 바와 같이, 프로그래머블 ROM(OTP)(15B)은 어드레스용 본딩 패드(15-1)와, 데이터용 본딩 패드(15-2)를 갖는다. 어드레스용 본딩 패드(15-1)와 데이터용 본딩 패드(15-2)는 일괄하여 ROM 접속 단자라고도 불린다.
프로그래머블 ROM(OTP)(15B)의 어드레스용 본딩 패드(15-1)는 내부 어드레스용 본딩 패드(132-1)에 본딩 와이어(61)에 의해 전기적으로 접속되고, 데이터용 본딩 패드(15-2)는 내부 데이터용 본딩 패드(134-1)에 본딩 와이어(62)에 의해 전기적으로 접속된다.
도 24에 도시되는 바와 같이, 멀티칩 모듈(20E)은 그 밖의 집적회로(12)로서, CPU(121)와, RAM(122)과, 주변회로(입출력 제어 LSI)(123)를 갖는다.
도 22 내지 도 24에 도시한 반도체 집적회로 장치(마이크로 컨트롤러)(20E)에서는, 패키지 핀(외부 접속 단자)(55-1)이 전원공급 단자(VPP)와 리셋 단자(RES#)를 멀티플렉스(겸용) 한 전원/리셋용 본딩 패드(전원공급/리셋 단자(VPP/RES#))인 예를 도시하고 있지만, 이것에 한정되지 않는 것은 물론이다. 즉, 패키지 핀(외부 도출 배선, 외부 도출 리드)(55-1)은 고전압이 인가되는 전원공급 단자(VPP)와 다른 저전압이 인가되는 단자를 멀티플렉스(겸용) 한 본딩 패드 이어도 된다.
도 25에 도시되는 바와 같이, 프로그래머블 ROM(OTP)(15B)은 전원용 본딩 패드(전원공급 단자)(15-3)(VPP)에 접속된 EPROM 본체(151)와, 전원용 본딩 패드(15-3)(전원공급 단자(VPP))에 접속된 고내압 입력 버퍼(152)와 이 고내압 입력 버퍼(152)와 리셋 출력 단자(15-4)(RES#) 사이에 접속된 전류 증폭용 버퍼(153)를 갖는다. 후술하는 바와 같이, 고내압 입력 버퍼(152)는 제 1 전압을 이 제 1 전압보다도 낮은 제 2 전압으로 변환하는 전압변환 회로로서 작용한다.
바꾸어 말하면, 제 1 단자(15-3)(VPP)로부터, 프로그래머블 ROM(OTP)(15B)의 내부의 EPROM 본체(151)에 전원 배선(ERRPM VPP 전원)이 뻗어 있다. 이 전원 배선으로부터 특정한 배선이 분기되어 있다. 이 특정한 배선은 전압변환 회로로서 동작하는 고내압 입력 버퍼(152)를 통하여 제 2 단자(15-4)(RES#)에 접속되어 있다.
도 26(A)는 고내압 입력 버퍼(152)의 블럭도를 도시하고, 도 26(B)는 고내압 입력 버퍼(152)의 등가 회로를 도시하는 회로도이다. 도 26(B)에 도시되어 있는 바와 같이, 고내압 입력 버퍼(152)는 제 1 C-MOS 인버터(152-1)와 제 2 C-MOS 인버터(152-2)를 종속 접속한 회로로 이루어진다.
제 1 C-MOS 인버터(152-1)는 제 1 n채널 FET(152-1N)와, 제 1 p채널 FET(152-1P)로 이루어진다. 제 1 n채널 FET(152-1N)와 제 1 p채널 FET(152-1P)의 게이트끼리는 서로 접속되고, 전원용 본딩 패드(전원공급 단자)(15-3)(VPP)에 접속되어 있는, 제 1 n채널 FET(152-1N)와 제 1 p채널 FET(152-1P)의 드레인끼리는 서로 접속되어 있다.
한편, 제 2 C-MOS 인버터(152-2)는 제 2 n채널 FET(152-2N)와, 제 2 p채널 FET(152-2P)로 이루어진다. 제 2 n채널 FET(152-2N)와 제 2 p채널 FET(152-2P)의 게이트끼리는 서로 접속되고, 제 1 n채널 FET(152-1N)와 제 1 p채널 FET(152-1P)의 드레인에 접속되어 있고, 제 2 n채널 FET(152-2N)와 제 2 p채널 FET(152-2P)의 드레인끼리는 서로 접속되어, 전류증폭용 버퍼(153)의 입력 단자에 접속되어 있다.
다음에, 도 22와 더불어 도 27(A) 및 (B)도 참조하여, 도 25에 도시한 프로그래머블 ROM(OTP)(15B)의 동작에 대해 설명한다. 도 27(A)는 프로그래머블 ROM(OTP)(15B)에 데이터를 기입하기 위해서, 전원/리셋용 본딩 패드(55-1)(전원공급/리셋 단자(VPP/RES#))에 12V의 고전압을 인가했을 때의 동작을 설명하기 위한, 프로그래머블 ROM(OTP)(15B)의 블럭도이다. 도 27(B)는 CPU(121)(도 24 참조)를 리셋하기 위해서, 전원/리셋용 본딩 패드(55-1)(전원공급/리셋 단자(VPP/RES#))에 통상 전압(저전압)의 리셋 신호를 입력했을 때의 동작을 설명하기 위한, 프로그래머블 ROM(OTP)(15B)의 블럭도이다. 여기에서, 12V의 고전압은 제 1 전압이라고도 불리고, 리셋 신호의 저전압은 제 2 전압이라고도 불린다.
최초에, 도 22 및 도 27(A)를 참조하여, 프로그래머블 ROM(OTP)(15B)에 데이터를 기입하기 위해서, 전원/리셋용 본딩 패드(55-1)(전원공급/리셋 단자(VPP/RES#))에 12V의 고전압(제 1 전압)을 인가했을 때의 동작에 대해 설명한다. 이 경우, 전원/리셋용 본딩 패드(55-1)(전원공급/리셋 단자(VPP/RES#))에 인가된 12V의 고전압(제 1 전압)은 본딩 와이어(63)를 통하여 프로그래머블 ROM(OTP)(15B)의 전원용 본딩 패드(15-3)(전원공급 단자(VPP))에 공급된다. 이것에 의해, 12V의 고전압이 ERPOM 본체(151)에 인가되므로, 프로그래머블 ROM(OTP)(15B)에 데이터를 기입할 수 있다.
또, 12V의 고전압(제 1 전압)은 고내압 입력 버퍼(152)에도 인가된다. 고내압 입력 버퍼(152)는 12V의 고전압(제 1 전압)을 저전압(제 2 전압)으로 변환한다. 즉, 고내압 입력 버퍼(152)는 제 1 전압을 제 2 전압으로 변환하는 전압변환 회로로서 작용한다. 이 변환된 저전압(제 2 전압)은 전류증폭용 버퍼(153)를 통하여 리셋 출력 단자(15-4)(RES#)에 공급된다. 이 때문에, 반도체 집적회로 기판(마이크로 컨트롤러 기판)(10E)을 고전압(제 1 전압)을 입력할 수 있는 고내압 프로세스로 제조할 필요가 없게 되므로, 반도체 집적회로 기판(마이크로 컨트롤러 기판)(10E)의 원가를 저감하는 것이 가능하게 된다.
다음에 도 22 및 도 27(B)를 참조하여, CPU(121)(도 24 참조)를 리셋하기 위해서, 전원/리셋용 본딩 패드(55-1)(전원공급/리셋 단자(VPP/RES#))에 저전압(제 2 전압)의 리셋 신호를 인가했을 때의 동작에 대해 설명한다. 이 경우, 전원/리셋용 본딩 패드(55-1)(전원공급/리셋 단자(VPP/RES#))에 인가된 저전압의 리셋 신호는 본딩 와이어(63)를 통하여 프로그래머블 ROM(OTP)(15B)의 전원용 본딩 패드(15-3)(전원공급 단자(VPP))에 공급된다.
또, 이 저전압(제 2 전압)의 리셋 신호는 고내압 입력 버퍼(152)에도 인가된다. 고내압 입력 버퍼(152)는 저전압(제 2 전압)의 리셋 신호를 그대로 저전압(제 2 전압)의 리셋 신호로서 출력한다. 이 고내압 입력 버퍼(152)로부터 출력된 저전압(제 2 전압)의 리셋 신호는 전류증폭용 버퍼(153)를 통하여 리셋 출력 단자(15- 4)(RES#)에 공급된다. 이것에 의해, CPU(121)(도 24 참조)가 리셋된다.
이상, 본 발명에 대해 바람직한 실시형태에 의해 설명해 왔지만, 본 발명은 상기한 실시형태에 한정되지 않는 것은 물론이다. 예를 들면, 상기한 실시형태에서는, 프로그래머블 ROM(불휘발성 메모리 장치)은 제 1 반도체 집적회로 기판 위에 적층되어 있는 예에 대해 설명하고 있지만, 프로그래머블 ROM(불휘발성 메모리 장치)과 제 1 반도체 집적회로 기판과는, 리드프레임(배선 기판) 위의 동일 평면 위에 탑재되어도 된다.
본 발명에서는, 고전압인 제 1 전압을 불휘발성 메모리 장치의 제 1 단자에만 공급시키도록 하고, 불휘발성 메모리 장치의 제 2 단자로부터 반도체 집적회로 기판의 제 3 단자에는, 제 1 전압보다도 낮은 제 2 전압을 공급하도록 하고 있으므로, 불휘발성 메모리 장치에 데이터를 전기적으로 기입할 때에, 반도체 집적회로 기판에 고전압(제 1 전압)이 인가되는 것을 방지할 수 있다. 이것에 의해, 반도체 집적회로 기판을 고내압 프로세스로 제조할 필요가 없어지므로, 반도체 집적회로 기판의 비용을 저감할 수 있다.

Claims (10)

1개의 배선 기판 위에 제 1 전압으로 전기적으로 데이터를 기입할 수 있는 불휘발성 메모리 장치와, 상기 제 1 전압보다도 낮은 제 2 전압으로 동작하는 반도체 집적회로 기판이 탑재된 반도체 집적회로 장치로서, 상기 불휘발성 메모리 장치는 상기 제 1 전압이 공급되는 제 1 단자를 갖는 상기 반도체 집적회로 장치에 있어서,
상기 불휘발성 메모리 장치는 상기 제 2 전압을 출력하는 제 2 단자를 갖고, 상기 반도체 집적회로 기판은 상기 제 2 단자와 전기적으로 접속된 제 3 단자를 갖는 것을 특징으로 하는 반도체 집적회로 장치.
제 1 항에 있어서, 상기 불휘발성 메모리 장치는 상기 제 1 단자와 상기 제 2 단자 사이에 설치되고, 상기 제 1 전압을 상기 제 2 전압으로 변환하는 전압변환 회로를 갖는 것을 특징으로 하는 반도체 집적회로 장치.
제 1 항 또는 제 2 항에 있어서, 상기 불휘발성 메모리 장치에의 데이터의 기입시에는 상기 제 1 단자에 상기 제 1 전압이 인가되고, 상기 반도체 집적회로 기판의 동작시에는 상기 제 1 단자에 상기 제 2 전압이 인가되는 것을 특징으로 하는 반도체 집적회로 장치.
제 1 항 또는 제 2 항에 있어서, 상기 불휘발성 메모리 장치는 상기 반도체 집적회로 기판 위에 적층되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
제 1 항 또는 제 2 항에 있어서, 상기 불휘발성 메모리 장치와 상기 반도체 집적회로 기판은 상기 배선 기판 위의 동일 평면 위에 탑재되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
제 5 항에 있어서, 상기 배선 기판은 복수의 외부 도출 리드를 갖는 리드프레임인 것을 특징으로 하는 반도체 집적회로 장치.
제 4 항에 있어서, 상기 제 2 단자와 상기 제 3 단자는 와이어 본딩 기술에 의해 전기적 접속이 되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
제 1 항 또는 제 2 항에 기재된 반도체 집적회로 장치를 탑재하여 이루어지는 것을 특징으로 하는 전자 장치.
제 1 전압이 공급되는 제 1 단자를 갖고, 상기 제 1 전압에 의해 전기적으로 데이터를 기입할 수 있는 불휘발성 메모리 장치에 있어서,
상기 제 1 전압보다도 낮은 제 2 전압을 출력하기 위한 제 2 단자를 갖고,
상기 제 1 단자와 상기 제 2 단자 사이에 설치되어, 상기 제 1 전압을 상기 제 2 전압으로 변환하는 전압변환 회로를 갖는 것을 특징으로 하는 불휘발성 메모리 장치.
제 9 항에 있어서, 상기 제 1 단자로부터 상기 불휘발성 메모리 장치의 내부로 뻗어 있는 전원 배선과, 이 전원 배선으로부터 분기된 특정한 배선을 갖고,
상기 특정한 배선은 상기 전압변환 회로를 통하여 상기 제 2 단자에 접속되어 있는 것을 특징으로 하는 불휘발성 메모리 장치.
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