TWI354357B - Semiconductor intergrated circuit and leadframe fo - Google Patents

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TWI354357B TW095139004A TW95139004A TWI354357B TW I354357 B TWI354357 B TW I354357B TW 095139004 A TW095139004 A TW 095139004A TW 95139004 A TW95139004 A TW 95139004A TW I354357 B TWI354357 B TW I354357B
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Description

1354357 九、發明說明： 【發明所屬之技術領域】 本發明係有關於用於半導體封裝的導線架，特別係 關於用於高頻元件的導線架。 、 【先前技術】 將半導體晶片封入絕緣材質封裝體令，以保護其不 .受惡劣環境的侵襲，並經由一金屬材質的導線架，使上 • 述半導體晶片與一印刷電路板達成電性連接。傳 架式的半導體積體電路係具有：位於中央的一晶片墊'·'， 用以承載上述半導體晶片；位於封裝體内周邊部位的複 -數個引腳；複數條銲線，用以電性連接上述半導體晶片 -與上述引腳；以及-封裝絕緣體例如為環氧樹脂 (EPOXY)，^以將上述元件封人封|體結構内。 /在大部分的半導體封裝體架構中，上述引腳的一部 刀係位於封裝體的内部(例如完全為封裝膠體所圍繞)，稱 ►為内引腳（inner Lead)，上述引腳的另一部分則通常 裝體的本體向外伸展，稱為外引腳(outer Lead)，用以將 半導體晶片連接至印刷電路板。 、 在電子工業t的需求之―’係不斷地促使半導體晶 片的發展朝向提升處理速度、與提高内含元件的積 為了關半導體晶片的上述發展，半導體積體電路 ^曰I腳數量必須大幅度地增加。並且為了避免因為引腳 置的增加而造成半導體積體電路體積變大的問題，常 〇 758-A3 J 494TWFI (20091125) 1354357 見的作法之一是縮減各引腳間的間隙，以期能增加引腳 數量卻不使體積變大。然而，引腳間的間隙的縮減會增 加引腳間的電容值，並增加自感與互感的程度。此電感 會增加訊號的反射而對傳輸的信號品質造成不良影響， 亦即是造成阻抗不匹配（impedance mismatch)的現象。 特別是應用於高頻環境的半導體晶片中，半導體封 裝的品質對整體電路性能的表現有著顯著的影響，其中 晶片與印刷電路板之間的内連線（包含引腳、銲線等等） 的電感係造成性能下降主要的因素之一。因此，當上述 電路的操作頻率增加時，即產生使用阻抗不匹配程度較 低的半導體積體電路的需求。如第2圖所示，傳統上為 了製造上的便利與降低製造成本，導線架中引腳的延伸 路徑或引腳的分布，係實質上為對稱，但遵循此一方式 會對阻抗匹配造成不良影響。 【發明内容】 有鑑於此，本發明的目的之一係提供一種用於半導體 封裝的導線架，對於阻抗匹配的設計方面提供可彈性調整 的空間，而能夠改善使用該導線架所製造的電子產品的性 能。 本發明係提供一種用於半導體封裝的導線架，包含： 一晶片墊；一邊框（side rail)圍繞上述晶片塾；一聯結桿(tie bar)連接上述晶片墊與上述邊框；以及複數個引腳（lead)， 從上述邊框向上述晶片墊延伸；其中該複數個引腳之至少 0758-A31494TWF1 (20091125) 6 1354357 一個第一引腳係具有相對於一預定中心線而位於該預定中 心線相反側的對應的一第二引腳，該第一引腳與該第二引 腳係實質上彼此不對稱。 本發明的另一目的係提供一種半導體積體電路，對於 阻抗匹配的設計方面提供可彈性調整的空間，而能夠改善 該半導體積體電路產品的性能。 本發明係提供一種半導體積體電路包含：一半導體晶 片，一導線架，以及複數條銲線。該半導體晶片包含複數 個導電墊片。該導線架包含；一晶片墊用以承載該半導體晶 片；一邊框(siderail)圍繞該晶片墊；一聯結桿(tiebar)連接 該晶片墊與該邊框；以及複數個引腳(lead)，從該邊框向該 晶片墊延伸；其中該複數個引腳之至少一個第一引腳係具 有相對於一預定中心線而位於該預定中心線相反側的對應 的一第二引腳，該第一引腳與該第二引腳係實質上彼此不 對稱。以及該複數條銲線用以電性連接該等導電墊片及該 等引腳。 【實施方式】 為讓本發明之上述和其他目的、特徵、和優點能更 明顯易懂，下文特舉出較佳實施例，並配合所附圖式， 作詳細說明如下： 第1A〜1E圖為一系列之俯視圖，係顯示本發明較佳 實施例之用於半導體封裝的導線架。請參考第1A〜1E 圖，本發明之導線架係具有一晶片墊10、一邊框（side 0758-A31494TWF1 (20091125) 7 1354357 3)3〇、聯結桿(tiebar)21〜24、與複數個引腳i4i〜i46、、 、242、245、34卜邊框30係圍繞晶片墊ι〇，聯結桿 ㈣4係連接W塾1G與邊框3G，上述引腳從邊框30 片墊H)’到達鄰近晶片㈣之處。在某些情況 :，邊框30會在後續半導體封裝製程的裁㈣分離步驟 τ移除。 藉由本發明可對-電子树的阻抗作變化，例如可 =下列手段控制阻抗值：改變引腳長度、改變引腳間 =間距(f⑻、改變引腳間的間隙（卿―）、及/或改變 曰腳的見度。因此為了個別地調整引腳的阻抗，本發明 提供非對稱的導線架結構。 在第1A〜1E圖中，每個引腳係具有相對於一預定的 :心線而位於該中4相反側的對應引腳。在本實施例 中，一例示的十心線50係繪示於第丨八〜1£圖。例如在第 圖中’引腳241係、分別對應於各圖所示的引腳 ！4le ’而引腳245騎應於引腳145。在本實施例 中’本發明之導線架係具有一對彼此對應的引腳，豆包 含-引腳及其對應引腳，但是二者彼此不對稱。且體而 y上述不對稱的設計係用於阻抗匹配。例如相對於中 心線50,引腳241的對應引腳分別是引腳“Η〜ίο。（分 別繪示於第1A〜1ES1)，且引腳241分別不對稱於其對^ 引:14U〜141e。帛1A〜1E圖分別例示用於非對稱的導 線架結構的各種非對稱的引腳形式。 在某些情況中，-特定引腳的對應引腳會因所選擇 〇758-A31494TWFl(2009112S) 8 14M357 ，中〜線（例如本實施例的中心線5〇)的不同而有所改 邊。例如在第1A圖中，相對於中心線5〇，引腳Μ。係 與引腳241對應；而相對於另一穿越引腳143與144之 間的間隙的十心線（未緣示），引腳141a則與引腳146對 應\另外，相對於穿越聯結桿21且與其對準的中心線（未 :曰示）引腳141a則與引腳341對應。在本實施例後續的 时淪中，係以中心線5〇作為例示的中心線。 叫參考第1A〜1E圖，相對於中心線5〇，引腳 141a〜141e係分別與引腳241在引腳外觀或其延伸路徑方 面’呈現不對稱的狀態。—對相對於—中心、線為對應、 但不對稱的引腳，係指其具有互異的形狀、尺寸、或個 別與導線架其他部件的對應關係。 在第1A圖中，引腳141&與241具有不同的長度， 故為-對不對稱的對應引腳。因此，比較對應的引腳Mb 與241’ 一者在長度上的不同會使其具有不同的電阻值， 故可藉由引腳長度的調整來達成所需要的阻抗匹配。 在第1B圖中，引腳141b與241係具有相同的寬度， 然而引腳141b與其相鄰引腳例如引腳142的間隙s】，： 大於引腳241與其相鄰引腳例如引腳242的間隙$2。 外’引腳141b與其相鄰引腳例如引腳142的間距匕 大於引腳241與其相鄰引腳例如引腳災的間距匕。因 此’引腳⑷b與241為-對不對稱的對應引腳。故 ='的如仙與241，引腳間隙的變化會使引腳間的 電感/電容值發生變化，而可藉由引㈣隙的調整來達成 0758-A3 ] 494TWPl(20091125) 9 1354357 所需要的阻抗匹配。 、 鱼f+2 1C圖中’引腳14U與引腳142c的寬度係分別 =應的引_241與242的寬度不同。另外，引腳i4u 二相鄰引腳例如引腳142c的間隙Si，係小於引腳24i 、相鄰引腳例如引腳242的間隙心。因此，引腳Μ。 f⑷為一對不對稱的對應引腳，引腳i42c與如亦為 一對不對稱的對應引腳。故比較對應的引腳14】c盘24卜 2是對應的引腳似與242，引腳寬度的 使 :=腳具有不同的電阻值，而可藉由引腳寬度的; 正來達成所需要的阻抗匹配。 在第⑴圖中，弓丨腳141d與其相鄰引腳例如 =間距Pl，係大於引請與其相鄰引腳例如引腳 日距p2。因此，引腳141d與241為一對 ==腳。故比較對應的引腳⑽與⑷，引腳間距的 f;距二：：間的電感/電容值發生變化’而可藉由引腳 間距的调整來達成所需要的阻抗匹配。 的門^ 1E/中’引腳他與其腳例如5ί腳142 Hr、於引腳241與其相鄰引腳例如引腳犯 2 2。因此’引腳141e與241為-對不對稱的 腳。故比較對應的弓1腳！41e與24卜引腳間距的^ 會使引腳間的電感/電容值發生變化，而可 腳1 的調整來達成所需要的阻抗匹配。 弓1腳間距 接下來，一傳統的對稱導線架係繪示於第2 圖中，作為對照組；而二組本發明的實施例則分別繪示 0758-A31494TWF1 (20091125) 1354357 於第3A、3B圖與第4A、4B圖中，用以表示本發明的功 效。 第2A圖係顯示一傳統的半導體積體電路，其包含 一傳統的對稱導線架、一半導體晶片2100、複數條銲線 2200、與一封裝絕緣體（未繪示），其中半導體晶片2100 包含複數個導電塾片（electrode pad，未繪示）係黏著於上 述導線架的晶片墊2010上，銲線2200係電性連接該等 導電墊片與上述導線架的引腳，半導體晶片2100、上述 導線架、與銲線2200則封入上述封裝絕緣體中。上述導 線架包含一晶片墊2010、四個聯結桿2021〜2024、與複 數個引腳，其中聯結桿2021〜2024係用以支撐晶片墊 2010。上述導線架的邊框則已在半導體封裝製程的裁切 或分離步驟中移除。上述導線架的引腳的延伸路徑與外 觀等各方面係呈現實質上對稱的狀態。 第2B圖係顯示第2A圖中例示的引腳1145、1146、 1148、與1149的放大圖。例如傳輸頻率約750MHz的電 子訊號的情況下，在引腳1145、1146間所構成的差動阻 抗（differential impedance)值約為68歐姆；相同地，在引 腳1148、1149間所構成的差動阻抗值約為68歐姆；另 外引腳 1145、1146、1148、與 1149 的單端阻抗 (single-ended impedance)約為50歐姆。然而在某些情況 中，某些引腳對的差動阻抗需要80〜120歐姆、較佳為100 歐姆；亦或是某些引腳的單端阻抗需要40〜60歐姆、較 佳為50歐姆。因此，使用上述傳統的導線架無法符合所 0758-A31494TWF1(20091125) 11 1354357 需要的阻抗值。 第3A圖係顯示本發明另一實施例的半導體積體電 路的俯視圖，將其與繪示於第2A圖的半導體積體電路比 較，引腳1145、1146、1148、與1149的長度係減少了 D。 在本實施例中，D值約為60 mil.。 第3B圖係顯示第3A圖中已縮短的引腳1145、 1146、1148、與1149的放大圖。例如傳輸頻率約750MHz 的電子訊號的情況下，在引腳1145、1146間所構成的差 動阻抗（differential impedance)值約為84歐姆，而符合上 述阻抗值的需求；相同地，在引腳1148、1149所構成的 差動阻抗值約為84歐姆，亦符合上述阻抗值的需求；另 外引腳1145、1146、1148、與1149的單端阻抗約為58 歐姆。此一實施例的半導體積體電路受惠於其使用本發 明之導線架結構，其可達成某些既定的引腳對於阻抗值 的需求，而滿足阻抗匹配所需的阻抗值。 第4A圖係顯示本發明另一實施例的半導體積體電 路的俯視圖，將其與繪示於第2A圖的半導體積體電路比 較，係將引腳1145與1146之間的間隙、以及引腳1148 與1149之間的間隙加寬。 第4B圖係顯示第4A圖中的引腳1145、1146、1148、 與1149的放大圖。例如傳輸頻率約750MHz的電子訊號 的情況下，在引腳1145、1146間所構成的差動阻抗 (differential impedance)值約為1〇8歐姆’而符合上述阻 抗值的需求；相同地，在引腳II48、1149間所構成的差 0758-A31494TWF1 (20091125) 12 1354357 動阻抗值約為108歐姆，亦符合上述阻抗值的需求；另 外引腳1145、1146、1148、與1149的單端阻抗約為62 歐姆。本實施例的半導體積體電路受惠於其使用本發明 之導線架結構，其可達成某些既定的引腳對於阻抗值的 需求，滿足阻抗匹配所需的阻抗值。 綜上所述，本發明藉由發展出非對稱的引腳延伸路 徑或引腳分佈，而能對所製造的產品提供有效的阻抗匹 配。 φ 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何本發明所屬技術領域中具有通常知 識者，在不脫離本發明之精神和範圍内，當可作些許之 ' 更動與潤飾，因此本發明之保護範圍當視後附之申請專 - 利範圍所界定者為準。 【圖式簡單說明】 第1A〜1E圖為一系列之俯視圖，係顯示本發明較佳 鲁實施例之用於半導體封裝的導線架。 第2 A、2B圖為一俯視圖及一局部放大圖，係顯示 傳統對稱的導線架。 第3 A、3B圖為一俯視圖及一局部放大圖，係顯示 本發明之第一實驗組。 第4 A、4B圖為一俯視圖及一局部放大圖，係顯示 本發明之第二實驗組。 【主要元件符號說明】 0758-A31494TWF1 (20091125) 13 1354357 10〜晶片塾， 21〜聯結桿； 22〜聯結桿； 23〜聯結桿； 24〜聯結桿； 3 0〜邊框； 50〜中央線； 141a〜引腳； 141b〜引腳； 141c〜引腳； 141d〜引腳； 141e〜引腳； 142〜引腳； 142c〜引腳； 142d〜引腳； 143〜引腳； 144〜引腳； 145〜引腳； 146〜引腳； 241~引腳； 242〜引腳； 245〜引腳； 1145〜引腳； 1146〜引腳； 1148〜引腳； 1149〜引腳； 2010〜晶片墊； 2021〜聯結桿； 2022〜聯結桿； 2023〜聯結桿； 2024〜聯結桿； 2100〜半導體晶 2200〜銲線。 0758-A31494TWFl(20091125) 14

Claims (1)

  1. 十、申請專利範圍： 1-種用於半導體封裝的導線架，包含： 一晶片墊； 一邊框(side rail)圍繞該晶片墊； 一聯結桿(tie bar)連接該晶片塾與該邊框；以及 複數個引腳(lead)，從該邊框向該晶片墊延伸；並中 該複數個引腳之至少一個第一引腳係具有相對於一 中心線而位於該預定中心線相反側的對應的一第二引 腳，該第一f腳與該第二引腳係實質上彼此不對稱。 線架: 乾圍第1項所述之用於半導體封裝的導 長度^ 一引腳與該第二引腳係具有實質上相異的 線架;1項所述之用於半導體封裝的導 寬度，、中〜第-引腳與該第二引腳係具有實質上相異的 線竿4·:=Τ第1項所述之用於半導體封裝的導 係具有不對稱之延伸路徑。 以預疋中心線 線加5.=請專利範圍第1項所述之用於半導體封裝的導 線架，其中該第一引腳盥嗲筮_ u 卞守蒞釘衷的導 6. 如”專利」：:厂亥弟，係用於阻抗匹配。 線架，其中該第一引腳與相鄰 千導體封裝的¥ 引腳與相鄰引腳間之間隙。腳間之間隙不同於該第二 7. 如申請專利範圍第1項所述之用於半導體封裝的導 0758-A31494TWF1 (20091125) 15 iJ54357 線架’其中該第-引腳與相鄰引腳間之間距不同於 引腳與相鄰引腳間之間距。 、μ 一 線牟料㈣㈣6項所叙用於半導體封裝的導 八”中邊第一引腳與相鄰引腳間之間隙係變化的。 9. ^請專㈣圍第8項所述之用於半導體封裝的導 小Ϊ大再2第一引腳與相鄰引腳間之間隙至少一段係由 10. —種半導體積體電路，包含： 半導體晶片包含複數個導電墊片； 一用於半導體的導線架，該導線架包含； 一晶片墊用以承載該半導體晶片； ， 邊框(side rail)圍繞該晶片塾； 一聯結桿(tie bar)連接該晶片墊與該邊框；以及 複數個引腳dead)，從該邊框向該晶片塾延伸. 該複數個引腳之至少_彻榮 八T 預m 少個弟一引腳係具有相對於— 預疋t心線而位於該預定中 腳，該第-弓I腳與該第二引腳传眘一第二 複數條鲜線用以電性連ΓΓ等導電以及 如申請專·…::==。 /、中該第―引腳與該第二弓丨腳係具有實質上相显的長产， 請專職圍第1G項所叙 積7 其中該第-引腳與該第二引腳係具有實質上二寬戶路 13.如申請專利範圍第1〇項所 ς 其中該第-引腳與該第二引腳相對於該預定中有 0758-A31494TWFl(2009n25) 16 1354357 不對稱之延伸路徑。 14·如申凊專利範圍第10項所述之半導體積體電路， 其中該第引腳與該第二引腳係用於阻抗匹配。 15.如申請專利範圍第1()項所述之半導體積體電路， 其中該第-引腳與相鄰引腳間之間隙不同於該弟二引腳盥 相鄰引腳間之間隙。 〃 16.如申請專利第1()項所叙半導體積體電路，
    其中該第-引腳與相鄰引腳間之間距不同於該第 相鄰引腳間之間距。 °月利範圍帛15項所述之半導體積體電路， 八中該弟-引腳與相鄰引腳間之間隙係變化的。 中料利17項所敎半導_體電路， :: 引腳與相鄰引腳間之間隙至少-段係由小變大 再變小。 v
    0758-A31494TWT1(20091125)
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