TWI385774B - 導線架封裝及導線架 - Google Patents

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Description

導線架封裝及導線架
本發明係有關於一種用於半導體裝置之導線架，特別是有關於包含多個裸露之焊墊(exposed pad)之導線架封裝及其製造方法。
先前技術之半導體晶粒(die)係裹覆(enclose)於塑料封裝中，塑料封裝提供針對惡劣環境的防護，並且啟用半導體晶粒與基座(substrate)之間的電性互連，例如，基座為印刷電路板(Printed Circuit Board，以下簡稱為PCB)。這樣的積體電路封裝包含金屬導線架，半導體晶粒與連接線(bond wire)。半導體晶粒安裝於導線架之單一晶粒座上，並且連接線將半導體晶粒上的連接墊(bond pad)電性耦接至導線架之單獨的導腳。最後，導線架與半導體晶粒係封裝於模製材料(molding compound)中。
後端封裝產業(back-end packaging industry)之技術趨勢能夠總結為“更小空間中的更多功能”。積體電路晶片(chip)之功能變得越來越複雜，使得導線架封裝之外部連接針腳(pin)的數量增加。隨着針腳數量的增加，封裝各晶粒的成本相應增加。為避免由於連接針腳或者導腳數目增多 而引起的所不希望之封裝大小的增加，可以採用降低導腳間距(lead pitch)的方法。然而，縮減導腳間距會導致由封裝之導腳產生之互感(mutual inductance)與互容(mutual capacitance)水平的提高。因為相對較高之電感與電容可能干擾所傳輸的訊號，所以一般認為導線架封裝並不適用於以高速來傳輸訊號的高速半導體晶粒。
考慮到上述問題，一般地，許多配備能夠傳輸高頻訊號之半導體晶粒的行動通訊裝置(例如行動電話)與個人通訊裝置係採用適應此種半導體晶粒之球柵陣列(Ball Grid Array，以下簡稱為BGA)封裝。假若上述半導體晶粒係安裝或者封裝於導線架封裝中，則會產生明顯的訊號損失或者雜訊問題，例如交流雜訊(AC noise)問題。
然而，BGA封裝之缺陷在於，相較於導線架封裝，BGA封裝較貴，並且BGA封裝之產品轉返時間(Turn-Around-Time，以下簡稱為TAT)較長。此外，發展射頻系統晶片(Radio-Frequency System-on-Chip,RF-SoC)之挑戰在於：難以降低射頻與類比電路之功率消耗，並且難以降低被動元件以及類比電晶體之大小。
因此，業界亟需改進之導線架結構以及導線架封裝，以具有成本效益，並且特別適用於高速半導體晶粒，以及當傳輸高頻訊號時，能夠降低訊號損失或者雜訊。
為解決上述傳輸高頻訊號時，導線架及導線架封裝產生雜訊或者訊號損失的問題，本發明提出一種導線架與導線架封裝，能夠降低訊號損失或者雜訊。
本發明提供一種導線架封裝，包含晶粒座、半導體晶粒、導腳、第一與第二裸露焊墊部分、導線以及模製材料。半導體晶粒粘附於晶粒座。導腳沿着晶粒座之四個外圍邊緣設置。第一裸露焊墊部分設置於導腳與晶粒座之間。第二裸露焊墊部分與第一裸露焊墊部分分隔開，並且設置於第一裸露焊墊部分與晶粒座之間。多條導線分別電性耦接並且延伸至半導體晶粒與各導腳、第一裸露焊墊部分及第二裸露焊墊部分之間。模製材料至少部分封裝晶粒座、導腳、第一裸露焊墊部分與第二裸露焊墊部分以及導線，其中晶粒座、第一裸露焊墊部分與第二裸露焊墊部分之底面未被模製材料覆蓋，其中，第一裸露焊墊部分之兩面與第二裸露部分之兩面塗有蝕刻膜。
本發明提供一種導線架，包含晶粒座、導腳、第一焊墊部分以及第二焊墊部分。於晶粒座上安裝半導體晶粒。導腳係沿着晶粒座之四個外圍邊緣設置。第一焊墊部分設置於導腳與晶粒座之間，其中第一焊墊部分自晶粒座之外圍邊緣伸出。第二焊墊部分與第一焊墊部分分隔開，並且第二焊墊部分設置於第一焊墊部分與晶粒座之間，其中，第一焊墊部分包圍並且保護第二焊墊部分。
上述導線架及導線架封裝能夠藉由在導線架及導線架 封裝中，設置於導腳與晶粒座之間的第一焊墊部分與設置於第一焊墊部分與晶粒座之間並且與第一焊墊部分分隔開的第二焊墊部分，形成分開的接地系統，從而避免了雜訊，並且減少訊號損失。
後文所述之改進的導線架封裝結構所適用之應用範圍包含，但不限定於：低高度四方扁平封裝(Low profile Quad Flat Pack，以下簡稱為LQFP)封裝、薄型四方扁平封裝(Thin Quad Flat Pack，以下簡稱為TQFP)封裝、四方形扁平無導腳(Quad Flat Non-leaded，以下簡稱為QFN)封裝、雙排扁平無導腳(Dual Flat No-lead，以下簡稱為DFN)封裝、多區域QFN以及多晶粒覆晶(multi-die flip-chip)封裝。
本發明能夠藉由減少用於打線接合(wire bond)至接地墊(ground pad)、電源墊或者封裝半導體晶粒上一些訊號墊之導腳的數目或者使上述導腳空閑以用於其他地方，來改進先前技術導線架封裝之效能。此外，本發明能夠藉由利用晶粒座上分開的接地系統來改進積體電路封裝之電性效能。
第1圖為導線架封裝10之頂透視圖(perspective top view)。如第1圖所示，導線架封裝10包含半導體晶粒12，即安裝於晶粒座14上之範例半導體裝置。提供多個連接墊13於半導體晶粒12之上表面。各連接墊13通過連接線18 電性耦接至相應導腳16。
連接墊13亦被稱為輸入/輸出墊或者I/O墊。一般地，連接墊13包含電源墊13a、13b、13c、13d、13e與13f、接地墊13g與13h、以及訊號墊等。電源墊13a~13f通過連接線18(即訊號線)與各自的導腳16a、16b、16c、16d、16e、16f相連接。接地墊13g與13h通過連接線26與晶粒座14相連接。
導腳16係沿着晶粒座14之四邊設置。導腳16最後係安裝於PCB之插座(socket)上。半導體晶粒12、晶粒座14、導腳16之內端(inner end)與連接線18封裝於模製材料(molding compound)20中。
本範例中，晶粒座14為單一的矩形平面區域，包含四個自晶粒座14之四角向外延伸的細支桿(supporting bar)15。但是，請注意，其他形狀的晶粒座，例如沒有四個細支桿之晶粒座，亦可應用於本發明。晶粒座14之底面(圖未示)係特意裸露於封裝體中，以驅散半導體晶粒12所產生之熱量，這亦稱為裸露晶粒座(Exposed die pad，以下簡稱為E-pad)配置結構。一般地，晶粒座14之裸露底面係電性耦接至PCB之接地層。
一些系統晶片應用中，半導體晶粒12包含類比/數位混合電路，並且能夠傳輸高頻訊號。然而，由於數位接地雜訊會對類比訊號路徑產生不利影響，這些系統晶片應用存在缺陷。
請參閱第2圖與第3圖。第2圖為根據本發明一實施例之導線架封裝10a的頂透視圖。第3圖為導線架封裝10a沿A-A方向之剖面示意圖。本發明之附圖中，相同的數字標號代表相似之元件、區域或者層。
如第2圖與第3圖所示，導線架封裝10a包含安裝於晶粒座14之上的半導體晶粒12。晶粒座14為銅或者銅合金，例如標號為C7025、A192的銅合金。相似的，提供多個連接墊13於半導體晶粒12之上表面上。一些連接墊13係通過連接線18電性耦接至相應導腳16。
連接墊13包含電源墊13a~13f、數位接地墊13g與13h、類比接地墊13i與13j、與訊號墊等。本發明之一獨特的特性在於：電源墊13a~13f通過較短的連接線28與分離之焊墊部分14a相連接，而非與導腳16a~16f相連接。由此，能夠將原來與各自之電源墊13a~13f相連接之導腳16a~16f節省下來，用於其他用途，例如，耦接於半導體晶粒12上的其他訊號墊；或者僅省略導腳16a~16f以減少導腳數目，從而降低導線架封裝10a之大小與成本。
從一方面看，導線架封裝10a之效能可藉由省略導腳16a~16f而得以提高，其中導腳16a~16f原來用於耦接半導體晶粒12上的電源墊13a~13f。這是因為導腳間距得以增加，亦因為晶粒與PCB之間的訊號傳輸路徑變得更短。
本發明之另一獨特的特性在於：自晶粒座14分割的分離之焊墊部分(separate pad segment)14a未與晶粒座14直 接接觸，並且完全與晶粒座14隔離。此外，分離之焊墊部分14a未與任何導腳16直接接觸，或者由任何導腳16支援。因此分離之焊墊部分14a未佔用任何導腳16。相似於晶粒座14，分離之焊墊部分14a之底面亦裸露於封裝體中，以使得分離之焊墊部分14a能夠電性耦接至PCB之電源層，電源層例如為雙倍資料速率(Double Data Rate，以下簡稱為DDR)電源層，用以提供電源訊號至半導體晶粒12。
本發明之又一特性在於：半導體晶粒12上的數位接地墊13g與13h通過連接線26與晶粒座14相連接，並且半導體晶粒12上的類比接地墊13i與13j通過連接線36與分離之焊墊部分14b相連接。
根據本發明，晶粒座14耦接於數位接地訊號，而分離之焊墊部分14b耦接於類比接地訊號。這種晶粒座上的分離接地系統能夠防止數位電路雜訊影響類比訊號路徑。此外，類比接地墊13i與13j接地，並且打線接合至分離之焊墊部分14b，意味著此實施例之訊號傳輸路徑較通過導腳16之訊號傳輸路徑更短。
相似的，自晶粒座14分割的分離之焊墊部分14b未與晶粒座14直接接觸，並且完全與晶粒座14隔離。
如第3圖所示，與分離之焊墊部分14a相似，分離之焊墊部分14b未與任何導腳16直接接觸。更明確的說，分離之焊墊部分14b不需要任何來自導腳16或者晶粒座14之結構支援。分離之焊墊部分14a與晶粒座14之間的縫隙 40a以及分離之焊墊部分14b與晶粒座14之間的縫隙40b皆填充環氧樹脂(epoxy)模製材料20。
請注意，晶粒座14上的多個部分可分為三類，即主要部分、至少一次要部分、以及至少一分離部分。分離部分係分離主要部分與次要部分。第2圖中，分離之焊墊部分14a與14b為次要部分之範例。縫隙40a與40b用作分離部分，用以自晶粒座14之主要部分分離次要部分(例如分離之焊墊部分14a與14b)。
分離之焊墊部分14b之底面裸露於封裝體中，以使得分離之焊墊部分14b能夠電性耦接於PCB之類比接地層。晶粒座14之裸露底面耦接於數位接地層。如前所述，這種晶粒座上的分離接地系統能夠防止數位電路雜訊影響類比訊號路徑。
第4圖為根據本發明導線架封裝10a之分離之焊墊部分14b與圍繞分離之焊墊部分14b之縫隙40b沿B-B方向之放大剖面示意圖。如第4圖所示，電鍍貴金屬(plated noble metal)層52a(例如，貴金屬為金、銀、鈀、鉑、銥、錸、釕、鋨、鎳銀、鎳金或其組合物)係設置於晶粒座14與分離之焊墊部分14b之模製的上面(upper side)(晶粒面)上。晶粒座14與分離之焊墊部分14b之裸露底面(PCB面)皆塗有貴金屬層52b。被動元件60可跨越縫隙40b，安裝於晶粒座14與分離之焊墊部分14b之間，用於去耦、靜電釋放(electrostatic discharge)或者其他特定電路(例如過濾 或匹配)之設計目的。
本發明之另一特性在於：縫隙40b(或者縫隙40a)包含反向T形剖面。環氧樹脂模製材料20填充反向T形縫隙40b，由此改善導線架主體之可靠度及變形程度。由於反向T形縫隙40b，注入的模製材料20能夠將懸浮之分離之焊墊部分14b牢固地保持在其位置上。
第5圖為縫隙40b(或者40a)的變形例。如第5圖所示，沙漏狀縫隙40b包含位於模製的上面或者晶粒面上的梯形之上面部分。第6圖為縫隙40b(或者40a)的另一變形例。如第6圖所示，分離之焊墊部分14b包含類似鋸齒形邊緣70。這提高了分離之焊墊部分14b與填充於縫隙40b中之模製材料20之間的粘附程度。
第7圖為根據本發明之晶粒座14以及晶粒座14上之範例電感部分82與84的示意圖。迂回形的電感部分82與螺旋狀的電感部分84與導線架之晶粒座形成一整體，其中迂回的電感部分82與螺旋狀的電感部分84能夠用於形成墊上電感(on-pad inductor)。迂回形的電感部分82與螺旋狀的電感部分84未與晶粒座14直接接觸。更明確地說，電感部分82與84不需要任何來自導腳16或者晶粒座14之結構支援。
環氧樹脂模製材料被填充至迂回形的電感部分82與晶粒座14之間的縫隙82a內，並且被填充至螺旋狀的電感部分84與晶粒座14之間的縫隙84a內。縫隙82a與84a 可包含如第4圖所示的反向T形剖面。
因為電感部分82與84未與任何導腳16耦接，電感部分82與84的電感具有高品質因數(quality Q factor)，減小的寄生電容以及較低的共振頻率。
第8圖為根據本發明之包含多個裸露之焊墊的導線架封裝之製造過程的流程示意圖。從一方面，本發明之導線架可利用二階蝕刻法製造。也就是說，於第一階段100期間，由導線架製造群組對晶粒座進行第一半蝕刻(first half-etched)(如標號102所示之晶粒座上第一蝕刻之步驟)，亦稱為“初步蝕刻”。並且，於完成封裝模製之後，第二階段200期間，由後續裝配車間對晶粒座進行第二半蝕刻(如標號202所示之第二蝕刻之步驟)，亦稱為“分離蝕刻”。如第8圖所示，除去步驟“背面標記”、“移除背面標記”以及“模製”之後的“蝕刻”之外，可以使用先前技術導線架封裝的裝配程序。“背面標記”為將工藝圖(artwork)或者光致抗蝕劑(photoresist)列印於底部金屬之連接桿上，以達成防止電鍍(plating resistant)之目的。於除去連接桿之外的封裝被電鍍錫或者貴金屬之後，包含裸露導線架之模製封裝得到保護，並且能夠防腐蝕。接著，移除連接桿底面之工藝圖或者光致抗蝕劑。連接桿於光化學(photochemical)機器中被蝕刻掉，並且各裸露之焊墊係絕緣的。第二半蝕刻將分離之焊墊部分14a與14b自主晶粒座14上分割並且分隔開。或者，可利用鑽孔機器或者 PCB雕刻機來對連接桿進行鑽孔或者雕刻。
請參閱第9圖、第10圖、第11圖、第12圖與第13圖，並且請同時參閱第8圖。第9圖-第13圖為根據本發明之於使用二階蝕刻法製造導線架封裝期間，中間步驟中導線架封裝剖面示意圖。請注意，出於簡潔的目的，第9圖-第13圖省略了一些元件或者層(layer)。如第9圖所示，蝕刻(或者壓印)及電鍍之後，得到導線架300。導線架300包含單一晶粒座314與週邊導腳316。晶粒座314之兩面皆塗有蝕刻膜322，例如貴金屬、金屬合金或者光致抗蝕劑。蝕刻膜322包含縫隙孔324。縫隙孔324設定待轉變為基本晶粒座314之獨立(isolated)焊墊式樣350。
如第10圖所示，於晶粒面上執行第一半蝕刻程序，以通過蝕刻膜322之縫隙孔來蝕刻預定厚度之晶粒座314。如前所述，第一半蝕刻程序能夠於導線架製造群組中完成。接著，運送半蝕刻後的導線架300至裝配車間。
如第11圖所示，裝配車間中，將半導體晶粒312粘附於晶粒座314上。提供連接線318與336，以形成連接墊313與導腳316之間的電性連接以及半導體晶粒312上的連接墊313與晶粒座314之間的電性連接。
如第12圖所示，於打線接合之後，使用熱硬化性材料(thermosetting compound)320模製第11圖所示的全部裝配元件。熱硬化性材料可為低溫硬化樹脂。隨後，對模製封裝進行加工程序(curing process)。如特別指出的，模製封 裝之底面或者PCB面係裸露的。
如第13圖所示，模製之後，對模製封裝之裸露PCB面進行第二半蝕刻程序，以通過蝕刻膜322的對應縫隙孔324來蝕刻剩餘厚度之晶粒座314，由此形成自晶粒座314分割的分離之焊墊部分314a。分離之焊墊部分314a完全與晶粒座314隔離，並且未與晶粒座314直接接觸。第二半蝕刻程序可由雕刻機器所執行的雕刻程序所替代，雕刻程序能夠於PCB上的雕刻圖樣(carving pattern)上執行。
第14圖、第15圖、第16圖與第17圖為根據本發明另一實施例之具有第4圖所示反向T形縫隙之導線架封裝的製造期間，中間步驟時導線架封裝的剖面示意圖。如第14圖所示，蝕刻(或者壓印)及電鍍之後，得到導線架300。導線架300包含單一晶粒座314與週邊導腳316。晶粒座314之兩面皆塗有蝕刻膜322。裸露的底面上，蝕刻膜322包含支撐桿(圖未示)的式樣以臨時耦接於分離之焊墊部分314a與晶粒座314之間。蝕刻膜322可由貴金屬、金屬合金或者光致抗蝕劑製成。蝕刻膜322包含縫隙孔324。縫隙孔324設定待轉變為基本晶粒座314之獨立焊墊式樣350。
隨後，如第15圖所示，於晶粒座314之雙面上皆執行第一蝕刻程序(包含自晶粒面開始的一半蝕刻程序以及自晶粒座314之底面開始的另外一半蝕刻程序)，以通過蝕刻膜322之縫隙孔來蝕刻掉全部厚度之晶粒座314，由此形 成反向T形縫隙孔340與分離之焊墊部分314a。此階段中，前述臨時的支撐桿仍耦接於分離之焊墊部分314a與晶粒座314之間，以防止分離之焊墊部分314a自晶粒座314上掉落。第一蝕刻程序可以完成於導線架製造群組中。接著，導線架300被傳送至裝配車間。
如第16圖所示，裝配車間中，將半導體晶片312粘附於晶粒座314上。提供連接線318與336，以形成連接墊313與導腳316之間的電性連接以及半導體晶粒312上的連接墊313與分離之焊墊部分314a之間的電性連接。
如第17圖所示，於打線接合之後，接著使用熱硬化性材料320來模製第16圖所示的全部裝配元件。熱硬化性材料可為低溫硬化樹脂。隨後，對模製封裝進行加工程序。如特別指出的，模製封裝之底面或者PCB面係裸露的。
根據本發明之另一實施例，導線架封裝為多晶片模組(Multi-Chip Module，MCM)或者系統級封裝(System-in-Package，以下簡稱為Sip)。系統級封裝包含多個半導體晶粒與被動元件於單一封裝中。第18圖為Sip導線架封裝之頂視圖。如第18圖所示，Sip導線架封裝400包含安裝於主要晶粒座414上的第一半導體晶粒412。主要晶粒座414包含四個自主要晶粒座414之四角向外延伸的細支桿415。主要晶粒座414的底面裸露於封裝體中，以驅散第一半導體晶粒412所產生之熱量。主要晶粒座414之裸露底面可電性耦接至PCB之接地層。
第一半導體晶粒412包含位於其上的多個連接墊413。連接墊413通過連接線418電性耦接各自的導腳416。Sip導線架封裝400更包含次要晶粒座514。第二半導體晶粒512係安裝於次要晶粒座514上。次要晶粒座514係自主要晶粒座414分割，並且未與主要晶粒座414直接接觸。第二半導體晶粒512上的一些連接墊513通過連接線518電性耦接各自的導腳416。根據本發明，第一半導體晶粒412為數位晶片，並且第二半導體晶粒512為類比晶片。
相似的，次要晶粒座514之底面裸露於封裝體中，以驅散第二半導體晶粒512所產生之熱量。次要晶粒座514之裸露底面可電性耦接至接地層(例如PCB之類比接地)，此種設置能夠防止數位電路雜訊影響類比訊號路徑。此外，提供多個分離之焊墊部分614於主要晶粒座414上，分離之焊墊部分614包含與第3圖至第6圖所示的分離之焊墊部分14b相同的分隔墊結構。
分離之焊墊部分614之功能係提供高速差動訊號至第二半導體晶粒512，以使得能夠建立更短的電性路徑以及達到更少訊號損失之目的。分離之焊墊部分614與主要晶粒座414分離，並且不需要任何來自主要晶粒座414或者導腳416的結構支援。
可選擇的，將被動元件560跨越縫隙540來安裝於主要晶粒座414與次要晶粒座514上，縫隙540係位於主要 晶粒座414與次要晶粒座514之間。一些連接墊413通過連接線618打線接合至第二半導體晶粒512上之各自的連接墊513。第二半導體晶粒512上的一些連接墊513係通過連接線718打線接合至分離之焊墊部分614。由模製材料420封裝或者模製全部裝配元件。
第19圖與第20圖為根據本發明另一實施例之覆晶(flip-chip)導線架封裝900的示意圖。第19圖為覆晶導線架封裝900之平面圖。第20圖為覆晶導線架封裝900之剖面示意圖。如第19圖與第20圖所示，覆晶導線架封裝900包含晶粒座914。晶粒座914包含四個自晶粒座914之四角向外延伸的細支桿(supporting bar)915。晶粒座914之底面裸露於封裝體中。舉例而言，晶粒座914之裸露底面電性耦接至PCB之數位接地層。於晶粒座914之另一面(即與晶粒座914之裸露底面相反的晶粒面)上提供凸起塊(bump)或者銲料珠(solder ball)924，以在主要晶粒座與安裝於晶粒面上的覆晶912之間形成電性連接。
覆晶導線架封裝900更包含多個懸浮之焊墊部分(suspended pad segment)914a、914b、914c與914d，每一懸浮之焊墊部分耦接一特定訊號。例如，懸浮之焊墊部分914a耦接於VDD1電源訊號，懸浮之焊墊部分914b耦接於VDD2電源訊號，懸浮之焊墊部分914c耦接於VDD3電源訊號，並且懸浮之焊墊部分914d耦接於類比接地訊號。凸起塊924a、924b、924c與924d係設置於各懸浮之焊墊部分 914a~914d上，以於懸浮之焊墊部分與覆晶912之間進行電性連接。
如前所述，懸浮之焊墊部分914a~914d係自晶粒座914分割，並且未與晶粒座914直接接觸。更進一步地說，懸浮之焊墊部分914a~914d與多個導腳916之任一導腳相分離。縫隙940a、940b、940c、940d可包含第4圖所示的反向T形剖面。各懸浮之焊墊部分的底面914a~914d係裸露的。
導脚916係沿着晶粒座914之四邊設置。凸起塊916a係設置於各導腳916上，以於導腳916與覆晶912之間進行電性連接。除去其底面，覆晶912、晶粒座914、懸浮之焊墊部分914a~914d與導腳916係封裝於模製材料920中。模製材料920填充縫隙940a~940d，由此將懸浮之焊墊部分914a~914d牢固地保持在其位置上。
請參閱第21圖、第22圖、第23圖、第24圖與第25圖。第21圖為根據本發明之導線架封裝側面的內部示意圖。第22圖為根據本發明之導線架的範例佈侷(layout)的示意圖。第23圖至第25圖為第22圖所示之導線架之一側的放大頂視圖。如第21圖所示，導線架封裝200可為LQFP裸露焊墊封裝(LQFP exposed pad package)。LQFP裸露焊墊封裝包含單一晶粒座214，粘附於晶粒座214之半導體晶粒212、多個沿著晶粒座214之四個外圍邊緣設置的導腳216、多個設置於晶粒座214與多個導腳216之間的裸 露之焊墊部分(exposed pad segment)224、多條電性耦接并且延伸至半導體晶粒212與各導腳216之間的導線218、多條電性耦接并且延伸至半導體晶粒212與多個裸露之焊墊部分224之間的導線228、以及模製材料220，模製材料220至少部分封裝晶粒座214、導線216、裸露之焊墊部分224、導線218與導線228。晶粒座214之底面與裸露之焊墊部分224之底面係裸露於模製材料220內。裸露之焊墊部分224可沿著晶粒座214之四個外圍邊緣的其中之一與內向導腳216延伸。裸露之焊墊部分224的跨距(span)取決於半導體晶粒212上連接墊213的電特性。例如，半導體晶粒212上的兩個或者三個訊號墊(例如數位電源墊)可打線接合於單一裸露之焊墊部分(例如第22圖所示之M2)，用以接收數位電源。
如第22圖所示，根據本發明，範例導線架210包含單一晶粒座M1。晶粒座M1係設置於導線架210之中央開孔內。由四個支撐桿215支援之晶粒座M1包含方形配置，方形配置設定四個實質上長度相等的外圍邊緣。多個焊墊部分M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13、M14、M15、M16、M17、M18、M19、M20、M21、M22、M23、M24、M25、M26、M27、M28、M29、M30、M31、M32、M33、M34、M35、M36、M37、M38、M39、M40、M41、M42、M43、M44、M45、M46、M47、M48、M49、M50、M51、M52、M53延伸至晶粒座M1之 四個外圍邊緣與內向導腳216之間。焊墊部分M2~M53可由耦接桿支援，例如耦接焊墊部分M2~M6與晶粒座M1的耦接桿C2、C3、C4、C5、C6。可選擇地，焊墊部分可由如第27圖所示之障礙桿(dam bar)230所支援。於之後的裝配或者封裝階段，可藉由鐳射、鋸、蝕刻、雕刻或者去緯/去膠(dejunk/trim)方法將耦接桿切掉，以使各焊墊部分相互間電性絕緣。
如第23圖所示，焊墊部分M2非常相似於新生地(reclaimed land)，焊墊部分M2佔據導腳216與晶粒座M1之四個外圍邊緣其中之一之間很大的開放區域。焊墊部分M2包含一個邊緣233，邊緣233符合由導腳216之內端所設定的形狀。本發明之一特點在於：焊墊部分M2包圍至少一個小區域的焊墊部分，例如M3與M4。焊墊部分M2大於被包圍的焊墊部分M3或者M4，也就是說，焊墊部分M2的表面區域大於被包圍的焊墊部分M3或者M4的表面區域。如第23圖所示，焊墊部分M3或者M4設置於焊墊M2與晶粒座M1之間。根據本發明，焊墊部分M2電性耦接於第一訊號，並且被包圍的焊墊部分電性耦接於第二訊號，其中相較於第一訊號，第二訊號對雜訊更敏感。根據本發明，相較於第二訊號，第一訊號具有更低的狀態切換率。例如，第一訊號可為DDR數位電源，而第二訊號可為DDR參考電源(VREF)或者類比電源。另一種狀況下，第二訊號可為控制訊號或者差動訊號。焊墊部分M2可包含Z 字形側面的邊緣235，邊緣235與相鄰焊墊部分(例如焊墊部分M5與M6)之對應Z字形邊緣相配合。
如第24圖所示，焊墊部分M11與M13共同包圍敏感的焊墊部分M7。藉由這種配置，電源或者接地的焊墊部分M11與M13保護敏感的焊墊部分M7，例如焊墊部分M7為類比電源或者類比接地訊號時，為焊墊部分M7遮蔽雜訊訊號。相似的，第24圖中，受保護之敏感的焊墊部分包含焊墊部分M14、M19與M22。第25圖為多個設置於導腳與晶粒座M1之間之帶狀的焊墊部分M51~M53。受保護之敏感的焊墊部分包含焊墊部分M44~M47與M49，其中敏感焊墊部分M44~M47由焊墊部分M10與M12保護，並且敏感焊墊部分M49由焊墊部分M48與M50保護。如第25圖所示，焊墊M49設置於焊墊M50與晶粒座M1之間。第26圖為連接墊213、焊墊部分M30~M32與導線228之示意圖。本發明一實施例中，多個裸露之焊墊部分224包含大的表面區域，足夠用於多於四條導線228之打線接合，並且電源/接地電感與熱阻抗得到減小。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、10a‧‧‧導線架封裝
12、312、212‧‧‧半導體晶粒
13、313、413、513、213‧‧‧連接墊
14、314、414、514、914、214‧‧‧晶粒座
15、415、915‧‧‧細支桿
16、16a、16b、16c、16d、16e、16f、316、416、916、216‧‧‧導腳
13a、13b、13c、13d、13e、13f‧‧‧電源墊
13g、13h‧‧‧接地墊
18、26、28、36、318、336、418、618、718、518‧‧‧連接線
14a、14b、314a、614‧‧‧分離之焊墊部分
40a、40b、82a、84a、540、940a、940b、940c、940d‧‧‧縫隙
52a、52b‧‧‧貴金屬層
60‧‧‧被動元件
70‧‧‧鋸齒形邊緣
82、84‧‧‧電感部分
100‧‧‧第一階段
200‧‧‧第二階段
102、202‧‧‧步驟
300‧‧‧導線架
322‧‧‧蝕刻膜
324‧‧‧縫隙孔
350‧‧‧焊墊式樣
320‧‧‧熱硬化性材料
420、920、220‧‧‧模製材料
560‧‧‧被動元件
512‧‧‧第二半導體晶粒
412‧‧‧第一半導體晶粒
900‧‧‧覆晶導線架封裝
924‧‧‧銲料珠
914a、914b、914c、914d‧‧‧懸浮之焊墊部分
924a、924b、924c、924d、916a‧‧‧凸起塊
912‧‧‧覆晶
224‧‧‧裸露之焊墊部分
228、218‧‧‧導線
230‧‧‧障礙桿
第1圖為導線架封裝之頂透視圖。
第2圖為根據本發明一實施例之導線架封裝的頂透視圖。
第3圖為導線架封裝沿A-A方向之剖面示意圖。
第4圖為根據本發明之分離之焊墊部分與圍繞分離之焊墊部分之縫隙沿B-B方向之放大剖面示意圖。
第5圖為縫隙的變形例。
第6圖為縫隙的另一變形例。
第7圖為根據本發明之晶片墊以及晶片墊上之範例電感部分的示意圖。
第8圖為根據本發明之包含多個裸露焊墊的導線架封裝之製造過程的示意圖。
第9圖、第10圖、第11圖、第12圖與第13圖為根據本發明之於使用二階蝕刻法製造導線架封裝期間中間步驟的導線架封裝剖面示意圖。
第14圖、第15圖、第16圖與第17圖為根據本發明另一實施例之具有第4圖所示反向T形縫隙之導線架封裝製造期間，中間步驟時導線架封裝的剖面示意圖。
第18圖為Sip導線架封裝之頂視圖。
第19圖為覆晶導線架封裝之平面透視圖。
第20圖為覆晶導線架封裝之剖面示意圖。
第21圖為根據本發明之導線架封裝的剖面示意圖。
第22圖為根據本發明之導線架的範例佈侷的示意圖。
第23圖、第24圖與第25圖為第22圖所示之導線架之部 分放大頂透視圖。
第26圖為連接墊、焊墊部分與導線之示意圖。
第27圖為範例導線架之障礙桿(dam bar)之示意圖。
10‧‧‧導線架封裝
12‧‧‧半導體晶粒
13‧‧‧連接墊
14‧‧‧晶粒座
15‧‧‧細支桿
16、16a、16b、16c、16d、16e、16f‧‧‧導腳
13a、13b、13c、13d、13e、13f‧‧‧電源墊
13g、13h‧‧‧接地墊
18、26‧‧‧連接線

Claims (18)

  1. 一種導線架封裝，包含：一晶粒座；一半導體晶粒，粘附於該晶粒座；複數個導腳，係沿着該晶粒座之四個外圍邊緣設置；一第一裸露焊墊部分，設置於該些導腳與該晶粒座之間；一第二裸露焊墊部分，與該第一裸露焊墊部分分隔開，並且該第二裸露焊墊部分設置於該第一裸露焊墊部分與該晶粒座之間；複數條導線，分別電性耦接並且延長至該半導體晶粒與各導腳之間、該半導體晶粒與該第一裸露焊墊部分之間及該半導體晶粒與該第二裸露焊墊部分之間；以及一模製材料，至少部分封裝該晶粒座、該些導腳、該第一裸露焊墊部分、該第二裸露焊墊部分以及該些導線，其中該晶粒座之底面、該第一裸露焊墊部分之底面與該第二裸露焊墊部分之底面未被該模製材料覆蓋，其中，該第一裸露焊墊部分之兩面與該第二裸露部分之兩面塗有蝕刻膜。
  2. 如申請專利範圍第1項所述之導線架封裝，其中該第一裸露焊墊部分包圍並且保護該第二裸露焊墊部分。
  3. 如申請專利範圍第2項所述之導線架封裝，其中該第一裸露焊墊部分電性耦接於一第一訊號，並且該第二裸露焊墊部分電性耦接於一第二訊號，其中該第二訊號較該第一訊號對雜訊更敏感。
  4. 如申請專利範圍第3項所述之導線架封裝，其中該第一訊號較該第二訊號具有較低的狀態切換率。
  5. 如申請專利範圍第3項所述之導線架封裝，其中該第二訊號為類比電源與類比接地其中之一。
  6. 如申請專利範圍第3項所述之導線架封裝，其中該第二訊號為複數個控制訊號其中之一或者複數個差動訊號其中之一。
  7. 如申請專利範圍第1項所述之導線架封裝，其中該第一裸露焊墊部分之一表面區域大於該第二裸露焊墊部分之一表面區域。
  8. 如申請專利範圍第1項所述之導線架封裝，其中該第一裸露焊墊部分係沿着該晶粒座之四個外圍邊緣之一延伸，並且該第一裸露焊墊部分之跨距係取決於該半導體晶 粒上之連接墊的電特性。
  9. 如申請專利範圍第1項所述之導線架封裝，其中該第一裸露焊墊部分之表面區域與該第二裸露焊墊部分之表面區域皆足夠用於多於四條該導線之打線接合。
  10. 一種導線架，包含：一晶粒座，於該晶粒座上安裝一半導體晶粒；複數個導腳，係沿着該晶粒座之四個外圍邊緣設置；一第一焊墊部分，設置於該些導腳與該晶粒座之間，其中該第一焊墊部分自該晶粒座之該些外圍邊緣其中之一伸出；以及一第二焊墊部分，與該第一焊墊部分分隔開，並且該第二焊墊部分設置於該第一焊墊部分與該晶粒座之間，其中，該第一焊墊部分包圍並且保護該第二焊墊部分。
  11. 如申請專利範圍第10項所述之導線架，其中該些外圍邊緣為直邊，並且沒有於該些外圍邊緣之任一外圍邊緣上形成凹槽。
  12. 如申請專利範圍第10項所述之導線架，其中該第一焊墊部分用於耦接一第一訊號，並且該第二焊墊部分用於耦接一第二訊號，其中該第二訊號較該第一訊號對雜訊 更敏感。
  13. 如申請專利範圍第12項所述之導線架，其中該第一訊號較該第二訊號具有較低的狀態切換率。
  14. 如申請專利範圍第12項所述之導線架，其中該第二訊號為類比電源與類比接地其中之一。
  15. 如申請專利範圍第12項所述之導線架，其中該第二訊號為複數個控制訊號其中之一或者複數個差動訊號其中之一。
  16. 如申請專利範圍第10項所述之導線架，其中該第一焊墊部分之一表面區域大於該第二焊墊部分之一表面區域。
  17. 如申請專利範圍第10項所述之導線架，其中該第一焊墊部分係沿着該晶粒座之四個外圍邊緣之一延伸，並且該第一焊墊部分之跨距係取決於該半導體晶粒上之連接墊的電特性。
  18. 如申請專利範圍第10項所述之導線架，其中該第一焊墊部分之表面區域與該第二焊墊部分之表面區域皆足 夠用於至少四條該導線之打線接合。
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