CN101572257B - 芯片封装卷带及包含该芯片封装卷带的芯片封装结构 - Google Patents

Abstract

本发明是揭露一种芯片封装卷带及包含该芯片封装卷带的芯片封装结构。该芯片封装结构包含一芯片以及该芯片封装卷带。该芯片具有一第一侧边、第二侧边及第三侧边。该芯片封装卷带包含一具有纵长方向的可挠性基材层，以及一电性连接结构。该电性连接结构包含一第一导线总成，至少局部由该芯片与该可挠性基材层间，通过该第一侧边沿该纵长方向延伸；以及一第二导线总成，至少局部由该芯片与该可挠性基材层间，由邻近该第一侧边处，朝该第一侧边及该第三侧边的至少其中之一延伸，再通过该第二侧边，沿该纵长方向延伸。

Description

芯片封装卷带及包含该芯片封装卷带的芯片封装结构

技术领域

本发明是关于一种芯片封装卷带及包含该芯片封装卷带的芯片封装结构；特别是关于一种能降低导线间、及导线与凸块间的互相干扰及增强芯片接合区角落处强度的芯片封装卷带，以及包含该芯片封装卷带的芯片封装结构。

背景技术

近年来，随着科技的进步，半导体产品(例如芯片)已成为各种电子产品不可或缺的零组件之一。在芯片制作完成后，为了与外部电路进行连接，便须进行后续的封装作业，一般来说，芯片可封装于一可挠性基材层(例如一软性印刷电路板)，以增加封装后使用上的弹性。

具体说，以将芯片封装于可挠性基材层为例，封装作业是将可挠性基材层上的导线(lead)与芯片上相对应的凸块(bump)进行对位加压接合，以于芯片与可挠性基材层间建立一电性连接结构，以使芯片可借助此电性连接结构与外部电路进行沟通。

请参阅图1，图1是一现有芯片封装结构1的俯视图，芯片封装结构1包含一芯片11、可挠性基材层12、多个凸块101以及多个导线102。其中，凸块101是以单排的方式形成于芯片11的两侧(即侧边111及112)，且各凸块101分别与各导线102(于芯片11内，各导线102以及凸块101被芯片11所遮蔽的部份是以虚线表示)一一相对应。各导线102形成于可挠性基材层12的一表面121上，其间距为W1，并与一外部电路(图未示出)呈电性连接；而芯片11是借助凸块101与相对应的导线102进行对位加压接合，以与外部电路进行沟通。

而现在市面上的电子产品是朝向更精密化的方向发展，且常整合各项功能于一芯片中，意即，芯片须与外部电路做更多的沟通，为此，芯片需具有更多输出入端点以接合更多的导线，芯片的输出入端点大多是沿其较长方向排列，甚至某些特定产品芯片是呈长宽差异颇大的细长条型，例如液晶显示器驱动芯片。增加芯片的输出入端点意味着芯片的尺寸必须随着加长，以容置所有输出入端点。这使得芯片的长宽比更形悬殊，导致芯片整体受应力不均匀而破坏。

针对此一窘况，先前技术已提出一种解决方案，请参阅图2，图2是描绘一现有芯片封装结构2的俯视图，芯片封装结构2包含一芯片21、一可挠性基材层22、多个凸块201、202以及多个导线203、204(于芯片21内，各导线203、204及各凸块201、202被芯片21所遮蔽的部份是以虚线表示)，芯片封装结构2与芯片封装结构1相同部分在此不加赘述，接下来将只描述不同的部分。

凸块201、202是以多排形式排列于芯片21的两侧(即侧边211及212)；具体说，凸块201、202除了包含排列于较靠近芯片21的侧边211及212的外排凸块201，还往芯片21内部扩增排数形成内排凸块202，藉此，芯片21在尺寸有限的情况下，仍能够顺利地增加凸块数目及与其连接导线的数目。

然而，请继续参考图2，导线203、204分别与凸块201、202电性连接，而各导线204需通过两相邻外排凸块201间与内排凸块202接合，为防止凸块201与导线204产生不当桥接，凸块201的间距仍有其一定的限制。对于增加输出入端点以及微间距的需求，此种设计还是有其极限。另外，导线203与导线204的间距W2是小于图1中的导线间距W1，亦可能造成导线203、204间距过近而容易相互干扰，使得芯片21的功能无法正常运作。此外，可挠性基材层12及22具有可弯折的特性，因此，可挠性基材层的芯片接合区的四个角落或无布线侧边，常易于芯片封装过程中，因应力集中或受力不均而产生可挠性基材层局部变形或导线偏移、断裂等问题。

综上所述，如何在芯片尺寸不需增大的条件下能增加输出入端点及与其连接的导线数目，且降低导线间与凸块间的干扰及防止芯片封装结构于芯片接合区四个角落处产生可挠性基材层局部变形或导线偏移断裂的现象，并且可缩小芯片长宽比例差异，这是此业界所亟待达成的目标。

发明内容

本发明的一目的在于提供一芯片封装结构，该芯片封装结构借助导线的布局，可在不增加芯片尺寸的情况下达到增加输出入端点/凸块数目，以适应产品复杂化的需求。

本发明的又一目的在于提供一芯片封装结构，该芯片封装结构借助导线的布局，可在芯片尺寸被缩小的情况下，具有与芯片尺寸缩小前相同数目、甚至为数更多的输出入端点/凸块，藉此，该芯片封装结构可缩小芯片的长宽比例差异，防止芯片因整体所受应力不均匀而破坏，因芯片不再需要受限于相对边进行导电布局，而可以扩及相邻侧边的布线，故芯片的单边尺寸，不需再迁就容纳一定数量的输出入端点/凸块配置，故亦同时大幅增加芯片设计的替代选择性、及整体布局的可应用弹性。

本发明的另一目的在于提供一芯片封装结构，该芯片封装结构借助导线的布局使导线间与凸块间具有一适当间距，以降低各导线的相互干扰以及避免导线与凸块产生桥接。

本发明的再一目的在于提供一芯片封装结构，该芯片封装结构借助导线的布局，可增强其芯片接合区角落及无布设引线侧边的强度，降低芯片封装结构的芯片接合区角落处，在芯片封装过程中因应力集中或受力不均而产生可挠性基材层局部变形或导线偏移、断裂等问题。

为达上述目的，本发明所揭露的芯片封装结构，包含一芯片及一芯片封装卷带。该芯片具有一第一侧边、一与该第一侧边相邻的第二侧边，及一与该第一侧边相对应的第三侧边。该芯片封装卷带包含一可挠性基材层及一电性连接结构，该可挠性基材层具有一表面及一纵长方向。该电性连接结构用以将该芯片电性连接至该可挠性基材层的该表面上，且包含一第一导线总成及一第二导线总成，该第一导线总成至少局部由该芯片与该可挠性基材层间，通过该第一侧边，沿该纵长方向延伸；该第二导线总成，至少局部由该芯片与该可挠性基材层间，由邻近该第一侧边处，朝该第一侧边及该第三侧边的至少其中之一延伸，再通过该第二侧边，沿该纵长方向延伸。

本发明在增加芯片的凸块数目的同时，借助第一导线总成及第二导线总成的导线布线型式，可避免导线间与凸块间因间距过窄而互相干扰或产生桥接，进而克服先前技术中的缺陷，并且借助第二导线总成的导线布局，可增强芯片封装结构于芯片接合区角落处的强度。

附图说明

为让本发明的上述目的、技术特征、和优点能更明显易懂，下面将配合附图对本发明的较佳实施例进行详细说明，其中

图1是先前技术的芯片封装结构的俯视图；

图2是先前技术的另一芯片封装结构的俯视图；

图3是本发明的第一实施例的芯片封装结构的俯视图；

图4是本发明的第二实施例的芯片封装结构的俯视图；以及

图5是本发明的第三实施例的芯片封装结构的俯视图。

具体实施方式

本发明是揭露一芯片封装卷带及一包含该芯片封装卷带的芯片封装结构。具体而言，本发明是利用电性连接结构的导线布局，克服先前技术因导线与凸块间距缩小产生桥接、导线与导线间距缩小彼此干扰及芯片封装卷带在芯片封装过程中因热应力而局部变形及导线断裂等缺点。而以下的实施例仅是用以例举说明本发明的概念，并非用以限制本发明须在特定环境、应用或特殊方式方能实施。需说明的是，以下实施例及附图中，与本发明非直接相关的组件已省略而未绘示；且图式中各组件间的尺寸关系仅为求容易了解，非用以显示实际比例。

图3描绘本发明的第一较佳实施例，其是一芯片封装结构3的俯视图，芯片封装结构3包含一芯片31及一芯片封装卷带，芯片31具有一第一侧边311、一与该第一侧边311相邻的第二侧边312及一与该第一侧边311相对应的第三侧边313，该芯片封装卷带用以承载芯片31并包含一可挠性基材层32及一电性连接结构。可挠性基材层32具有一纵长(longitudinal)方向以及一表面321，该电性连接结构用以将芯片31电性连接至可挠性基材层32的表面321上。

具体说，可挠性基材层32的表面321上形成有多个芯片接合区(未绘示)，芯片31是对位加压接合于该等芯片接合区其中之一，以使芯片31接合于可挠性基材层32的表面321上，以形成芯片封装结构3。在本较佳实施例中，芯片31的大小是与芯片接合区相符，换言之，芯片31的第一侧边311、第二侧边312及第三侧边313也可同时形成芯片接合区的第一侧边、第二侧边及第三侧边，其可被轻易理解，在此不加赘述。

此外，芯片31的第一侧边311是垂直于该纵长方向，第二侧边312平行于该纵长方向，需注意的是，在其它实施例中，各侧边与纵长方向的相对应关系可以有其它不同的组合，熟悉此领域的技术者可视实际情况而做其它设计，并不以此限制本发明的范围。

接下来将说明电性连接结构的构成，该电性连接结构包含一第一导线总成、一第二导线总成、一第一凸块总成及一第二凸块总成。该第一导线总成是至少局部由芯片31与可挠性基材层32间，通过第一侧边311，沿该纵长方向延伸；该第二导线总成的一部份是局部由芯片31与可挠性基材层32间，朝第一侧边311延伸，再通过第二侧边312，沿该纵长方向延伸；该第二导线总成的另一部份是局部由芯片31与可挠性基材层32间，朝第三侧边313延伸，再通过第二侧边312，沿该纵长方向延伸。

该第一凸块总成及该第二凸块总成均设于芯片31与可挠性基材层32间，且邻近于第一侧边311，以分别提供该第一导线总成及该第二导线总成与芯片31的电性连接，藉此，芯片31便可通过该第一导线总成、第二导线总成、该第一凸块总成及该第二凸块总成与一外部电路(未绘示)沟通。

具体说，在本较佳实施例中，该第一导线总成包含多个第一导线33(这些第一导线33被芯片31所遮盖的部份是以虚线表示)，第二导线总成包含多个第二导线34、35(这些第二导线34、35被芯片31所遮盖的局部是以虚线表示)，第一凸块总成包含沿第一侧边311呈线性排列的多个第一凸块303(这些第一凸块303是被芯片31所遮盖，因此以虚线表示)，第二凸块总成包含沿第一侧边311呈线性排列的多个第二凸块304、305(这些第二凸块304、305是被芯片31所遮盖，因此以虚线表示)。

第一导线33是至少局部由芯片31与可挠性基材层32问(可视为由各该芯片接合区中)，通过第一侧边311，沿该纵长方向延伸，以与该外部电路连接；第二导线34是至少局部由芯片31与可挠性基材层32间(可视为由各该芯片接合区中)，由邻近第一侧边311处，朝第三侧边313延伸，再通过第二侧边312，沿该纵长方向延伸，第二导线35是至少局部由芯片31与可挠性基材层32间(可视为由各该芯片接合区中)，由邻近第一侧边311处，朝第一侧边311延伸，再通过第二侧边312，沿该纵长方向延伸，以与该外部电路连接。

这些第一凸块303分别接合于各该第一导线33的第一连接端33a，这些第二凸块304分别接合于各该第二导线34的第二连接端34a，这些第二凸块305分别接合于各该第二导线35的第二连接端35a。

换言之，上述各连接端可视为，该第一导线总成于各该芯片接合区内具有一第一连接端总成(即第一连接端33a的集合)，该第二导线总成于各该芯片接合区内具有一第二连接端总成(即第二连接端34a及35a的集合)，以形成前述的电性连接结构，芯片31是通过该电性连接结构与该外部电路沟通。

须说明的是，上述导线、连接端及凸块于可挠性基材层32的表面321上的排列方式，并不局限于如图3所示，任何具备该领域的通常知识者，可依个别需求做不同设计。

关于此实施例的材料，较佳地，该可挠性基材层32的材质包含聚酰亚胺(Polyimide，PI)，该电性连接结构的材质包含铜，各该凸块的材质包含金、铜、铝、镍。需注意者，上述材料仅为举例而已，并非用以限制本发明的范围。

本发明由于第一导线及第二导线的布线型式，因而加宽导线及导线之间的间距W3。具体说，在与先前技术的芯片封装结构具有相同凸块/导线数目下，本发明的导线间距W3是大于先前技术的导线间距W1，藉此改善先前技术中导线间距过小导致导线互相干扰的缺点。此外，凸块303的间距亦可较凸块201的间距小，藉此可缩小芯片长度、减低芯片的长宽比例差异，进而防止芯片整体受应力不均匀而破坏的问题。另外，本发明还借助上述导线布局，增强了芯片封装结构于芯片接合区角落及无布线侧边的强度，以防止可挠性基材层变形及导线偏移断裂，且增加芯片封装结构的可靠性。

图4描绘本发明的第二较佳实施例，其是一芯片封装结构4的俯视图。芯片封装结构4与上述实施例的芯片封装结构3相同处在此省略不再赘述，在下文中，将描述二者不同部分。

芯片封装结构4与芯片封装结构3不同的地方在于其电性连接结构，在芯片封装结构4中，第二导线总成是全部朝第一侧边311延伸，再通过第二侧边312，沿该纵长方向延伸，换言之，第二导线34是被第二导线36所取代。

根据上述所揭露的芯片封装结构4，由于该电性结构是以多个排排列，且亦能达到与第一实施例的芯片封装结构3的相同功效，藉此，解决先前技术中，芯片31于尺寸有限制的条件下，无法兼顾加设凸块数目、降低导线间干扰及防止导线与凸块桥接等问题。

图5描绘本发明的第三较佳实施例，其是一芯片封装结构5的俯视图。芯片封装结构5与上述实施例的芯片封装结构3相同处在此省略不再赘述，在下文中，将描述二者不同部分。

芯片封装结构5与芯片封装结构3不同的地方在于其电性连接结构，在芯片封装结构5中，第二导线总成是全部朝第三侧边313延伸，再通过第二侧边312，沿该纵长方向延伸，换言之，第二导线35是被第二导线37所取代，且亦能达到与第一实施例的芯片封装结构3的相同功效，其可为熟悉此项技术领域者所轻易知悉，在此不加赘述。

上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的保护范畴。任何熟悉此技术者可轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利保护范围应以本申请权利要求所限定的范围为准。

Claims (12)

1.一种芯片封装卷带，用以承载多个芯片，该芯片封装卷带包含： 

一可挠性基材层，具有一表面，该表面上定义有多个芯片接合区，各该芯片接合区具有一第一侧边、一与该第一侧边相邻的第二侧边及一与该第一侧边相对应的第三侧边；以及 

一电性连接结构，用以将各该芯片电性连接至各该芯片接合区上，其中该可挠性基材层具有一纵长方向；该电性连接结构包含： 

一第一导线总成，至少局部于各该芯片接合区中，通过该第一侧边，沿该纵长方向延伸；以及 

一第二导线总成，至少局部于各该芯片接合区中，由邻近该第一侧边处，朝该第一侧边及该第三侧边的至少其中之一延伸，再通过该第二侧边，沿该纵长方向延伸。 

2.根据权利要求1所述的芯片封装卷带，其特征在于该第一侧边垂直于该纵长方向，而该第二侧边平行于该纵长方向。 

3.根据权利要求2所述的芯片封装卷带，其特征在于该第一导线总成于各该芯片接合区内具有一第一连接端总成，该第二导线总成于各该芯片接合区内具有一第二连接端总成，该第一连接端总成及该第二连接端总成邻近于该第一侧边，以分别提供该第一导线总成及该第二导线总成与各该芯片的电性连接。 

4.根据权利要求3所述的芯片封装卷带，其特征在于该第一连接端总成较该第二连接端总成靠近该第一侧边。 

5.根据权利要求4所述的芯片封装卷带，其特征在于该第一连接端总成包含沿该第一侧边呈线性排列的多个第一连接端；该第二连接端总成包含沿该第一侧边呈线性排列的多个第二连接端。 

6.根据权利要求5所述的芯片封装卷带，其特征在于该多个第一连接端及该多个第二连接端，至少局部互相交错排列。 

7.一种芯片封装结构，包含： 

一芯片，具有一第一侧边、一与该第一侧边相邻的第二侧边及一与该第一侧边相对应的第三侧边；以及 

一芯片封装卷带，用以承载该芯片，该芯片封装卷带包含： 

一可挠性基材层，具有一表面及一纵长方向；以及

一电性连接结构，用以将该芯片电性连接至该可挠性基材层的该表面上，该电性连接结构包含：

一第一导线总成，至少局部于该芯片与该可挠性基材层间，通过该第一侧边，沿该纵长方向延伸；以及

一第二导线总成，至少局部于该芯片与该可挠性基材层间，由邻近该第一侧边处，朝该第一侧边及该第三侧边的至少其中之一延伸，再通过该第二侧边，沿该纵长方向延伸。 

8.根据权利要求7所述的芯片封装结构，其特征在于该第一侧边垂直于该纵长方向，而该第二侧边平行于该纵长方向。

9.根据权利要求8所述的芯片封装结构，其特征在于该电性连接结构进一步包含一第一凸块总成及一第二凸块总成，均设于该芯片与该可挠性基材层间，且邻近于该第一侧边，以分别提供该第一导线总成及第二导线总成与该芯片的电性连接。

10.根据权利要求9所述的芯片封装结构，其特征在于该第一凸块总成较该第二凸块总成，靠近该第一侧边。

11.根据权利要求10所述的芯片封装结构，其特征在于该第一凸块总成包含沿该第一侧边呈线性排列的多个第一凸块；该第二凸块总成包含沿该第一侧边呈线性排列的多个第二凸块。

12.根据权利要求11所述的芯片封装结构，其特征在于该多个第一凸块及该多个第二凸块，至少局部互相穿插排列。 

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