TWI303673B - Electroformed metallization - Google Patents

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TWI303673B
TWI303673B TW094120012A TW94120012A TWI303673B TW I303673 B TWI303673 B TW I303673B TW 094120012 A TW094120012 A TW 094120012A TW 94120012 A TW94120012 A TW 94120012A TW I303673 B TWI303673 B TW I303673B
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John W Hartzell
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Description

1303673 (1) 九、發明說明 【發明所屬之技術領域】 本發明有關於一種積體電路與液晶顯示器的製程,特 別是關於一種電鑄金屬佈線與相關結構的方法。 【先前技術】 在目前的積體電路以及顯示器應用中,使用鋁銅矽合 φ 金的物理氣相沈積(PVD )以形成在各種電路層上的互連 與電性地傳導金屬線(交線)。一般而言,這些金屬線係 以1〜1000微米的範圍爲尺寸量而形成。這些金屬線藉由 • 一光阻遮罩而蝕刻一保角金屬沈積,而相減地圖案化。另 外可選擇地,可以使用銅波紋製程,其形成一圖案化溝槽 結構,並以金屬塡入該溝槽,且拋光覆蓋該溝槽多餘的沈 積金屬。然而,這些相減製程將該些形狀限制爲所導致的 金屬結構可以形成的形狀。舉例而言,形成一種重入金屬 Φ 結構或具有意欲突出的重入結構,或是上部橫斷面區域大 於底部橫斷面區域的一種結構,是較爲困難的。 在一相當不同的尺度上,在一毫米的尺度上,印刷電 路板(PCB )製程形成具有電性傳導金屬線的多層板。針 對化學相容性的問題,基底材料一致性以及嚴密污染物排 除避免PCB金屬化技術的直接尺度化至1C、顯示器以及先 進多晶片模組(MCMs )。較大尺寸的PCB允許巨觀製程 ,例如:使用直接印刷與圖案轉印。然而,由於所包含的 嚴密尺寸容限,這些巨觀製程不能使用於1<:與LCD。 (2) 1303673 在較大1C基底上的金屬沈積,需要使用較大腔室、昂 貴複雜的空氣與溫度控制設備。通常,1C與LCD製程需要 使用真空腔室。另一方面,PCB製程需要較不特異性的設 備,例如:浴槽與電鍍裝置。 有利地,接連使用P C B附加的沈積製程允許含有封閉 體的微小金屬結構的輕易成形。這些封閉體結構可以塡入 第二材料,例如:一絕緣體,其接著可以形成一同軸傳輸 # 線或其他的結構。由於一重入結構必須形成以隔離內部的 容積,這些結構無法使用習知的相減技術而輕易地獲得。 . 假如1C與LCD金屬結構使用附加的沈積製程而形成, - 將是有助益的。 假如1C與LCD製程可以使用習知的PCB電鍍製程,將 是有助益的,以提供金屬沈積低成本、低熱平衡的解決方 式。 假如1C與LCD製程可以使用無電式沈積製程,將是有 _ 助益的。 【發明內容】 本發明敘述一種嚴密的附加圖案化方法,其僅於1C基 底的開放式圖案化區域之中沈積金屬,而不是在場區。該 附加的圖案化係由使用電鍍法或無電式沈積技術而沈積金 屬。 因此,提供一種用以電鑄金屬積體電路結構的方法。 該方法包含:形成通過一夾層絕緣體的一開口(例如:一 -5- (3) 1303673 通孔與一直線),以暴露一基底表面;形成一基礎層,以 覆蓋該夾層絕緣體與該基底表面;形成一衝擊層(strike layer ),以覆蓋該基礎層;形成一上部層,以覆蓋該衝擊 層;選擇性地蝕刻,以移除覆蓋該基底表面的該上部層, 並暴露一衝擊層表面;以及電鑄一金屬結構,以覆蓋該衝 擊層表面。該電鑄金屬結構係使用一電鍍或無電式沈積製 程加以沈積。通常該金屬係爲Cu、Au、Ir、Ru、Rh、Pd • 、O s、Pt或 Ag。 使用物理氣相沈積(PVD )、蒸鍍、反應性噴濺或是 金屬有機化學氣相沈積(MOCVD )沈積該基礎層、衝擊 層以及上部層。舉例而言,該基礎層可以爲一材料,例如 :W、Ta、Ti、Zr、Mo或Cr。舉例而言,該衝擊層可以是 Pd、Pt、Ir、Rh、Ru、Os、Ag、Au、Cu、Ni 或 Cr。該上 部層可以是耐火金屬。 本發明的其他特點、目的以及優點將詳細描述如下且 # 伴隨著圖式而更加清楚敘述,其中在所有的圖式中,相同 之參考數字係標明相同或類似的元件。 【實施方式】 本發明的一些較佳實施例將詳細描述如下。然而,除 了如下描述外,本發明還可以廣泛地在其他的實施例施行 ,且本發明的範圍並不受實施例之限定,其以之後的專利 範圍爲準。 第1圖係爲本發明電鑄金屬結構的部分剖面圖。該結 -6 - (4) 1303673 構100包含具有一表面104的一基底102。該基底102可以爲 一材料,例如:矽、玻璃、陶瓷或塑膠。一夾層絕緣體 1〇6覆蓋該基底102,其具有一開口 108以暴露該基底表面 1 〇4。更爲清楚的開口 1 〇 8詳見第2圖。舉例而言,夾層絕 緣體106可以是習知的氧化物或氮化物。基礎層1 10覆蓋該 基底表面104。該基礎層110可以爲耐火金屬(例如:W、 Ta、Ti、Zr、Mo、Cr )、耐火金屬氮化物與碳化物、混合 Φ 的氮化物與碳化物,或是混合的氮化物與矽化物。 衝擊層112覆蓋該基礎層110。該衝擊層112可以爲一 材料,例如·· Pd、Pt、Ir、Rh、Ru、Os、Ag、Au、Cu、 Ni、Cr或是上述材料的合金。電鑄金屬結構114覆蓋該衝 擊層表面1 1 2。該金屬結構1 1 4可以爲一金屬,例如:Cu、 An、Ir、Ru、Rh、Pd、Os、Pt 或是 Ag。該金屬結構 114 可 以爲一直線、通孔、接墊、電極、接觸洞或是夾層互連。 如下所述的詳細敘述,一暫時的上部層(未顯示於此圖中 ® ;係由一材料所製成,例如:耐火金屬、耐火金屬氮化物 ’或是混合的氮化物與矽化物)覆蓋該衝擊層1 1 2,作爲 在該製程之中的一步驟。 第2圖至第7圖說明本發明電鑄金屬結構的製程步驟。 該製程係以開放的接觸洞或等同的結構開始,以製備金屬 化成形。代表性的剖面圖如第2圖所示。令該接觸洞通過 某適合的絕緣材料(ILD ),且該通用基底可以爲矽、玻 璃、陶瓷、塑膠,或是其他材料或上述材料的組合。再者 ’電子、電子機械或其他類型的裝置及/或結構可以已形 (5) 1303673 成在該基底。在此例中,金屬化之目的在於提供在此種裝 置或結構之間的電性連接。舉例而言,通過ILD的該開口 可以暴露一電極,且沈積本發明的金屬結構以接觸該電極 〇 接下來的步驟係爲依序地沈積三種金屬層,其係藉由 物理氣相沈積(PVD )、蒸鍍、金屬有機化學氣相沈積( MOCVD )或是其他合適的沈積方法,如第3圖所示。這些 # 沈積可以在相同的設備中完成,或使用不同的設備(假如 適當的話)。該基礎層在該金屬化結構與該基底之間提供 對相互擴散之阻障以及超強黏著性。通常該基礎層係爲一 耐火金屬,例如:W、Ta、Ti或是其合金,以及相對應的 氮化物或混合的氮化物與矽化物)。該衝擊層提供後續電 沈積的一表面。通常該衝擊層係爲貴金屬材料或半貴金屬 材料,例如·· Pd、Pt、Ir、Rh、Ru、Os、Ag、Au、Cu、 Ni、Cr或其合金。由於提供用於電鍍一良好表面的金屬通 • 常並不提供用於光阻黏著的良好表面,該上部層提供用於 光阻黏著的良好表面。儘管該基礎層與該上部層並不需要 具有相同的組成,用於此層的候選材料係與用於該基礎層 的材料相同。 接著,該完整金屬結構的光阻(PR )影像使用習知的 光微影法而圖案化至該基底上。關於此,如第4圖所示。 使用光阻作爲一遮罩,該上部層被化學地蝕刻移離該 開放區域,以暴露該衝擊層,如第5圖所示。儘管蝕刻劑 的選擇係依據該上部層的精確組成成分而定,用於此目的 -8- (6) 1303673 的蝕刻劑通常係爲過氧化氫。而針對另外可選擇的材料, 亦可以使用各種的礦酸或其他化學溶液,這些材料大致上 並不攻擊或移除該光阻。再者,該光阻可以使用習知的技 術,例如:在高溫下的烘烤法或是紫外線硬化法而製成更 爲防化學的光阻。 第6圖敘述電鑄金屬的沈積。銅或其他合適的導電金 屬予以電鍍,例如:Au或Ag。由於光阻是絕緣的且沒有 # 電流可以流經該光阻層,因此沈積僅發生於開放之特徵中 ,且並不發生於該光阻的上部。此種金屬沈積的方式係爲 電鑄。另外可選擇的是,可以使用無電式沈積。由於無電 式沈積需要一導電表面,該基底組態仍保持相同。因此, 金屬僅沈積於該圖案的開放區域,而不沈積在光阻上。 如此處所使用的,電鍍係爲刻意地施加一電流而從一 化學溶液沈積金屬的一製程。電流被施加至一基底,且金 屬被沈積至該基底中傳導電流的區域。如此處所使用的, • 無電式沈積係爲一製程,其藉由預先存在於該基底上的一 金屬表面所催化而使用氧化還原的化學反應,從一化學溶 液沈積金屬。亦即,金屬對應一化學反應而被沈積在該基 底的金屬表面上。 如此處所使用的,電鑄係爲電鑛或無電式沈積製程, 其在一預先形成的光阻或其他材料的樣板上直接地形成複 雜的形狀。電鑄並不是會在該基底的整體表面上等向地沈 積金屬的保角沈積製程。 第7圖敘述在移除光阻後的電鑄金屬結構。該光阻被 -9- (7) 1303673 移除,需注意不損害該電鑄金屬。此意謂著,該光阻的任 何硬化或其他化學修改不應實質上地干涉或阻礙光阻的移 除。換言之,當一移除方法損害該金屬化結構時,例如: 在高溫下的電漿灰化處理,不應被使用。 回到第1圖,該完整的電鑄金屬結構係如圖所示。該 結構係藉由使用該電鑄金屬結構作爲一遮罩,以完成移除 在場區之中的基礎層、衝擊層以及上部層。針對此目的, # 可使用濕式化學蝕刻或乾蝕刻。再次說明地,任何應用的 移除化學作用必須不損害電鑄金屬化。 可以執行進一步的熱處理,用以在此點上穩定化或重 新結晶化該金屬。然而,此步驟並不是本發明的必要步驟 。此熱處理亦可以如其主要目的而具有與該互連結構並不 直接相關聯的裝置性質或其他特性的改良。 一旦完成後,該互連之單一層(例如:第1圖所示的 結構)可以使用於作爲一起始基底,亦即作爲一通用基底 Φ 。接著,可藉由CVD、旋轉塗佈法或一些其他可應用的方 法而塗敷介電材料。接觸洞或通孔可以藉由習知的光微影 法而被圖案化,並藉由化學蝕刻法控穿該介電層,以在所 欲之位置上暴露該電鑄互連。整體的電鑄製程可以如第! 圖至第7圖所述重複,藉此製造二層的互連。 電鑄製程可以重複任意次數,以製造一多層互連。如 同在習知蝕刻的鋁1C互連的機制中,假如需要的話,可以 使用夾層介電材料的化學機械拋光,以減低其形貌並增加 光微影的解析度。然而,此步驟並不是本發明的必要步驟 -10- 1303673
第8圖係爲一流程圖,以說明本發明用以電鑄 體電路結構之方法。雖然該方法以一系列編號的步 加以清楚地敘述,然而除了明確說明以外,該些編 敘述其順序。需要了解到的是,這些步驟的其中一 可被省略、並行地執行,或是不需要維持其嚴謹的 加以執行。該方法以步驟8 00開始。步驟802形成一靜 其通過一第一夾層絕緣體,以暴露一基底表面。在 802暴露的該基底表面可以爲矽、玻璃、陶瓷或塑腫 驟804形成一基礎層,其覆蓋該第一夾層絕緣體以;5 底表面。步驟806形成一衝擊層,其覆蓋該基礎層。 8 0 8形成一上部層,其覆蓋該衝擊層。步驟810選擇估 刻,以移除覆蓋該基底表面的該上部層,並暴露一 3 表面。步驟8 1 2電鑄一第一金屬結構,以覆蓋該衝奪 面。 在步驟8 1 2中電鑄一第一金屬結構以覆蓋該衝擊 面,包含使用電鍍或無電式沈積製程沈積金屬。步丨 沈積一金屬,例如:Cu、Au、Ir、Ru、Rh、Pd、0s、
Ag。在步驟8 1 2中形成的該結構可以是一直線(電傳 線)、通孔、接墊、電極、接觸洞或夾層互連。 步驟814移除覆蓋該第一夾層絕緣體的該基礎層 擊層以及上部層,該絕緣體係相鄰於該第一金屬結榍 場區之中)。步驟8 1 4可以使用在步驟8 1 2中沈積的診 結構作爲一遮罩。步驟8 1 6保角地沈積一第二夾層絕 屬積 敘述 並未 步驟 序而 孔, 步驟 。 步 該基 步驟 地蝕 擊層 層表 層表 |812 Pt或 導交 、衝 (在 金屬 緣體 -11 - (9) 1303673 。步驟8 1 8形成一開口,其通過該第二夾層絕緣體’以暴 露一第一金屬結構表面。由於步驟802至步驟812以及步驟 8 1 8至步驟8 2 8之間的相似性,步驟8 1 6至8 2 8並未圖示。步 驟8 20 (參見步驟804 )形成一基礎層,其覆蓋該第二夾層 絕緣體以及該第一金屬結構表面。步驟822 (參見步驟806 )形成一衝擊層,其覆蓋該基礎層。步驟824(參見步驟 8 08 )形成一上部層,其覆蓋該衝擊層。步驟826 (參見步 # 驟8 1 0 )選擇性地蝕刻,以移除覆蓋該第一金屬結構表面 的該上部層,並暴露一衝擊層表面。步驟828 (參見步驟 8 1 2 )電鑄一第二金屬結構,以覆蓋該衝擊層表面。 在該方法一些觀點的另一步驟之中,步驟8 1 5使用如 上所述的一加熱程序重新結晶化該第一金屬結構。同樣地 ,該第二金屬結構在步驟828之後可以重新結晶化。 在另一觀點之中,形成一基礎層(步驟804 )、形成 一衝擊層(步驟806 )以及形成一上部層(步驟808 )包含 Φ 使用一製程沈積基礎層、衝擊層與上部層材料,例如:物 理氣相沈積(PVD )、蒸鍍、反應性噴濺或金屬有機化學 氣相沈積(MOCVD )。需注意的是,該三個步驟並不必 要使用同一製程。事實上’針對每一沈積步驟可以使用不 同類型的沈積。 在步驟804之中形成一基礎層以覆蓋該第一夾層絕緣 體以及該基底表面,包含由一材料形成一基礎層,該材料 例如:耐火金屬(例如:W、Ta、Ti、Zr、Mo、Cr )、耐 火金屬氮化物與碳化物、混合的(耐火金屬)氮化物與滕 -12- (10) 1303673 化物,或是混合的氮化物與矽化物。 在步驟806之中形成一衝擊層以覆蓋該基礎層, 由一材料形成一衝擊層,該材料例如:Pd、pt、Ir、 Ru、Os ' Ag、An、Cu、Ni、Cr或是上述材料的合金 步驟808之中形成一上部層以覆蓋該衝擊層,包含由 料形成一上部層,該材料例如:耐火金屬、耐火金屬 物,或是混合的氮化物與矽化物。如同以上所注意到 Φ 該基礎層以及該上部層可以由相同材料製成,然而並 須如此。 在一些觀點之中,在步驟8 1 0之中選擇性地蝕刻 除覆蓋該基底表面的該上部層,包含一些子步驟。 810a保角地沈積一光阻層(pr)。步驟810b圖案化該 層’以暴露覆盡該基底表面的該上部層。步驟810c蝕 暴露的上部層。 該暴露的上部層使用一蝕刻劑(在步驟8 1 0 c )加 Φ 刻,例如:過氧化氫、礦酸、含酒精與水的碘、溴、 鹼金屬、氨水,或是上述蝕刻劑的混合物。在步驟8 ] 光阻層的保角沈積可以更進一步地包含一光阻層穩定 程,例如:烘烤法或紫外線硬化法。 第9圖係爲一流程圖,以說明本發明用於在積體 基底上沈積附加的金屬之方法。該方法在步驟900開 步驟902形成通過一夾層絕緣體的一開口,以暴露一 表面。步驟904係爲在該開口中附加地形成一金屬結 於一些觀點中,在該開口中附加地形成一金屬結構包 包含 Rh、 。在 一材 氮化 的, 不必 以移 步驟 光阻 刻該 以蝕 氯、 0a中 化製 電路 基底 構。 含一 -13- (11) 1303673 些子步驟。步驟904a形成一基礎層,以覆蓋該夾層絕緣體 以及該基底表面。步驟9〇4b形成一衝擊層,以覆蓋該基礎 層。步驟904c形成一上部層,以覆蓋該衝擊層。步驟904d 選擇性地蝕刻,以移除覆蓋該基底表面的該上部層,並暴 露一衝擊層表面。步驟904e電鑄一金屬結構,以覆蓋該衝 擊層表面。舉例而言,電鑄一金屬結構以覆蓋該衝擊層表 面,可以包含使用一電鑛法或無電式沈積製程以沈積金屬 •。 一種電鑄1C金屬結構以及相關沈積製程已以若干較佳 實施例揭露如上,然其並非用以限定本發明,任何熟習此 技藝者,在不脫離本發明之精神和範圍內,當可作些許之 更動與潤飾,因此本發明之保護範圍當視後附之申請專利 範圍所界定者爲準。 【圖式簡單說明】 φ 本發明的許多觀點可以參考以下的圖式而更加清楚的 了解。相關圖式並未依比例繪製,其作用僅在清楚表現本 發明有關定理。此外,使用數字來表示圖式中相對應的部 分。 第1圖係爲本發明電鑄金屬結構的部分剖面圖。 第2圖至第7圖說明本發明電鑄金屬結構的製程步驟。 第8圖係爲一流程圖,以說明本發明用以電鑄金屬積 體電路結構之方法。 第9圖係爲一流程圖,以說明本發明用於在積體電路 -14- (12) 1303673 基底上沈積附加的金屬之方法。 【主要元件符號說明】
108 開 □ 112 衝 擊 層 100 結 構 110 基 礎 層 106 夾 層 絕 緣 體 104 表 面 102 基 底 800 開 始 802 形 成 開 □ 804 形 成 基 礎 層 806 形 成 衝 擊 層 808 形 成 上 部 層 810 CBB 擇 性 地 蝕 刻 上 部 層 8 10a 保 角 地 沈 積 光 阻 層 8 1 Ob 圖 案 化 光 阻 層 8 10c 蝕 刻 暴 露 的 上 部 層 812 電 鑄 金 屬 結 構 814 移 除 基 礎 層 衝 擊 層與上部層 8 15 重 新 結 晶 化 金 屬 900 開始 902 形 成 開 □ -15- 1303673 (13) 904 附 加 地 形 成 金 屬 結 構 904a 形 成 基 礎 層 904b 形 成 衝 擊 層 904c 形 成 上 部 層 904d 選 擇 性 地 蝕 刻 上 部 層 904e 電 鑄 金 屬 結 構
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Claims (1)

1303673 十、申請專利範圍 第94 1 200 1 2號專利申請案 中文申請專利範圍修正本 民國97年9月5日修正 1 ·—種用以電鑄金屬積體電路結構的方法,該方法包 含: 形成通過一第一夾層絕緣體的一開口,以暴露一基底 表面; 形成一基礎層,以覆蓋該第一夾層絕緣體與該基底表 面; 形成一衝擊層(strike layer ),以覆蓋該基礎層; 形成一上部層,以覆蓋該衝擊層; 選擇性地蝕刻,以移除覆蓋該基底表面的該上部層, 並暴露一衝擊層表面;以及 電鑄一第一金屬結構,以覆蓋該衝擊層表面。 2 ·如申請專利範圍第1項所述之方法,更包含: 使用該第一金屬結構作爲一遮罩,以移除覆蓋該第一 夾層絕緣體的該基礎層、該衝撃層以及該上部層。 3 ·如申請專利範圍第2項所述之方法,更包含: 保角地沈積一第二夾層絕緣體; 形成通過該第二夾層絕緣體的一開口,以暴露一第一 金屬結構表面; 形成一基礎層,以覆蓋該第二夾層絕緣體與該第一金 屬結構表面; 1303673 形成一衝擊層,以覆蓋該基礎層; 形成一上部層,以覆蓋該衝擊層; 選擇性地触刻’以移除覆蓋該第一金屬結構表面的該 上部層,並暴露一衝擊層表面;以及 電鑄一第二金屬結構,以覆蓋該衝擊層表面。 4·如申請專利範圍第丨項所述之方法,更包含: 重新結晶化該第〜金屬結構。 5 .如申請專利範圍第1項所述之方法,其中電鑄一第 一金屬結構以覆蓋該衝擊層表面的該步驟包含使用一製程 以沈積金屬’該製程選自下列群組之一:電鍍以及無電式 沈積。 6·如申請專利範圍第1項所述之方法,其中電鑄一第 一金屬結構以覆蓋該衝擊層表面的該步驟包含沈積一金屬 ,該金屬選自下列群組之一 :Cu、Au、Ir、Ru、Rh、Pd 、Os、Pt 以及 Ag。 7 ·如申請專利範圍第1項所述之方法,其中電鑄一第 一金屬結構以覆蓋該衝擊層表面的該步驟包含形成一結構 ,該結構選自下列群組之一:直線、通孔、接墊、電極、 接觸洞以及夾層互連。 8.如申請專利範圍第1項所述之方法,其中形成一基 礎層、形成一衝擊層以及形成一上部層的該步驟包含使用 一製程沈積基礎層、衝擊層以及上部層材料,該製程選自 下列群組之一:物理氣相沈積(PVD )、蒸鍍、反應性噴 濺以及金屬有機化學氣相沈積(M0CVD )。 1303673 9·如申請專利範圍第1項所述之方法,其中形成一基 礎層以覆蓋該第一夾層絕緣體與該基底表面的該步驟包含 由一材料形成一基礎層,該材料選自下列群組之一:耐火 金屬(例如:W、Ta、Ti、Zr、Mo、Cr )、耐火金屬氮化 物與碳化物、混合的氮化物與碳化物,以及混合的氮化物 與矽化物。 iO·如申請專利範圍第1項所述之方法,其中形成一 衝擊層以覆蓋該基礎層的該步驟包含由一材料形成一衝擊 層’該材料選自下列群組之一 :Pd、Pt、Ir、Rh、Ru、Os 、Ag、AU、cu、Ni、Cr以及上述材料的合金。 1 1 ·如申請專利範圍第1項所述之方法,其中形成一 上部層以覆蓋該衝擊層的該步驟包含由一材料形成一上部 層’該材料選自下列群組之一:耐火金屬、耐火金屬氮化 物’以及混合的氮化物與砂化物。 1 2.如申請專利範圍第1項所述之方法,其中選擇性 地蝕刻以移除覆蓋該基底表面的該上部層,並暴露一衝擊 層表面的該步驟包含: 保角地沈積一光阻層(PR); 圖案化該光阻層,以暴露覆蓋該基底表面的該上部層 ;以及 蝕刻該暴露的上部層。 i 3 .如申請專利範圍第1 2項所述之方法,其中蝕刻該 暴露的上部層的該步驟包含使用一蝕刻劑’該蝕刻劑選自 下列群組之一:過氧化氫、礦酸、含酒精與水的碘、溴、 -3- 1303673 氯' 鹼金屬、氨水,以及上述蝕刻劑的混合物。 1 4 ·如申請專利範圍第1 2項所述之方法,其中保角地 沈積一光阻層的該步驟包含使用一製程以穩定化該光阻層 ,該製程選自下列群組之一:烘烤法、紫外線硬化法。 1 5 ·如申請專利範圍第1項所述之方法,其中形成通 過一第一夾層絕緣體的一開口,以暴露一基底表面的該步 驟包含暴露一基底表面材料,該材料選自下列群組之一: 矽、玻璃、陶瓷以及塑膠。 1 6 · —種用於在積體電路基底上沈積附加的金屬之方 法,該方法包含: 形成通過一夾層絕緣體的一開口,以暴露一基底表面 j 在該開口中附加地形成一金屬結構, 其中在該開口中附加地形成一金屬結構的該步驟包含 形成一基礎層,以覆蓋該夾層絕緣體以及該基底表面 9 形成一衝擊層,以覆蓋該基礎層; 形成一上部層,以覆蓋該衝擊層; 選擇性地鈾刻,以移除覆蓋該基底表面的該上部層, 並暴露一衝擊層表面,以及 電鑄一金屬結構,以覆蓋該衝擊層表面。 17.如申請專利範圍第16項所述之方法,其中在該開 口中附加地形成一金屬結構的該步驟包含使用一製程以沈 -4 - 1303673 積金屬,該製程選自下列群組之一:電鍍以及無電式沈積 〇 1 8 · —種電鑄金屬結構,該結構包含: 具有一表面的一基底; 覆蓋該基底的一夾層絕緣體,其具有暴露該基底表面 的一開口; 覆蓋該基底表面的一*基礎層; 覆蓋該基礎層的一衝擊層; 覆蓋該衝擊層的一暫時上部層, 其中該暫時上部層係選擇性地移除,以暴露該開口上 的該衝擊層;以及覆蓋該衝擊層表面的一電鑄金屬結構, 其中在形成該電鑄金屬結構之後,移除在該夾層絕緣 體的場區域之該基礎層、該衝擊層和該上部層。 1 9 .如申請專利範圍第1 8項所述之結構,其中該金屬 結構係爲選自下列群組的一金屬,該群組包含:Cu、Au、 Ir、Ru、Rh、Pd、Os、Pt 以及 Ag。 2 〇 .如申請專利範圍第1 8項所述之結構,其中該金屬 結構係爲選自下列群組的一結構,該群組包含:直線、通 孔、接墊、電極、接觸洞以及夾層互連。 2 1 ·如申請專利範圍第1 8項所述之結構,其中該基礎 層係爲選自下列群組的一材料,該群組包含:耐火金屬( 例如:W、Ta、Ti、Zr、Mo、Cr )、耐火金屬氮化物與碳 化物、混合的氮化物與碳化物,以及混合的氮化物與矽化 物。 -5- 1303673 22·如申請專利範圍帛l8i頁所述之結構,$中該衝擊 層係爲選自下列群組的一材料,該群組包含:Pd、 1 Λ Ir 、Rh、Ru、Os、Ag、Au、Cu、Ni、Cr 以及上述材料的 a 金。 23 ·如申請專利範圍第丨8項所述之結構,其中該基底 係爲選自下列群組的一材料,該群組包含:矽、玻璃、陶 瓷以及塑膠。 24 ·如申請專利範圍第1 8項所述之結構,其中: 該暫時上部層係爲選自包含耐火金屬、耐火金屬氮化 物以及混合的氮化物與矽化物之群組的一材料。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7898610B2 (en) * 2006-06-30 2011-03-01 Lg. Display Co., Ltd. Liquid crystal display device and method of fabricating the same
US8372744B2 (en) 2007-04-20 2013-02-12 International Business Machines Corporation Fabricating a contact rhodium structure by electroplating and electroplating composition
FI3555347T3 (fi) 2016-12-16 2023-08-24 Topsoe As Pinnoitusdepositio yhdistymiselle kiinteitä oksidikennopinoja varten
CN111029259B (zh) * 2019-11-11 2021-07-23 中国科学院苏州纳米技术与纳米仿生研究所 一种电路基板的制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4125441A (en) * 1978-01-30 1978-11-14 General Dynamics Corporation Isolated bump circuitry on tape utilizing electroforming
JPH01211948A (ja) * 1988-02-18 1989-08-25 Fujitsu Ltd 半導体装置の製造方法
JPH04314323A (ja) * 1991-04-12 1992-11-05 Anelva Corp レジスト処理方法
JPH06236880A (ja) * 1992-12-14 1994-08-23 Oki Electric Ind Co Ltd 金属配線の形成方法
US7126195B1 (en) * 1996-06-03 2006-10-24 Micron Technology, Inc. Method for forming a metallization layer
US5897375A (en) * 1997-10-20 1999-04-27 Motorola, Inc. Chemical mechanical polishing (CMP) slurry for copper and method of use in integrated circuit manufacture
US5968333A (en) * 1998-04-07 1999-10-19 Advanced Micro Devices, Inc. Method of electroplating a copper or copper alloy interconnect
US6610151B1 (en) * 1999-10-02 2003-08-26 Uri Cohen Seed layers for interconnects and methods and apparatus for their fabrication
US6776893B1 (en) * 2000-11-20 2004-08-17 Enthone Inc. Electroplating chemistry for the CU filling of submicron features of VLSI/ULSI interconnect
TW517334B (en) * 2000-12-08 2003-01-11 Nec Corp Method of forming barrier layers for solder bumps
TW479304B (en) * 2001-02-06 2002-03-11 Acer Display Tech Inc Semiconductor apparatus and its manufacturing method, and liquid crystal display using semiconductor apparatus
US20030060041A1 (en) * 2001-09-21 2003-03-27 Intel Corporation Dual-stack, ball-limiting metallurgy and method of making same
JP3800405B2 (ja) * 2001-12-26 2006-07-26 富士通株式会社 多層回路基板の製造方法
US6624060B2 (en) * 2002-01-12 2003-09-23 Taiwan Semiconductor Manufacturing Co., Ltd Method and apparatus for pretreating a substrate prior to electroplating
US6740577B2 (en) * 2002-05-21 2004-05-25 St Assembly Test Services Pte Ltd Method of forming a small pitch torch bump for mounting high-performance flip-flop devices

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