TWI301329B - Thin film semiconductor device - Google Patents

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TWI301329B
TWI301329B TW092112328A TW92112328A TWI301329B TW I301329 B TWI301329 B TW I301329B TW 092112328 A TW092112328 A TW 092112328A TW 92112328 A TW92112328 A TW 92112328A TW I301329 B TWI301329 B TW I301329B
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Shinya Yamaguchi
Mutsuko Hatano
Tai Mitsuharu
Seong-Kee Park
Takeo Shiba
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Hitachi Ltd
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Description

1301329 玫、發明說明: 【發明所屬之技術領域】 本發明係關於一種用於一旦〈應 — 、&像颂不裝置或類似物的薄膜 半導體裝置。 【先前技術】 吾人已主要使用高溫多晶碎製造用於形成傳統薄膜半導 體4置的薄膜’該薄膜半導辦奘罟盔 、 、干衷置為主要用於影像顯示裝 置或類似物的薄膜電晶體(thin film加心以㈣· TF丁)。高溫 多晶石夕係為在大約爾的溫度下藉由高溫熱處理在二 基板上形成的多晶矽(Si)所構成。具有5〇〇至6〇〇 nm相對較 大晶粒直徑的多晶Si藉此形成。形成於高溫多晶矽之上的 TFT使用具有低晶粒邊界密度及高結晶度的y薄膜作為通 道。因此,其可獲得1〇〇至150 cm2/Vs的電子遷移率,其與 單晶Si的電子遷移率相近(-5〇〇 cm2/Vs,s· μ· Sze,「半導體 裝置物理學(Physics of Semiconductor Devices)」,第二版, 第29頁,Wiley)。然而,為承受高溫過程,該高溫多晶矽需 要使用一昂貴的石英基板。因此,由於該基板的成本,難 以減少整個裝置的成本。從而TFT的廣泛應用受到限制。 近年來,用低溫多晶矽代替高溫多晶矽的研究不斷增加 。低溫多晶碎係使用嫁化及再結晶方法(如準分子雷射退火) ’使藉由電漿化學汽相沈積(CVD)法形成在一廉價玻璃或塑 膠基板上的非結晶S i結晶而獲得的多晶石夕。以此方法,可在 低達150°C的低溫下形成多晶Si薄膜。因此,可形成一非常 便宜的TFT。然而,迄今形成的低溫多晶矽具有較高溫多晶 85213-970411.doc 1301329 石夕小的可晶粒尺寸,並且其表面粗糙度會變得明顯。此外 ’只能形成隨機表面方向的多晶Si。當晶粒小時,载子路徑 中的晶粒邊界密度增加。另一方面,當表面粗糙度大時, 與閘極電壓相關的崩潰電壓降低。此外,當表面方向為隨 機日π ’晶粒邊界的陷阱等級密度(trap level density)增加。 在此兩種情況下,電晶體特性變差。為此,使用傳統低溫 多晶石夕作為該裝置的材料而製造的TFT之電子效應遷移率 被限制在15〇 cm2/Vs以下。如此小的電子遷移率達不到所 品要勺波置速度。因此,產生了能在相同玻璃或塑膠基板 形成的裝置類型受到p艮制的問題。例如,在影像顯示裝置 的情況下,可在玻璃或塑膠上形成一像素單元,但用於源 極驅動器、閘驅動H、解碼器、緩衝器、移位暫存器、數 位至類比轉換器及周邊控制器的其他電路都必須在傳統印 刷電路板上形成。隨後’必須用錢端子連接周邊電路單 凡與基板,以備使用。卩此方法,可縮小螢幕的尺寸。此 外’整個裝置的成本增加。 為解決此等問題,需要—項增加晶粒直徑、平整化与 表面、對準晶粒位置及其表面方向的技術。已有人提: 加低溫多晶矽的晶粒直徑、平整 晉Ά +二 b,專膜表面、控制晶啦 置及表面方向的各種技術。 4¾ - ^ ^ , π 叫甲明荼 JP_A-7-321 揭不了其中一項此類技術。 促進姓曰沾入3 —支 μ員技術中,將用於有遥 促進、、、口日日的一金屬兀素引進在_ S域中,以促使晶體與該基板、、土反上形成的非駕 移動方向具有一[⑴]轴的丁生長,藉此形成在-f 夕日日Si。日本專利JP_10_4123 85213-970411.doc 1301329 揭示了其中-項技術。在該項技術中,用於熱處理的光束 之形狀及輕射移動量得到精確控制,藉此形成一矩形多晶 si ’其在與該基板垂直的方向上有一<1〇〇>軸,以及一與光 束掃描方向平行或成45度的{22〇}表面。日本專利申請案 JP-A-8-测8也提出了其中_項技術。在該技術中,在基板 上开v成f夕晶Si層’藉由各向異性餘刻形成了具有特定 表面{1GG}、{110}及⑴1}之_的晶種。隨後,第二多晶y 層在其上面形《’藉此形成具有對準表面方向的柱狀多晶
Si。然而’儘官此等許多嘗試,仍未得到有足夠高遷移率的 TFT 〇 不能認為上述結晶方法兔$糾+ * ^ 曰曰乃沄马足夠完整的技術,因為可獲得
的最大晶粒直徑僅為2 u m,甘-X* μ I 1皇局μΠ1其不夠大。該值小於大螢幕液 晶顯示面板所要求的薄膜電晶體實際尺寸8 μιη,由於晶粒 的位置偏i ’其遠不能減少裝置變化。更重要的問題是以 薄膜表面的粗糙度。在使用雷射,特別是使用準分子雷射 的結晶方法中,由於在石夕的熔化及固化程序中 : ,晶粒相互碰撞抬高了曰耠、嘉χ … 俚托回了日日粒邊界,從而形成了晶粒邊界的 凸:部分。在使用準分子雷射退火時,此等凸出部分之高 度實際上與原Si薄膜的厚度相當。其有時甚至延伸到心 100細。如果形成此等凸出部分,與閘極電 電壓將顯著降低,目而很容易產生閉㈣漏電流。 在此情況下,料解決崩潰電壓降低之—措施,儘管可以 =遷移率,㉟閘極絕緣膜之厚度會增加。此等技術還沒 有達到代替現存低功能薄膜電晶體|置的水準。此外,此 85213-970411 .doc 1301329 尋技術沒有實現與基板接觸的s “ 晶體表面方向,其也係上述問題的—曰曰才。結構或最佳 晶體與基板之間介面變形所決定的—内在^且係藉由石夕 管膜形成及熱處理之方法為何。 、4因素’而不 【發明内容】 本發明之產生係為實現低 置。因此,本發明的-目標係提供===積顯示裝 -T之技術。在該技術中,考慮到與基;=移率的 八有先予日日格結構的低溫多晶矽(係製造ττ7τίΛ从…
Si晶體表面方向會對準,並且 ^ :、枓)的 盥假單曰辨的日2 士 里夕日日矽的晶粒直徑增大到 膜曰曰體的曰曰粒直徑相同。此外’在該 臈的表面平整化以保證足夠的閘極崩潰電壓。要將薄 丄在根據本發明的-薄膜半導體裝” 固化,而 雷射的脈衝光束輕射來實施暫態炼化及 的-光炭疋使用—固體雷射輻射在時間軸及空間上所調整 體生長速声猎此在Μ薄膜内實現幾乎為最佳的晶體結構及晶 :心又。具有大直徑、平坦表面及受控表面方向的晶 之爪…成。隨後’藉由此等晶粒,實現了高遷移率 據本發明’通道可由具有大直徑及低表面粗糙度的矩 形晶粒形成。益山 ^ U K現具有高閘極崩潰電壓的高遷移率 薄膜電晶體。祐田丄, 口上設定組態的電晶體,可在相同玻璃 基板緊凑形成_德 _ 膜半導體裝置可以t 路。因此,使用此等薄 T A獲件局功能薄膜半導體裝置及影像顯示 85213-970411.doc 1301329 裝置。 本發明的上述及其它目標、功能及優點藉由以下結合附 圖對本發明具體實施例的說明會變得顯而易見。 【實施方式】 以下參考附圖詳細說明本發明的具體實施例。 在此,等效的晶體方向,如[1〇〇]、[010]及[〇〇1]均以<1〇〇> 不。同樣的表示也適用於其他方向,如<110>及<m>。 第1項具體實施例 ★圖1A及圖1B係說明根據本發明第一項具體實施例之一薄 膜半導體裝置的通道區域之薄膜結構。圖1A係自上斜看的 透視圖圖1B係一晶粒邊界的斷面圖。石夕薄膜2係形成於— 絶緣基板1之上。矽薄膜2係由複數個形狀狹長的矩形晶粒3 構成的多晶體所形成。矩形晶粒3之表面為凹陷狀,尤其是 在晶粒邊界4處。矩形晶粒3之平均長度為5 μιη,平均寬度 為〇·8至3 μιη。在晶粒邊界中,除了縱向簡單連續的邊界外 ,通有形狀與晶粒邊界5類似的某些晶粒邊界,其中途穿過 曰曰粒而產生,及晶粒邊界6,其具有中途穿過一晶粒交又 的兩個晶粒邊界。t電流通過具有沿著縱向的此類邊界之 晶粒時,$乎沒有晶粒邊界橫向穿越電流流動方向。因此 ’該等晶粒具有極高的遷移率。此外,晶粒邊界4為凹陷狀 :使與閘極電壓相關的崩潰電壓得到改善。上述晶體形狀 係藉由掃描與方向8平行的—固體雷射光束而形成。依據者 ΙΕ能滿足關係^<E<e,則當實施結晶時,晶體形狀就得 85213-970411.doc -10- 1301329 、成在°亥關係式_,a代表完全溶化石夕所需要的能量, 而c代表聚集石夕所需要的能量。由於該結晶條件 ,因此可保證足夠的程序限产。#一& ^ 斤1艮度換§之,該輻射條件可用 於”有㊣產量的大尺寸基板。在絕緣基板❻破璃所製造並 二夕薄膜2的厚度為50 _寺,與基板垂直的矩形晶粒3之晶 體方向其為最主要方向)係<11G>晶體方向。沿晶粒縱向的 曰曰體方向8(其為最主要方向)係<1〇〇>晶體方向。在上述凹陷 的晶粒邊界的薄膜厚度差及此等表面方向根據Si薄膜2的厚 ^騎基板1的表面材料、在基板#面是否有基膜(如 1 2或_)及其膜的厚度而改變。大體說來,㈣膜泣絕 緣基板1之間的可《度越高,㈣日日日粒邊界的《度越大 ’籍此趨勢,<1〇〇>θ辦十AM ^ 曰曰體方向傾向於成為最主要的晶體方向 ,即晶體方向7。當晶體方向7改變時,幾何上允許的—方 向或<100>或<11〇>晶體方向單獨成為主要晶體方向,如 與晶體方向7垂直的晶體方向8。本發明中主要說明方向7為 <11〇>及方向8為<100>的情況。然而,藉由控制㈣膜的厚 度、基膜的材料及厚度,可使方向7成為<1〇〇>及方向8成為 <1〇〇>或<110>。當方向7為<1〇〇>時,細型電晶體中,電法 通過方向8的遷移率變為最大。另-方面,當方向7為<U二 時’遷移率在p型電晶體中變為最大。這意味著如果方向 〇用於η型電晶體及方向<11〇>用於p型電晶體,能實現 具有η型及ρ型電晶體混合於其中的性能最佳之半導體裝置 ,如互補MOS(CMOS)半導體裝置。與此相反,如果將向 <11〇>用於η型電晶體’將方向<1〇〇>用於ρ型電晶體,儘管打 85213-970411.doc 1301329 電晶體之遷移率原來大約為?型電晶體的二倍,但n型電曰 體與?型電晶體之間的遷移率之差得以減少。在實際電路: 计中,當η型電晶體的遷移率接近?型電晶體之遷移率時, 即使η型及ρ型電晶體不具備最佳性能,設計也變得容易。 在大夕數周邊電路中,藉由使用具有遷移率相近的η及ρ型 電晶體之半導體裝置,彳改善設計限度。本發明之特徵為 具有一極大優點,即藉由以上述方式控制晶體方向,可將 具有需要性能的電晶體應用到需要的電路上。 圖1 Β顯示該晶粒邊I M ^ -TL m
— 曰T ^界的一斷面圖。凹陷晶粒邊界的粗糙 度可精由晶粒邊界的华的g卩这庙 1十均4 Μ厚度與晶粒内平均薄膜厚度 之溥膜厚度差9表示。戍者,々 ^ 凹卩曰的晶粒邊界之粗糙度也可 藉由與Si薄膜垂直的一線愈曰 尺〃在曰曰粒達界與基板垂直的一線 所形成的角10來表示。舲望主-上 oa 此等表不相互關聯。在藉由固體雷 射實施熔化及固化裎戽董日R a _ 1上 枉序功間,晶體成為一種沿與雷射掃描 方向垂直的方向的小滴。士莖» ΛΛ ., 同此荨小滴的跡線可看作沿著掃描 方向延長之凸面形式的拓总彡 巨形曰曰粒3。該現象與藉由準分子雷
射實施的結晶十分不同,德去 後者係傳統技術。如上所述,使 用準分子雷射時,炫化万m ^ 及口化知序期間的體積膨脹集中於 晶粒邊界’藉此形成向上的曰 们凸面日日粒邊界。使用固體雷射 時,由於在炫化期間之雷射光束掃描,晶體沿水平方向生 長。為此,因體積膨脹不停地儲存在生長晶體尖端上,造 成晶粒相互平行接觸。因 體積知脹的壓力沒有施加到 晶粒邊界上,由於Si小滴引去沾| ^ I的表面張力效應,所以形成 凹陷的晶粒邊界。矽薄膜盥 、/、基板表面之間的可濕潤度越高 85213-970411.doc -12- 1301329 ,此等小滴趨向於越圓,藉此使薄膜厚度差9增加,同時也 使角1 0增加。與此相反,當可濕潤度低時,薄膜厚度差9及 角1〇減少。當使用上述薄膜組態與雷射輻射條件實施結晶 時,所能形成的最大薄膜厚度差為1〇至2〇11111及角1〇的最大 角度為60至80度。 該第一項具體實施例之特徵為:藉由使用上述形狀的晶 :作為通道’可鬲製程產量地形成具有高遷移率及高閘極 崩潰電壓的電晶體。
第2項具體實施例 圖2 A及圖2B係,兒明根據本發明第二項具體實施例之一薄 膜半導體裝置的通道區域之薄膜結構。圖2A係自上斜看的 透視圖圖2B係一晶粒邊界的斷面圖。第二項具體實施例 與第-項具體實施例的不同之處在於在第一項具體實施例 中看到的晶粒邊界之凹陷極為平坦,矩形晶粒3之晶粒内表 面亦平坦纟第一項具體實施例中,矩形晶粒3之平均長度 為5 μηι,平均寬度為〇.8 又 芏J μπι。此外,在第一項具體實施
例中’在晶粒邊界中’除了縱向簡單連續的晶粒邊界外, 逯有形狀與晶粒邊界5類似的某些晶粒邊界,其中途穿過— 晶粒而產生,以及晶粒邊界6,其具有中途穿過—晶粒交又 的兩個晶粒邊界。當雷为 ^ ^ 田屯/瓜,口縱向穿過晶粒時,該等晶粒具 有局遷移率。此外,胜⑥丨S丄 、疋由於晶粒邊界及晶體内部平坦 ,因此可保證極高的與間極電墨相關的崩潰電塵。換言: ’在目前狀態下’閘極絕緣膜厚度可小於⑽nm,如不超 過50nm。依據當時掃描速度及 至^里击, 早田射月b里,如果輪射到發薄 85213-970411.doc -13 - 1301329 膜上的有效能量E能滿足關係式a<E<b,則當實施結晶時, 該晶體形狀就得以形成。在此關係式中,3代表完全熔化矽 所需要的能量,而b代表Si小滴形成所需要的能量。此外, 關係式b<c與聚集矽的能量c相關,在第一項具體實施例中已 有說明。由於該結晶條件的範圍很窄,因此不能保證程序 限度。然而,欲形成的晶體係處於最好的條件下。為此, 如果此等晶體只用於不需要大面積的高功能電路,則可實 現具有極高性能的半導體裝置及影像顯示裝置。如同第I 項具體實施例,其同樣適用於晶體方向7及8。除了上述輻 射條件外,此類平坦的晶粒邊界及矩形晶粒的内部還心 石夕薄膜2.的厚[絕緣基板}的表面材料、是否有基膜(如以 Si〇2或SiN為材料)及該基膜的厚度而改變。一般而+,者矽 薄膜2與絕緣基板i之間的可濕潤度最低㈣薄以之= 大於50麵時,趨向於形成_晶粒邊界的平坦結構及= :坦的晶粒内結構。圖2B顯示該晶粒邊界的_斷面圖。在 第二項具體實施例中’薄膜厚产羔9韭 ”、一 „ 、与度差9非吊小’角1〇非常接近 ^度…味者難以形成Si小滴。藉由使用具有此種形狀的 曰曰體作為通道,並在需要高性 、 移率及極高閘極崩潰電壓的電 4 裝置。 餸T獲付鬲功能半導體 第3項具體實施例 圖3Α及圖则說明根據本發明第三項具體實 =體裝置的通道區域之薄膜結構。晴自上斜= 透視圖,圖3Β係-晶粒邊界的斷面圖。與第二$ = 85213-970411.doc -14- 1301329 例不同’在该項具體實施例中,晶粒邊界之凹陷深度大於 矽薄膜2之厚度。因此,該項具體實施例具有完全分開型的 顆料邊界1 1,在此邊界上矽薄膜2已與基板丨分開,因此基板 1的表面得以顯現。此外,矩形晶粒3之表面得到極大抬高 以形成凸面。如在第一及第二項具體實施例中,矩形晶粒3 之平均長度為5 μηι,平均寬度為0·5至2 μιη。該第二項具體 只她例與第一項具體實施例相同,在Si薄膜2發生分離的完 王刀開型晶粒邊界中,存在若干形狀與晶粒邊界丨2類似的 曰曰粒邊界,其中途穿過一晶粒而產生,及一晶粒邊界1 3, 其具有中途穿過一晶粒交又的二晶粒邊界。大多數晶粒由 其内部的單晶構成。因此,當電流沿縱向通過晶粒時,起 因於晶粒邊界之分散的遷移率減少之效應未產生。因_此, 得到了如同單晶所獲得的遷移率。此外,由於矩形晶粒3之 表面係光滑曲面,因此與閘極電壓相關的崩潰電壓可在一 疋程度上得到保證。換言之,這意味著當閘極崩潰電壓保 持在目前狀態不變時,在絕緣基板丨上,可形成較藉由單晶 所構成的薄膜上的電晶體性能更好的電晶體。然而,第二 項具體實施例具有通過晶粒電流量小的缺點,為解決此問 題,需要形成大寬度的電晶體。依據當時掃描速度及輻射 能ϊ,如果輻射到矽薄膜上的有效能量E能滿足關係式 c<E<d,則當實施結晶時,該晶體形狀就得以形成。在此關 係式中,c代表聚集矽所需要的能量,其與在第一項具體實 施例中能量c相同,d代表蒸發矽所需要的能量。該結晶條件 具有覓的私序限度,其與第一項具體實施例中的程序限度 85213-970411.doc -15 - 1301329 ^相同。該等晶體適用於具有高遷移率並且不需要高驅 動电流的算術電路。如果將 如果將此4晶體用於算術電路,可實 見〆、有極高性能的半導體裝置及影像顯示裝置。如同第_; 項具體實施例’其同樣適用於晶體方向7及8。 :了上述輕射條件外,此類聚集型晶粒邊界及矩形晶粒 的内部還根據石夕薄膜2的厚度、絕緣基板i的表面材料、是 否有基膜(如以_2或仙為材料)及該膜的厚度而改變。一 :而言,切薄臈2與絕緣基板i之間的可濕潤度最高及石夕 ^膑2之厚度等於或小於5〇細時,趨向形成此類晶粒邊界 聚集型結構及此類聚集型晶粒内結構。圖3B顯示該晶粒邊 界的-斷面圖。在第三項具體實施例中,薄膜厚度差^極 大’當結晶前該Si薄膜之厚度為5〇⑽時,該薄膜厚度差" 有時可達到大約1〇〇 nm。角15很大,有時超過45度。藉由 使用具有此種形狀的晶體作為通道,並在需要最高性能的 邏輯電路單元中使用具有最高遷移率的電晶體,可獲得高 功能半導體裝置。 又回 第4項具體實施例 圖4A及圖4B係說明根據本發明第四項具體實施例之一薄 膜半導體裝置的通道區域之薄膜結構。圖4A係自上斜看的 透視圖,圖4B係一晶粒邊界的斷面圖。與第一至第二項具 體貝施例不同,此項具體實施例中的晶粒不是矩形,而為 多邊形。然而,與第-至第三項具體實施例相同,晶粒邊 界為凹陷狀。晶粒3之平均直徑為1至2 μιη。大多數晶粒在 其内部具有單晶結構。然而,由於其沒有特定的縱向^故 85213-970411.doc -16- 1301329 ,、1>· 爲電>’IL通過晶粒時去田私、息 大於第—至第_ L起因於邊界刀散之降低遷移率的效應 陷狀,師由值m 由於曰曰粒邊界係凹 ^傳、、先準y刀子雷射結晶法獲得的晶體相比,在 之員:、體κ施例中的晶體具有較高的閘極崩潰電壓。換言 可形成遷移率幾乎與藉由傳統技術獲得的電晶體之遷 :”、相同的電晶體,但其具有更高的閘極崩潰電壓。依據 …夺Γ射知.田速度及輻射能量,如果輻射到矽薄膜上的有 :能量E能滿足關係式E<a,則當實施結晶時,該晶體形狀
就得以形A,隨後用石夕的各向異性溶液實蝴,以便選 、也減〆具有弱晶體連結的晶粒邊界。在此關係式中,a 代表ίί熔化矽所需要的能量,其與在第一項具體實施例 ^能量a相同。該—結晶條件範圍比第—項具體實施例中的 曰曰條件見’並且具有更高的製程產量。藉由將此等晶體 μ用於大面積上的電晶體通道區域,如不需要非常高的遷 &率之影像顯示裝置的像素單元,就可實現具有非常高的 月b之半導體t置及影像顯示裝置。如同第一項具體實施
例,其同樣適用於晶體方向7。 藉由應用有選擇性的晶粒邊界蝕刻於使用傳統準分子雷 射及上述固態雷射而獲得的晶粒上,也可獲得此等多邊形 晶粒及晶粒邊界。 第5項具體實施例 圖5係根據本發明第五項具體實施例的一薄膜電晶體之 展視囷"亥圖的上半部分係一斷面圖,該圖的左下部分係 自上觀看的俯視圖,該圖的右下部分係一斷面圖,其係藉 85213-970411.doc -17- 1301329 由圖中的上半部分改變90度角度後繪製斷面圖而獲得。石夕 缚膜2係形成於絕緣基板丨之上1薄臈2具有矩形晶粒3, 其與第-項具體實施例中的矩形晶粒相同。如下說明將以 在第—項具體實施例中的晶體結構作為範例。當然,這同 樣適用於石夕薄膜2具有第二及第三項具體實施例中晶體結 構的情況。源極16及汲極17係使用部分㈣膜2形成。閑極 絕緣膜18係形成於—通道之上,閘極19係形成於閘極絕緣 臈18之上。該項具體實施例之特徵為矽薄膜2之矩形晶粒3 之縱向與連接源極16及汲極17的一方向相同,如圖5所示。 士上所述,在電流流動方向具有高遷移率的一通道沿此方 向形成。同時也獲得了第一項具體實施例因晶粒邊界為凹 陷狀而具有高閘極崩潰電壓的優點。此項具體實施例之特 徵在於:矽薄膜或源極或汲極、閘極絕緣膜或在通道内源 極與汲極連接方向之閘極的表面粗糙度(凸面部分的頂端與 凹面部分的底部之高度差)小於矽薄膜或源極、或汲極、閘 極絕緣膜、或與其垂直方向的閘極之表面粗糙度。換言之 ,圖5中的表面粗糙度21、表面粗糙度23或表面粗糙度25分 別小於圖5中的表面粗糙度2〇、表面粗糙度22或表面粗糙度 24 〇 第6項具體實施例 圖6係根據本發明第六項具體實施例的一薄膜電晶體之 展視圖。該圖的上半部分係一斷面圖,該圖的左下部分係 自上觀看的俯視圖,該圖的右下部分係一斷面圖,其係藉 由圖中的上半部分改變90度角度後繪製斷面圖而獲得。石夕 85213-970411.doc -18- 1301329 薄臈2係形成於一絕緣基板丨之上。 ,苴盘 7,寻膜2具有矩形晶粒3 八/、弟—項具體實施例中的矩形晶粒相同。 以Λ筮 ^ 1巩明將 在弟—項具體實施例中的晶體結構作為範例。當缺,这 ::適用於石夕薄膜2具有第二及第三項具體實施二、晶: 才的十月況。源極16及汲極17係使用部分石夕薄膜2形成 =緣膜18係形成於通道之上,問極19係形成於閑極絕: 、之上。該項具體實施例之特徵為矽薄膜2之矩形晶粒3 之縱向與連接源極16及沒極17的方向垂直的方向相同曰曰,如 圖6所示。沿此方向’在電流流動方向的遷移率之減少大於 第五項具體實施例。然@’另一方面,橫向穿越電流流動 方向的晶粒邊界之數量相對減少,藉此降低了裝置間遷移 率之變化。可將該優點應用於不需要高遷移率(如在第五^ 具體實施例中)的電路,但電晶體臨界值之變化要保持在一、 最小值。例如,藉由將此項具體實施例中的薄膜電晶體應 用於CMOS半導體裝置之η型電晶體及將第五項具體實施例 中的薄膜電晶體應用於CM0S半導體裝置之?型電晶體,可 獲得η型半導體與P型半導體之間達到平衡的電路組態。由 於在此項*體實施例中的晶體《晶粒邊界也為凹陷狀,故 該閘極崩潰電壓也較高。此項具體實施例之特徵在於:石夕 薄膜或源極或汲極、閘極絕緣膜、或在通道内源極與汲極 連接方向之閘極的表面粗糙度(凸面部分的頂端與凹面部分 的底部之高度差)大於石夕薄膜或源極、或汲極、閘極絕緣膜 、或與其垂直方向的閘極之表面粗糙度。換言之,圖6中的 表面粗糙度2i、表面粗糙度23或表面粗糙度25分別大於圖6 85213-970411.doc -19- 1301329 中的表面粗糙度20、表面粗糙度22或表面粗糙度24。 第7項具體實施例 圖7係根據本發明第七項具體實施例的一薄膜電晶體之 展視圖。該圖的上半部分係一斷面圖,該圖的左下部分係 自上觀看的俯視圖,該圖的右下部分係一斷面圖,其係藉 由圖中的上半部分改變90度角度後繪製斷面圖而獲得。矽 薄膜2係形成於絕緣基板丨之上。矽薄膜2具有矩形晶粒3, 其與第一項具體實施例中的矩形晶粒相同。如下說明將以 在第一項具體實施例中的晶體結構作為範例。當然,這同 樣適用於矽薄膜2具有第二及第三項具體實施例中晶體結 構的情況。源極16及汲極17係使用部分石夕薄膜2形成。閑極 臈is之上。此項具體實施例之特徵為矽薄膜2之矩形晶粒3 =縱向與連接源極16及沒極17的方向相傾斜,如圖7所示。 ’口此方向’在電流流動方向之遷移率成為介於第五與第六 項具體實施例的遷移率值之間的一中間值。此外,橫: 越電流流動方向的晶粒邊界之數量也成為介於第五與^ 項具體實施例的晶粒邊界數量的中間: ::::=為r第:與第六項具體實心 攄 4、、“冓的k點為·猎由將此結構應用於根 晶體,並且為佈月…“體。域内需要摻雜的電 並且為佈局之原目’而不是在第五及 1:那樣為性能限制之原目,將其源極姻方向傾:實 。限制得到緩和。該結構可應用於類似單—開關元件的
85213-970411.dOI -20 - 1301329 電路,其位於其中有大面積 日 。山μ 1 、发衡電日日體相鄰的部分區域内 由於在此項具體實施例中 ,^ ^ ^ Ρ- 體之日日粒邊界也為凹陷狀 4間極朋潰電壓因此也輕其。 縱6 在该項具體實施例中,沿 縱向的矩形晶粒3之表面相私疮 ㈣表面粗k度與沿與縱向相垂直之方向 枝叫备 因此,此項具體實施例之 =於:石夕薄膜或源極或汲極、問極絕緣膜、或在通道 :極與:及極連接方向之閑極的表面粗縫度(凸面部分的頂 ^ 丨之回度差)與矽薄膜或源極、或汲極、 開㈣緣膜、或與其垂直方向的閘極之表面粗糙度不同。 '之圖7中的表面粗縫度21、表面粗链度η或表面粗链 度2 5为別與圖7中的表而相丰生疮,Λ . 们表面粗糙度20、表面粗糙度22或表面粗 糙度24分別不同。 第8項具體實施例 圖8係根據本發明第人g且轉杳 月弟八項具體實施例的一薄膜電晶體之 展視圖。㈣的上半部分係—斷面圖,該圖的左下部分係 自上觀看的俯視圖,該圖的右下部分係一斷面,其係藉 由圖中的上半邛分改變9〇度角度後繪製斷面圖而獲得。矽 薄膜2係形成於絕緣基板i之上。石夕薄膜2具有多|形晶粒3 ’其與第四項具體實施例中的多邊形晶粒相同。源極“及 汲極1 7係使用部分矽薄膜2形成。閘極絕緣膜丨8係形成於該 通道之上。閘極19係形成於該閘極絕緣膜18之上。藉此結 構,在電流流動方向之遷移率低於第五至第七項具體實施 例的遷移率。然而,由於晶粒邊界係凹陷狀,閘極崩潰電 壓較咼。此外,由於在第五至第七項具體實施例中所有製 85213-970411.doc -21 - 1301329 二::成該晶體結構之雷射結晶之產量為最高,因 邊形:Θ:3:Γ應用於大面積像素單元。仏^ 環小日日粒3無縱向。因此, 薄臈或源極或汲極… 例之特徵在於:石夕 連接方 / 甲圣、‘巴緣膜、或在通道内源極與汲極 $要方向之閘極的表面+ 的底 , ^度(凸面部分的頂端與凹面部分 或鱼立千* 原極、或沒極1極絕緣膜、 圖8、/、“方向的閘極之表面粗糙度幾乎相同。換言之, 與圖8中的表面粗糙度20、表面:=丄_度25分別 乎分别相同。 ‘度22或表面粗糙度24幾 第9項具體實施例 應:1員:;、圖案’其中在第五項具體實施例中的電晶體已 :、丨導體裝置的電路單元。接點26之形成係為連接 匕括矩形晶粒3的電晶體之源極16、沒極Η及閉極Η,夢此 由形成在中間層絕緣膜 曰 、心上的V線27建立連接。如下說明 苐五項具體實施例中的晶體結構作為範例。當铁, 這同樣適用於第六或第七項具體實施例中的晶體結構。在 導體裝置中’各種類型電晶體混合在一起。在此等電 曰曰體中’有沿著源極·汲極連接方向延長的電晶體28及沿著 與電晶體28延伸方向相垂直的方向延長的電晶體29。將各 種類型電晶體混合的理由係根據電路的個別功能,需要的 電晶體性能不同。例如’電晶體29經常用於特別需要驅動 電流或在通電狀態下的電流量而不是遷移率的情況。此項 具體實施例之特徵在於:在具有此類不同尺寸的各種電晶 85213-970411.doc -22- 1301329 體中的矩形晶粒3之縱向與平行於基板的方㈣對準 上觀察^括-組對準電晶體的區域時,可以發現,作:此 項具體實施例之特徵1薄膜或源極或汲極、閘極絕緣膜 、或在通道内源極與及極連接方向之問極的表面粗凸 面部分的頂端與凹面部分的底部之高度差)
極、或汲極、閉極絕緣膜、或與其垂直方向的閑極之= 粗链度。換言之,圖5中的表面㈣度21、表面粗糙度⑽ 表面粗糙度25分別小於圖5中的表面㈣造度20、表面粗輪产 22及表面粗糙度24。藉由在該區域内以此方式對準矩形曰 粒3之縱向,其可足夠在該區域僅實施—次雷射掃描因此, 日日衣%之產里得以改善。在此項具體實施例中,源極_ 没極連接方向係與矩形晶粒之縱向3()相同。即使該源極_ 汲極連接方向與矩形晶粒之縱向30相傾斜或相垂直,雷射 結晶之產量也一定會改善。 第10項具體實施例
圖1 〇係佈置圖’其中將包括第九項具體實施例中對準 的若干組電晶體的電晶體區域應用於—影像顯示裝置的周 邊電路及-像素單元。該周邊電路包括含若干組電晶體(其 中矩形晶粒3之縱向與源極16與汲極17之連接方向相同)的 區域32、包括一組電晶體(其中矩形晶粒3之縱向與源極μ 與汲極17之連接方向相垂直)的區域33、包括若干組電晶體 (〃中矩开y aa粒3之縱向與源極丨6與汲極丨7之連接方向相傾 斜)的區域34及不屬於上述任何區域的獨立電晶體乃。該影 像”、、員示哀置也包括像素元件3 6及用於驅動像素元件3 6的電 85213-970411.doc -23 - 1301329 晶體37。在電晶體37構成的區域中,矩形晶粒3之縱向盘在 區域32中的矩形晶粒3之縱向方向相同。在此項具體實施例 中,區域32的縱向與基板邊緣的水平切面線%方向相同。 區域33的縱向與基板邊緣的水平切面線4〇方向相同。藉此 佈局結構,可有效利用基板周圍之區域,而不產生浪費 弟11項具體實施例 、 圖11顯示-影像顯示裝置’其使用根據本發明的薄膜半導 體裝置。-液晶層41、-共同電極42及一保護臈43疊加在 絕緣基板1上’絕緣基板!依次具有在第十項具體實施例中鲁 的區域32及33及像素36。此等元件藉由上下極化板44夾在 中間。藉由在一導光板45上整體形成此等板、膜、電極、 層及基板,可構成一影像顯示面板。 弟12項具體實施例 · 圖12係一電腦監視器或一電視裝置47的外視圖,其包括 . 根據本《月第十-項具體實施例的—影像顯示面板Μ。 第1 3項具體實施例 圖13係一行動電話48的外視圖,其包括根據本發明第十鲁 一項具體實施例的一影像顯示面板46。 第14項具體實施例 圖⑷系一移動終端49的外視圖,其包括根據本發明第十 一項具體實施例的一影像顯示面板46。 第1 5項具體實施例 圖15係婁文位錄影機5〇的外視圖,其包括根據本發明第 十一項具體實施例的-影像顯示面板46。 85213-970411.doc •24- 1301329 第1 6項具體實施例 圖1 6係電路單元5 1及射頻(radio-frequency ; RF)裝置52的 外視圖’其中已將第九項具體實施例中的電路單元應用於 一 RF裝置之控制電路。 根據本發明具體實施例之揭示,具有大晶粒及小表面凸 面及凹面的一矩形晶粒晶體可形成一通道。藉由本發明之 5亥結構’可貫現具有高遷移率及高閘極阻擋電壓的一薄膜 電晶體。因此,像素部分及周邊電路緊湊地形成在相同玻 璃基板上,因此,可實現具有複雜功能的薄膜半導體裝置 修 及影像顯示裝置。 熟知技術人士應進—步明白,儘管以上所述均基於本發 明之具體實施例’但本發明不限於此等具體實施例,在不 背離本發明之精神及所时請專利範圍之㈣的前提下, 可對本發明做各種修改及變化。 【圖式簡單說明】 圖1A係自上斜看的_ _,使月— S /、”、、員不根據本發明之第一項且 體實施例的一薄膜電晶體内通道 、/、 、1-埤之Sl薄膜的晶體結 構, 面圖; ㈣係根據本發明之第一項具體實施例之晶粒邊界的斷 圖2A係自上斜看的一圖,豆 口 /、”、、員不根據本發明之第二項呈 體實施例的一薄膜電晶體内通 …、 結構; 、匕域之一 Sl薄膜的晶體 圖2B係根據本發明之第-頊 弟一項具體實施例之晶粒邊界的斷 85213-970411.doc -25- 1301329 面圖; 圖3 A係自上斜看的—圖,其顯示根據本發明之第三項具 體實施例的-薄膜電晶體内通道區域之一^薄膜的晶體結 構; 圖3B係根據本發明之第三項 面圖; 例之晶粒邊界的斷 圖4A係自上斜看的—圖,其顯示根據本發明 體實施例的-薄膜電晶體内通道區域之— 四項具 構; ’專膜的晶體結 圖4 B係根據本發明之第四項具體實 面圖; 日日粒邊界的斷 圖5包括在其上部的根據本發明第五項呈體每 薄膜電晶體的斷面圖、在其左下部的該薄膜電:::之-圖及在其右下部的該薄膜電晶體之斷面圖, 俯硯 上部分改變90度後得到的; /、由該圖之 圖6包括在其上部的根據本發明第六項且 薄膜電晶體的斷面圖、在其左下部的該薄; 圖及在其右下部的該薄膜電晶體之斷面圖, 之俯視 上部分改變90度後得到的; ” 由该圖之 圖7包括在其上部的根據本發明第七項具 薄膜電晶體的斷面圖、也歹]之— 在其左下部的該薄膜電晶 圖及在其右下部的該薄膜電晶體之斷面圖,其 "見 上部分改變90度後得到的; ” 由該圖之 圖8包括在其上部的根據本發明第八 义3弟八項具體實施例之一 85213-970411.doc -26- 1301329 薄膜電晶體的斷面圖、在其左下部的該薄膜電晶體之俯視 圖及在其右下部的該薄膜電晶體之斷面圖,其係由該圖之 上部分改變90度後得到的; 圖^顯示根據本發明《第九項具體實施例之圖案形成的 員範例’其中第五項具體實施例中之電晶體已應用於一 半導體裝置的一電路區段上; 一圖10係根據本發明第十項具體實施例的一佈置圖,其中 第九項具體實施例中具有對準電晶體的區域已應用於一影 像顯示裝置的—像素單it及周邊電路; 圖11顯不根據本發明第十一項具體實施例的一影像顯示 裝置; 圖2 ,、、、員不根據本發明第十二項具體實施例的一電腦監視 器或一電視裝置之外視圖; 圖’、、、員不根據本發明第十三項具體實施例的一行動電話 之外視圖; 圖”員不根據本發明第十四項具體實施例的一移動終端 之外視圖; 圖’、、、員不根據本發明第十五項具體實施例的一數位錄影 機之外視圖;以及 圖16顯不根據本發明第十六工%㈣一 w裝置< 外視圖。 ' 【圖式代表符號說明】 1 絕緣基板 2 薄膜 85213-970411.doc -27- 1301329 3 矩 形 晶 粒 4 晶 粒 邊 界 5 晶 粒 邊 界 6 晶 粒 邊 界 7 晶 體 方 向 8 晶 體 方 向 9 薄 膜厚 度 差 10 角 11 完 全 分 開 型 12 晶 粒 邊 界 13 晶 粒 邊 界 14 薄 膜 厚 度 差 15 角 16 源極 17 >及極 18 閘 極 絕 緣 膜 19 閘 極 20 表 面 粗 糙 度 21 表 面 粗 味造 度 22 表 面 粗 縫 度 23 表 面 粗 縫 度 24 表 面 粗 糙 度 25 表 面 粗 糙 度 26 接 點 晶粒邊界 85213-970411.doc 1301329 27 導線 28 電晶體 29 電晶體 30 方向 32 區域 33 區域 34 區域 35 電晶體 36 像素 37 電晶體 39 水平切面線 40 垂直切面線 41 液晶層 42 共同電極 43 保護膜 44 上及下極化板 45 導光板 46 影像顯示面板 47 電腦監視器或電視裝置 48 行動電話 49 移動終端 50 數位錄影機 51 電路單元 52 RF裝置 85213-970411.doc

Claims (1)

1301329 拾、申請專利範圍: 1 ·種薄膜半導體裝置,其包括一絕緣基板、一在該絕緣 基板上形成的Sl薄膜及以該Si薄膜作為一通道之一電晶 體,其中 u亥Si薄膜包括一多晶體,其中配置複數個狹長的矩形 晶粒; 5玄多晶體之一表面具體而言在其晶粒邊界處係凹陷 狀;以及 具有該等凹陷表面的晶粒邊界在該通道内為所有晶 粒邊界中最主要的晶粒邊界。 2·如申凊專利範圍第丨項之薄膜半導體裝置,其中垂直於 忒Si薄膜之一表面的一線與垂直於該絕緣基板的一線之 間的一角度在該等晶粒邊界處具體為1至45度。 3 ·如申睛專利㈣第}項之薄膜半導體裝置,其中在該y 薄膜内該等晶體邊界的一平均薄膜厚度係小於一晶粒 内平均薄膜厚度。 4. -種薄膜半導體裝置,其包括—絕緣基板、—在該絕緣 基板上形成的si薄膜、包括使用部分該Si薄膜形成的一 源極及一沒極之一雷曰M JU ^。. Μ 電日日體、在该Si薄膜上形成的一閘極 絕緣膜、在該間極絕绫胺 巴緣膜上形成的一閘極及由該Si薄膜 構成的一通道,其中 在°亥通運内沿與5亥基板平行之一方向的該Si薄膜或該 源極或該汲極、該閘極絕緣膜或㈣極的表面粗糖度, 其係一凸面部分的-頂端與-凹面部分的一底部之一 85213-970411.doc 1301329 高度差’與沿與該基板平行之該方向相垂直的—方向之 表面粗糙度不同。 如申請專利範圍第4項之薄膜半導體裝置,其中在該通 道内,具體而言沿連接該源極與該汲極的一通道長度方 向的该Si薄膜或該源極或該汲極、該閘極絕緣膜或該閘 極的表面粗糙度,其係該凸面部分的該頂端與該凹面部 分的該底部之該高度差,小於沿與該通道長度方向相垂 直且與該Si薄膜之一表面相平行的一通道寬度方向之表 面粗糙度。 如申請專利範圍第4項之薄膜半導體裝置,其中在該通 道内,具體而言沿連接該源極與該汲極的一通道長度方 向的該Si薄膜或該源極或該汲極、該閘極絕緣膜或該閘 極的表面粗糙度,其係該凸面部分的該頂端與該凹面部 分的該底部之該高度差,大於沿與該通道長度方向相垂 直且與該Si薄膜之一表面相平行的一通道寬度方向之表 面粗糖度。 -種薄膜半導體裝置,其包括一絕緣基板、一在該絕緣 基板上形成的Si薄膜、複數個包括藉由部分該Si薄膜形 成的源極及汲極之電晶體、在該si薄膜上形成的一閘極 絕緣膜、在該閘極絕緣膜上形成的若干閘極、由該以薄 膜構成的若干通這、在該等源極、該等汲極及該等閘極 上形成的接點、互連該等接點之導線,其中該等電晶體 在一與該基板相平行之表面内具有一共同方向,並且該 共同方向與該Si薄膜之矩形晶粒的縱向一致;以及 85213-970411.doc 1301329 8. 在e亥通道内沿該共同方向的該Si薄膜或該源極或該汲 極、該閘極絕緣膜或該閉極的表面粗糙度,其係一凸面 部分的一頂端與-凹面部分的-底部之-高度差,鱼沿 與該共同方向相垂直的—方向之表面粗糙度不同。 々申叫專利la圍第7項之薄膜半導體裝置,其中由至少 -個包括複數個具有該共同方向且包括一緩衝電路之 電晶體的區域形赤的—# % + A X ^戚的^唬電路 '一移位暫存器電路 解馬w電路、一位準轉換電路、一驅動器電路或 一數位至類比轉換電路在最初就整合於該基板之一周 邊部分内’並且一像素驅動電路係形成於該相同基板 之上。 9· -種薄膜半導體裝置,其包括_絕、緣基板、—在該絕緣 基板上形成的si薄膜,以及將該si薄膜作為一通道的一 電μ體其中5亥s i薄膜包括配置有複數個狹長矩形晶粒 的一多晶體;以及 沿垂直於該基板之一方向的該矩形晶粒之一最主要 晶體表面方向為一 <11〇>方向,而沿一縱向的該矩形晶 粒之一最主要晶體表面方向為<100>—方向。 10·如申請專利範圍第9項之薄膜半導體裝置,其中沿垂直 於该基板之一方向的該矩形晶粒之該最主要晶體表面 方向為該<1 〇〇>方向,並且沿該縱向的該矩形晶粒之該 最主要晶體表面方向也為該 <丨〇〇>方向。 11 ·如申請專利範圍第9項之薄膜半導體裝置,其中沿垂直 於該基板之該方向的該矩形晶粒之該最主要晶體表面 85213-970411.doc 1301329 方向為該<100>方向,而沿該縱向的該矩形晶粒之該最 主要晶體表面方向為該 <丨10>方向。 如申睛專利範圍第1項之薄膜半導體裝置,其中沿與該 、 基板平行之一方向橫向穿越該通道的晶粒邊界之一數 , 星Μ A著與该基板平行方向相垂直的一方向橫向穿越 4通道的晶粒邊界一數量不同。 1 3 ·如申請專利範圍第i 2項之薄膜半導體裝置,其中沿著連 接一源極及一汲極的一通道長度方向橫向穿越該通道 之晶粒邊界的一數量小於沿著與該通道長度方向相垂 _ 直且與該Si薄膜表面相平行的一通道寬度方向橫向穿越 一通道的晶粒邊界之一數量。 14·如申請專利範圍第12項之薄膜半導體裝置,其中沿著連 接一源極及一汲極的一通道長度方向橫向穿越該通道 ' 之晶粒邊界的一數量大於沿著與該通道長度方向相垂 - 直且與該Si薄膜之一表面相平行的一通道寬度方向橫向 穿越該通道的晶粒邊界之一數量。 1 5. —種薄膜半導體裝置,其包括一絕緣基板、一在該絕緣 _ 基板上形成的Si薄膜及將该Si薄膜作為一通道之一電晶 體,其中 該Si薄膜包括一多晶體,其中配置複數個狹長的矩形 晶粒, 該多晶體之一表面具體而言在其晶粒邊界處係平坦 狀;以及 該Si薄臈之該等晶體邊界的一平均薄膜厚度範圍為一 85213-970411.doc 1301329 16. 、一在該絕緣 通道之一電晶 日日粒内平均厚度之90%至11〇。/0 0 一種薄膜半導體裝置,其包括-絕緣基板 基板上形成的Si薄膜及將該Si薄膜作為一 體,其中 该S i薄膜包括一多晶體 狹長矩形晶粒; 其中配置複數個相互隔開的 該Si薄膜不位於該等矩形晶粒之間,·以及 該等矩形晶粒之表面沿—方向係平坦狀,而在與該 方向垂直之一方向上係凹陷狀。 17.如中請專利範圍第16項之薄膜半導體裝置,其中該等矩 嶋之-與該基板之間的一接觸角度之範圍具體而 吕為10至6α度,該接觸角係與該等矩形晶粒之該—晶粒 的一邊緣纟面相以的—線與垂直於該基板的—線之 間形成的一角。 18.如申請專利範圍第7項之薄臈半導體裝置,其中一影像 顯示裝置之一周邊電路單元或一像素單元具有至卜 包括一組該等對準電晶體的區域;以及 該區域之一縱向與該其祝十 ,Jr ,, 一邊i板之一邊緣的一水平切面線 或一垂直切面線一致。 一種溥膜平导筱衮置,&舍衽一 0絡苴^ &枯纟巴緣基板、一在該絕緣 基板上形成的一Si薄膜及以該以薄膜作為一通道的一電 晶體,其中 該Si薄膜包括一多晶體,其中配置複數個晶粒; 該多晶體之一表面具體而言在其晶粒邊界處為凹陷 85213-970411.doc 1301329 狀,以及 具有該等凹陷表面的晶粒邊界在該通道内為所有晶 粒邊界中袁主要的晶粒邊界。 85213-970411.doc 1301329 柒、指定代表圖: (一) 本案指定代表圖為:第(1 )圖。 (二) 本代表圖之元件代表符號簡單說明: 1 絕緣基板 2 薄膜 3 矩形晶粒 4 晶粒邊界 5 晶粒邊界 6 晶粒邊界 7 晶體方向 8 晶體方向 9 薄膜厚度差 10 角 捌、本案若有化學式時,請揭示最能顯示發明特徵的化學式: 85213-970411.doc
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521274B1 (ko) * 2003-06-10 2005-10-12 삼성에스디아이 주식회사 씨모스 박막 트랜지스터 및 이를 사용한 디스플레이디바이스
TWI359441B (en) 2003-09-16 2012-03-01 Univ Columbia Processes and systems for laser crystallization pr
JP2005276944A (ja) * 2004-03-23 2005-10-06 Sharp Corp 半導体デバイス、その製造方法および製造装置
KR101132404B1 (ko) * 2005-08-19 2012-04-03 삼성전자주식회사 다결정 실리콘 박막의 제조 방법 및 이를 포함하는 박막트랜지스터의 제조 방법
TWI389316B (zh) * 2005-09-08 2013-03-11 Sharp Kk 薄膜電晶體、半導體裝置、顯示器、結晶化方法及製造薄膜電晶體方法
KR20070082191A (ko) * 2006-02-15 2007-08-21 삼성전자주식회사 유기 전자발광디스플레이 및 그 제조방법
JP2007281421A (ja) * 2006-03-13 2007-10-25 Sony Corp 半導体薄膜の結晶化方法
JP4169072B2 (ja) 2006-03-13 2008-10-22 ソニー株式会社 薄膜半導体装置および薄膜半導体装置の製造方法
JP4169071B2 (ja) 2006-05-25 2008-10-22 ソニー株式会社 表示装置
US20100075180A1 (en) * 2006-10-16 2010-03-25 Hiroaki Ueda Magnetic recording medium substrate and manufacturing method thereof, and magnetic recording medium and manufacturing method thereof
KR100841372B1 (ko) * 2006-12-19 2008-06-26 삼성에스디아이 주식회사 박막트랜지스터 및 이의 제조방법
JP4411331B2 (ja) * 2007-03-19 2010-02-10 信越化学工業株式会社 磁気記録媒体用シリコン基板およびその製造方法
JP2011515834A (ja) * 2008-02-29 2011-05-19 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 均一な結晶シリコン薄膜を製造するリソグラフィ方法
TWI464880B (zh) 2008-09-04 2014-12-11 Au Optronics Corp 薄膜電晶體陣列基板及其製作方法
CN102543997B (zh) * 2008-09-19 2015-03-11 友达光电股份有限公司 薄膜晶体管阵列基板
CN101355090B (zh) * 2008-09-19 2012-08-29 友达光电股份有限公司 薄膜晶体管阵列基板及其制作方法
CN102097368A (zh) * 2010-11-08 2011-06-15 昆山工研院新型平板显示技术中心有限公司 一种低温多晶硅薄膜晶体管阵列基板的制造方法
EP2915161B1 (en) 2012-11-05 2020-08-19 University of Florida Research Foundation, Inc. Brightness compensation in a display
WO2014085410A1 (en) * 2012-11-30 2014-06-05 University Of Florida Research Foundation, Inc. Ambipolar vertical field effect transistor
TWI570899B (zh) 2014-09-10 2017-02-11 群創光電股份有限公司 薄膜電晶體基板
JP2017037178A (ja) 2015-08-10 2017-02-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11024736B2 (en) 2019-08-09 2021-06-01 Micron Technology, Inc. Transistor and methods of forming integrated circuitry
US10964811B2 (en) 2019-08-09 2021-03-30 Micron Technology, Inc. Transistor and methods of forming transistors
US11637175B2 (en) * 2020-12-09 2023-04-25 Micron Technology, Inc. Vertical transistors
KR102538146B1 (ko) * 2021-09-07 2023-05-30 (주)알엔알랩 에피택셜 반도체층의 형성 방법 및 이를 적용한 반도체 소자의 제조 방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5248630A (en) * 1987-07-27 1993-09-28 Nippon Telegraph And Telephone Corporation Thin film silicon semiconductor device and process for producing thereof
JPS6441234A (en) 1987-08-07 1989-02-13 Toshiba Corp Manufacture of resin sealed type semiconductor device
JP2791858B2 (ja) * 1993-06-25 1998-08-27 株式会社半導体エネルギー研究所 半導体装置作製方法
JP3294439B2 (ja) 1994-08-17 2002-06-24 沖電気工業株式会社 多結晶シリコン薄膜の形成方法
JPH0963950A (ja) * 1995-08-25 1997-03-07 Mitsubishi Electric Corp 薄膜半導体の製造方法
JP3645378B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4026191B2 (ja) 1996-05-22 2007-12-26 ソニー株式会社 シリコン単結晶粒子群の形成方法及びフラッシュメモリセルの製造方法
WO1997045827A1 (en) * 1996-05-28 1997-12-04 The Trustees Of Columbia University In The City Of New York Crystallization processing of semiconductor film regions on a substrate, and devices made therewith
JP2000183358A (ja) 1998-07-17 2000-06-30 Sony Corp 薄膜半導体装置の製造方法
US20020006701A1 (en) * 1998-07-27 2002-01-17 Hiroki Yamamoto Method of manufacturing semiconductor device having a thin insulating film
JP2000077333A (ja) * 1998-09-03 2000-03-14 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法およびレーザアニール装置
JP2000133807A (ja) 1998-10-22 2000-05-12 Seiko Epson Corp 多結晶シリコン薄膜トランジスタ
JP2001023899A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法
JP4495805B2 (ja) 1999-09-29 2010-07-07 株式会社東芝 結晶性半導体薄膜とその製造方法、および薄膜トランジスタとその製造方法
US6602765B2 (en) * 2000-06-12 2003-08-05 Seiko Epson Corporation Fabrication method of thin-film semiconductor device
US6737672B2 (en) * 2000-08-25 2004-05-18 Fujitsu Limited Semiconductor device, manufacturing method thereof, and semiconductor manufacturing apparatus
JP4045731B2 (ja) * 2000-09-25 2008-02-13 株式会社日立製作所 薄膜半導体素子の製造方法
JP2002124467A (ja) 2000-10-18 2002-04-26 Matsushita Electric Ind Co Ltd 多結晶半導体膜の形成方法および薄膜トランジスタの製造方法
JP4732599B2 (ja) * 2001-01-26 2011-07-27 株式会社日立製作所 薄膜トランジスタ装置
JP4744700B2 (ja) 2001-01-29 2011-08-10 株式会社日立製作所 薄膜半導体装置及び薄膜半導体装置を含む画像表示装置
JP4358998B2 (ja) 2001-02-01 2009-11-04 株式会社日立製作所 薄膜トランジスタ装置およびその製造方法
US6819481B2 (en) * 2001-06-04 2004-11-16 Lucent Technologies Inc. Bidirectional wave division multiplex systems
JP3496763B2 (ja) 2001-06-26 2004-02-16 シャープ株式会社 薄膜トランジスタおよびその製造方法並びに液晶表示装置
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6933527B2 (en) * 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003204067A (ja) * 2001-12-28 2003-07-18 Semiconductor Energy Lab Co Ltd 表示装置およびそれを用いた電子機器
US7273026B2 (en) * 2002-10-18 2007-09-25 Maclean-Fogg Company Roller follower body

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