TWI286817B - Stress free etch processing in combination with a dynamic liquid meniscus - Google Patents

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TWI286817B
TWI286817B TW094101278A TW94101278A TWI286817B TW I286817 B TWI286817 B TW I286817B TW 094101278 A TW094101278 A TW 094101278A TW 94101278 A TW94101278 A TW 94101278A TW I286817 B TWI286817 B TW I286817B
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Description

1286817 九、發明說明： $ 【發明所屬之技術領域】 本發明係關於一種雙金屬鑲嵌半導體製造處理，尤關於—種 統導體製造處理之中平坦化特徵部與層及控制均勻性的方法與系 【先前技術】 雙金屬鑲嵌製造處理在半導體製造之中已愈來愈普遍。血 2雙金屬鑲嵌製造處理之中，在形成在半導體基板之中的預^ =案，之麟與介層孔之巾或在形成在半導體基板之上 之導電材料，藉以形成所需的電路互連。這經常會 ’故必须加以移除，藉以既產生心= 邛、且如仏後續處理所需之均勻且平坦的表面。 ΐ，藉由化學麵拋光（CMP)與電化學拋光⑽）（例 材#二=與CMP及ECP處理之結合而從半導體基板移除導電 材科的覆盍。卩。這些處理的每一個皆有嚴重 地具有相當小的產能、極差的均勻性與無法有效地^非 接觸處理’吨她岭前導電殘餘物、 起的應力ILD構造。由》所引 進-步惡化。藉由降====== 經常至:它較差的處理性能ί數： 實質地移除覆蓋部材料而“餘之；= 5 1286817 如雙金 【發明内容】 系统3、ί提供一種半導體基板的平坦化及侧 月=處；、設備、系統、電腦 裝置以下說明本發明之各種的創新實施例。 • ΐ二ΐ實施例係包括—種圖案化之半導體基板的平挺化方 ΐ填半導體基板。圖案化之半導體基板係具 ϋ覆ί:部份的覆蓋部及覆蓋部的殘餘部份具有 俾勻性及開發動態液體f液_刻處理配方， 能‘㈣二二j用動態液體彎液面侧處^1配方，而施加動 =處理，，俾修正不均勻性而㈣平坦化覆蓋部的 屬里之料係包括銅及/或元素銅。圖案係在雙金 理中形成在圖案化之半導體基板之上。映射不均勻性 ?3確j基板之不均勻性輪廓。基板之不均勻性輪靡係包括確 之&理（例如Α部份移除處旬之不均勻性輪廓模型。開 ^動匕、液體攸©侧處理配方而修正不均勻性係包括確定後續 輪靡模型、比較基板之不均句性輪廓與後續處理之 矛、，輪郛模型、及最佳化後續處理之一個或更多之參數。後續 =理係包括由動態液體彎液面钕刻處理、乾侧處理、與渥、 ^里所構成之-組處理的至少之—。用以移除大部份的覆蓋部之 2份移除處理亦可加以最佳化，俾能在對後續接收的圖案化之 铸體基板進行大部份移除處理期間實質消除由不均勻性輪廓模 ^所描^之不均勻性的連續產生。因此，本實施例可提供資料回 ?給先f之操作，俾能動態地調整及最佳化先前之處理的個別操 作。本實施例亦可提供資料前饋，俾動態地調整及最佳化後續處 6 1286817 理的後續操作。 蓋部：大操==^^ 亦包括可對基^給予最小之側向應力大小的各種^伤的覆蓋部 亦了在覆蓋部之上形成額外層。額外層為 ===移除額外層。額^ ==處理控制器。動態液峨面铜s;丨 液面相對於基 器掃描基 測量感測器 調整動態液體做面蝕刻處理配方的至^ :的液面_處理控制器使動態液體‘弯 2動態液體f液面_處理亦包 二 液面之内係具有測量 中的多個特徵部之一導電互連材料 =除二部而殘留有覆蓋部的殘餘部份其具ίΐ 修】不均：二：;態液體彎液面_配方Ϊ 部份。 性而只s平坦化覆蓋部的殘餘 此方屬嵌互連構造的形成方法。 ίίϋ填滿雙金屬鑲嵌圖案之中的-微ί3ί 電互連材料。導電互連材料传具古 4更夕之特n3的導 覆蓋部之上形成額外層，而使額外層一忒=:覆= 1286817 部份的覆蓋部而移除大部份的覆蓋部.，實卜入从欲队 。覆蓋部的殘餘部份係具有不均勻I。映地移除 忒ίΐί?液祕刻處理配方而修正不均勻性利用：： 均======臟物， 刻處 面蝕刻處理控制器。監視動態 s感測器掃描基板的表*。動態有包; 胁ί發!具有使機械性應力最小、而實質消除局部之不均勺性 :優點。由於隨後之近接蝕刻處理能夠正確地補償二 平坦性（例如邊緣效應、局部或整體 ^^ 之«求， 明之點可參照以下之詳細說明及“發 考符=:=示’以說明本發明。在㈣，相似的參 【實施方式】 =綱改良之均勻性㈣及平坦化系_方法的數個例示 二fi本？技藝之人士應清楚理解：即使無在此所述之 某些或所有特定細節，仍可實施本發明。 道胁ΐ，之均勻性控做平坦化㈣財法之—實施㈣提供半 導體基板之局部的各處的改良之局部平坦化與均勻性。改良之 部平坦化與均勻性係實質·由下方層之特徵部與沉積與铜處 理之變動所引起的局部不羽性。另—個實施例係提供整個基板 各處的改良之整體平坦化與均勻性（例如相較於中央均勻性 緣均勻性）。 8 1286817 包括案ϊΐ半導，反的平坦化方法’ ==蓋部。平坦化處理實導 2料:遥含ί導電材料的銅、及元素銅與其它導電 之上。…、雙金屬細^處理之中形成在_化之半導體基板 給予機械性庫:=卜曰…覆蓋部亦包括在免於對複數之特徵部 性。 w的情況下實質消除局部且與随有關的不均勻 額外層與覆蓋部係具有實質為彳 2以:=。額外===料= 屮使形成:案 =:==== :£1£^ 額外層為覆蓋部之鹵化反應物。 部。平扭化額外層與至少部份的覆蓋 :反猶層、及崎二額外層。反覆的處理可為』 圖荦2丰中二種半導體裝置的形成方法係包括接收 不均勾㈣覆蓋部。在覆具有—具有局部之 覆蓋部。在彻湘增平域額外層與 9 1286817 再一個實施例係包括雙金屬鑲嵌互連構 +、 刻額外 而實質完全地移 ^接收雙金屬鑲嵌圖案化之半導體基板。|金屬法’其包 導體基板係具有填滿雙金屬鑲賴案之+物3案化之半 連材料。導電互連材料係具有—具有局部的導電互 在覆蓋部之上形成額外層。使額外層形成 ^的覆蓋部。 層與至少部份的覆蓋部，俾實質平坦化覆千坦。餘 除額外層。 括雙金ί鑲嵌互連構造的形成方法，其包 案化之半 連，钭。導電互連材料係具有—具有局部互 使覆t都的If 盥了百純政A儿傲μ ^」< +巧^性的覆盍部 使覆蓋部的頂面與頂端發生化學轉換，俾 [復盍郤。 形成第一額外層、及姑刻第二額外層。 曰 直到殘餘的覆蓋部實質平坦化為員止卜Γ _也進订反覆的處理， 心ίΐ一個實施例係提供圖案化之半導體基板的平坦化方法盥 ，、均勻性控制。此方法係包括接收圖案 ^ ^半導縣㈣具有填滿_之中的多個匕 則具有覆蓋部。覆蓋部具有局部之不均勻性。 巧除大部份的覆盍部斜坦化覆蓋部。映二 ίίίϊίίΠΐ ’刻實質局部平坦化的覆蓋士而實質 在雙金屬鑲嵌處理之中形成在圖案化 介額ϊΐΐΐίί覆蓋部係包括在覆蓋部之上形成額外層及平坦 層:^蓋°卜在平坦化處理之中實質完全地移除額外層。 π斜體的部份覆蓋部係包括藉由使覆蓋部的頂面與頂 蓋部之上形成額外層及蝕刻額外層與至少 "、覆U而實貝平坦化覆蓋部，且實f完全地移除額外層。 10 1286817 平坦化額外層與覆蓋部係包括反覆的處理，其包括钱刻額外層、 形成第二額外層、及蝕刻第二額外層。’ 9 映射實質局部平坦化的覆蓋部而確定整體不均勻性係包括利 用渦電流感測器而映射實質局部平坦化的覆蓋部。映射實質局部 平坦化的覆蓋部而確定整體不均勻性係包括在現場映射實質^ 平坦化的覆蓋部。 、口 Θ 蝕刻實質局部平坦化的覆蓋部而實質移除整體不均勻性係包 括調整蝕刻配方而對整體不均勻性加以補償。又，蝕刻實質局 平坦化的覆蓋部而實質移除整體不均勻性係包括在免於 徵部給予機械性應力的情況下實質消除整體不均勻性。 、 _在另—個例子中，_實質局部平坦化的覆蓋部而實質移除 正體不均雜亦包括純侧而使形成在贿化之特 :且，層^。_對阻障具有選擇性。_實質局部平坦覆 ^而貫質移除整體不均勻性係包括實#使多個特徵部 | 電互連材料的任一凹陷為最小。 的導 化之例括半導體裝置的形成方法，包括接收 if的覆蓋部。移除大部份的覆蓋部而平;旦仏:局二之:巧 部。移除大部份的覆蓋部而平;:覆蓋;局移== 亦可包括最終之蝕刻處理。最終之蝕刻處理係實質 ，化之特徵部之上的阻障層。最終之歸處丄;== 料的移除。導電互連材料係包括銅及/或元翻 遮罩材 圖案 1286817 係包括在覆蓋部之上形成額外層及平坦化嘮外層與覆蓋部。在 坦化處理之中實質完全地移除額外層。映I#實質局部平垣化的覆 勻性。_實質局部平坦化的覆蓋部而實質 另-個實施例係包括雙金屬鑲嵌互連構造的形成方法 ^係，括接收雙金屬鑲錢案化之轉體基板。雙金屬鎮 ^半導體基板係具有填滿雙金屬鑲嵌圖案之中的多個·; ，電互連材料。導電互連材料係包括—具有局部之不n 除大部份的覆蓋部而平坦化覆蓋部。移除大部 = 使覆蓋部的頂面與頂端發生化學轉換而在覆蓋ϋ i:成?r完全=:層與至二 =二 性。局部平 00^ + ^ ® * 製造處理，已將基板100加以圖案化 ^ 2屬鑲嵌 基板100係包括大而有些隔離的特徵化基板100。 等）、較小而有些隔離的特徵部t ϊ溝、介層孔等 ，徵部緊密地排列在-起。亦包括阻障層而將這些 2為與基板100或導電互連材料12(^同阻障層 120為銅或銅合金或其它導電材料。 枓導電互連材料 ⑽ 特徵部 1。2、1。4、 ，、118。如圖所示，相較於較小的特徵目^的局部變動114、 4 112的厚度上具有略小的變動，較大==而言，其在覆蓋 的厚度上係具有相對較大的減少量 1^102在覆蓋部m 有厚度有些變大之覆蓋部112。 、 列的特徵部106係具 典型的侧處㈣相當均勻的料_整個㈣區域之導電 1286817 互連材料120的覆蓋部112,故典型的蝕刻，處理在使靠近緊密排列 的特徵部106之阻障層110的第二部份意’出之前，將先使靠近大 的特徵部102之阻障層110的第一部份露出。簡言之，典型的蝕 刻處理無法平坦化導電互連材料之覆蓋部112且就不均勻性加以 補償。
^圖2顯示根據本發明之一實施例中所附加之額外層202。在覆 ，部112的上方形成額外層202。額外層202為實質平坦的填充材 料（例如旋塗玻璃（SOG)、多晶矽、高分子光阻、雙層、uv或可 熱固化材料、或其它可流動而形成平坦之表面且具有適當之姓刻 ，性的材料）。在額外層202與覆蓋部112之間亦可具有任意且^目 當薄（例如約25至100 nm的厚度）的保角層204。保角g 2〇4 為阻障層或黏著層。保角層204允許更多種材料當作額外層2〇2 使用。 曰 額外層202與覆蓋部112係具有實質為1 :丨的蝕刻選擇性， 俾能使後續蝕刻處理（例如電漿或氣體蝕刻處理）夠 同的速率_額外層2G2與覆蓋部112兩者。 圖3顯示根據本發明之一實施例的實質 1|2’ 。由於在層1〇〇、110、112、2〇2的堆疊之上方額外層2〇°2 平坦的表面，故第―_處理能夠均勻地侧i個區 額外層202與覆蓋部112，直到殘餘之覆蓋部112，為實 i局邛平坦為止，而其中實質消除局部變動114、116、118。 之門己方係涉及以下條件，即提供額外層202與覆蓋部112 覆^ 選擇性。舉例而言’若額外層202為S0G、且 I: Z為ί時，則齒素基(例如C卜F、Br、。的化學物質 Hi者料有侧雜伽允魏所⑽1 ·· 1之選擇2 可使用任—產生反應性較自由基的電漿饋入氣
TmtZ % iff； ? " 動一個或更夕之添加物（例如Ar、H2、cl、02、CH3x(x=F、 13 1286817 a、Br、I)、CH2F2、及CH〇的含量所引起的腐.餘。 另一個方法則涉及利用Ar或如He、le、Ne、^ 而由錢鍍主宰的韻刻，利用其它添加物作為銅之覆蓋、&氣 要侧劑，俾提供額外層2G2的侧率控制及殘餘 2
面之純化。其它添加物包括，例如也及/或⑶ I 個可在75T與400T之間的大溫度範圍内操作Λ二處理的母一 第一蝕刻處理為設計成可使殘餘之覆蓋部112, 平坦的侧處理，其中實質消除局部變動114、116、 f 刻處理，移除大部份或大多數的覆蓋部H2，。可i 加最〜則處理崎續侧處理至從轉11()移 的終點。大體的蝕刻處理之中亦可包括最綠 走、，现# 112 =續止處腐理:且包提括： _外操作不τ二步之後 導電材料120，伽止賴且提供進理# H殘餘之 板綱。第二第二韻刻處理之基 銅之合金及其組合與其它 中的/電材料（例如銅、含 106。 ’W、 電材料），而其填滿特徵部102、104、 而言理可實_贼完全柯。舉例 116、118 (例如由特徵部ς = j局部不均勻性m、 之濃度所引起的）之覆f邱11Q 4 106之位置、尺寸及下方層 理之中移除整個額外層^ 局部可在第一蝕刻處 侧處理為更具選擇性的的覆盍4112。相較而言，第二 的覆蓋部112，而到達炊點理，其移除大部份的殘餘且平坦 圖犯顯示根據本m(_：=，當阻障層110露出時）。 板。移除部份的阻障層11n A J施例的已經過阻障移除處理的基 使下方的遮罩層402露出。僅殘留 1286817 形成在特徵部102、104、1ΠΑ — ha* _處理叫速移除A部份^^^障層UG。典型的第二 具有高選擇性。舉例而言2 2佳地對阻障層n〇 侧處理。在另一個方法 t、BC 3)可有效地用於第二
氣）基的機鍍處理等由物理性或其它惰性氣體或鈍 參數而控熱醉與選擇性理。可調整各種處理 物質的基板溫度平賊純括織如反應性 .Χϋ等等）的含量個等^^添加物（例如HW 層202。在操作510中，施在112的上方附設額外 2〇2與導電覆蓋部112 除大多數的額外層 殘餘之覆蓋部112，至終點。 施加苐一蝕刻處理而移除 狄钱2德^’操作515亦包括上述之最終姓刻處理。最 二=2的後續處理係包括選擇阻 $ 刻處理之後的額外操作不僅可設計成大·移除n_r料最= =殘餘之導電材_，俾防止雜且提供進:步處=需= -連mm顯示根據本發明之—實施例的對基板_施加 例的對基板_施加化學轉換與龍處理^= ，勻性的方法操作之流程圖·。如圖以所示，_於^ 2 i戶itii基板_係具有實質不平坦的覆蓋部⑽2 ξ 其具有不平坦的表面輪廓β〇6。 以下參見圖6Β與圖7，在操作705中，在覆蓋部602的上方 形成額外層604。在覆蓋部，之上沉積或形成額外層_ 而言，藉由覆蓋部602之最上端所發生的化學轉換而形成額^ 15 1286817 蓋，_為銅或鋼合金’則控轉曝露於氣體的大小將 it 層604。其中一個例子為函％氣體，可形成鹵化銅 銅反應物層6〇4擴散到銅覆蓋部6〇2的表面之中 的頂端。銅之化學轉換的處理為已知技術，如納葛 為知s·卡盧卡尼與羅伯特τ•戴哈佛於西元2〇〇2 U9 (11)卷第_至赠頁所發表之「用 蝕J及鋼的平坦化的揮發圖的應用」。 一 Μίί ίΓΪ例子中，可在覆蓋部6〇2之上沉積額外層_。沉積 曰4係匕括》儿積在覆蓋部602之上的高分子層或氧化層。、 參見操作與® 6G，施加回姓處理*移除額外層604。 巧的覆蓋部·移除額外層_將造成覆蓋部㈣ ft步軟化（亦即平坦化）而成為輪廓刪，。鹵化銅實質使 覆盍。卩602的外形軟化。鹵化銅亦保持與銅覆蓋 擇性。可重覆進行多次的操作伽與操作训而實質平 ίίίί 至後續輪腐讎’與_’，，故如圖6D所示， 直到最後的輪廓呈實質平坦為止。 ，型地藉由使CU反應性物質界面處的銅氧化而達成利用化人 m2形相關性之銅覆蓋部_的化學轉換。此情況中的^ 素，生化學轉換而成為具有呈正氧化狀態之銅的 :由::牛例而吕’在較低之溫度（例如小於200。〇的氯電襞 氧化而變成表面的氯化鋼或二氯化銅（d或 ，處難涉及紙合物·献_發的另—個化學化人 在^定的基板溫度時舰離殘餘之覆蓋部,的表/
Jc π ("，]^ H2tt) ^ ，的與外形有關的轉換係造成銅之覆蓋部 同¥地平坦化銅之覆蓋部602的外形（例如輪廓）。 ’、 在操作715巾，若實質平坦化覆蓋部6〇2^夺，則方法操作結 16 1286817 束。^ ^在操作715中，並未實質平坦化覆蓋部6〇 操作7!5。在其中4實關中， 行摔作710且包行。在另一實施例中’可離線進 用，:作可當作平坦之大_除處理使 之移除兩者。 2之平坦化與大部份的覆蓋部602 基板：一IT局多部= 部n2、m，的厚葛:測器可映射覆蓋 用渦電流進行㈣專心案第1G/328, 912號，案名為「利 第10/251，033號j 19日中权關專利申請案 測及映射系統與方法案名^戶g驟順序之⑽金屬殘餘物之偵 覆蓋7所示之方法與系統說明各種方法可實質消除 不均勻性。然而，上二= 動情況二板 作實施例的修正整體不均勻性之方法操 徵部圖案有關的不之中具有如與特 中，藉由CMP、FPP 等局狀均勻性的基板。在操作810 它已知方法實_|/=圖1至®7所示之方法射統或任一其 除局部之不均勻性不均雜。如上賴3所示，實質移 的覆蓋部112 _缝質、局部平坦㈣覆蓋部，如平坦化 圖9顯示根據本翻之—實施例的實質移除、平坦化的覆蓋 17 1286817 移除、平坦化的覆蓋部9G2 ^相當薄的覆蓋部，如數 頦:p :-此二層厚映射技術的任一個映射平坦化的覆蓋部。可 (在目前的處理室之内）或離線進行（目前的處理 時動態理進行 理中if L822，藉由調整及控制蝕刻處理而滿足最終蝕刻處 不均勻性的特定需求，將可實質機械性不產生 Γ'4* 巾移除上述操作815巾所確定的整體不均句性之位置 t若殘餘之覆蓋部902在中央處大約為_埃 二3緣ί為細埃厚時’則可調整配方而補償中央到邊緣的 機ϊΐίΐΤ障層110同時露出。由於在回蝕處理期 性作用力施加基板，故不產生應力之處理可避免上 1古ίίΐ，配方（例如所選擇的處理變數的值）對阻障層110 八有k擇性（亦即，將以比蝕刻銅的配方更小的速率蝕 ϊϊίίίίίί、中ί細刻超過阻賴刻之典型的選擇性範圍 為大於1仁小於3)且其使任一凹陷為最小（例如特徵部1〇 106之中的導電材料120之過多量的移除）。 4 ，最終蝕刻對殘餘之覆蓋部9〇2的銅與阻障層11〇兩 相當小的_率而可使最小特徵部1G2、腿、⑽之任 ^ 對於阻障層Π0的殘餘紐轉為最小。因此，最： 銅不會有極高的選擇性。 U刻對餘刻 亦可具有最終之回蝕處理。最終之回蝕處理係包 選擇性與均勻性控制進行遮罩材料及/或ILD材料$=適= 最終之結果為：能夠在具有最少之鋪ILD的損失 實質整體的均勻與實質平坦的特徵部（例如在最終之钱刻與^ 1286817 .結^二^^心整體均扑在 處理，俾使铜包括月匕狗间選擇性回触遮罩材料的均勻化 濃度為為最小。舉例而言，其齒素 將維持小的為t ΐ：低Λ約200°c)之齒素為主的處理 ΤΛΖΤ^Ar'02' 最、、'蝕刻與最終之回蝕處理結束時，若整體之銦Pi] / 基板各處為不均句時’則必須使配方具有額外 少整體之不均勻性。舉例而言，典型的愔、、j?鱼·叮 結果說明成中央較快或邊緣較快的侧ί。i
Jj:變動。在遮罩/ILD材料的最終之回蝕期間，利用= =、、選擇性控制將可達到補償而抵銷此種 ： ίίΐίί具有較大之銅凹陷的中央較快之最終 況中，，由其選擇性地餘刻遮罩材料的邊緣較快之最终回 加以補ii，俾達到與特徵部102、104、⑽之中 = 高度。在此處理中所獲得之典型的選雜為大於2。 性控制的配方變化係包滅力、基板各處的溫度變動、 均勻性控制、氣體濃度與處理錢溫。控制選擇性 j 反應性鹵素物質濃度、基板溫度、及偏壓功率。 初诉匕祜 均勺$，藉由選擇性雖刻處理可修正且控制殘餘之覆蓋部的不 可藉由近接頭支撐且移動動態液體彎液面（例如曰 上、離開晶圓與在晶圓的各處）。各種近接頭與近接頭的= 如以下習知技術所述··共同擁有且申請中之西元2〇〇2年12月^ 曰申請之美國專利申請案第10/330, 843號且案名為「彎液 空、IPA蒸汽、乾燥之歧管」，其為申請中之西元2〇〇2年月= 19 1286817 =申請之類專利申職第1G/亂839號且案 緊密近接於晶圓表面的複數之人口與出口^ 持呈 方法與設備」的部份連續案。更多的
Tnwmm^ ^ 2〇°2 ^1M 24 θ 案第10/330, 897就，案名為「藉由彎液面、真空 2 燥之歧管進行基板處理的系統」、及西元細年 美國專利申請案第1_4, 692號，案名為「利用動能 ;=的r與系統」。又，更多之近接頭的
技術所述··西元2叫3月31曰申請 2 J W404’692號’案名為「_動態液體彎液面處理 糸統」、西70 2_年6月24日中請之美國專利申; _3 427號，案名為「利用動態液體彎液面處理 方法與系統」、及西元2003年6月24日申請之美國專利申:▲笛 ==22號，案名為「晶圓處理之間的整合之現場測2 = 圖10A顯示根據本發明之一實施例的進行例示性 作的近接頭1020。在其中一個實施例中，近接頭1 “ 靠近晶圓_的頂面1030a，俾執行清潔、乾燥、姓 理操作。吾人應理解··近接頭_亦用於處理（ Y乾处 餘刻等等）晶圓1_的底面議卜在其中—個實施^乾f曰 ^030正在旋轉時，近接頭_係沿著頭部的移動 ^ 直線移動’而從頂面1030a移除流體。經由主入口⑽ ^ 1010、經由主出口 1004施加真空1012、及經由主入口 1〇〇6施加 去離子水1014，將可產生彎液面1〇16。 圖10B顯示根據本發明之一實施例的近接頭刪 視圖。在此一實施例的上視圖中，從左到右分別為：一^ 1002、-組主出口腿、-組主入口 _、—組主出口丨刪、及 一組主入口 1002。因此，當輸αΝ2/ΙΡΑ與DIW到近接頭忉罚盥 晶圓1030之間的區域之中時，真空係移除N2/IpA與DIW及連同g 20 1286817 在於晶圓1030之上的任一流體薄膜。在此$述之主入口 1〇〇2、主 開口、方形開口專專。在其中一個實施例中，主入口 1002盥1006 及主出口 1004係具有圓形開口。 〃 圖一 11A顯示根據本發明之一實施例的例示性近接頭謂。圖 11B顯示根據本發明之-實施例的近接頭丨⑽與由近接頭11〇〇 所形成之弯液面1150的剖面圖。近接頭·係包括 處理化學物質入口 1104、兩圈的多個IPA入口 11〇2與謂及一 圈的^個真空出口 1106。將各種入口 11〇2、11〇4、11〇6與出口 1108設置在感測器ι12〇的周圍。感測器112〇為 /由 予…，制感測II ’俾能使±述之終點制纽與方法加以使用。 f液面1150係包括「乾的」中央區域1152，在其中液 夠使感測器1120不受來自感測器與晶圓_的表 Ξ 之處理化學物f的干擾°#近接頭處理晶圓 各，_城_ _ _在晶圓1〇30 35)==20 Γ提供晶圓之整個表面的現場掃描情況。感測 刻處理的即時回饋。將㈣的_提供給控繼 > 處理的閉迴路控制。姓刻處理的閉 個，包括頭部位置、濃度、駐留時間、流量、 理控制Uii它處理變數。依此方式，可具有更精確的處 這進而可高濃度的賴化學物質， 面，、即時的控制亦可使變化的處理施加於晶圓的表 處理中理期間修正不均勻性。舉例而言，若在餘刻 第一 pel二斋w偵測晶圓ι〇3〇之第一區域之中的較薄之薄膜及 2的較厚之薄膜。當近接頭測在晶圓腦的各處 …可就所偵測之薄膜厚度而動態地調整侧處理配方（例 21 1286817 ==物ίΐ度、駐留時間等等對晶_施加 可i;再-欠,ίϊϊ'ΐ態地修正不均勻的薄膜厚度，因此實質 J兒除再-人處理晶圓而修正不均勻性的需要。 可經=詈3^需乾_115 2 ° _而言’感測器112 〇 於晶κ麵之表面的處理化學物f的液體層 U列如考液面1150)而測量出薄膜厚度。 處理ϊίΐ發明之一實施例的晶圓處理系統1200。晶圓 曰圓位在多個邊緣滾筒12以至丨·之間的 ^曰==?_部121耗描住近_ _且使其在晶 ^ 30的表面之上移動。在臂部1214A之上 而位於近接頭1〇2〇之外、或可安步 1202 其可進行與恤獨之可的= 關的移動。因此，感測哭彳川9 ^ 14A…、 且加晶圓1030的處理之相對位置進行測量， 的ίΐ麟日義加處理時，實質同時地獨立掃描晶圓表面上 出,圖之= 彳之實，靖提供實f平坦的覆蓋部 理之不平坦及/或不均勺的a °，操作1305中，接收待處 操作·中，如上述力圖=日日0，如上―述圖1所示者。在任意的 操作聰巾，進行。在 之覆蓋部縣括㈣局料除覆蓋層。殘餘 域。如上所述，局部盥整體始甚至整體不均勻的區 上的下方層給予可能最小的煎應力。 早僅對$成在基板之 在操作1325中’映射曰圓十u从夕 用各種測量感測器之任音^曰 、=個不均勻的區域。藉由利 勾的區域，列而ί任;器與方法映射這些不均 藉由渦電&感測器映射不均勾性，如共 22 1286817 同擁有且申請中之西元2002年12月23日申請之 ^ΡΝΙΟ/328’ 912號’案名為「利用渦電流‘薄膜基板之信號分離 系統、方法與設備」，與西元2002年9月25日申_之第 APN10/256, 055號’案名為「以渦電流為主的測量能力之強化」。 可在現場或離線映射不均勻性。亦可藉由西元2〇〇2年12月24曰 申請之美國專射請案第·31，194號之技術，案名為「用於量 化晶圓不均勻性的使用者界面與圖形化劉覽器重要性」，映射 示不均勻性。 … • 在操作1330中，自動地開發用以修正映射不均勻性的配方。 開發配方係包括量化各映射不均勻性。舉例而言，可正確 出各不均勻性的厚度與位置。一旦量化不均句性，則可確定出適 當之處理化學物質（例如硫酸與過氧化氫的混合物）的濃度、 間與藉由動態液體彎液面進行處理之其它處理變數。 ^在操作1335中，如上述圖10A至圖12所示，動態液體彎液 面係處理晶圓。如上制3所示，動態液體彎液面係侧各映射 之不均勻性而形成實質均勻的覆蓋部112，。如上述圖8所示，進 一步蝕刻晶圓而移除殘餘、實質均勻的覆蓋部丨丨2，。 气動態5體彎液面的支撐設備之中具有如感測器H20或 |202等制器時’則回饋監視職亦可用於_地監視與控制動 籲態液體f液面。圖I4顯示根據本發明之一實施例的晶圓處理系統 1400之方塊圖。系統係包括控制器14〇2，其包括配方14〇4。配方 - 1404係控制由一對動態液體彎液面1410A、1410B施加於晶圓1408 .之，理的各種參數與樣態。舉例而言，配方係決定DIW、IPA與IPA 蒸汽的流，及真空的壓力及動態液體彎液面141〇Α、141〇β的精確 位置今，若晶圓旋轉的話，亦決定晶圓14〇8的旋轉方向與速度。 感測器1420A、1420B係監視與評估動態液體彎液面141〇α、141〇β 施加於晶圓1408的處理。在其中一個實施例中，感測器14皿、 1420B係提供口回饋給控制器14〇2。控制器腫則回應來自一個或 更多之感測器的回饋而動態地調整配方。如上述圖與圖 23 1286817
所示，支撐住動態液體彎液面141〇A、i4i〇B的近接頭之中可具有 感測器1420A、1420B。又’如上述圖12所^，感測器U2〇A、U2〇B 可巧在支撐住動態液體彎液面141〇a、1410B的近接頭之外。在上 过·操作1325中，亦可使用感測器1420A、1420B映射不均勻性。 在其巾-個實施财’可採_赠善平坦化的系統與方法 =均勻性之最佳化方案’其使送人之基板的空間性厚度變動與 ，決定之後續製造處理（例如動態液體彎液面侧處理）的移 二率輪J膽在-起。毅制錢送至動態㈣f液面侧處 太私Ξ，、可Ϊ行特定之侧處理而修正厚度之變動。圖15為根據 t 二f例的前饋最佳化處理之方法操作酬的流程圖。 脇中，接收基板。在操作漏中，確定基板之不均句 板^射ίϊ之厚度而確認任一厚度的變動而確定基 =定基板的不均句性輪廓。厚度變動由會丄 ί 層的先前處理(例如CMP處理）之中的不均勻成 或ϋ性輪廓係包括不均樣的位置（亦即，笛卡兒X * y座P 或八匕之位置識別器的半徑與角度）與厚度兩者。、’、 性#4ίΞίίϊί理的不均勻性輪廓模型。先前處理的不均勻 八為“處理所輸出之多個基板的不均勻 i析（例如平均值）。不均勻性輪频型可預測先前i理的;生 德择中’確疋後續處理之移除率輪廓模型。藉由經過 之前與之後。：在動態液體弯液面峨理的 均移除率。 乎七括基板之表面的數個位置之每-個的平 24 1286817 产握^二率輪廓模型亦包括一個或更多之f數的範圍及移除率輪 妒的相，效果。舉例而言，特定之蝕勤劑的化學物質濃度係 已較小或較大的蝕刻率。因此，可將濃度與處理時間聯繫在一 起0 作1520中’比較接收之基板的不均勻性輪廓與後續處理 ，移除率輪廓模型。接著，選擇後續處理之各種參數（例如時間、 =里化學物質、壓力等等）而產生最佳化的配方，俾修正接收之 均勻性輪磨。又，比較先前之處理的不均勻性輪靡模型 處理之移除率輪廓而產生最佳化的配方。在操作1525中， 將基板?後續處輯㈣最佳化之配讀人$彳後續處理。 在操作153G t，後續處理從基板移除不均勻性而平坦化基板 ^面。舉例而言，在動態液體彎液面蝕刻處理與具有不均勻之 :曰的基板之中，藉由動態液體彎液面蝕刻處理移除不均勻性而 均=5中’可移除殘餘之銅層而使基板僅 σ人應清楚理解：並不需如所述順序般地進行上述任一圖式 操作代表的指令，且*需操作所代表的所有處理亦可實施 述任―®式所示之處理亦可實現成為儲存於疆、 的1、機或微處理器控制系統（例如處理控制系統） 的任一個或其結合之中的軟體。 上述及圖式說明本發明之各種實施例，但本發明之 下離本發明之精神的情況 性而2= ϋ式據實施本發明。因此各實施例為例示 =限制巧，且本發明之之範圍並非僅限於各實施例之内容， 故本發明之範圍係包括上述各實施例及其變化型態。 【圖式簡單說明】 =ί:示ϊίίΓΓ一實施例的圖案化之半導體基板。 圖2 不根據本U之—實施例中所附加之額外層。 25 1286817 圖3顯示根據本發明之一實施例的實質平坦之覆蓋部。 圖4A顯示根據本發明之一實施例的已k過第二蝕刻處理之基 板 圖4B顯示根據本發明之一實施例的已經過阻障移除處理之基 板 圖5為根據本發明之一實施例的進行局部平坦化之方法操作 的流程圖。 圖6A至圖6D顯示根據本發明之一實施例的用以提高局部均 勻性而施加於基板的一連串之化學轉換與回蝕處理。 圖7為根據本發明之一實施例的用以提高局部均勻性而施加 於基板之化學轉換與回蝕處理之方法操作的流程圖。 圖8為根據本發明之一實施例的修正整體不均勻性之方法操 作的流程圖。 圖9顯示根據本發明之一實施例的實質移除、平坦化的覆蓋 圖10A顯示根據本發明之一實施例的進行例示性晶圓處理操 作的近接頭。 圖10B顯示根據本發明之一實施例的近接頭之局部的上視圖。 圖11A顯示根據本發明之一實施例的例示性近接頭。 圖11B顯示根據本發明之一實施例的近接頭與由近接頭所形 成之彎液面的剖面圖。 圖12顯示根據本發明之一實施例的晶圓處理系統。 圖13為根據本發明之一實施例的用以提供實質平坦與均勻之 復盍部的另一方法操作之流程圖。 圖14顯示根據本發明之一實施例的晶圓處理系統之方塊圖。 的流115為根據本發明之一實施例的前饋最佳化處理之方法操作 圖。 【主要元件符號說明】 26 1286817 100、600 半導體基板（或層） 、 102、104、106 特徵部 丨 110 阻障層 112、112’ 、602、602’ 、902 覆蓋部（或殘餘之銅） 114、116、118 部不均勻性（或局部變動） 120 電互連材料 1002、1006 主入口 1004 主出口
1010 IPA 1012 真空 1014 去離子水 1016 彎液面 1020、1100 近接頭（或處理頭部） 1030、1408 晶圓 1030a 頂面 1030b 底面 1102、1104、1108化學物質入口 1106 真空出口 1120、1202 感測器 1150 彎液面 1152 乾區域 1200、1400 晶圓處理系統 1204、1214A 臂部 1212A、1212B、1212C 邊緣滾筒 1300、1500、800 方法操作 1305、1310、1315、1325、1330、1335、1505、1510、1515、 1520、1525、1530、1535、505、510、515、705、710、715、805、 810、815、820 操作 1402 控制器 27 1286817
1404 配方 1410A、1410B 動態液體彎液面 1420A > 1420B 感測器 202、604 額外層 204 保角層 402 遮罩層 606、606’ 、606’ ’ 輪廓 28

Claims (1)

  1. ^286817 十、申請專利範圍： I -種職化之半導縣板的平坦化方法；包含以下步驟·· 圖案化之半導體基板的接收步驟，接收一圖案化之半導 複數之特徵部的-導電互連材:ΐ 份具除步驟，移除大部份的覆蓋部，覆蓋部的殘餘部 不均勻性的映射步驟，映射該不均勻性； ㈣液面蝕刻她方的開發步驟’開發-動態歲體 f液面蝕刻處理配方，俾修正該不均勻性；及 體 ^液體彎液面侧處理的施加步驟，利用動態液體 殘^態液體做雜刻處理，俾修正覆蓋部之 2甘ί申請專利範圍第1項之圖案化之半導體基板的平坦化方法 覆蓋部的移除步驟係包括在—CMP操作之中移除大部份的 3甘如▲申請專利範圍第1項之圖案化之半導體基板的平坦化方法， 鲁/、中5亥覆蓋部的移除步驟係包括在一小的向下作用力⑶p 中移除大部份的覆蓋部。 木之 .4·如申請專利範圍第1項之圖案化之半導體基板的平坦化方法， 其中該覆蓋部的移除步驟係包括對基板給予一最小的側向應力。 5.如申請專利範圍第丨項之圖案化之半導體基板的平坦化方法， ^包含以下步驟：在覆蓋部之上形成一額外層，額外層係實質平 29 1286817 其1項之圖案化之半導體基板的平坦化方法， :視動態液體彎液面蝕刻處理；及 • 提供哺給—動態紐彎液面侧處理控制器。 8項之圖案化之半導體基板的平坦化方法， 8項之圖案化之轉體基板的平坦化方法， £板的二ί二3面蝕刻處理控制器使動態液體彎液面相對於 • 描基板的一表面 ^如 11項之圖魏之半導縣_平坦化方 法，其中動,％液體魏面之内係具有測量感測器。 範/1第11項之瞧b之半賴基板的平坦化方 法，其中该測篁感測器係映射該不均勻性。 1286817 ^ 如申請專利範圍第1項之圖案化之半導體基板的平坦化方法， ’八中該不均勻性的映射步驟係包括確定基義之不均勻性輪廓。 ί如甘申Λ專利範圍第14項之圖案化之半導體基板的平坦化方 不之不羽錄純包树以部鮮除處理之 ;6.如申請專利範圍第15項之圖案化之半導體基板的平坦化方 份移ίίΠίϊ :最佳化用以移除大部份的覆蓋部之一大部 •期能====導想基板進行大部 勻性的i生 貫質祕由均勻性輪廓模型所描繪之不均 1項之_化之半導體基板的平坦化方法， 確 ===:的開發步驟係包括： 之移除率輪賴型;及 験18.如申請專利範圍第17項之圖案化之半 其中^電案化之半導體基板的平坦化方法， 31 1286817 其:該申圖第屬1 二=之半導F基板的平坦細^ 之上。苹乎在雙金屬鑲嵌處理之中形成在圖案化之半導體基板 22. 一種半導體裝置的形成方法，包含以下步驟· ^案化之半導體基板的接收步驟，接H案 電互連中：；複數之特徵部的一導電互連材巧Ϊ 不均勻性的映射步驟，映射該不均勻性丨 動態賴彎液_刻處理配 、考液面_處理配方，俾修正不均勾開發一動態液體 ，態液體彎液面韻刻處理的施 麵刻處理配方施加—動態液麟 =用動I夜體考液面 殘餘部份的不均句性體弓液_刻處理，俾修正覆蓋部之 Μ. 金屬鑲嵌互連構造的戦方法，包含以下牛驟· 雙金屬鑲嵌圖案化之半導體美杯的垃队此3灯步驟· 鑲嵌圖案化之半導體基板，，接收一雙金屬 j之特徵部的-導電互連材二j電互嵌圖案之中的複 句性的覆蓋部； I電互連材枓則具有-具有不均 形成成！驟，在覆蓋部之上形成-額外層，使額外層 ’開發一動態液體 ^均勻性的映射步驟，映射該不均勻性. 動態液體f液面爛處理配方的開發步驟 32 1286817 彎液面餘刻處理配方，俾修正不均勻性；参 動態液體彎液面蝕刻處理的施加步驟，利用動態液體彎液面 蝕刻處理配方施加一動態液體彎液面蚀刻處理，俾修正覆蓋部 殘餘部份的該不均勻性。 ϋ 24·如申請專利範圍第23項之雙金屬鑲嵌互連構造的形成 其中該動態液體彎液面蝕刻處理的施加步驟係包括： / ， 監視動悲液體彎液面飿刻處理；及 提供回饋給一動態液體彎液面蝕刻處理控制器。 法， 器掃 ^申!1專利範圍第24項之雙金屬鑲嵌互連構造的开^ ΡαΠϊ液體彎液面蝕刻處理係包括利用-測‘ΐ:則 減板的^表面’而動態液體彎液面之内具有測量感測=
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WO (1) WO2005076347A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI494992B (zh) * 2011-12-27 2015-08-01 Shibaura Mechatronics Corp Substrate processing device and processing method thereof

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6821899B2 (en) * 2003-03-14 2004-11-23 Lam Research Corporation System, method and apparatus for improved local dual-damascene planarization
US7632542B2 (en) * 2005-10-26 2009-12-15 University Of Maryland Method for controlling uniformity of thin films fabricated in processing systems
CA2630807A1 (en) * 2005-11-23 2007-05-31 Materials And Technologies Corporation Device and method for holding a substrate
US7567700B2 (en) * 2006-03-28 2009-07-28 Tokyo Electron Limited Dynamic metrology sampling with wafer uniformity control
US7502709B2 (en) * 2006-03-28 2009-03-10 Tokyo Electron, Ltd. Dynamic metrology sampling for a dual damascene process
US20070238201A1 (en) * 2006-03-28 2007-10-11 Merritt Funk Dynamic metrology sampling with wafer uniformity control
JP4321595B2 (ja) * 2007-01-23 2009-08-26 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体基板の製造方法
JP4924226B2 (ja) * 2007-06-14 2012-04-25 東ソー株式会社 表面加工方法及び表面加工装置
US8051863B2 (en) 2007-10-18 2011-11-08 Lam Research Corporation Methods of and apparatus for correlating gap value to meniscus stability in processing of a wafer surface by a recipe-controlled meniscus
TWI410710B (zh) * 2010-01-29 2013-10-01 Sureway Technology Co Ltd 玻璃面板之應力消除方法及其治具
ITMI20100407A1 (it) 2010-03-12 2011-09-13 Rise Technology S R L Cella foto-voltaica con regioni di semiconduttore poroso per ancorare terminali di contatto
US20120264300A1 (en) * 2011-04-13 2012-10-18 Nanya Technology Corporation Method of fabricating semiconductor component
CN103187341B (zh) * 2011-12-27 2015-11-18 芝浦机械电子株式会社 基板的处理装置及处理方法
TWI629720B (zh) * 2015-09-30 2018-07-11 東京威力科創股份有限公司 用於濕蝕刻製程之溫度的動態控制之方法及設備
JP2017216443A (ja) * 2016-05-20 2017-12-07 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 再配線層における均一性を実現するためのシステム及び方法

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4838289A (en) 1982-08-03 1989-06-13 Texas Instruments Incorporated Apparatus and method for edge cleaning
JPS6477143A (en) * 1987-09-18 1989-03-23 Toshiba Corp Formation of copper thin film wiring
US4985113A (en) 1989-03-10 1991-01-15 Hitachi, Ltd. Sample treating method and apparatus
DE3914065A1 (de) 1989-04-28 1990-10-31 Leybold Ag Vorrichtung zur durchfuehrung von plasma-aetzverfahren
US5256565A (en) 1989-05-08 1993-10-26 The United States Of America As Represented By The United States Department Of Energy Electrochemical planarization
DE69033663T2 (de) 1989-08-28 2001-06-21 Hitachi, Ltd. Verfahren zur Behandlung eines Aluminium enthaltenden Musters
US5271774A (en) 1990-03-01 1993-12-21 U.S. Philips Corporation Method for removing in a centrifuge a liquid from a surface of a substrate
US5098516A (en) 1990-12-31 1992-03-24 Air Products And Chemicals, Inc. Processes for the chemical vapor deposition of copper and etching of copper
JPH04311033A (ja) 1991-02-20 1992-11-02 Micron Technol Inc 半導体デバイスのエッチング後処理方法
US5200031A (en) 1991-08-26 1993-04-06 Applied Materials, Inc. Method for removal of photoresist over metal which also removes or inactivates corrosion-forming materials remaining from one or more previous metal etch steps
US5387315A (en) 1992-10-27 1995-02-07 Micron Technology, Inc. Process for deposition and etching of copper in multi-layer structures
JPH07183299A (ja) * 1993-12-22 1995-07-21 Nec Corp 銅配線の形成方法
US5705223A (en) 1994-07-26 1998-01-06 International Business Machine Corp. Method and apparatus for coating a semiconductor wafer
JPH08153710A (ja) 1994-11-30 1996-06-11 Toshiba Corp 半導体装置の製造方法
US5534751A (en) 1995-07-10 1996-07-09 Lam Research Corporation Plasma etching apparatus utilizing plasma confinement
DE19622015A1 (de) 1996-05-31 1997-12-04 Siemens Ag Verfahren zum Ätzen von Zerstörungszonen an einem Halbleitersubstratrand sowie Ätzanlage
TW357406B (en) 1996-10-07 1999-05-01 Tokyo Electron Ltd Method and apparatus for cleaning and drying a substrate
JP3109449B2 (ja) 1997-04-25 2000-11-13 日本電気株式会社 多層配線構造の形成方法
JP2003526191A (ja) 1997-08-13 2003-09-02 アプライド マテリアルズ インコーポレイテッド 半導体デバイス用銅エッチング方法
US6008130A (en) 1997-08-14 1999-12-28 Vlsi Technology, Inc. Polymer adhesive plasma confinement ring
US6491764B2 (en) 1997-09-24 2002-12-10 Interuniversitair Microelektronics Centrum (Imec) Method and apparatus for removing a liquid from a surface of a rotating substrate
US6398975B1 (en) 1997-09-24 2002-06-04 Interuniversitair Microelektronica Centrum (Imec) Method and apparatus for localized liquid treatment of the surface of a substrate
TWI246633B (en) 1997-12-12 2006-01-01 Applied Materials Inc Method of pattern etching a low k dielectric layen
US6096230A (en) 1997-12-29 2000-08-01 Intel Corporation Method of planarizing by polishing a structure which is formed to promote planarization
US6140226A (en) 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
US5968847A (en) 1998-03-13 1999-10-19 Applied Materials, Inc. Process for copper etch back
TW430946B (en) 1998-07-22 2001-04-21 United Microelectronics Corp Dual damascene process
TW398036B (en) 1998-08-18 2000-07-11 Promos Technologies Inc Method of monitoring of chemical mechanical polishing end point and uniformity
US6004188A (en) 1998-09-10 1999-12-21 Chartered Semiconductor Manufacturing Ltd. Method for forming copper damascene structures by using a dual CMP barrier layer
US6051496A (en) 1998-09-17 2000-04-18 Taiwan Semiconductor Manufacturing Company Use of stop layer for chemical mechanical polishing of CU damascene
US6221775B1 (en) 1998-09-24 2001-04-24 International Business Machines Corp. Combined chemical mechanical polishing and reactive ion etching process
US6056864A (en) 1998-10-13 2000-05-02 Advanced Micro Devices, Inc. Electropolishing copper film to enhance CMP throughput
US6364954B2 (en) 1998-12-14 2002-04-02 Applied Materials, Inc. High temperature chemical vapor deposition chamber
US6368517B1 (en) 1999-02-17 2002-04-09 Applied Materials, Inc. Method for preventing corrosion of a dielectric material
US6153530A (en) 1999-03-16 2000-11-28 Applied Materials, Inc. Post-etch treatment of plasma-etched feature surfaces to prevent corrosion
US6352081B1 (en) 1999-07-09 2002-03-05 Applied Materials, Inc. Method of cleaning a semiconductor device processing chamber after a copper etch process
SG93856A1 (en) * 1999-07-19 2003-01-21 Chartered Semiconductor Mfg A selective & damage free cu cleaning process for pre-dep, post etch/cmp
US6147005A (en) 1999-07-23 2000-11-14 Worldwide Semiconductor Manufacturing Corp. Method of forming dual damascene structures
US6133144A (en) 1999-08-06 2000-10-17 Taiwan Semiconductor Manufacturing Company Self aligned dual damascene process and structure with low parasitic capacitance
US6083822A (en) 1999-08-12 2000-07-04 Industrial Technology Research Institute Fabrication process for copper structures
US6573187B1 (en) 1999-08-20 2003-06-03 Taiwan Semiconductor Manufacturing Company Method of forming dual damascene structure
US6234870B1 (en) 1999-08-24 2001-05-22 International Business Machines Corporation Serial intelligent electro-chemical-mechanical wafer processor
US6365327B1 (en) 1999-08-30 2002-04-02 Agere Systems Guardian Corp. Process for manufacturing in integrated circuit including a dual-damascene structure and an integrated circuit
US6313025B1 (en) 1999-08-30 2001-11-06 Agere Systems Guardian Corp. Process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit
US6350664B1 (en) 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
US6408786B1 (en) 1999-09-23 2002-06-25 Lam Research Corporation Semiconductor processing equipment having tiled ceramic liner
US6227140B1 (en) 1999-09-23 2001-05-08 Lam Research Corporation Semiconductor processing equipment having radiant heated ceramic liner
US6423200B1 (en) 1999-09-30 2002-07-23 Lam Research Corporation Copper interconnect seed layer treatment methods and apparatuses for treating the same
US6500357B1 (en) 1999-12-28 2002-12-31 Applied Materials Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
US6949203B2 (en) 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
US6184128B1 (en) 2000-01-31 2001-02-06 Advanced Micro Devices, Inc. Method using a thin resist mask for dual damascene stop layer etch
US6350364B1 (en) 2000-02-18 2002-02-26 Taiwan Semiconductor Manufacturing Company Method for improvement of planarity of electroplated copper
KR100545034B1 (ko) 2000-02-21 2006-01-24 가부시끼가이샤 히다치 세이사꾸쇼 플라즈마처리장치 및 시료의 처리방법
JP2001244240A (ja) 2000-02-25 2001-09-07 Speedfam Co Ltd 半導体ウエハの製造方法
JP2001267310A (ja) 2000-03-17 2001-09-28 Tokyo Electron Ltd プラズマ成膜方法及びその装置
US6630413B2 (en) 2000-04-28 2003-10-07 Asm Japan K.K. CVD syntheses of silicon nitride materials
US6323121B1 (en) 2000-05-12 2001-11-27 Taiwan Semiconductor Manufacturing Company Fully dry post-via-etch cleaning method for a damascene process
JP2001358105A (ja) * 2000-06-12 2001-12-26 Mitsubishi Electric Corp 埋め込み配線の形成方法およびｃｍｐ装置、並びに半導体装置およびその製造方法
US6488040B1 (en) * 2000-06-30 2002-12-03 Lam Research Corporation Capillary proximity heads for single wafer cleaning and drying
US6576550B1 (en) 2000-06-30 2003-06-10 Infineon, Ag ‘Via first’ dual damascene process for copper metallization
WO2002010729A1 (en) 2000-07-31 2002-02-07 Asml Us, Inc. In-situ method and apparatus for end point detection in chemical mechanical polishing
US6475298B1 (en) 2000-10-13 2002-11-05 Lam Research Corporation Post-metal etch treatment to prevent corrosion
US6383935B1 (en) 2000-10-16 2002-05-07 Taiwan Semiconductor Manufacturing Company Method of reducing dishing and erosion using a sacrificial layer
US6517413B1 (en) 2000-10-25 2003-02-11 Taiwan Semiconductor Manufacturing Company Method for a copper CMP endpoint detection system
US6417093B1 (en) 2000-10-31 2002-07-09 Lsi Logic Corporation Process for planarization of metal-filled trenches of integrated circuit structures by forming a layer of planarizable material over the metal layer prior to planarizing
US6482755B1 (en) 2000-11-02 2002-11-19 Advanced Micro Devices, Inc. HDP deposition hillock suppression method in integrated circuits
JP4810728B2 (ja) * 2000-12-04 2011-11-09 株式会社ニコン 研磨状況モニタ方法及びその装置、研磨装置、並びに半導体デバイス製造方法
US20020121500A1 (en) 2000-12-22 2002-09-05 Rao Annapragada Method of etching with NH3 and fluorine chemistries
US6479391B2 (en) 2000-12-22 2002-11-12 Intel Corporation Method for making a dual damascene interconnect using a multilayer hard mask
US20020124867A1 (en) 2001-01-08 2002-09-12 Apl Co., Ltd. Apparatus and method for surface cleaning using plasma
US6696358B2 (en) 2001-01-23 2004-02-24 Honeywell International Inc. Viscous protective overlayers for planarization of integrated circuits
US6482331B2 (en) 2001-04-18 2002-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing contamination in a plasma process chamber
US6486059B2 (en) 2001-04-19 2002-11-26 Silicon Intergrated Systems Corp. Dual damascene process using an oxide liner for a dielectric barrier layer
TWI243404B (en) 2001-05-24 2005-11-11 Lam Res Corp Applications of oxide hardmasking in metal dry etch processors
US20020182853A1 (en) 2001-05-31 2002-12-05 Hsueh-Chung Chen Method for removing hard-mask layer after metal-CMP in dual-damascene interconnect structure
US20020187627A1 (en) 2001-06-06 2002-12-12 Yu-Shen Yuang Method of fabricating a dual damascene structure
US20020192966A1 (en) 2001-06-19 2002-12-19 Shanmugasundram Arulkumar P. In situ sensor based control of semiconductor processing procedure
DE60232512D1 (de) * 2001-06-27 2009-07-16 Advanced Micro Devices Inc Verwendung von streulichtmessungen zur abbildung des ätzvorganges in echtzeit
US6527911B1 (en) 2001-06-29 2003-03-04 Lam Research Corporation Configurable plasma volume etch chamber
KR100430472B1 (ko) 2001-07-12 2004-05-10 삼성전자주식회사 듀얼 다마신 공정을 이용한 배선 형성 방법
US6696222B2 (en) 2001-07-24 2004-02-24 Silicon Integrated Systems Corp. Dual damascene process using metal hard mask
TW567554B (en) 2001-08-08 2003-12-21 Lam Res Corp All dual damascene oxide etch process steps in one confined plasma chamber
US6984288B2 (en) 2001-08-08 2006-01-10 Lam Research Corporation Plasma processor in plasma confinement region within a vacuum chamber
CA2456225A1 (en) * 2001-08-17 2003-02-27 Acm Research, Inc. Forming a semiconductor structure using a combination of planarizing methods and electropolishing
US6756318B2 (en) 2001-09-10 2004-06-29 Tegal Corporation Nanolayer thick film processing system and method
US6579800B2 (en) * 2001-10-12 2003-06-17 Nutool, Inc. Chemical mechanical polishing endpoint detection
US6780086B2 (en) 2001-10-12 2004-08-24 Mosel Vitelic, Inc. Determining an endpoint in a polishing process
US6709314B2 (en) 2001-11-07 2004-03-23 Applied Materials Inc. Chemical mechanical polishing endpoinat detection
US6582974B2 (en) 2001-11-15 2003-06-24 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a dual damascene aperture while employing a peripherally localized intermediate etch stop layer
US20030119305A1 (en) 2001-12-21 2003-06-26 Huang Robert Y. S. Mask layer and dual damascene interconnect structure in a semiconductor device
US6780772B2 (en) * 2001-12-21 2004-08-24 Nutool, Inc. Method and system to provide electroplanarization of a workpiece with a conducting material layer
US6653224B1 (en) 2001-12-27 2003-11-25 Lam Research Corporation Methods for fabricating interconnect structures having Low K dielectric properties
JP2003203897A (ja) * 2002-01-08 2003-07-18 Toshiba Corp ノズル、基板処理装置、基板処理方法、及び基板処理プログラム
US6440840B1 (en) 2002-01-25 2002-08-27 Taiwan Semiconductor Manufactoring Company Damascene process to eliminate copper defects during chemical-mechanical polishing (CMP) for making electrical interconnections on integrated circuits
DE10208165C1 (de) * 2002-02-26 2003-10-02 Advanced Micro Devices Inc Verfahren, Steuerung und Vorrichtung zum Steuern des chemisch-mechanischen Polierens von Substraten
DE10208166B4 (de) 2002-02-26 2006-12-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Metallleitungen mit verbesserter Gleichförmigkeit auf einem Substrat
US6828245B2 (en) 2002-03-02 2004-12-07 Taiwan Semiconductor Manufacturing Co. Ltd Method of improving an etching profile in dual damascene etching
US20030199112A1 (en) * 2002-03-22 2003-10-23 Applied Materials, Inc. Copper wiring module control
US6806948B2 (en) * 2002-03-29 2004-10-19 Lam Research Corporation System and method of broad band optical end point detection for film change indication
GB2406639B (en) * 2002-04-23 2006-04-05 Boc Group Inc Improvement in process control for etch processes
US6764810B2 (en) * 2002-04-25 2004-07-20 Taiwan Semiconductor Manufacturing Co., Ltd Method for dual-damascene formation using a via plug
US6706637B2 (en) * 2002-05-09 2004-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene aperture formation method absent intermediate etch stop layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI494992B (zh) * 2011-12-27 2015-08-01 Shibaura Mechatronics Corp Substrate processing device and processing method thereof
TWI601202B (zh) * 2011-12-27 2017-10-01 Shibaura Mechatronics Corp Substrate processing apparatus and processing method

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