KR101117050B1 - 동적 액체 메니스커스와 공동 동작하는 무응력 에칭프로세스 - Google Patents

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Abstract

패터닝된 반도체 기판 상의 불균일성을 평탄화하고 제어하는 시스템 및 방법은, 패터닝된 반도체 기판을 수용하는 단계를 포함한다. 패터닝된 반도체 기판은, 그 패턴의 다수의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는 과잉부를 갖는다. 과잉부의 벌크가 제거되고, 과잉부의 잔여부는 불균일성을 갖는다. 불균일성이 매핑되고, 최적의 솔루션이 결정되어, 동적 액체 메니스커스 에칭 프로세스 레시피가 불균일성을 보정하기 위해 디벨롭된다. 동적 액체 메니스커스 에칭 프로세스 레시피를 이용하는 동적 액체 메니스커스 에칭 프로세스는, 불균일성을 보정하기 위해 적용되어, 과잉부의 잔여부를 실질적으로 평탄하게 한다.
패터닝된 반도체 기판, 피쳐, 도전성 배선 재료

Description

동적 액체 메니스커스와 공동 동작하는 무응력 에칭 프로세스{STRESS FREE ETCH PROCESSING IN COMBINATION WITH A DYNAMIC LIQUID MENISCUS}
발명자:
Andrew D. Bailey Ⅲ, Michael Ravkin, Mikhail Korolik and Puneet Yadav
발명의 배경
1. 발명의 분야
본 발명은 일반적으로 듀얼 다마신 (dual damascene) 반도체 제조 프로세스에 관한 것으로, 더 상세하게는, 반도체 제조 프로세스에서, 피쳐 (feature) 와 층을 평탄화하고 균일성을 제어하는 방법 및 시스템에 관한 것이다.
2. 관련 기술의 설명
듀얼 다마신 제조 프로세스는, 반도체 제조에서 보다 통상적인 것이 되고 있다. 통상의 듀얼 다마신 제조 프로세스에서는, 원하는 전기 회로 배선을 형성하기 위해, 반도체 기판 또는 반도체 기판 상에 형성된 막 내에 형성된 사전에 패터닝된 트렌치 및 비아 내에 하나 이상의 도전성 재료가 증착된다. 종종, 도전성 재료의 초과부 또는 과잉부가 형성된다. 도전성 재료의 과잉부는 불필요하고 바람직하지 않으며, 다마신 피쳐를 생성하고 후속 프로세싱을 위한 균일하고 평탄한 표면을 제공하기 위해 제거되어야만 한다.
통상, 도전성 재료의 과잉부는, 화학적 기계적 연마 (CMP) 및 전기-화학적 연마 (ECP; 예를 들어, 에칭) 프로세스들 및 CMP 프로세스와 ECP 프로세스의 조합을 통해, 반도체 기판으로부터 제거된다. 이들 프로세스 각각은 상당한 결점 (shortfall) 을 갖는다. 예로써, ECP 는, 통상, 처리량이 비교적 낮고, 균일성이 충분하지 않으며, 비-도전성 재료를 효과적으로 제거하지 못한다.
CMP 는 물리 접촉 프로세스를 요구하며, 이 물리 접촉 프로세스는, 통상, 도전성 잔여물을 남기거나, 다양한 재료의 부식을 유발하거나, 또는 불균일한 제거를 일으키고 배선 (interconnect) 및 층간 절연체 (ILD) 최상면을 적절하게 평탄화할 수 없게 한다. 또한, CMP 는, 잔여 배선 및 ILD 구조물에 응력 관련 손상 (예를 들어, 층간 분리 (delamination), 필링) 을 일으킬 수 있다. 또한, CMP 에 의해 유발된 응력 손상은, 보다 최근에 사용된 재료의 매우 불충분한 층간 점착 특성에 의해 악화된다. 기계적 응력을 감소시키기 위해 CMP 프로세스의 물리력을 감소시키면, 종종, 허용가능하지 않게 낮은 처리 레이트 (throughput rate) 및 다른 불충분한 프로세스 성능 파라미터를 일으킬 수 있다.
전술한 바를 고려하면, 잔여 피쳐에 대한 기계적 응력을 최소화하면서, 과잉 재료를 균일하게 그리고 실질적으로 제거하는 향상된 평탄화 시스템 및 방법이 필요하다. 향상된 평탄화 시스템 및 방법은, 반도체 제조에서 사용하기 적절해야 하고, 듀얼 다마신 프로세스와 같은 프로세스 또는 다른 반도체 제조 프로세스에 적용가능해야 한다.
발명의 요약
대체로 말하면, 본 발명은, 반도체 기판을 평탄화하고 에칭하는 시스템 및 방법을 제공함으로써 이들 필요성을 충족시킨다. 본 발명이 프로세스, 장치, 시스템, 컴퓨터 판독가능 매체, 또는 디바이스 등의 다수의 방식으로 구현될 수 있음을 알 수 있다. 이하, 몇몇 본 발명의 발명적인 실시형태가 설명된다.
일 실시형태는, 패터닝된 반도체 기판을 수용하는 단계를 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법을 포함한다. 패터닝된 반도체 기판은, 그 패턴의 다수의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는 과잉부를 갖는다. 과잉부의 벌크가 제거되고, 과잉부의 잔여부는 불균일성 (non-uniformity) 을 갖는다. 불균일성은 매핑되고 그 불균일성을 보정 (correct) 하기 위해 동적 액체 메니스커스 에칭 프로세스 레시피 (recipe) 가 디벨롭 (develop) 된다. 불균일성을 보정하기 위해, 동적 액체 메니스커스 에칭 프로세스 레시피를 이용하여 동적 액체 메니스커스 에칭 프로세스가 적용되어, 과잉부의 잔여부를 실질적으로 평탄화한다. 도전성 배선 재료는, 구리 및/또는 원소 (elemental) 구리를 포함할 수 있다. 듀얼 다마신 프로세스에서, 패터닝된 반도체 기판 상에 패턴이 형성될 수 있다. 불균일성의 매핑은, 기판에 대한 불균일성 프로파일을 결정하는 단계를 포함할 수 있다. 기판에 대한 불균일성 프로파일은, 선행 프로세스 (예를 들어, 벌크 제거 프로세스) 의 불균일성 프로파일 모델을 결정하는 단계를 포함할 수 있다. 불균일성을 보정하기 위한 동적 액체 메니스커스 에칭 프로세스 레시피의 디벨롭은, 후속 프로세스에 대한 제거 레이트 프로파일 모델을 결정하는 단계, 기판에 대한 불균일성 프로파일을 후속 프로세스에 대한 제거 레이트 프로파일 모델과 비교하는 단계, 및 후속 프로세스의 하나 이상의 파라미터를 최적화하는 단계를 포함할 수 있다. 후속 프로세스는, 동적 액체 메니스커스 에칭 프로세스, 건식 에칭 프로세스, 및 습식 에칭 프로세스로 구성된 프로세스의 그룹 중 적어도 하나의 프로세스를 포함할 수 있다. 또한, 과잉부의 벌크를 제거하기 위해 이용되는 벌크 제거 프로세스는, 후속하여 수용되는 패터닝된 반도체 기판에 대한 벌크 제거 프로세스 동안에 불균일성 프로파일 모델에 의해 나타내어진 불균일성의 지속되는 생성을 실질적으로 제거하기 위해 최적화될 수 있다. 이로써, 이 실시형태는, 선행 프로세스의 각각의 동작을 동적으로 조정하고 최적화하기 위해, 그 선행 동작에 데이터 피드-백을 제공할 수 있다. 또한, 이 실시형태는, 후속 프로세스의 후속 동작을 동적으로 조정하고 최적화하기 위해, 데이터 피드-포워드를 제공할 수 있다.
과잉부의 벌크의 제거는, CMP 동작에서 과잉부의 벌크를 제거하는 단계를 포함할 수 있다. CMP 동작은 저 하향력 (low down-force) CMP 동작일 수 있다. 또한, 과잉부의 벌크의 제거는, 기판에 주어진 측면 응력의 양을 최소화하는 다양한 방법을 포함할 수 있다.
또한, 과잉부 상에 추가층이 형성될 수 있다. 추가층은 실질적으로 평탄할 수 있다. 또한, 과잉부의 벌크의 제거는, 추가층을 실질적으로 전부 제거하는 단계를 포함할 수 있다. 추가층과 과잉부는 실질적으로 1:1 에칭 선택비 (selectivity) 를 가질 수 있다.
동적 액체 메니스커스 에칭 프로세스 레시피를 이용한 동적 액체 메니스커스 에칭 프로세스의 적용은, 동적 액체 메니스커스 에칭 프로세스를 모니터링하는 단계 및 동적 액체 메니스커스 에칭 프로세스 제어기에 피드백을 제공하는 단계를 포함할 수 있다. 동적 액체 메니스커스 에칭 프로세스 제어기는, 피드백에 따라 동적 액체 메니스커스 에칭 프로세스 레시피의 적어도 하나의 조건을 자동으로 변경할 수 있다. 동적 액체 메니스커스 에칭 프로세스 제어기는, 기판의 표면에 대하여 동적 액체 메니스커스를 이동시킬 수 있다.
또한, 동적 액체 메니스커스 에칭 프로세스의 모니터링은, 계측 센서 (metrology sensor) 로 기판의 표면을 스캐닝하는 단계를 포함할 수 있다. 계측 센서는 동적 액체 메니스커스 내에 포함될 수 있다. 또한, 계측 센서는 불균일성을 매핑할 수 있다.
또 다른 실시형태는, 반도체 디바이스를 형성하는 방법을 제공한다. 본 방법은 패터닝된 반도체 기판을 수용하는 단계를 포함한다. 반도체 기판은, 패턴 내의 다수의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는 과잉부를 갖는다. 과잉부의 벌크가 제거되며, 불균일성을 갖는 과잉부의 잔여부를 남긴다. 불균일성이 매핑된다. 불균일성을 보정하기 위해, 동적 액체 메니스커스 에칭 프로세스 레시피가 디벨롭된다. 불균일성을 보정하기 위해, 동적 액체 메니스커스 에칭 프로세스 레시피를 이용하여 동적 액체 메니스커스 에칭 프로세스가 적용되어, 과잉부의 잔여부를 실질적으로 평탄화한다.
또 다른 실시형태는, 듀얼 다마신 배선 구조를 형성하는 방법을 제공한다. 본 방법은, 듀얼 다마신 패터닝된 반도체 기판을 수용하는 단계를 포함한다. 반도체 기판은, 듀얼 다마신 패턴의 하나 이상의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는 불균일성을 갖는 과잉부를 갖는다. 실질적으로 평탄하게 형성된 추가층이 과잉부 상에 형성된다. 과잉부의 적어도 일부 및 추가층은 과잉부의 벌크를 제거하기 위해 에칭되며, 추가층은 실질적으로 전부 제거된다. 과잉부의 잔여부는 불균일성을 갖는다. 불균일성이 매핑된다. 불균일성을 보정하기 위해, 동적 액체 메니스커스 에칭 프로세스 레시피가 디벨롭된다. 불균일성을 보정하기 위해, 동적 액체 메니스커스 에칭 프로세스 레시피를 이용하여 동적 액체 메니스커스 에칭 프로세스가 적용되어, 과잉부의 잔여부를 실질적으로 평탄화한다.
동적 액체 메니스커스 에칭 프로세스 레시피를 이용한 동적 액체 메니스커스 에칭 프로세스의 적용은, 동적 액체 메니스커스 에칭 프로세스를 모니터링하는 단계 및 동적 액체 메니스커스 에칭 프로세스 제어기에 피드백을 제공하는 단계를 포함할 수 있다. 동적 액체 메니스커스 에칭 프로세스의 모니터링은, 계측 센서로 기판의 표면을 스캐닝하는 단계를 포함할 수 있다. 계측 센서는, 동적 액체 메니스커스 내에 포함될 수 있다.
본 발명은, 국소화된 불균일성을 실질적으로 제거하면서 기계적 응력을 최소화하는 이점을 제공한다. 또한, 본 발명은, 다음의 근접 (proximity) 에칭 프로세스가 임의의 CMP 비-평탄도 (예를 들어, 에지 효과, 국소적 또는 전역적 비-평탄도 등) 를 정확하게 보상함에 따라, CMP 평탄도 요건이 상당히 완화되기 때문에 광대한 CMP 범위를 허용한다.
본 발명의 다른 양태 및 이점은, 본 발명의 원리를 예로써 도시한 첨부된 도면과 관련하여 얻어진, 다음의 상세한 설명으로부터 명백해질 것이다.
도면의 간단한 설명
본 발명은 첨부된 도면과 관련하여, 다음의 상세한 설명에 의해 용이하게 이해할 수 있으며, 유사한 참조 부호는, 유사한 구조 엘리먼트를 나타낸다.
도 1 은, 본 발명의 일 실시형태에 따라 패터닝된 반도체 기판을 도시한 도면이다.
도 2 는, 본 발명의 일 실시형태에 따라 추가된 추가층을 도시한 도면이다.
도 3 은, 본 발명의 일 실시형태에 따른 실질적으로 평탄한 과잉부를 도시한 도면이다.
도 4a 는, 본 발명의 일 실시형태에 따라 제 2 에칭 프로세스를 행한 기판을 도시한 도면이다.
도 4b 는, 본 발명의 일 실시형태에 따라 장벽 제거 프로세스를 행한 기판을 도시한 도면이다.
도 5 는, 본 발명의 일 실시형태에 따라 국소적 평탄화를 수행하는 방법 동작의 플로우차트이다.
도 6a 내지 도 6d 는, 본 발명의 일 실시형태에 따라, 국소적 균일성을 증가시키기 위해 기판에 적용된 일련의 화학 변환 (conversion) 및 에치-백 프로세스를 도시한 도면이다.
도 7 은, 본 발명의 일 실시형태에 따라, 국소적 균일성을 증가시키기 위해 기판에 적용된 화학 변환 및 에치-백 프로세스의 방법 동작의 플로우차트이다.
도 8 은, 본 발명의 일 실시형태에 따라, 전역적 불균일성을 보정하는 방법 동작의 플로우차트이다.
도 9 는, 본 발명의 일 실시형태에 따라, 실질적으로 제거되어, 평탄화된 과잉부를 도시한 도면이다.
도 10a 는, 본 발명의 일 실시형태에 따라, 일 예시적인 웨이퍼 프로세싱 동작을 수행하는 근접 헤드를 도시한 도면이다.
도 10b 는, 본 발명의 일 실시형태에 따른 근접 헤드의 일부의 상부도이다.
도 11a 는, 본 발명의 일 실시형태에 따른 일 예시적인 근접 헤드를 도시한 도면이다.
도 11b 는, 본 발명의 일 실시형태에 따른 근접 헤드 및 그 근접 헤드에 의해 형성된 메니스커스의 단면도이다.
도 12 는, 본 발명의 일 실시형태에 따른 웨이퍼 프로세싱 시스템을 도시한 것이다.
도 13 은, 본 발명의 일 실시형태에 따라, 실질적으로 평탄하고 균일한 과잉부를 제공하는 또 다른 방법 동작의 플로우차트이다.
도 14 는, 본 발명의 일 실시형태에 따른 웨이퍼 프로세싱 시스템의 블록도를 도시한 도면이다.
도 15 는, 본 발명의 일 실시형태에 따라, 피드-포워드 최적화 프로세스의 방법 동작의 플로우차트이다.
예시적인 실시형태의 상세한 설명
다음으로, 향상된 균일성 제어 및 평탄화 시스템 및 방법에 대한 몇몇 예시적인 실시형태가 설명된다. 당업자는, 본 발명이 여기에 설명된 특정 상세의 일부 또는 전부 없이도 실시될 수도 있음을 알 수 있다.
향상된 균일성 제어 및 평탄화 시스템 및 방법의 일 실시형태는, 반도체 기판의 국소 부분에 걸쳐 향상된 국소적 평탄화 및 균일성을 제공한다. 향상된 국소적 평탄화 및 균일성은, 하위 층 내의 피쳐 및 증착과 에칭 프로세스에서의 변화에 의해 유발된 국소적 불균일성을 실질적으로 제거한다. 또 다른 실시형태는, 전체 기판 (예를 들어, 중심 균일성과 비교해서 에지 균일성) 에 걸쳐 향상된 전역적 평탄화 및 균일성을 제공한다.
일 실시형태는, 패터닝된 반도체 기판을 평탄화하는 방법을 포함하며, 본 방법은, 패터닝된 반도체 기판을 수용하는 단계를 포함한다. 패터닝된 반도체 기판은, 패턴 내의 다수의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는 과잉부를 갖는다. 과잉부는 국소화된 불균일성을 포함한다. 과잉부 상에 추가층이 형성된다. 추가층 및 과잉부가 평탄화된다. 평탄화 프로세스는, 추가층을 실질적으로 전부 제거한다. 도전성 배선 재료는, 구리, 도전성 재료와 원소 구리를 포함하는 구리 및 다른 도전성 재료를 포함할 수 있다. 듀얼 다마신 프로세스에서, 패터닝된 반도체 기판 상에 패턴이 형성될 수 있다.
추가층과 과잉부의 평탄화는, 국소적인, 패턴 의존 불균일성을 실질적으로 제거하는 단계를 포함할 수 있다. 또한, 추가층과 과잉부의 평탄화는, 복수의 피쳐에 기계적 응력을 주지 않으면서 국소적인, 패턴 의존 불균일성을 실질적으로 제거하는 단계를 포함할 수 있다.
추가층과 과잉부는 실질적으로 1:1 에칭 선택비를 가질 수 있다. 추가층은 실질적으로 평탄하고 균일하게 형성된다. 추가층은 실질적으로 평탄한 충진 재료이다. 또한, 추가층과 과잉부의 평탄화는, 과잉부의 적어도 일부 및 추가층을 에칭하는 단계를 포함할 수 있다. 또한, 패터닝된 피쳐 상에 형성된 장벽 층을 노출시키기 위한 제 2 에칭 프로세스가 포함될 수 있다.
과잉부 상의 추가층의 형성은, 과잉부의 최상면과 최상부를 화학적으로 변환하는 단계를 포함할 수 있다. 과잉부의 최상면과 최상부의 화학 변환은, 과잉부의 최상면을 할로겐과 같은 반응성 가스에 노출시키는 단계를 포함할 수 있다. 추가층은 과잉부의 할로겐화물 반응성 생성물이다.
추가층과 과잉부의 평탄화는, 과잉부의 적어도 일부 및 추가층을 에칭하는 단계를 포함할 수 있다. 또한, 추가층과 과잉부의 평탄화는, 추가층을 에칭하는 단계, 제 2 추가층을 형성하는 단계, 및 제 2 추가층을 에칭하는 단계를 포함하는 반복 프로세스를 포함할 수 있다. 반복 프로세스는 인 시츄 (in situ) 반복 프로세스일 수 있다.
또 다른 실시형태에서, 패터닝된 반도체 기판을 수용하는 단계를 포함하는 방법에 의해 반도체 디바이스가 형성된다. 그 패터닝된 반도체 기판은, 패턴 내의 다수의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는, 국소화된 불균일성을 포함하는 과잉부를 갖는다. 추가층은 과잉부 상에 형성되고, 추가층과 과잉부는 평탄화된다. 평탄화 프로세스에서, 추가층이 실질적으로 전부 제거된다.
또 다른 실시형태는, 듀얼 다마신 패터닝된 반도체 기판을 수용하는 단계를 포함하는 듀얼 다마신 배선 구조를 형성하는 방법을 포함한다. 듀얼 다마신 패터닝된 반도체 기판은, 듀얼 다마신 패턴 내의 다수의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는, 국소화된 불균일성을 포함하는 과잉부를 갖는다. 추가층이 과잉부 상에 형성된다. 추가층은 실질적으로 평탄하게 형성된다. 과잉부의 적어도 일부 및 추가층은 과잉부를 실질적으로 평탄화하기 위해 에칭되고, 추가층은 실질적으로 전부 제거된다.
또 다른 실시형태는, 듀얼 다마신 패터닝된 반도체 기판을 수용하는 단계를 포함하는 듀얼 다마신 배선 구조를 형성하는 방법을 포함한다. 듀얼 다마신 패터닝된 반도체 기판은, 듀얼 다마신 패턴 내의 다수의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는, 국소화된 불균일성을 포함하는 과잉부를 갖는다. 과잉부의 최상면과 최상부는 화학적으로 변환되어, 과잉부 상에 추가층을 형성한다. 추가층과 과잉부가 평탄화되며, 추가층은 평탄화 프로세스에서 실질적으로 전부 제거된다. 평탄화 프로세스는, 추가층을 에칭하는 단계, 제 2 추가층을 형성하는 단계, 및 제 2 추가층을 에칭하는 단계를 포함하는 반복 프로세스를 포함한다. 반복 프로세스는, 잔여 과잉부가 실질적으로 평탄화될 때까지, 계속될 수 있다.
일 실시형태는, 패터닝된 반도체 기판의 평탄화 및 균일성 제어를 위한 방법을 제공한다. 본 방법은, 패터닝된 반도체 기판을 수용하는 단계를 포함한다. 패터닝된 반도체 기판은, 패턴 내의 다수의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는 과잉부를 갖는다. 과잉부는 국소화된 불균일성을 갖는다. 과잉부의 벌크 부분은, 과잉부를 평탄화하기 위해 제거된다. 실질적으로 국소적으로 평탄화된 과잉부는 전역적 불균일성을 결정하기 위해 매핑된다. 실질적으로 국소적으로 평탄화된 과잉부는 전역적 불균일성을 실질적으로 제거하기 위해 에칭된다. 듀얼 다마신 프로세스에서, 패터닝된 반도체 기판 상에, 패턴이 형성될 수 있다.
과잉부의 벌크 부분의 제거는, 과잉부 상에 추가층을 형성하는 단계 및 추가층과 과잉부를 평탄화하는 단계를 포함할 수 있다. 평탄화 프로세스에서, 추가층은 실질적으로 전부 제거된다.
또 다른 방법으로, 과잉부의 벌크 부분의 제거는, 과잉부의 최상면과 최상부를 화학적으로 변환함으로써 과잉부 상에 추가층을 형성하는 단계, 및 그 과잉부를 실질적으로 평탄화하기 위해 과잉부의 적어도 일부 및 추가층을 에칭하는 단계를 포함할 수 있으며, 추가층은 실질적으로 전부 제거된다. 추가층과 과잉부의 평탄화는, 추가층을 에칭하는 단계, 제 2 추가층을 형성하는 단계, 및 제 2 추가층을 에칭하는 단계를 포함하는 반복 프로세스를 포함할 수 있다.
전역적 불균일성을 결정하기 위한 실질적으로 국소적으로 평탄화된 과잉부의 매핑은, 와류 센서 (eddy current sensor) 를 사용하여, 실질적으로 국소적으로 평탄화된 과잉부를 매핑하는 단계를 포함할 수 있다. 전역적 불균일성을 결정하기 위한 실질적으로 국소적으로 평탄화된 과잉부의 매핑은, 인 시츄로, 실질적으로 국소적으로 평탄화된 과잉부를 매핑하는 단계를 포함할 수 있다.
전역적 불균일성을 실질적으로 제거하기 위한 실질적으로 국소적으로 평탄화된 과잉부의 에칭은, 전역적 불균일성을 보상하기 위해 에칭 레시피를 조정하는 단계를 포함할 수 있다. 또 다른 방법으로, 전역적 불균일성을 실질적으로 제거하기 위한 실질적으로 국소적으로 평탄화된 과잉부의 에칭은, 다수의 피쳐에 기계적 응력을 주지 않으면서 전역적 불균일성을 실질적으로 제거하는 단계를 포함할 수 있다.
또한, 또 다른 방법으로, 전역적 불균일성을 실질적으로 제거하기 위한 실질적으로 국소적으로 평탄화된 과잉부의 에칭은, 패터닝된 피쳐 상에 형성된 장벽 층을 노출시키기 위해 에칭하는 단계를 포함할 수 있다. 그 에칭은, 장벽에 대해 선택적일 수 있다. 전역적 불균일성을 실질적으로 제거하기 위한 실질적으로 국소적으로 평탄화된 과잉부의 에칭은, 다수의 피쳐 내의 도전성 배선 재료의 임의의 리세스 (recess) 를 실질적으로 최소화하는 단계를 포함할 수 있다.
또한, 최종 에칭 프로세스가 포함될 수 있다. 최종 에칭 프로세스는 패터닝된 피쳐 상에 형성된 장벽 층을 실질적으로 제거할 수 있다. 또한, 최종 에칭 프로세스는 마스크 재료의 제거를 포함할 수 있다. 도전성 배선 재료는 구리 및/또는 원소 구리를 포함할 수 있다.
또 다른 실시형태는, 패터닝된 반도체 기판을 수용하는 단계를 포함하는 방법에 의해 형성된 반도체 디바이스를 포함한다. 패터닝된 반도체 기판은, 패턴 내의 다수의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는, 국소화된 불균일성을 포함하는 과잉부를 갖는다. 과잉부를 평탄화하기 위해 과잉부의 벌크 부분이 제거된다. 실질적으로 국소적으로 평탄화된 과잉부는, 전역적 불균일성을 결정하기 위해 매핑된다. 실질적으로 국소적으로 평탄화된 과잉부는, 전역적 불균일성을 실질적으로 제거하기 위해 에칭된다.
또 다른 실시형태는, 듀얼 다마신 배선 구조를 형성하는 방법을 포함한다. 본 방법은, 듀얼 다마신 패터닝된 반도체 기판을 수용하는 단계를 포함한다. 듀얼 다마신 패터닝된 반도체 기판은, 듀얼 다마신 패턴 내의 다수의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는, 국소화된 불균일성을 포함하는 과잉부를 갖는다. 과잉부의 벌크 부분은 과잉부를 평탄화하기 위해 제거된다. 과잉부의 벌크 부분의 제거는, 과잉부 상에 추가층을 형성하는 단계 및 추가층과 과잉부를 평탄화하는 단계를 포함한다. 추가층은 평탄화 프로세스에서 실질적으로 전부 제거된다. 실질적으로 국소적으로 평탄화된 과잉부는, 전역적 불균일성을 결정하기 위해 매핑된다. 실질적으로 국소적으로 평탄화된 과잉부는, 전역적 불균일성을 실질적으로 제거하기 위해 에칭된다.
또 다른 실시형태는, 듀얼 다마신 배선 구조를 형성하는 방법을 포함한다. 본 방법은, 듀얼 다마신 패터닝된 반도체 기판을 수용하는 단계를 포함한다. 듀얼 다마신 패터닝된 반도체 기판은, 듀얼 다마신 패턴 내의 다수의 피쳐를 충진하는 도전성 배선 재료를 갖는다. 도전성 배선 재료는, 국소화된 불균일성을 포함하는 과잉부를 포함한다. 과잉부의 벌크 부분은, 과잉부를 평탄화하기 위해 제거된다. 과잉부의 벌크 부분의 제거는, 과잉부의 최상면과 최상부를 화학적으로 변환함으로써 과잉부 상에 추가층을 형성하는 단계를 포함한다. 과잉부의 적어도 일부 및 추가층은 과잉부를 실질적으로 평탄화하기 위해 에칭된다. 추가층은 실질적으로 전부 제거된다. 실질적으로 국소적으로 평탄화된 과잉부는 전역적 불균일성을 결정하기 위해 매핑된다. 실질적으로 국소적으로 평탄화된 과잉부는, 전역적 불균일성을 실질적으로 제거하기 위해 에칭된다.
도 1 은, 본 발명의 일 실시형태에 따라, 듀얼 다마신 프로세스에서 패터닝된 반도체 기판 (100) 을 도시한 것이다. 기판 (100) 은, 듀얼 다마신 제조 프로세스와 같은 반도체 제조 프로세스의 일부로서 패터닝되었다. 그 기판 (100) 을 패터닝하기 위해 마스크가 이용될 수 있다. 기판 (100) 은, 크고, 다소 격리된 피쳐 (102; 예를 들어, 트렌치, 비아 등), 더 작고, 다소 격리된 피쳐 (104) 및 조밀하게 함께 모여있는 몇몇 피쳐 (106) 를 포함한다. 또한, 장벽 층 (110) 이 포함된다. 통상, 장벽 층 (110) 은, 기판 (100) 또는 도전성 배선 재료 (120) 와 상이한 재료이다. 도전성 배선 재료 (120) 는, 구리 또는 구리 합금 또는 다른 도전성 재료일 수 있다.
도전성 배선 재료 (120) 의 과잉부 (112) 는 피쳐 (102, 104, 106) 상부에서 연장되고, 과잉부 (112) 의 두께에 있어서 대응하는 국소화된 변화 (114, 116, 118) 를 포함한다. 도시된 바와 같이, 과잉부 (112) 의 두께에 있어서 약간 더 작은 변화를 갖는 더 작은 피쳐 (104) 와 비교하여, 더 큰 피쳐 (102) 는 과잉부 (112) 의 두께에 있어서 대응하는 더 큰 감소량을 갖는다. 조밀하게 모여있는 피쳐 (106) 는, 과잉부 (112) 의 다소 증가된 두께를 갖는다.
통상의 에칭 프로세스는, 전체 웨이퍼 영역에 걸쳐, 사실상 균일한 레이트로 도전성 배선 재료 (120) 의 과잉부 (112) 를 에칭하기 때문에, 통상의 에칭 프로세스는, 조밀하게 모여있는 피쳐 (106) 근처의 장벽 층 (110) 의 제 2 부분이 노출되기 이전에, 큰 피쳐 (102) 근처의 장벽 층 (110) 의 제 1 부분을 노출시킨다. 결국, 통상의 에칭 프로세스는, 도전성 배선 재료의 과잉부 (112) 를 평탄화할 수 없고, 이에 대한 불균일성을 보상할 수 없다.
도 2 는, 본 발명의 일 실시형태에 따라 추가된 추가층 (202) 을 도시한 것이다. 추가층 (202) 은, 과잉부 (112) 의 상부에 형성된다. 추가층 (202) 은, 실질적으로 평탄한 충진 재료 (예를 들어, SOG (Spin On Glass), 폴리실리콘, 폴리머 레지스트, 이중층, UV 또는 열적으로 경화가능한 재료, 또는 적절한 에칭 특성을 가지며 평탄한 표면을 형성하기 위해 흐를 수 있는 다른 재료) 일 수 있다. 또한, 옵션의, 비교적 얇은 (예를 들어, 약 25 내지 100 nm 의 두께) 공형 층 (conformal layer; 204) 이 추가층 (202) 과 과잉부 (112) 사이에 포함될 수도 있다. 공형 층 (204) 은 장벽 층 또는 점착 층일 수 있다. 공형 층 (204) 은, 추가층 (202) 용으로 사용될 수 있는 광범위한 재료를 허용할 수 있다.
추가층 (202) 과 과잉부 (112) 는, 후속 에칭 프로세스 (예를 들어, 플라즈마 또는 가스의 에칭 프로세스) 가 실질적으로 동일한 레이트로, 추가층 (202) 과 과잉부 (112) 모두를 에칭할 수 있도록, 실질적으로 1:1 에칭 선택비를 갖는다.
도 3 은, 본 발명의 일 실시형태에 따라 실질적으로 평탄한 과잉부 (112') 를 도시한 것이다. 추가층 (202) 이 층들 (100, 110, 112, 202) 의 스택 위에 실질적으로 평탄한 표면을 형성하기 때문에, 제 1 에칭 프로세스는, 국소적 변화 (114, 116, 118) 가 실질적으로 제거되어 잔여 과잉부 (112') 가 실질적으로 국소적으로 평탄하게 될 때까지, 전체 영역에 걸쳐 추가층 (202) 과 과잉부 (112) 를 균일하게 에칭할 수 있다.
통상의 방법은, 추가층 (202) 과 과잉부 (112) 사이에 1:1 에칭 선택비를 제공하는 조건을 포함한다. 예로써, 추가층 (202) 이 SOG 이고, 과잉부 (112) 가 구리인 경우, 할로겐 (예를 들어, Cl, F, Br, I) 계 케미스트리 (chemistry) 는, 원하는 1:1 선택비에 대해 조정될 수 있도록, 구리뿐만 아니라 SOG 모두에 대해 에칭 레이트 제어를 제공한다. 반응성 할로겐 기 (radical) 를 생성하는 임의의 플라즈마 공급 가스 (feed gas) 가 사용될 수 있지만, CF4, Cl2, 및 HCl, HBr 은 통상 예이다. 다양한 프로세스 파라미터는, 에칭 레이트, 선택비, 균일성을 제어하고 부식을 감소시키기 위해 조정될 수 있으며, 기판 온도와 하나 이상의 첨가물 (예를 들어, Ar, H2, Cl, O2, CH3X (X=F, Cl, Br, I), CH2F2, 및 CH4) 의 함유물과 같은 프로세스 변수의 변화를 포함한다.
또 다른 접근법은, 구리 과잉부 (112) 의 1차 에칭제로서 Ar 또는 He, Xe, Ne, Kr 과 같은 다른 비활성 가스 및 추가층 (202) 의 에칭 레이트 제어 및 잔여 구리 (112) 의 최상면의 패시베이션 (passivation) 을 제공하기 위한 다른 첨가물을 사용하는 스퍼터 도미넌트 에칭 (sputter dominant etch) 을 포함한다. 다른 첨가물은, 예를 들어, H2 및/또는 CF4 를 포함할 수 있다. 이들 프로세스들 중 어느 하나의 프로세스는, 약 75 ℃ 와 약 400 ℃ 사이의 광대한 온도 범위에 걸쳐 동작할 수 있다.
제 1 에칭 프로세스는, 국소적 변화 (114, 116, 118) 가 실질적으로 제거되어 실질적으로 국소적으로 평탄한 잔여 과잉부 (112') 를 남기도록 설계된 에칭 프로세스이다. 하나 이상의 후속 에칭 프로세스는 벌크 또는 대부분의 과잉부 (112') 를 제거할 것이다. 최종 에칭 프로세스가 적용되어, 장벽 (110) 으로부터 과잉부 (112') 가 제거되는 종단점까지 에칭 프로세스를 계속한다. 또한, 최종 에칭 프로세스는, 벌크 에칭 프로세스에 포함될 수 있다. 최종 에칭 이후의 후속 프로세스는, 선택적인 장벽 제거 및 잔여 도전성 재료 (120) 의 패시베이팅을 포함하여, 부식을 방지하고 추가 프로세싱을 위해 안정성을 제공할 수 있다. 그 최종 에칭 이후의 추가 동작은, 임의의 재료를 상당히 제거하지 않고, 잔여 도전성 재료 (120) 를 오직 패시베이팅하여, 부식을 방지하고 추가 프로세싱을 위해 안정성을 제공하도록 설계될 수 있다.
도 4a 는, 본 발명의 일 실시형태에 따라 제 2 에칭 프로세스를 행한 기판 (100) 을 도시한 것이다. 장벽 층 (110) 이 피쳐 (102, 104, 106) 를 충진하는 도전성 재료 (예를 들어, 구리, 구리-함유한 합금과 화합물, 및 다른 도전성 재료) 의 부분 (120) 만을 남기고 실질적으로 동일한 모든 위치에서 노출되도록, 제 2 에칭 프로세스가 종단점까지 계속된다.
제 1 에칭 프로세스와 제 2 에칭 프로세스는 실질적으로 유사할 수 있고 또는 상당히 상이할 수 있다. 예로써, 제 1 에칭 프로세스는, (예를 들어, 하위 층의 피쳐 (102, 104, 106) 위치, 사이즈 및 밀도에 의해 유발되는) 국소적 불균일성 (114, 116, 118) 으로 인한 과잉부 (112) 의 국소적 평탄도를 향상시키는 에칭 프로세스일 수 있다. 과잉부 (112) 의 일부 및 전체 추가층 (202) 은 제 1 에칭 프로세스에서 제거될 수 있다. 비교해 보면, 제 2 에칭 프로세스는, 잔여의 평탄한 과잉부 (112') 의 벌크를 종단점 (즉, 장벽 층 (110) 이 노출될 때) 까지 제거하는 훨씬 더 선택적인 에칭 프로세스일 수 있다.
도 4b 는, 본 발명의 일 실시형태에 따라 장벽 제거 프로세스를 행한 기판을 도시한 것이다. 하위 마스크 층 (402) 을 노출시키기 위해 장벽 층 (110) 의 일부가 제거된다. 피쳐 (102, 104, 106) 내에 형성된 장벽 층 (110) 의 일부 만이 남는다. 통상의 제 2 에칭 프로세스는, 높은 레이트로, 및 바람직하게 높은 선택비로, 과잉부 (112) 의 벌크 부분을 장벽 층 (110) 까지 제거한다. 예로써, 과잉부 (112) 가 구리이면, 할로겐-계 케미스트리 (예를 들어, Cl2, CF4, HCl, HBr, BCl3) 가 제 2 에칭 프로세스용으로 효율적으로 이용될 수 있다. 또 다른 접근법으로, Ar (또는, 다른 부식되지 않거나 비활성 가스) 계 스퍼터 프로세스와 같은 물리적 도미넌트 에칭 프로세스가 이용될 수 있다. 다양한 프로세스 파라미터는 에칭 레이트 및 선택비를 제어하기 위해 조정될 수 있다. 다양한 프로세스 파라미터는, 반응성 종들의 기판 온도 밸런스, 및 하나 이상의 첨가물 (예를 들어, H2, O2, Ar, He, Xe, Ne, Kr 등) 의 함유물과 같은 프로세스 변수의 조정을 포함할 수 있다.
도 5 는, 본 발명의 일 실시형태에 따라, 국소적 평탄화를 수행하는 방법 동작의 플로우차트 (500) 이다. 동작 505 에서, 추가층 (202) 은 도전성 과잉부 (112) 상부에 추가된다. 동작 510 에서, 제 1 에칭 프로세스가 적용되어, 대부분의 추가층 (202) 및 도전성 과잉부 (112) 를 제거한다. 동작 515 에서, 제 2 에칭 프로세스가 적용되어, 잔여 과잉부 (112') 를 종단점까지 제거한다.
또한, 또 다른 실시형태에서, 동작 515 는, 상술된 바와 같이 최종 에칭 프로세스를 포함할 수 있다. 그 최종 에칭 이후의 후속 프로세스는, 선택적인 장벽 제거 및 잔여 도전성 재료 (120) 의 패시베이팅을 포함하여, 부식을 방지하고 추가 프로세싱을 위해 안정성을 제공할 수 있다. 그 최종 에칭 프로세스 이후의 추가 동작은, 임의의 재료를 상당히 제거하지 않고, 잔여 도전성 재료 (120) 를 패시베이팅하여, 부식을 방지하고 추가 프로세싱을 위해 안정성을 제공한다.
도 6a 내지 6d 는, 본 발명의 일 실시형태에 따라, 국소적 균일성을 증가시키기 위해, 기판 (600) 에 적용된 일련의 화학 변환 및 에치-백 프로세스를 도시한 것이다. 도 7 은, 본 발명의 일 실시형태에 따라, 국소적 균일성을 증가시키기 위해, 기판 (600) 에 적용된 화학 변환 및 에치-백 프로세스의 방법 동작의 플로우차트 (700) 이다. 도 6a 에 도시된 바와 같이, 기판 (600) 은, 상기 도 1 에서 설명된 기판 (100) 과 유사한, 비평탄한 표면 프로파일 (606) 과 실질적으로 비평탄한 과잉부 (602) 를 갖는다.
다음으로, 도 6b 및 도 7 을 참조하면, 동작 705 에서, 추가층 (604) 은 과잉부 (602) 상부에 형성된다. 추가층 (604) 은 과잉부 (602) 상에 증착되거나 형성될 수도 있다. 예로써, 추가층 (604) 은, 과잉부 (602) 의 최상부의 화학 변환을 통해 형성될 수 있다. 과잉부 (602) 가 구리 또는 구리 합금이면, 가스에 대한 제어된 노출은 구리 반응성 생성 층 (604) 을 형성할 수 있다. 일 실시예는, Cu-할로겐화물 층 (604) 을 형성할 수 있는 할로겐 가스이다. 구리 반응성 층 (604) 은, 구리 과잉부 (602) 의 최상부를 변환하기 위해, 구리 과잉부 (602) 의 표면으로 확산된다. 구리의 화학 변환에 대한 프로세스는, 2002 년도, Journal of Electrochemical Society 149(11) G620~G632 에 실린, Nagraj S. Kulkarni 와 Robert T. DeHoff 의 "저온, 건식 에칭, 및 구리의 평탄화에 대한 휘발성 다이아그램의 적용 (Application of Volatility Diagrams for Low Temperature, Dry Etching, and Planarization of Copper)" 과 같이, 당업계에 공지되었다.
또 다른 실시형태에서는, 추가층 (604) 이 과잉부 (602) 상에 증착될 수 있다. 그 증착 층 (604) 은, 그 과잉부 (602) 상에 증착되는 폴리머 층 또는 산화물 층을 포함할 수 있다.
다음으로, 동작 710 및 도 6c 를 참조하면, 에치-백 프로세스가 추가층 (604) 을 제거하기 위해 적용된다. 또한, 과잉부 (602) 의 일부가 제거될 수도 있다. 추가층 (604) 의 제거 단계는, 프로파일 (606') 에 대한 과잉부 (602) 의 프로파일의 추가 균등화 (즉, 평탄화) 를 유발한다. Cu-할로겐화물은, 과잉부 (602) 의 콘투어 (contour) 를 실질적으로 균등화한다. 또한, Cu-할로겐화물은, 구리 과잉부 (602) 와 실질적으로 1:1 에치-백 선택비를 유지할 수 있다. 결과 프로파일이 실질적으로 평탄하게 될 때까지, 도 6d 에 도시된 바와 같이, 후속 프로파일 (606' 및 606'') 에 대해 과잉부 (602) 를 실질적으로 평탄화하도록, 동작 705 및 동작 710 이 여러번 반복될 수 있다.
통상, 화합물 형성의 형상 의존성을 이용하는 구리 과잉부 (602) 의 화학 변환은, Cu-반응성 종 인터페이스에서, 구리를 산화시킴으로써 달성될 수 있다. 이 경우에, 구리 산화는, 포지티브 산화 상태에서, 구리를 갖는 구리 화합물로의 원소 구리의 화학 변환을 포함할 수 있다. 예로써, 표면에서의 구리와 제 1 구리 또는 제 2 구리 염화물 (CuCl 또는 CuCl2) 의 산화는, 더 낮은 온도 (예를 들어, 200 ℃ 미만) 로 염소 플라즈마에서 발생할 수 있다.
에치-백 프로세스는 이러한 구리 화합물의, 휘발성일 수 있는 또 다른 화합물로의 환원 (reduction) 을 포함하며, 따라서, 고정된 기판 온도에서 잔여 과잉부 (602') 의 표면을 남긴다. 예로써, 반응성 수소 종 (예를 들어, H2 플라즈마) 의 존재시에, CuCl2 의 휘발성 Cu3Cl3 로의 환원일 수 있다. 형상-의존 변환의 변경에 후속되는 변환된 부분의 에치-백은, 구리 과잉부 (602) 의 벌크 제거를 유발하며, 이와 동시에, 구리 과잉부 (602) 의 토포그래피 (예를 들어, 프로파일) 를 동시에 평탄화할 수 있다.
동작 715 에서, 과잉부 (602) 가 실질적으로 평탄화되면, 방법 동작이 종료된다. 또 다른 방법으로, 동작 715 에서, 과잉부 (602) 가 실질적으로 평탄하지 않으면, 방법 동작은 상기 동작 705 로 계속한다. 일 실시형태에서, 동작 705 내지 동작 715 는, 단일 에칭 챔버 내에서 인 시츄로 발생할 수 있다. 또 다른 실시형태에서, 동작 710 은, 엑스 시츄 (ex situ) 로 발생할 수 있으며, ECD 또는 저 하향력 CMP 프로세스를 포함하여, 도 6d 에 도시된 바와 같이 실질적으로 평탄한 과잉부 (602') 를 달성할 수 있다.
도 6a 내지 도 7 에서 설명된 방법 동작은, 비평탄한 과잉부 (602) 의 평탄화 및 과잉부 (602) 의 벌크의 제거 모두를 수행하는 평탄한 벌크 제거 프로세스로서 이용될 수 있다.
기판 (100, 600) 의 국소적 두께는, 당업계에 공지된 임의의 하나 이상의 몇몇 공지된 층 두께 매핑 기술을 통해 결정될 수 있다. 예로써, 와류 센서는, Gotkis 등에 의해 2002 년 12 월 23 일에 출원되었으며, 발명의 명칭이 "와류를 이용한 박막 기판 신호 분리를 위한 시스템, 방법 및 장치 (System, Method And Apparatus For Thin-Film Substrate Signal Separation Using Eddy Current)" 인 공동으로 소유된 미국 특허 출원 제 10/328,912 호, 및 Gotkis 등에 의해 2002 년 9 월 19 일에 출원되었으며, 발명의 명칭이 "멀티-스텝 시퀀스 내의 매핑 및 금속 잔여물 검출을 위한 시스템 및 방법 (System And Method For Metal Residue Detection And Mapping Within A Multi-Step Sequence)" 인 미국 특허 출원 제 10/251,033 호에서 설명되는 바와 같이 과잉부 (112, 112') 의 두께를 매핑시킬 수 있다.
상기 도 1 내지 도 7 에서 설명된 방법 및 시스템은, 과잉부의 국소적인, 패턴 의존 불균일성을 실질적으로 제거하기 위한 다양한 접근법을 설명한다. 그러나, 상기 도 1 내지 도 7 에서 설명된 방법 및 시스템은, 전역적 불균일성의 보정을 직접적으로 해결하지는 않는다. 전역적 불균일성은, 기판의 에지와 비교하여 기판의 중심에서의 재료의 제거 레이트의 변화 및 국소화된 현상이 아닌 다른 불균일성을 포함할 수 있다.
도 8 은, 본 발명의 일 실시형태에 따라 전역적 불균일성을 보정하는 방법 동작 (800) 의 플로우차트이다. 동작 805 에서, 과잉부의 피쳐-패턴 의존 불균일성과 같은 국소화된 불균일성을 갖는 기판이 수용된다. 동작 810 에서, 국소화된 불균일성은, CMP, ECP 또는 상기 도 1 내지 도 7 에서 설명된 방법과 시스템 또는 당업계에 공지된 임의의 다른 방법을 통해 실질적으로 제거된다. 실질적으로 국소화된 불균일성의 제거 단계는, 상기 도 3 에 도시된 평탄화된 과잉부 (112') 와 같이 실질적으로, 국소적으로 평탄화된 과잉부를 형성한다.
도 9 는, 본 발명의 일 실시형태에 따라 실질적으로 제거되어, 평탄화된 과잉부 (902) 를 도시한 것이다. 실질적으로 제거되어, 평탄화된 과잉부 (902) 는, 수백 옴스트롱의 두께와 같이 비교적 얇은 과잉부일 수 있다.
동작 815 에서, 평탄화된 과잉부를 갖는 기판이 매핑되어, 평탄화된 과잉부의 임의의 전역적 불균일성을 식별하고 정량화 (quantify) 한다. 평탄화된 과잉부는, 상술된 바와 같이 당업계에 공지된 임의의 하나 이상의 몇몇 공지된 층 두께 매핑 기술로 매핑될 수 있다. 그 매핑 단계는, 인 시츄 (현재의 프로세스 챔버 내) 일 수 있고, 또는, 엑스 시츄 (현재의 프로세스 챔버 외부) 일 수 있다. 또한, 인 시츄 매핑 프로세스는 동적일 수 있고, 후속 프로세스가 진행함에 따라, 후속 프로세스로 하여금 동적으로 조정되게 할 수 있다.
동작 820 에서, 상기 동작 815 에서 결정된, 전역적 불균일성의 위치 및 양이, 에칭 프로세스를 조정하고 제어함으로써 실질적으로 기계적 무응력 프로세스에서 제거되어, 최종 에칭 프로세스에서 검출된 전역적 불균일성의 특정 조건을 해결한다. 예로써, 잔여 과잉부 (902) 가 중심에서 약 500 옴스트롬 두께이고 에지에서 300 옴스트롬 두께이면, 전체 장벽 층 (110) 이 동시에 노출되도록, 에지에 대한 중심의 불균일성이 보상되도록 레시피가 조정될 수 있다. 에치-백 프로세스 동안에 물리력이 기판에 인가되지 않기 때문에, 무응력 프로세스는, 상술된 CMP 문제를 피한다.
선택된 레시피 (예를 들어, 프로세스 변수의 선택된 값) 는, 장벽 층 (110) 에 대해 선택적 (즉, 레시피가 구리를 에칭하는 것보다 더 느린 레이트로 장벽을 에칭할 것이며, 예를 들어, 이들 프로세스에서의 장벽 에칭에 대해 구리 에칭의 통상적인 선택비 범위는 약 1 을 초과하지만 3 미만임) 이며, 임의의 리세스 (예를 들어, 피쳐 (102, 104, 106) 의 도전성 재료 (120) 의 초과 제거) 를 최소화할 것이다.
최종 에칭은, 잔여 과잉부 (902) 의 구리와 장벽 층 (110) 모두에 대해 비교적 느린 에칭 레이트를 가질 수 있어, 장벽 층 (110) 의 잔여 높이 장벽에 대한 피 쳐 (102, 104, 106) 로의 임의의 리세스를 최소화시킨다. 결과로서, 최종 에칭은 구리를 에칭하기 위해 매우 높은 선택비를 가질 수 없다.
또한, 최종 에치-백 프로세스가 포함될 수 있다. 최종 에치-백 프로세스는, 최종 결과가, 실질적으로 전역적으로 균일한 피쳐 및 실질적으로 평탄한 피쳐에 최소의 구리 및 ILD 손실을 제공하도록 적절한 선택비 및 균일성 제어를 사용하여 마스크 재료 및/또는 ILD 재료를 에치-백하는 단계를 포함한다 (예를 들어, 임의의 구리 리세스는, 최종 에칭 및 장벽 제거 프로세스의 종단에서, 기판 (100) 에 걸쳐 전역적으로 균일하다). 이 경우에, 최종 에칭은, 높은 선택비로 마스크 재료를 에치-백하기 위해 균일한 프로세스를 포함하여, 구리 손실을 최소화하고 구리 리세스를 최소화한다. 예로써, 할로겐 농도가 낮고 기판 온도가 낮은 (예를 들어, 약 200 ℃ 미만임) 할로겐-계 프로세스는, 마스크 재료를 더욱 충분히 화학적으로 에칭하면서 낮은 구리 에칭 레이트를 유지할 것이다. 할로겐 반응성 종 (예를 들어, CF4, C2F6, C4F6) 을 포함하는 임의의 플라즈마 공급 가스가 사용될 수 있다. 에칭 레이트 제어 첨가물은, Ar, O2, CH2F2 를 포함할 수 있고, 또한, 다른 것들이 포함될 수도 있다.
전역적 구리 리세스 및/또는 마스크/ILD 손실이 최종 에칭 및 최종 에치-백 프로세스의 종단에서 기판에 걸쳐 불균일하다면, 전역적 불균일성을 보정하기 위해 레시피의 추가 변화가 취해져야 한다. 예로써, 통상의 경우는, 중심에서 빠른 에칭 레이트 또는 에지에서 빠른 에칭 레이트로서 설명된 에칭 불균일성의 결과이다. 이들 경우 중 어느 경우에서나, 기판에 걸쳐 구리 리세스 및/또는 마스크 ILD 손실의 변화를 유발할 수 있다. 이 변화를 카운터링하기 위해 보상이 달성되어, 마스크/ILD 재료의 최종 에치-백 동안에, 적절한 균일성 및 선택비 제어를 이용하는 최소의 구리 및 마스크 손실로 전역적으로 평탄한 피쳐를 획득할 수 있다. 기판의 중심에서 더 큰 구리 리세스를 유발하는 중심에서 빠른 최종 에칭 프로세스의 경우에는, 피쳐 (102, 104, 106) 의 구리 레벨과 동일한 레벨을 유발하기 위해 마스크 재료를 선택적으로 에칭하는 에지에서 빠른 최종 에칭 백 프로세스에 의해 보상될 수 있다. 이 프로세스에서 획득된 통상의 선택비는 약 2 를 초과한다. 균일성 제어를 제공하기 위한 레시피의 변화는, 압력, 기판에 걸친 온도 변화, 이온 플럭스 (flux) 균일성 제어, 가스 농도 및 챔버 벽 온도를 포함한다. 선택비를 제어하기 위한 변화는, 반응성 할로겐 종 농도, 기판 온도, 및 바이어스 전력을 포함한다.
또 다른 방법으로, 잔여 과잉부의 불균일성은 선택적인 습식-에칭 프로세스에 의해 보정되고 제어될 수 있다.
동적 액체 메니스커스는, 근접 헤드로 지지되고 (예를 들어, 웨이퍼의 위, 웨이퍼에서 벗어나 및 웨이퍼에 걸쳐) 이동될 수 있다. 다양한 근접 헤드 및 그 근접 헤드를 이용하는 방법은, 2002 년 9 월 30 일에 출원되었고, 발명의 명칭이 "웨이퍼 표면에 아주 근접하여 고정된 복수의 인렛 및 아웃렛을 이용하여 반도체 웨이퍼 표면을 건조시키는 방법 및 장치 (Method and Apparatus for Drying Semiconductor Wafer Surface Using a Plurality of Inlets and Outlets Held in Close Proximity to the Wafer Surfaces)" 인 공동-계류중인 미국 특허 출원 제 10/261,839 호의 일부 계속 출원인, 2002 년 12 월 24 일에 출원되었고, 발명의 명칭이 "메니스커스, 진공, IPA 증기, 건조 매니폴드 (Meniscus, Vaccum, IPA Vapor, Drying Manifold)" 인 공동-소유되고, 공동-계류중인 미국 특허 출원 제 10/330,843 호에서 설명된다. 또한, 근접 헤드의 추가적인 실시형태 및 이용은, 2002 년 12 월 24 일에 출원되었고, 발명의 명칭이 "메니스커스, 진공, IPA 증기, 건조 매니폴드를 이용한 기판 프로세싱용 시스템 (System for Substrate Processing with Meniscus, Vaccum, IPA Vapor, Drying Manifold)" 인 미국 특허 출원 제 10/330,897 호 및 2003 년 3 월 31 일에 출원되었고, 발명의 명칭이 "동적 액체 메니스커스를 이용하여 기판을 프로세싱하는 방법 및 시스템 (Methods and Systems for Processing a Substrate Using a Dynamic Liquid Meniscus)" 인 미국 특허 출원 제 10/404,692 호에서 설명된다. 근접 헤드의 또 다른 추가적인 실시형태는, 2003 년 3 월 31 일에 출원되었고, 발명의 명칭이 "동적 액체 메니스커스를 이용하여 기판을 프로세싱하는 방법 및 시스템 (Methods and Systems for Processing a Substrate Using a Dynamic Liquid Meniscus)" 인 미국 특허 출원 제 10/404,692 호, 2003 년 6 월 24 일에 출원되었고, 발명의 명칭이 "동적 액체 메니스커스를 이용하여 기판의 베벨 에지를 프로세싱하는 방법 및 시스템 (Methods and Systems for Processing a Bevel Edge of a Substrate Using a Dynamic Liquid Meniscus)" 인 미국 특허 출원 제 10/603,427 호, 및 2003 년 6 월 24 일에 출원되었고, 발명의 명칭이 "웨이퍼 프로세스 내의 인 시츄 계측을 집적하는 시스템 및 방법 (System and Method for Integrating In-Situ Metrology within a Wafer Process)" 인 미국 특허 출원 제 10/606,022 호에서 설명된다.
도 10a 는, 본 발명의 일 실시형태에 따라 일 예시적인 웨이퍼 프로세싱 동작을 수행하는 근접 헤드 (1020) 를 도시한 것이다. 일 실시형태에서, 근접 헤드 (1020) 는, 세정, 건조, 에칭 또는 다른 프로세싱 동작을 수행하기 위해, 웨이퍼 (1030) 의 최상면 (1030a) 에 아주 근접하여 이동한다. 또한, 근접 헤드 (1020) 가 웨이퍼 (1030) 의 저면 (1030b) 을 프로세싱 (예를 들어, 세정, 건조, 에칭 등) 하기 위해 이용될 수도 있음을 알 수 있다. 일 실시형태에서, 웨이퍼 (1030) 가 회전하고 있기 때문에, 유체가 최상면 (1030a) 으로부터 제거되면서 헤드 이동에 따라 직선 방식으로 근접 헤드 (1020) 가 이동될 수도 있다. 소스 인렛 (1002) 을 통해 IPA (1010) 를 인가하고, 소스 아웃렛 (1004) 을 통해 진공 (1012) 을 인가하며, 소스 인렛 (1006) 을 통해 탈이온수 (1014) 를 인가함으로써, 메니스커스 (1016) 가 발생될 수 있다.
도 10b 는, 본 발명의 일 실시형태에 따라 근접 헤드 (1020) 의 일부를 도시한 상부도이다. 일 실시형태의 상부도에서, 왼쪽으로부터 오른쪽으로, 소스 인렛 (1002) 의 세트, 소스 아웃렛 (1004) 의 세트, 소스 인렛 (1006) 의 세트, 소스 아웃렛 (1004) 의 세트, 및 소스 인렛 (1002) 의 세트가 있다. 따라서, N2/IPA 및 DIW 가 근접 헤드 (1020) 와 웨이퍼 (1030) 사이의 영역으로 입력되기 때문에, 진공은, 웨이퍼 (1030) 상에 상주할 수도 있는 임의의 유체 막과 함께 N2/IPA 및 DIW 을 제거한다. 또한, 여기에 설명된 소스 인렛 (1002), 소스 인렛 (1006), 및 소스 아웃렛 (1004) 은, 예를 들어, 원형 개구, 사각형 개구 등과 같이 임의의 적절한 유형의 형상 (geometry) 일 수 있다. 일 실시형태에서, 소스 인렛 (1002 및 1006), 및 소스 아웃렛 (1004) 은 원형 개구를 갖는다.
도 11a 는, 본 발명의 일 실시형태에 따라, 일 예시적인 근접 헤드 (1100) 를 도시한 것이다. 도 11b 는, 본 발명의 일 실시형태에 따라, 근접 헤드 (1100) 및 그 근접 헤드 (1100) 에 의해 형성된 메니스커스 (1150) 의 단면을 도시한 것이다. 근접 헤드 (1100) 는, 다수의 프로세스 케미스트리 인렛 (1104) 의 하나의 링, 다수의 IPA 인렛 (1102 및 1108) 의 2 개의 링, 및 다수의 진공 아웃렛 (1106) 의 하나의 링을 포함한다. 다양한 인렛 (1102, 1104, 1106) 및 아웃렛 (1108) 은 센서 (1120) 둘레에 배열된다. 센서 (1120) 는, 프로세싱 헤드 (1100) 에 의해 적용된 제조 프로세스의 진행을 평가할 수 있는 계측 센서이다. 그 센서는, 상술된 종단점 검출 시스템과 방법을 이용되게 하기 위한 광학 종단점 검출 센서일 수 있다.
메니스커스 (1150) 는, 센서 (1120) 가 센서와 웨이퍼 (1030) 의 표면 사이의 메니스커스 (1150) 로부터 프로세싱 케미스트리를 방해하지 않도록 액체 메니스커스가 제거된 "건조한" 중앙 영역 (1152) 을 포함할 수 있다. 웨이퍼 (1030) 를 회전시키고 웨이퍼에 걸쳐서 근접 헤드 (1100) 를 스캐닝하기 때문에, 센서 (1120) 는, 근접 헤드가 웨이퍼를 프로세싱함에 따라, 웨이퍼의 전체 표면의 인시츄 스캔을 제공할 수 있다. 또한, 센서 (1120) 는, 에칭 프로세스의 실시간 피드백을 제공할 수 있다. 에칭 프로세스를 제어하는 제어 시스템에 실시간 피드백을 제공하면, 에칭 프로세스의 폐 제어 루프를 제공할 것이다. 에칭 프로세스의 폐 루프 제어는, 제어 시스템으로 하여금 실시간으로 에칭 프로세스를 쌍방향으로 조정하게 할 수 있다. 헤드 위치, 농도, 잔여 시간, 흐름 레이트, 압력, 케미스트리 및 다른 프로세스 변수를 포함하는 다수의 에칭 프로세스 변수 중 임의의 변수가 조정될 수 있다. 이런 방식으로, 보다 정확한 프로세스 제어가 제공된다. 보다 정확한 프로세스 제어는, 훨씬 더 농축된 에칭 케미스트리를 이용되게 하며, 차례로, 웨이퍼의 프로세스 시간을 최소로 감소시킨다.
또한, 프로세스의 인 시츄 실시간 제어는, 웨이퍼의 프로세싱 동안에 불균일성을 보정하도록, 웨이퍼의 표면에 가변성의 프로세스를 적용시킬 수 있다. 예로써, 에칭 프로세스에서의 경우, 센서는 웨이퍼 (1030) 의 제 1 영역에서 더 얇은 막을 검출하고 제 2 영역에서 더 두꺼운 막을 검출할 수 있다. 에칭 프로세스 레시피는, 근접 헤드 (1100) 가 웨이퍼 (1030) 에 걸쳐 스캐닝함에 따라, 검출된 막 두께에 대해 동적으로 조정될 수 있다 (예를 들어, 에칭 케미스트리 농도, 잔여 시간 등). 결과로서, 불균일한 막 두께는, 에칭 프로세스가 웨이퍼 (1030) 에 적용될 때 인 시츄에서 동적으로 보정될 수 있기 때문에, 불균일성을 보정하기 위해 웨이퍼를 재프로세싱할 필요성을 실질적으로 제거하였다.
또 다른 실시형태에서는, 건조한 영역 (1152) 이 요구되지 않는다. 예로써, 센서 (1120) 의 경우는, 프로세스 케미스트리가 웨이퍼 (1030) 의 표면에 적용되는 것처럼, 액체 층 (예를 들어, 메니스커스 (1150)) 을 통해 막 두께를 측정할 수 있다.
도 12 는, 본 발명의 일 실시형태에 따른 웨이퍼 프로세싱 시스템 (1200) 을 도시한 것이다. 웨이퍼 프로세싱 시스템 (1200) 은, 다수의 에지 롤러들 (1212A 내지 1212C) 사이에 웨이퍼 (1030) 를 지지한다. 이동가능 암 (1214A) 은 웨이퍼 (1030) 의 표면에 걸쳐 근접 헤드 (1020) 를 지지하고 이동시킨다. 인 시츄 센서 (1202) 는, 근접 헤드 (1020) 외부의 암 (1214A) 상에 실장될 수 있으며, 또는, 근접 헤드 (1020) 를 지지하는 이동가능 암 (1214A) 과 독립적으로 이동할 수 있는 분리된 이동가능 암 (1204) 상에 실장될 수 있다. 결과로서, 센서 (1202) 는, 근접 헤드 (1020) 에 의해 웨이퍼 (1030) 에 적용된 프로세스 근방의 대응 위치를 스캐닝하고 측정할 수 있다. 또 다른 방법으로, 센서 (1202) 는, 근접 헤드 (1120) 에 의해 웨이퍼 (1130) 에 적용된 프로세스 근방의 대응 위치를 측정할 수 있고, 근접 헤드가 웨이퍼에 프로세스를 적용시킴에 따라, 실질적으로 동시에 웨이퍼의 표면 상의 위치를 독립적으로 스캐닝할 수 있다.
도 13 은, 본 발명의 일 실시형태에 따라, 실질적으로 평탄한 과잉부 (112') 를 제공하는 또 다른 방법 동작 1300 의 플로우차트이다. 동작 1305 에서, 상기 도 1 에 도시된 바와 같이, 비평탄한 및/또는 불균일한 웨이퍼가 프로세싱을 위해 수용된다. 옵션의 동작 1310 에서, 실질적으로 평탄한 추가층 (202) 이 상기 도 2 에서 설명된 바와 같이 추가될 수 있다. 동작 1315 에서, CMP 평탄화 동작은, 과잉 층의 벌크를 제거하도록 수행된다. 잔여 과잉부는 다수의 국소적 및 훨씬 전역적 불균일성 영역을 포함할 수 있다. 상술된 바와 같이, 국소적 및 전역적 불균일성은 무수한 원인에 의해 유발될 수 있다. CMP 평탄화 동작은, 기판 상에 형성된 하위 층에 가장 적을 수 있는 전단력 (shearing force) 을 가하기 위한 저 하향력 CMP 동작일 수 있다.
동작 1325 에서, 웨이퍼 상의 다수의 불균일성 영역이 매핑된다. 이들 불균일한 영역은, 임의의 개수의 계측 센서의 유형 및 그 다양한 계측 센서를 이용하는 방법에 의해 매핑될 수 있다. 예로써, 불균일성은, 2002 년 12 월 23 일에 출원되었고, 발명의 명칭이 "와류를 이용하여 박막 기판 신호 분리를 위한 시스템, 방법 및 장치 (System, Method and Apparatus for Thin-Film Substrate Signal Separation Using Eddy Current)" 인 공동-소유되고 공동-계류중인 미국 특허 출원 APN 10/328,912 호, 및 2002 년 9 월 25 일에 출원되었고, 발명의 명칭이 "와류 기반 측정 능력의 향상 (Enhancement of Eddy Current Based Measurement Capabilities)" 인 공동-소유되고 공동-계류중인 미국 특허 출원 APN 10/256,055 호에서 설명된 바와 같이 와류 센서에 의해 매핑될 수 있다. 불균일성은 인 시츄나 엑스 시츄 중 하나로 매핑될 수 있다. 불균일성은, 2002 년 12 월 24 일에 출원되었고, 발명의 명칭이 "웨이퍼 불균일성을 정량화하고 중요성을 그래픽적으로 탐구하는 사용자 인터페이스 (User Interface for Quantifying Wafer Non-Uniformities and Graphically Explore Significance)" 인 공동-소유되고 공동-계류중인 미국 특허 출원 제 10/331,194 호에서 설명된 바와 같이 매핑될 수 있고 디스플레이될 수도 있다.
동작 1330 에서, 매핑된 불균일성을 보정하는 레시피는 자동으로 디벨롭될 수 있다. 레시피의 디벨롭은, 매핑된 불균일성 각각을 정량화하는 단계를 포함할 수 있다. 예로써, 불균일성 각각의 두께와 위치가 정확하게 계산될 수 있다. 불균일성이 정량화되면, 적절한 프로세스 케미스트리 (예를 들어, 황산과 과산화 수소의 혼합물) 농도, 시간 및 동적 액체 메니스커스에 의해 프로세싱하는 다른 프로세스 변수가 결정될 수 있다.
동작 1335 에서, 동적 액체 메니스커스는, 상기 도 10a 내지 도 12 에서 설명된 바와 같이, 웨이퍼를 프로세싱한다. 동적 액체 메니스커스는, 상기 도 3 에 도시된 바와 같이 실질적으로 균일한 과잉부 (112') 를 형성하도록 매핑된 불균일성 각각을 에칭할 수 있다. 또한, 웨이퍼는, 상기 도 8 에서 설명된 바와 같이, 잔여의, 실질적으로 균일한 과잉부 (112') 를 제거하기 위해 에칭될 수 있다.
또한, 피드백 모니터링 신호는, 센서 (1120 또는 1202) 와 같은 센서가 동적 액체 메니스커스 지지 장치에 포함되는 경우에, 동적 액체 메니스커스를 동적으로 모니터링하고 제어하기 위해 이용될 수 있다. 도 14 는, 본 발명의 일 실시형태에 따라 웨이퍼 프로세싱 시스템 (1400) 의 블록도를 도시한 것이다. 시스템은, 레시피 (1404) 를 포함하는 제어기 (1402) 를 포함한다. 레시피 (1404) 는, 한 쌍의 동적 액체 메니스커스 (1410A, 1410B) 에 의해 웨이퍼 (1408) 에 적용된 프로세스의 조건 및 다양한 파라미터를 제어한다. 예로써, 레시피는, 웨이퍼가 회전되는 경우, DIW, IPA 및 IPA 증기의 흐름 레이트, 진공의 압력, 동적 액체 메니스커스 (1410A, 1410B) 의 정확한 위치, 및 웨이퍼 (1408) 의 회전 방향과 레이트를 결정한다. 센서 (1420A, 1420B) 는, 동적 액체 메니스커스 (1410A, 1410B) 에 의해 웨이퍼 (1408) 에 적용된 프로세스를 모니터링하고 평가한다. 일 실시형태에서, 센서 (1420A, 1420B) 는, 제어기 (1402) 에 피드백을 제공할 수 있다. 그 후, 제어기 (1402) 는, 하나 이상의 센서로부터의 피드백에 응답하여 레시피를 동적으로 변경할 수 있다. 센서 (1420A, 1420B) 는, 상기 도 11a 및 도 11b 에서 설명된 바와 같이, 동적 액체 메니스커스 (1410A, 1420B) 를 지지하는 근접 헤드 내에 포함될 수 있다. 또 다른 방법으로, 센서 (1420A, 1420B) 는, 상기 도 12 에서 설명된 바와 같이 동적 액체 메니스커스 (1410A, 1410B) 를 지지하는 근접 헤드 외부에 있을 수 있다. 또한, 센서 (1420A, 1420B) 는, 상기 동작 1325 에서 설명된 바와 같이 불균일성을 매핑시키도록 이용될 수 있다.
일 실시형태에서, 평탄화 및 불균일성을 향상시키는 시스템 및 방법에는, 인커밍 기판의 공간적 두께 변화를 후속 제조 프로세스 (예를 들어, 동적 액체 메니스커스 에칭 프로세스) 의 사전 결정되는 제거 레이트 프로파일과 상관시키는 최적화 방식이 사용될 수 있다. 제어 신호는, 동적 액체 메니스커스 에칭 프로세스에 송신된 후, 두께 변화를 보정하도록 특정 에칭 프로세스를 수행할 수 있다. 도 15 는, 본 발명의 일 실시형태에 따라, 피드-포워드 최적화 프로세스의 방법 동작 (1500) 의 플로우차트이다. 동작 1505 에서, 기판이 수용된다. 동작 1510 에서, 기판의 불균일성 프로파일이 결정된다. 기판의 불균일성 프로파일은, 임의의 두께 변화를 식별하기 위해 기판의 두께를 매핑함으로써 결정될 수 있다. 인 시츄이던지 엑스 시츄이던지 임의의 적절한 매핑 프로세스는 기판의 불균일성 프로파일을 결정하기 위해 이용될 수 있다. 두께 변화는, 기판의 표면 상의 평탄하지 않은 층을 남겨둔 사전 프로세스 (예를 들어, CMP 프로세스) 의 불균일성에 의해 유발될 수 있다. 불균일성 프로파일은, 불균일성의 두께와 위치 (즉, 직교좌표의 x 와 y 좌표, 반경 및 각도, 또는 다른 유형의 위치 식별자) 모두를 포함한다.
또한, 사전 프로세스의 불균일성 프로파일 모델이 결정될 수 있다. 사전 프로세스의 불균일성 프로파일 모델은 사전 프로세스로부터 출력된 다수의 기판의 불균일성 프로파일의 통계적 분석 (예를 들어, 평균) 일 수 있다. 불균일성 프로파일 모델은, 사전 프로세스의 성능을 예측하기 위해 이용될 수 있다.
동작 1515 에서, 후속 기판의 제거 레이트 프로파일 모델이 결정될 수 있다. 제거 레이트 프로파일 모델은, 후속 프로세스를 통해 기판의 다수의 프로세스의 통계적 분석을 통하여 결정될 수 있다. 후속 프로세스에 우선하고 후속하는 측정은, 예를 들어, 기판의 표면 상의 몇몇 위치 각각에 대한 평균 제거 레이트를 제공할 수 있다. 예로써, 동적 액체 메니스커스 에칭 프로세스는 다수의 기판에 적용될 수 있다. 다수의 기판 각각은, 동적 액체 메니스커스 에칭 프로세스 및 제거 레이트 프로파일 모델이 이로 인해 결정되기 이전 및 이후에 매핑될 수 있다. 제거 레이트 프로파일 모델은, 기판의 표면의 몇몇 위치 각각에 대한 평균 제거 레이트를 포함할 수 있다.
또한, 제거 레이트 프로파일 모델은, 하나 이상의 파라미터의 범위 및 제거 레이트 프로파일 모델에 관한 대응 효과를 포함할 수 있다. 예로써, 특정 에칭제 케미스트리 농도는 작거나 더 큰 에칭 레이트를 유발할 수 있다. 이로써, 농도와 프로세스 시간은 서로 상관될 수 있다.
동작 1520 에서, 수용된 기판의 불균일성 프로파일은, 후속 프로세스의 제거 레이트 프로파일 모델과 비교된다. 그 후, 후속 프로세스의 다양한 파라미터 (예를 들어, 시간, 프로세스 케미스트리, 압력 등) 는, 수용된 기판의 불균일성 프로파일을 보정하기 위해 최적화된 레시피를 생성하도록 선택된다. 또 다른 방법으로, 선행 프로세스의 불균일성 프로파일 모델은, 최적화된 레시피를 생성하기 위해 후속 프로세스의 제거 레이트 프로파일과 비교될 수 있다. 동작 1525 에서, 기판과 후속 프로세스를 위한 최적화된 레시피가 후속 프로세스로 입력된다.
동작 1530 에서, 후속 프로세스는, 기판의 표면과 같은 기판으로부터 불균일성을 제거한다. 예로써, 불균일한 구리 층을 갖는 기판과 동적 액체 메니스커스 에칭 프로세스에서, 균일한 구리 층을 남기기 위해, 동적 액체 메니스커스 에칭 프로세스에 의해 불균일성이 제거될 수 있다. 동작 1535 에서, 기판 상의 실질적으로 평탄하고 균일한 표면을 남기면서 잔여 구리 층이 제거될 수 있다.
또한, 상기 도면 중 임의의 도면의 동작에 의해 나타내진 명령이 도시된 순서로 수행되도록 요구되지 않고, 동작에 의해 나타내진 모든 프로세싱이 본 발명을 실행하기 위해 반드시 필요하지는 않음을 알 수 있다. 또한, 상기 도면들 중 임의의 도면에서 설명된 프로세스는, 컴퓨터 또는 마이크로프로세서 제어 시스템 (예를 들어, 프로세스 제어 시스템) 의 RAM, ROM 또는 하드 디스크 드라이브 중 임의의 하나 또는 그들의 조합에 저장된 소프트웨어에서 구현될 수도 있다.
전술된 발명이 명백한 이해를 목적으로 보다 상세히 설명되었지만, 일정한 변경 및 변형이 첨부된 청구범위의 범주 내에서 실행될 수도 있음을 알 수 있다. 따라서, 본 실시형태는, 제한이 아닌 예시로서 고려될 것이며, 본 발명은, 명세서에 제공된 상세사항에 국한되지 않고, 첨부된 청구항의 범위 및 균등물 내에서 변형될 수도 있다.

Claims (25)

  1. 패턴 내의 복수의 피쳐들을 충진하는 도전성 배선 재료를 갖는 패터닝된 반도체 기판을 수용하는 단계로서, 상기 도전성 배선 재료는 과잉부를 갖는, 상기 패터닝된 반도체 기판을 수용하는 단계;
    상기 복수의 피쳐들에 기계적 응력을 주지 않으면서 상기 과잉부의 벌크를 제거하는 단계로서, 상기 과잉부의 잔여부는 두께에서 불균일성을 갖는, 상기 과잉부의 벌크를 제거하는 단계;
    상기 불균일성을 매핑하는 단계;
    상기 불균일성을 정량화하는 단계, 및 상기 정량화된 불균일성에 대응하여 에칭 프로세스 케미스트리 농도 및 적용 시간을 계산하는 단계를 포함하는 동적 액체 메니스커스의 에칭 프로세스 레시피를 형성하는 단계; 및
    상기 과잉부의 잔여부의 상기 불균일성을 보정하기 위해, 상기 동적 액체 메니스커스의 에칭 프로세스 레시피를 이용하여 동적 액체 메니스커스 에칭 프로세스를 적용하는 단계를 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  2. 제 1 항에 있어서,
    상기 과잉부의 벌크를 제거하는 단계는, CMP 동작에서 상기 과잉부의 벌크를 제거하는 단계를 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  3. 제 1 항에 있어서,
    상기 과잉부의 벌크를 제거하는 단계는, 저 하향력 CMP 동작 (low down force CMP operation) 에서 상기 과잉부의 벌크를 제거하는 단계를 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  4. 제 1 항에 있어서,
    평탄한 추가층을 상기 과잉부 상에 형성하는 단계를 더 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  5. 제 4 항에 있어서,
    상기 과잉부의 벌크를 제거하는 단계는, 상기 추가층을 제거하는 단계를 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  6. 제 4 항에 있어서,
    상기 추가층 및 상기 과잉부는 1:1 에칭 선택비를 갖는, 패터닝된 반도체 기판을 평탄화하는 방법.
  7. 제 1 항에 있어서,
    상기 동적 액체 메니스커스의 에칭 프로세스 레시피를 이용하여 동적 액체 메니스커스 에칭 프로세스를 적용하는 단계는,
    상기 동적 액체 메니스커스 에칭 프로세스를 모니터링하는 단계; 및
    동적 액체 메니스커스 에칭 프로세스 제어기에 피드백을 제공하는 단계를 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  8. 제 7 항에 있어서,
    상기 동적 액체 메니스커스 에칭 프로세스 제어기는, 상기 피드백에 따라 상기 동적 액체 메니스커스의 에칭 프로세스 레시피의 적어도 하나의 조건을 자동으로 변경하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  9. 제 7 항에 있어서,
    상기 동적 액체 메니스커스 에칭 프로세스 제어기는, 상기 패터닝된 반도체 기판의 표면에 대하여 상기 동적 액체 메니스커스를 이동시키는, 패터닝된 반도체 기판을 평탄화하는 방법.
  10. 제 7 항에 있어서,
    상기 동적 액체 메니스커스 에칭 프로세스를 모니터링하는 단계는, 계측 센서로 상기 패터닝된 반도체 기판의 표면을 스캐닝하는 단계를 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  11. 제 10 항에 있어서,
    상기 계측 센서는 상기 동적 액체 메니스커스 내에 포함되는, 패터닝된 반도체 기판을 평탄화하는 방법.
  12. 제 10 항에 있어서,
    상기 계측 센서는 상기 불균일성을 매핑하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  13. 제 1 항에 있어서,
    상기 불균일성을 매핑하는 단계는, 상기 불균일성의 두께에서의 하나 이상의 변화들 및 상기 불균일성의 두께에서의 하나 이상의 변화들의 각각에 대한 대응하는 위치를 포함하는 상기 패터닝된 반도체 기판에 대한 불균일성 프로파일을 식별하는 단계를 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  14. 제 13 항에 있어서,
    상기 과잉부의 벌크를 제거하기 위해 이용되는 벌크 제거 프로세스를 최적화하여, 후속적으로 수용되는 패터닝된 반도체 기판에 대한 상기 벌크 제거 프로세스 동안에 상기 불균일성 프로파일에 의해 나타내어진 불균일성의 생성을 제거하는 단계를 더 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  15. 제 14 항에 있어서,
    상기 동적 액체 메니스커스의 에칭 프로세스 레시피를 형성하는 단계는,
    후속 프로세스에 대한 제거 레이트 프로파일 모델을 계산하는 단계;
    상기 패터닝된 반도체 기판에 대한 상기 불균일성 프로파일을 상기 후속 프로세스에 대한 상기 제거 레이트 프로파일 모델과 비교하는 단계; 및
    상기 후속 프로세스의 하나 이상의 파라미터들을 최적화하는 단계를 더 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  16. 제 15 항에 있어서,
    상기 후속 프로세스는, 상기 동적 액체 메니스커스 에칭 프로세스, 건식 에칭 프로세스, 및 습식 에칭 프로세스로 구성된 프로세스들의 그룹 중 적어도 하나를 포함할 수 있는, 패터닝된 반도체 기판을 평탄화하는 방법.
  17. 제 1 항에 있어서,
    상기 도전성 배선 재료는 구리를 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  18. 제 1 항에 있어서,
    상기 도전성 배선 재료는 원소 구리를 포함하는, 패터닝된 반도체 기판을 평탄화하는 방법.
  19. 제 1 항에 있어서,
    상기 패턴은, 듀얼 다마신 프로세스에서 상기 패터닝된 반도체 기판상에 형성되는, 패터닝된 반도체 기판을 평탄화하는 방법.
  20. 패턴 내의 복수의 피쳐들을 충진하는 도전성 배선 재료를 갖는 패터닝된 반도체 기판을 수용하는 단계로서, 상기 도전성 배선 재료는 과잉부를 갖는, 상기 패터닝된 반도체 기판을 수용하는 단계;
    상기 복수의 피쳐들에 기계적 응력을 주지 않으면서 상기 과잉부의 벌크를 제거하는 단계로서, 상기 과잉부의 잔여부는 두께에서 불균일성을 갖는, 상기 과잉부의 벌크를 제거하는 단계;
    상기 불균일성을 매핑하는 단계;
    상기 불균일성을 정량화하는 단계, 및 상기 정량화된 불균일성에 대응하여 에칭 프로세스 케미스트리 농도 및 적용 시간을 계산하는 단계를 포함하는 동적 액체 메니스커스의 에칭 프로세스 레시피를 형성하는 단계; 및
    상기 과잉부의 잔여부의 상기 불균일성을 보정하기 위해, 상기 동적 액체 메니스커스의 에칭 프로세스 레시피를 이용하여 동적 액체 메니스커스 에칭 프로세스를 적용하는 단계를 포함하는 방법에 의해 형성되는, 반도체 디바이스.
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