TWI283077B - Photosensitive dielectric layer - Google Patents

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TWI283077B
TWI283077B TW094110768A TW94110768A TWI283077B TW I283077 B TWI283077 B TW I283077B TW 094110768 A TW094110768 A TW 094110768A TW 94110768 A TW94110768 A TW 94110768A TW I283077 B TWI283077 B TW I283077B
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layer
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Michael Goodner
Kevin O'brien
Grant Kloster
Robert Meagley
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Description

(1) 1283077 華 - 九、發明說明 - 【發明所屬之技術領域】 本發明係關於感光介電層。 【先前技術】 在微電子結構中,例如,基板,導體(例如’通孔) 與其他導體係藉由介電材料來予以彼此分離。低介電常數 Φ (“k”値)材料被用作導體之間的介電質,以降低電阻電容 (“RC”)延遲及改善裝置之性能。 【發明內容及實施方式】 圖1爲依據本發明實施例之微電子結構1 00的剖面側視 圖。在一實施例中,微電子結構100可包含一基板102,基 板1 02可以是任何所產生的表面,且舉例而言,可包括被 形成於一矽晶圓上之主動及被動裝置,例如:電晶體、電 鲁 容器、電阻器、局部互連部及其他裝置。基板102可爲一 結構、一層爲一藉由各種不同程序而被轉換成及/或添加 於所想要之微電子組構之基本工件的層,或另一材料或諸 材料。基板1 0 2可包含導電材料、絕緣材料、半導體材料 及其他材料或材料組合。在一些實施例中,基板1 〇 2可爲 一層疊結構。基板1 〇 2可以將結構強度及剛性添加於組件 ,且幫助組件1 02與外部元件的電氣連接,例如 < 印刷電 路板(圖中未顯示)。 結構1 0 0可包含一第一通孔層1 0 4,此第一通孔層i 〇 4 (2) 1283077 可包括一具有低介電常數(低k値)之介電材料。第一通孔層 1 0 4之介電材料可包括··二氧化矽(未摻雜有或是摻雜有磷 或硼和磷,或者其他摻雜劑);氮化矽;氧氮化矽;多孔 的氧化物;含有有機物之氧化砂;聚合物或其他材料。適 合用於第一通孔層1 0 4之材料包含(但並非限定於)以矽氧烷 爲底的聚合物’例如··由JSR微電子公司(Microelecrmics Corporation)、Honey well公司及Shipley公司所分別販售之 _ 商標名稱爲 “LKD-5109TM”、“Nanoglass ETM”及 “ZirkonTM” 之以矽氧院爲底的聚合物;氟化砍酸鹽玻璃(“ F s G,,);多 孔及無孔之碳摻雜氧化物(“CD Ο”),此碳摻雜氧化物之分 子結構爲SixOyRz’其中’ R是指院基或是芳基,在一些實 施例中,CD Ο可包括約5 %〜5 0 atom%的碳,而在一些實施 例中,CDO可包括約1 5atom%的碳;由應用材料公司 (Applied Materials Corporation)所販售之商標名稱爲 Black DiamondTM”的 CVD-沈積 CDO ;二氧化矽;由 D o w C o rn i n g • 公司所販售之商標名稱爲“FOx ΤΜ”的旋塗式塗佈低k =氧化 矽變型(由Novellus公司所販售之商標名稱爲CoralTM ); CVD-沉積之CDO ;電子束固化之CVD-沉積CDO材料;例 如:由Dow化學公司及Honeywell公司的分別販售之商標名 稱爲“SiLKTM”及“GX-3TM ”以聚芳撐爲底的介電質;以聚( 芳基醚)爲底的聚合物介電質,例如:由Honey well公司所 販售之商標名稱爲“FLARETM”;旋塗式塗佈聚合物,例如 ••由幾家公司所製造的聚醯亞胺,或是以BCB爲底之材料 ,例如:由Dow化學公司所製造之Cyclotene TM ;以“沸石” 冬 (3) 1283077 見稱之材料,例如:局度被定序之中孔的(m e s ο p 〇 r 〇 u s)氧 - 化矽及鋁矽酸鹽;或其他材料。 結構1 〇 〇也可包含一溝槽層1 0 6。在一些實施例中,溝 槽層1 0 6可包括已經被部份或是全部移除而留下孔隙或空 氣隙的感光材料。溝槽層1 0 6原本可包括一光阻材料、_ 感光介電材料或是其他材料。在移除掉部分或是全部材料 之後’結構中之溝槽層1 0 6可包含一或多個空氣隙,可包 φ 含具有多個孔隙或氣孔的基質介電材料,或是其他材料。 結構100也可包含一第二通孔層或一不同類型的層, 作爲位於溝槽層1 〇 6上的頂層1 〇 8。在頂層1 〇 8被敘述爲,,頂 ”層且可以在第一通孔層104及溝槽層1〇6之頂上的同時, 在此頂層108之上也可以有額外的層。在頂層ι〇8爲一第二 通孔層之實施例中,第二通孔層106可以包括實質上與第 一通孔層1 04之材料相同的材料,如同針對上述第一通孔 層1 0 4所敘述的另一材料,或者不同的材料。在一些實施 Φ 例中,頂層1 0 8可以包含讓部分或全部之下面的材料分解 且通過,而留下溝槽層106的孔隙及/或空氣隙之材料。因 此,頂層1 〇 8可以爲一可滲透層,材料之所分解的部分可 _ 以通過此可滲透層,而留下溝槽層1 0 6。在一些實施例中 ,結構1 0 0可以沒有位於溝槽層1 〇 6上的頂層1 0 8。 結構1 〇〇也可包含一或多個互連部丨〗〇。互連部u 〇可 包括一或多個通孔及/或線,其可以提供導電路徑以供電 力、訊號或者其他電流行進。在所例舉之實施例中,互連 部1 1 0可包含延伸經過第一通孔層1 04之較小的通孔部1 1 4 (4) (4)1283077 及延伸經過溝槽層1 〇 6之較大的線部1 1 2。 在圖1所例舉之實施例中,第一通孔層1 04係位在相鄰 互連部1 1 0的通孔部1 1 4,且不相鄰於線部1 1 2。這種的幾 何組態可對較窄的通孔部1 1 4提供額外的支撐,其係由於 通孔部1 1 4之較小的相對尺寸而比線部1 1 2更容易受到通孔 部不想要的彎曲或變形的影響,而使得線部1 1 2更可能被 溝槽層1 0 6之孔隙及/或空氣隙所包圍住。此外,溝槽層 1〇6之孔隙及/或空氣隙可使得溝槽層1〇6的k値減小到第一 通孔層1 0 4的k値以下。溝槽層1 0 6比第一通孔層1 〇 4更小的 k値可以減少線部1 1 2中的RC延遲,其中,如此之延遲可能 會比通孔部1 1 4中之延遲更有問題。因此,結構1 〇 〇可以對 通孔部1 1 4提供更多的機械支撐,其可能比線部η 2更容易 受到機械變形的影響,並且在線部1 1 2中提供較低k値之材 料,其可能會比通孔部1 1 4更容易受到RC延遲的影響。 圖2爲依據本發明之一實施例,例舉用以製造微電子 結構(例如,圖1之微電子結構100)之方法的流程圖200。在 其他實施例中,在流程圖2 0 0中所示的一些步驟可被省略 、可加入其他步驟,及/或可以用不同的順序來實施所示 的步驟。 第一通孔層104可被沉積202於基板102上。在一些實 施例中,如果基板1 02係反射性的,則可先施加一抗反射 塗佈層於基板102上。如上所述,第一通孔層1〇4可包括一 具有低k値之相對密實的介電材料。第一通孔層1 〇4之介電 材料可包括一碳摻雜之氧化物、二氧化矽,或者如上所述 -8- 1283077 , (5) ~ 之其他材料。第一通孔層104可被圖案化204而形成通孔體 - 積(via volumes),而互連部11〇之通孔部114可以被形成於 其中。圖3爲一剖面側視圖,舉例說明一已經被沉積於一 基板102上,且已經被圖案化而形成一通孔體積3 02的第一 通孔層1 04,而互連1 1 0之通孔部丨〗4可以被形成於此通孔 體積3 02。 回到圖2,一感光溝槽材料然後可以被塗施206。圖4 # 爲一剖面側視圖,舉例說明一已經被沉積於第一通孔層 104之上的感光溝槽材料層402。在一些實施例中,感光溝 槽材料層4 0 2之頂部可以實質上係平面的。感光溝槽材料 層4 0 2可被旋塗式塗佈,以形成一平坦表面,或者可於沉 積後被平坦化。在一些實施例中,其中,會需要一空氣隙 溝槽層1 0 6,使得感光溝槽材料將會大部分被移除,可沉 積一光阻材料或其他可光定義之犧牲介電材料作爲感光溝 槽材料層402。在一些其他的實施例中,其中,需要在基 Φ 質材料中有多個孔隙而非空氣隙,以作爲溝槽層1 〇 6,可 使用具有可分解之致孔劑的感光多孔介電基質材料。適用 於感光溝槽材料層4 0 2之感光溝槽材料,其中,大部分的 . 感光溝槽材料會被移除而留下一或多個空氣隙,包含以下 列爲底之光阻材料:聚降萡條聚合物(通常被使用於1 9 3 n m 光刻術)、氟化聚合物(通常被使用於1 5 7nm光刻術)、多經 基苯乙烯(polyhydroxystyrene)聚合物(通常被使用於248nm 光刻術)’及其他在4 00 °C溫度下可以很容易降解(degrade) 聚合物。適合之感光介電材料包含:8丨§心|'1〇〜1^可光定義 冬 (6) (6)1283077 之低k値介電質,係由Clariant公司所製造的;含有致孔 劑之以聚合物爲底的感光介電質,例如:多孔的、感光的 聚醯亞胺;或者其他含有致孔劑的感光介電質。也可使用 其他材料。 再次參照圖2,接著可圖案化感光溝槽材料層402以形 成溝槽,而互連1 1 〇之線部1 1 2可以被形成於其中。圖5爲 例舉一經圖案化208之具有溝槽502的感光溝槽材料層402 之剖面側視圖,導電材料可以被沉積於溝糟5 02中,以形 成互連1 1 〇之線部1 1 2。 在一些實施例中’感光溝槽材料層402可被”直接圖案 化”而非藉由使用一分離的光阻層來予以圖案化。使感光 溝槽材料層4 0 2直接圖案化指的是沒有使用分離的光阻層 。感光溝槽材料層402本身被曝光,而後感光溝槽材料層 4 0 2之曝光部分被移除(或者未經曝光之部分被移除,視材 料爲正或負感光性而定)以形成溝槽5 02,留下具有溝槽 502之經圖案化208的感光溝槽材料層402。這可避免當使 用分離光阻層來圖案化介電層,而後嘗試在不損毀介電層 的狀況下移除殘留之光阻層時發生的問題。因爲在材料被 移除以形成溝槽5 02之後不需從經圖案化208之感光溝槽材 料層402上移除分離光阻層或是其他層,所以,可以避免 對感光溝槽材料層402的損毀。此外,因爲不需利用乾蝕 刻方式來使層402圖条化(除了去光阻(descum)步驟以外, 如同由習於此技術者所使用的),所以,介電層不需要發 展複雜的化學物品來移除蝕刻副產品(例如“側壁聚合物”) -10- (7) 1283077 而不會損毀。除此之外,避免使用額外的層可以降低結構 - 1 00之製作成本、複雜度及製作時間。在一些實施例中’ 使用感光材料作爲感光溝槽材料層402可使用較爲簡單之 圖案化方式,其在感光溝槽材料層402上不需要額外的層 。在一些實施例中,除了使用分離光阻層之外在直接圖案 化感光溝槽材料層402時,不需使用犧牲的光吸收材料 (SLAM)或其他的抗反射層。 • 如同將在以下的討論中所看到的,額外的層及/或材 料可以被沉積於經圖案化208之感光溝槽材料層402上。在 一些實施例中/感光溝槽材料層4 0 2可以被圖案化,而後 額外的層及/或材料可被沉積於感光溝槽材料層4 0 2之頂邰 上,而沒有一光阻剝離步驟發生在從感光溝槽材料層402 移除掉部分材料以形成溝槽5 02之後。舉例而言,在直接 圖案化感光溝槽材料層4 0 2之實施例中,沒有任何額外的 光阻層被使用在感光溝槽材料層402之頂部上,以便圖案 ® 化感光溝槽材料層4 0,所以,在從感光溝槽材料層4 0 2移 除掉部分材料以形成溝槽5 02與沉積額外的層及/或材料於 經圖案化2 0 5的感光溝槽材料層4 0 2之間將不會發生任何的 -光阻剝離步驟。 再次參照圖2,一塗佈層可被形成2 1 0於一或多個經圖 案化之感光溝槽材料層4 02、經圖案化之第一通孔層1 04及 基板1 0 2的表面。所形成2 1 0之塗佈層可被沉積、藉由修改 感光溝槽材料層402之薄層、經圖案化之第一通孔層丨〇4或 基板〗0 2來予以形成,或是以其他方法來予以形成。圖6爲 (8) 1283077 例舉形成於經圖案化之感光溝槽材料層402及經圖案化之 第一通孔層104上之塗佈層602的剖面圖。此塗佈層6〇2可 作爲例如用於後續化學機械硏磨之硏磨停止層,可以提供 用以沉積其他層之平滑表面,或者可以用作其他目的。 在一實施例中,塗佈層602可以藉由電子束(E-beam) 固化表面來予以形成,而塗佈層即將被形成於此表面上, 其可以使表面更爲堅固以產生塗佈層60 2。在另一實施例 B 中,可使用例如二氧化矽奈米層疊原子層沉積法(ALD)之 方法來生長塗佈層602。在又一實施例中,塗佈層602可爲 一聚合物塗佈,而此聚合物塗佈被選擇性地沉積於介電質 4 0 2及1 0 4上’但並未被丨几積於基板1 〇 2上。在其他實施例 中,可以使用抗触劑塗佈,例如無機保角抗蝕劑塗佈或其 他塗佈。而又在其他實施例中,可以使用其他方法及塗佈 ,或者是可以不使用塗佈層602。在一些使用塗佈層602的 實施例中,塗佈層602係可以穿透而讓感光溝槽材料層402 • 之被分解的部份通過,而留下溝槽層1 06。在這些實施例 中,塗佈層602被選擇性地形成於介電質402及104上,而 不被形成於基板1 〇 2上,因此,在後續的步驟中,當通孔 部(圖1中的1 1 4)被塡入時可維持電性連接。 再次回到圖2,可沉積2 1 2 —晶種層。圖7爲例舉已沉 積一晶種層702之剖面圖。除了晶種層702之外,可沉積一 阻障層或一黏著層。因此,當顯示一單一晶種層7 0 2時, 此晶種層7 0 2可以具有多於一層的材料層及/或該等材料可 供一個以上的目的使用。在一實施例中,阻障層可防止在 -12- (9) 1283077 晶種層之後所沉積之諸層與感光溝槽材料層402、溝槽層 _ 106、桌~通孔層及基板102的一或多者互相影響之相 互作用。在一實施例中,可沉積一黏著層,以幫助晶種層 7 02及/或後續所沉積之導電材料黏著於感光溝槽材料層 4 02、溝槽層106、第一通孔層1〇4、基板1〇2及阻障層中的 其中一層或多層。在黏著層或阻障層之頂部上可能有一晶 種層702。此晶種層可包含鎳、NiV、鈷、金、銀、鉅、氮 ® 化鉅、鈦的一或多者或其他材料。在各種實施例中,晶種 層702可以藉由在一雙鑲嵌刻(damascene)製程後被沉積, 並可藉由濺鍍、物理氣相沈積(“PVD”)、化學氣相沈積 (“CVD”)、電漿增強型化學氣相沈積(“Pecvd”)、原子層 沉積(“ALD”)、無電電鍍、或者其他方法或上述方法之組 合來予以沉積。 現在參照圖2,可以組成大量之互連1 1 〇的導電材料可 以被沉積2 1 4。此導電材料可包含銅、鋁、金、銀或其他 ^ 材料,並可藉由例如無電電鍍或其他方法來予以沉積2 1 4 。所沉積214之導電材料然後可接著被平坦化216,其藉由 化學機械硏磨(“CMP”)或其他方法,使其與感光溝槽材料 - 層402或塗佈層602實質上共平面,且形成互連11〇。圖8爲 _ 例舉在所沉積之導電材料已經被平坦化2 1 6後之互連1 1 〇的 剖面圖。由圖8可知,每個互連1 1 〇可具有線部1 1 2與線部 1 1 4其一或是二者皆有,線部1 1 2延伸經過第一通孔層1 〇4 ,而線部Π 4延伸經過感光溝槽材料層4 0 2。在一實施例中 ’互連1 1 〇之線部1 1 2是比互連之通孔邰1 1 4還寬。在· — tfc -13- 1283077 , (10) 實施例中,通孔尺寸之範圍可介於5〇nm至1微米之間,而 線部之厚度的範圍可介於100nm至幾個微米之間。 再次參照圖2,一蓋層或分路(shunt)可被沉積21 8於經 平坦化2 1 6之互連1 1 〇導體。圖9爲例舉沉積2 1 8於互連1 1 0 上之蓋層902的剖面圖。蓋層902可用以將互連1 10與後續 處理及材料層隔離,並防止例如電移或擴散。有了銅金屬 導電層,一包含,舉例而言,鈷或鎢之金屬分路層可以爲 • 一用以隔離銅互連110之有效的蓋層902。在一實施例中, 此分路材料可選用例如無電或閃光沉積法(flash deposition)之技術’其厚度之軔圍介於約5奈米至100奈米 之間。 現在回到圖2,可接著沉積220—第二通孔層或其他頂 層108。如上所述,頂層可爲一第二通孔層,其包含之 材料可實質上與第一通?L層1 〇4之材料相同,或是包含其 他材料。頂層1 〇 8也可以是不同於第二通孔層的層。頂層 φ 1 〇 8可爲一層可穿透之材料的層’感光溝槽材料層4 0 2之經 分解的部分可通過此層’而留下溝槽層106°在頂層108包 含一第二通孔層之實施例中,可圖案化222所沉積的第二 通孔層。圖1 〇爲例舉頂層1 0 8之剖面圖’在此情況中’一 圖案化的第二通孔層係沉積於感光溝槽材料層4 0 2、互連 1 10及蓋層902之上。在一些實施例中,蓋層902可作爲當 圖案化一第二通孔層時或其他圖案化層時之蝕刻阻障層用 。爲了支擦”非著陸通孔(υ n landed vias)”(在層108之通孔 開口並未完全對齊層4 0 2之金屬線的頂部之情形)’塗佈層 (11) 1283077 6 0 2亦可作爲一鈾刻阻障用。頂層1 0 8,不管是一第二通孔 層或其他類型的層’可以在溝槽層1 0 6上添加結構性支撐 〇 回頭參照圖2,可全部或部分分解2 2 4感光溝槽材料層 4 02,以產生溝槽層1〇6。値得注意的是’在敘述指的是感 光溝槽材料層4 0 2之分解的同時,在一些實施例中,可僅 分解部分的感光溝槽材料層4 0 2。舉例而言’感光溝槽材 • 料層4 0 2之孔洞中所發現的致孔劑材料可被分解,而剩餘 的材料則可保持不被分解。在其他實施例中’材料可被部 分分解,並留下一部分殘留層(其可爲多孔或是無孔的), 而形成空氣隙。圖1 1爲例舉藉由分解感光溝槽材料層4〇2 所形成之溝槽層1 〇6的剖面圖。轉變係發生於之前由感光 溝槽材料層4 0 2所佔的位置。至少一部分的感光溝槽材料 層402已經被分解,而其他周圍的層則是實質上完整地被 保留下來,以產生分解產物(圖中未顯示出)’而此分解產 # 物係藉由沿著一穿過頂層108及塗佈層602之擴散路徑1 102 的擴散進來予以移除的。在不同於,例如:沒有塗佈層 6 02之實施例的其他賓施例中,擴散路徑11〇2也會隨之改 變。所產生之結構1 〇 〇包含一或多個孔隙或空氣隙,位於 先前感光溝槽材料層402所佔的體積中。 假設各種適合的材料,許多頂層1〇8與感光溝槽材料 層402之搭配可成功地配對,用以選擇性的分解及移除, 其視分解之模式、周圍材料及環境之限制而定。可以使用 有助於材料自感光溝槽材料層402之選擇性分解及移除的 -15- (12) 1283077 - 熱及化學形式。在一實施例中’除了對熱機械穩定之高的 - 玻璃轉換溫度以外’包含頂層1 〇 8之材料具有比感光溝槽 材料層4 02之熱分解溫度還要高的熱分解溫度的。有了這 樣的搭配,此結構或是其部分的結構可被加熱到高於感光 溝槽材料層402之熱分解溫度,而此溫度是低於頂層10 8及 其他周圍結構之熱分解溫度’以分解感光溝槽材料層4 0 2 。在一化學轉變實施例中’感光溝槽材料層402可藉由化 • 學藥品而被選擇性地分解’然而此化學藥品實質上並不會 攻擊頂層1 〇 8或是其他相鄰的材料’並使得整個結構保持 完整。 因此,在一些實施例中’可藉由加熱感光溝槽材料層 4 02來達成感光溝槽材料層402之分解224。在一實施例中 ,可根據來自感光溝槽材料層402之材料與其他周圍材料 之熱分解溫度的差異’可經由頂層1 0 8來選擇性地分解及 移除來自感光溝槽材料層402之材料。舉例而言’在感光 # 溝槽材料層402包含光阻材料之實施例中’感光溝槽材料 層4 0 2可被加熱至約1 8 0 °C到4 0 0 °C之溫度範圍’以分解2 2 4 此材料。在其他實施例中,感光溝槽材料層4 0 2可被加熱 _ 至約2 0 0 °C到3 0 0 °C之溫度範圍。同樣地’在感光溝槽材料 層402包含UNITY材料之實施例中,感光溝槽材料層402可 被加熱至約2 5 0 °C到4 0 0 °C之溫度範圍’以分解2 2 4此材料。 而在感光溝槽材料層4 0 2包含具有致孔劑之感光基質材料 的實施例中,致孔劑可被熱分解224,並留下孔洞、孔隙 於基質材料中。而分解物可藉由擴散的方式沿著一路徑 (13) 1283077 1 102而被移除。在一些實施例中,被分解之材料較 過路徑,例如,當塗佈層602形成一較爲緊實的密 感光溝槽材料層402可被分解地更緩慢,例如’在 溫度下,以避免產生氣泡,或是避免沿著擴散路徑 損毀諸層。 在分解224之後,可實施進一步處理。舉例來 加入另一層感光溝槽材料層,並隨後將其轉變爲一 φ 槽層。所產生之互連結構1 〇〇可用作微電子電路的 ,例如,微處理晶粒用的基板,而此結構1 00及微 粒一起包含一微處理模組。 雖然本發明以前述之較佳實施例揭露如上’然 用以限定本發明,任何熟習相像技藝者,在不違離 之精神和範圍內,當可作些許之更動與潤飾,因此 明之專利保護範圍須視本說明書所附之申請專利範 定者爲準。 【圖式簡單說明】 圖1係依據本發明實施例之微電子結構的剖面圓 - 圖2係例舉用來製造微電子結構之方法的流程圓 圖3係例舉已經被沉積於基板上之第一通孔層 圖。 圖4係例舉已經被沉積於第一通孔層上之感光 料層的剖面圖。 圖5係例舉經圖案化之感光溝槽材料層的剖面圖 不易穿 封時, 更低的 1102 而 說,可 第二溝 一部分 處理晶 其並非 本發明 ,本發 圍所界 的剖面 溝槽材 -17- (14) 1283077 圖6係例舉形成於經圖案化之感光溝槽材料層上之塗 佈層的剖面圖。 圖7係例舉晶種層之剖面圖。 圖8係例舉互連之剖面圖。 圖9係例舉沉積於互連上之蓋層的剖面圖。 圖10係例舉頂層之剖面圖。 圖1 1係例舉藉由分解感光溝槽材料層所形成之溝槽層 B 的剖面圖。 【主要元件符號說明】 1 〇 〇 :結構 102 :基板 1 〇 4 :第一通孔層 106 :溝槽層 1 〇 8 :頂層 # 110 :互連 1 1 2 :線路 1 1 4 :通孔部 2 0 0 :流程圖 202 :沉積第一通孔層 2 0 4 :圖案化第一通孔層 206 :沉積感光溝槽材料層 2 0 8 :圖案化感光層 2 1 0 :形成化學機械硏磨停止層
-18- (15) 1283077 ' 212 :沉積阻障/晶種層 - 2 1 4 :沉積互連導體 2 1 6 :平坦化互連 2 1 8 :沉積導體蓋層 220 :沉積第二通孔層 222 :圖案化第二通孔層 224 :全部或部分分解感光溝槽材料層 # 3 02 :通孔體積 402 :感光溝槽材料層 5 〇 2 :溝槽 602:塗層 7 〇 2 :晶種層 902 :蓋層 1 102 :擴散路徑 •
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Claims (1)

1283077 , (1) 十、申請專利範圍 1. 一種微電子結構之製造方法,包含: 形成第一通孔介電層於一基板上; 圖案化該第一通孔介電層,以形成一穿過該第一通孔 介電層之通孔; 形成一感光溝槽介電層於該第一通孔介電層上; 圖案化該感光溝槽介電層,以形成一穿過該感光溝槽 • 介電層之溝槽; 沉積一導電材料於該通孔及該溝槽上; 形成一頂層於該感光溝槽介電層上;以及 至少局部分解該感光溝槽介電層,而分解自該感光溝 槽介電層之材料通過該頂層。 2. 如申請專利範圍第1項所述之方法,其中,分解該 感光溝槽介電層包含加熱該感光溝糟介電層到約1 80 °c至 約400°C之溫度範圍。 Φ 3.如申請專利範圍第1項所述之方法,其中,圖案化 該感光溝槽介電層包含直接圖案化該感光溝槽介電層。 4.如申請專利範圍第3項所述之方法,其中,圖案化 該感光溝槽介電層包含圖案化該感光溝槽介電層,而沒有 使用一位於該感光溝槽介電層上之分離的光阻層。 5 .如申請專利範圍第1項所述之方法,其中,該感光 溝槽介電層係實質上完全被分解,並於該集一與第二通孔 介電層之間留下一空氣隙。 6.如申請專利範圍第1項所述之方法,其中,該感光 -20- (2) 1283077 溝槽介電層被局部分解,並於該第一與第二通孔介電層之 間留下一空氣隙。 7 ·如申請專利範圍第1項所述之方法,其中,該感光 溝槽介電層包含一基質材料及一致孔劑,且分解該感光溝 槽介電層包含由該基質材料移除至少部分的該致孔劑,於 該第一與第二通孔介電層之間留下一多孔溝槽介電層。 8 ·如申請專利範圍第1項所述之方法,其中,該感光 ® 溝槽介電層包含光阻材料、感光性聚降括烯 (polynorbornene)材料、感光性聚矽氮烷材料、感光性苯 并環丁烯、感光性聚芳撐、感光性聚矽氧烷、感光性聚苯 并螺1^、感光性聚環硼氮院(p 〇 1 y b 〇 r a z y 1 e n e )或感光性稠合 k聚合物之至少其中一·者。 9.如申請專利範圍第!項所述之微電子結構之製造方 法,更包含: 形成一塗佈層於經圖案化之溝槽介電層上; ^ 形成一導體晶種層於該塗佈層上;以及 形成一蓋層於該通孔及該溝槽中之所沉積的導電材料 上。 - 10· —種具有微電子結構之裝置,包含: . 一基板; 一第一通孔介電層,在該基板上·’ 一溝槽介電層,在該第一通孔介電層上’其中’該通 孔介電層包含一感光溝槽材料層,該感光溝槽材料層已經 至少被局部分解; -21 - (3) 1283077 一溝槽’穿過該溝槽介電層; 一導體’延伸穿過該第一通孔介電層且實質上塡充位 於該感光溝槽介電層中之溝槽;以及 一頂層,在該感光溝槽介電層上。 1 1.如申請專利範圍第10項所述之裝置,其中,該溝 槽介電層包含一多孔介電層,其中,在該感光溝槽材料層 之至少局部分解中,已經從該溝槽介電層中之孔洞移除致 Φ 孔劑。 12.如申請專利範圍第1〇項所述之裝置,其中,穿過 該溝槽介電層之溝槽係藉由直接圖案化該感光溝槽介電層 來予以形成的。 1 3 .如申請專利範圍第丨0項所述之裝置,其中,該頂 層包含一直接和該溝槽介電層相接觸之第二通孔介電層。 1 4 .如申請專利範圍第! 〇項所述之具有一微電子結構 之裝置,其中該第二通孔介電層之材料包含光阻材料、感 φ 光性聚降萡烯(Polynorbornene)材料、感光性聚矽氮烷材 料、感光性苯并環丁烯、感光性聚芳撐、感光性聚砂氧烷 、感光性聚苯并噁唑、感光性聚環硼氮烷(p〇lyb〇razylene) 或感光性稠合環聚合物之至少其中一者。 1 5 · —種具有微電子結構之裝置,包含: ‘一基板; 一第一通孔介電層,在該基板上; 一感光溝槽材料層,在該第〜通孔介電層上; 一溝槽,穿過該感光溝槽材料層; -22- 1283077 s (4) ~ 一導體,延伸穿過該第一通孔介電層且實質上塡充該 - 感光溝槽材料層中之溝槽;以及 一頂層,在該感光溝槽材料層上。 16.如申請專利範圍第1 5項所述之裝置’其中’該感 光溝槽材料層包含一'多孔基質材料及一在該多孔基質材料 之孔洞中的多孔材料。 1 7 .如申請專利範圍第1 5項所述之裝置,其中,穿過 • 該溝槽介電層之溝槽係藉由直接圖案化該感光溝槽介電層 來予以形成的。 1 8 .如申請專利範圍第1 5項所述之裝置,其中,該頂 層包含一直接和該感光溝槽材料層相接觸之第二通孔介電 層。 19.申請專利範圍第1 5項所述之裝置,其中該感光溝 槽材料層之材料係包含光阻材料、感光性聚降箔烯 (polynorbornene)材料、感光性聚砂氮院材料、感光性苯 ^ 并環丁烯、感光性聚芳撐、感光性聚矽氧烷、感光性聚苯 并D惡Π坐、感光性聚環硼氮院(p 〇 1 y b 〇 r a z y 1 e n e)或感光性稠合 環聚合物之至少其中一者。 - 2 0 · —種微電子結構之製造方法,包含·· 形成一感光溝槽介電層於一基板上;以及 直接圖案化該感光溝槽介電層,以形成一穿過該感光 溝槽介電層之溝槽。 21·如申請專利範圍第20項所述之製造方法,另包含 -23- (5) (5)1283077 沉積一導電材料於該溝槽中; 形成一頂層於該感光溝槽介電層上;以及 至少局部分解該感光溝槽介電層,而分解白$ 丨丨丨」刀脚自該感光溝 槽介電層之材料通過該頂層。 2 2 ·如申請專利範圍第2 1項所述之製造方法,其中图 案化該感光溝槽介電層包含圖案化該感光溝槽介電層,而 沒有使用一抗反射層。 2 3· 如申請專利範圍第2 0項所述之製造方法,其中 該感光溝槽介電層之材料係光阻材料、感光性聚降宿綠 (polynorbornene)材料、感光性聚矽氮烷材料、感光性苯 并環丁烯、感光性聚芳撐 '感光性聚矽氧烷、感光性聚苯 并Π惡Π坐、感光性聚環硼氮院(p 〇 1 y & 〇 r a z y 1 e n e )或感光性稠合 環聚合物之至少其中一者。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI472272B (zh) * 2011-04-08 2015-02-01 Advanced Semiconductor Eng 以感光材料形成介電層半導體結構及其製造方法
US9706656B2 (en) 2014-12-15 2017-07-11 Industrial Technology Research Institute Signal transmission board and method for manufacturing the same
US10448501B2 (en) 2015-07-17 2019-10-15 Industrial Technology Research Institute Circuit structure

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3910973B2 (ja) * 2004-04-22 2007-04-25 株式会社東芝 半導体装置の製造方法
KR100703968B1 (ko) * 2005-01-13 2007-04-06 삼성전자주식회사 반도체 소자의 배선 형성 방법
US7867779B2 (en) 2005-02-03 2011-01-11 Air Products And Chemicals, Inc. System and method comprising same for measurement and/or analysis of particles in gas stream
JP4878518B2 (ja) * 2006-07-28 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7619310B2 (en) * 2006-11-03 2009-11-17 Infineon Technologies Ag Semiconductor interconnect and method of making same
US20100001409A1 (en) * 2006-11-09 2010-01-07 Nxp, B.V. Semiconductor device and method of manufacturing thereof
EP2102905A1 (en) 2007-01-05 2009-09-23 Nxp B.V. Method of making an interconnect structure
WO2008084440A1 (en) * 2007-01-11 2008-07-17 Nxp B.V. Method of forming an interconnect structure
US8173906B2 (en) * 2007-02-07 2012-05-08 Raytheon Company Environmental protection coating system and method
US7767589B2 (en) 2007-02-07 2010-08-03 Raytheon Company Passivation layer for a circuit device and method of manufacture
US20170004978A1 (en) * 2007-12-31 2017-01-05 Intel Corporation Methods of forming high density metal wiring for fine line and space packaging applications and structures formed thereby
DE102008016424B4 (de) * 2008-03-31 2011-06-01 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren mit einem Bilden einer Kontaktloshöffnung und eines Grabens in einer dielektrischen Schicht mit kleinem ε
JP2011063849A (ja) * 2009-09-17 2011-03-31 Tokyo Electron Ltd 成膜方法および記憶媒体
CN104752318B (zh) * 2013-12-27 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
TWI557861B (zh) * 2015-06-15 2016-11-11 欣興電子股份有限公司 線路載板及其製造方法
US9775246B2 (en) 2015-08-07 2017-09-26 Unimicron Technology Corp. Circuit board and manufacturing method thereof
CN109585359B (zh) * 2017-09-29 2021-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10910216B2 (en) * 2017-11-28 2021-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k dielectric and processes for forming same
TW202401727A (zh) 2017-11-30 2024-01-01 美商英特爾股份有限公司 用於先進積體電路結構製造之異質金屬線組成
US11881520B2 (en) 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
CN112289775A (zh) * 2020-08-17 2021-01-29 北京蓝智芯科技中心(有限合伙) 基于硅通孔及重布线路层的空间转换基体及制备方法
CN112002685A (zh) * 2020-08-17 2020-11-27 北京蓝智芯科技中心(有限合伙) 基于硅基工艺及重布线路层的空间转换基体及制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
RU2204181C2 (ru) * 1997-01-21 2003-05-10 Джорджиэ Тек Рисеч Копэрейшн Полупроводниковое устройство (варианты) и способ формирования воздушных зазоров внутри структуры (варианты)
US6153528A (en) * 1998-10-14 2000-11-28 United Silicon Incorporated Method of fabricating a dual damascene structure
US6277765B1 (en) * 1999-08-17 2001-08-21 Intel Corporation Low-K Dielectric layer and method of making same
US6252290B1 (en) * 1999-10-25 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to form, and structure of, a dual damascene interconnect device
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
TWI226103B (en) * 2000-08-31 2005-01-01 Georgia Tech Res Inst Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
US6448177B1 (en) * 2001-03-27 2002-09-10 Intle Corporation Method of making a semiconductor device having a dual damascene interconnect spaced from a support structure
JP2003163265A (ja) * 2001-11-27 2003-06-06 Nec Corp 配線構造およびその製造方法
US6933586B2 (en) * 2001-12-13 2005-08-23 International Business Machines Corporation Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens
DE10238024B4 (de) 2002-08-20 2007-03-08 Infineon Technologies Ag Verfahren zur Integration von Luft als Dielektrikum in Halbleitervorrichtungen
JP2004274020A (ja) * 2002-09-24 2004-09-30 Rohm & Haas Electronic Materials Llc 電子デバイス製造
US6833320B2 (en) * 2002-11-04 2004-12-21 Intel Corporation Removing sacrificial material by thermal decomposition
US7304388B2 (en) * 2003-06-26 2007-12-04 Intel Corporation Method and apparatus for an improved air gap interconnect structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI472272B (zh) * 2011-04-08 2015-02-01 Advanced Semiconductor Eng 以感光材料形成介電層半導體結構及其製造方法
US9706656B2 (en) 2014-12-15 2017-07-11 Industrial Technology Research Institute Signal transmission board and method for manufacturing the same
US10448501B2 (en) 2015-07-17 2019-10-15 Industrial Technology Research Institute Circuit structure

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