KR20060135031A - 감광성 유전체층의 분해를 통한 인터커넥트 구조체의 형성방법 및 소자 - Google Patents

감광성 유전체층의 분해를 통한 인터커넥트 구조체의 형성방법 및 소자 Download PDF

Info

Publication number
KR20060135031A
KR20060135031A KR1020067021691A KR20067021691A KR20060135031A KR 20060135031 A KR20060135031 A KR 20060135031A KR 1020067021691 A KR1020067021691 A KR 1020067021691A KR 20067021691 A KR20067021691 A KR 20067021691A KR 20060135031 A KR20060135031 A KR 20060135031A
Authority
KR
South Korea
Prior art keywords
photosensitive
trench
layer
dielectric layer
trench dielectric
Prior art date
Application number
KR1020067021691A
Other languages
English (en)
Inventor
마이클 구드너
케빈 오브라이언
그랜트 클로스터
로버트 미글리
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20060135031A publication Critical patent/KR20060135031A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Inorganic Insulating Materials (AREA)

Abstract

본 발명은 감광성 물질의 층을 직접 패터닝하는 방법을 제공한다. 그 다음에 감광성 물질이 적어도 부분적으로 분해되어 그 층에 보이드 또는 에어갭을 남김으로써 저항성 용량 지연 특성을 줄인 낮은 유전체 상수 층을 제공한다.

Description

감광성 유전체층의 분해를 통한 인터커넥트 구조체의 형성 방법 및 소자{FORMATION OF AN INTERCONNECT STRUCTURE BY DECOMPOSING A PHOTOSENSITIVE DIELECTRIC LAYER}
기판과 같은 마이크로전자 구조체(microelectronic structure)에서, 비아 및 다른 전도체들과 같은 전도체는 유전체 물질(dielectric material)에 의해 격리된다. 유전체 상수("k" 값)가 낮은 물질은 전도체들 사이에서 유전체로서 사용되어 저항성 용량(resistance capacitance)("RC") 지연을 감소시키고 소자의 성능을 향상시켜준다.
도 1은 본 발명의 일 실시예에 따른 마이크로전자 구조체의 측단면도이다.
도 2는 마이크로전자 구조체를 제조하는 방법을 설명하는 순서도이다.
도 3은 기판에 침착된 제 1 비아층을 예시하는 측단면도이다.
도 4는 제 1 비아층 상에 침착된 감광성 트렌치 물질층을 예시하는 측단면도이다.
도 5는 패터닝된 감광성 트렌치 물질층을 예시하는 측단면도이다.
도 6은 패터닝된 감광성 트렌치 물질층 상에 형성된 코팅층을 예시하는 측단면도이다.
도 7은 씨드층(seed layer)을 예시하는 측단면도이다.
도 8은 인터커넥트(interconnect)를 예시하는 측단면도이다.
도 9는 인터커넥트 상에 침착된 캡층(cap layer)을 예시하는 측단면도이다.
도 10은 상부층(top layer)을 예시하는 측단면도이다.
도 11은 감광성 트렌치 물질층의 분해에 의해 형성된 트렌치층을 예시하는 측단면도이다.
도 1은 본 발명의 일 실시예에 따른 마이크로전자 구조체(100)의 측단면도이다. 마이크로전자 구조체(100)는 일 실시예에서 기판(102)을 포함할 수 있다. 기판(102)은 만들어진 임의의 표면일 수도 있고, 예를 들면, 실리콘 웨이퍼 상에 형성된 트랜지스터, 캐패시터, 저항, 국부 인터커넥트(local interconnects) 및 다른 것들과 같은 능동 및 수동 소자를 포함할 수 있다. 기판(102)은 물리적 구조체, 희망하는 각종 프로세스에 의해 마이크로전자 구조로 변형된 및/또는 그것에 추가된 기본적인 제품인 층, 또는 또다른 물질 또는 물질들일 수 있다. 기판(102)은 전도성 물질, 절연성 물질, 반도체 물질 및 다른 물질 또는 물질들의 조합물을 포함할 수 있다. 몇몇 실시예에서, 기판(102)은 층으로 된 구조체일 수도 있다. 기판(102)은 조립체에 대하여 구조적 강도와 굳기를 부여할 수도 있으며 그 어셈블 리(102)가 인쇄회로 기판과 같은 외부 구성성분과 전기적으로 접속되게 해줄 수 있다.
구조체(100)는 제 1 비아층(104)을 포함할 수 있다. 제 1 비아층(104)은 낮은 유전체 상수(낮은 k 값)의 유전체 물질을 포함할 수 있다. 제 1 비아층(104)의 유전체 물질은: (도핑되지 않은 또는 인(phophorus) 또는 붕소(boron)와 인으로, 또는 다른 도판트(dopant)로 도핑된) 실리콘 이산화물; 실리콘 질화물; 실리콘 옥시-질화물(oxy-nitride); 다공성(porous) 산화물; 유기 함유(organic containing) 실리콘 산화물; 중합체; 또는 기타 다른 물질들을 포함한다. 제 1 비아층(104)에 적합한 물질은 한정되는 것은 아니지만, JSR Microelectronics Corporation, Honeywell Corporation, 및 Shipley Corporation에 의해 각기 "LKD-5109TM", "NanoglassETM", 및 "ZirkonTM" 이라는 상품명으로 유통 판매된 것과 같은 실록산계 중합체(siloxane-based polymer); 불화 규산염 유리(fluorinated silicate glass)("FSG"); 분자 구조 SixOyRz ("R"은 알킬 또는 아릴 그룹임)를 가질 수 있는 다공성과 비다공성의 탄소 도핑된 산화물(carbon doped oxide)("CDO") (CDO는 몇몇 실시예에서는 약 5 및 약 50 원자 % 탄소 사이의 것을 포함할 수 있고 몇몇 실시예에서는 약 15 원자 % 탄소를 포함할 수도 있다); 상품명 "BlackDiamondTM"으로 Applied Materials Corporation에 의해 유통 판매된 CVD-침착된(CVD-deposited) CDO; 실리콘 이산화물; 상품명 "FOXTM"으로 Dow Coming Corporation에 의해 유통 판매된 스핀-온 저-k 값 실리콘 이산화물 변체(spin-on low-k silicon dioxide variant); 상품명 "CoralTM"으로 Novellus Corporation에 의해 유통 판매된 CVD-침착된 CDO; 전자-빔-경화 (electron-beam-cured) CVD-침착된 CDO 물질; 상품명 "SiLKTM" 및 "GX-3TM" 으로 각기 Dow Chemical Corporation 및 Honeywell Corporation에 의해 유통 판매된 폴리아릴렌계 유전체(polyarylene-based dielectrics); 상품명 "FLARETM"으로 Honeywell Corporation에 의해 유통 판매된 것과 같은 폴리(아릴 에테르)계 중합 유전체(poly(aryl ether)-based polymeric dielectric); 여러 회사에 의해 제조된 폴리이미드와 같은 스핀-온 중합체(spin-on polymer) 또는 Dow Chemical에 의해 제조된 "CycloteneTM"과 같은 BCB계 (BCB-based) 물질; 고차 메조포러스 실리카(highly-ordered mesoporous silica) 및 알루미노실리케이트(aluminosilicate)와 같이 "제올라이트(zeolites)" 라고 알려져 있는 물질; 또는 기타 다른 물질을 포함할 수 있다.
구조체(100)는 또한 트렌치층(106)을 포함할 수 있다. 몇몇 실시예에서, 트렌치층(106)은 부분적으로 혹은 완전히 제거되어 보이드(void) 또는 에어 갭(air gap)을 남기는 감광성(photosensitive) 물질을 포함할 수도 있다. 트렌치층(106)은 원래 포토레지스트 물질, 감광성 유전체 물질, 또는 다른 물질로 구성되어 있을 수 있다. 부분적으로 혹은 완전히 상기 물질을 제거한 후에, 구조체의 트렌치층(106)은 한개 이상의 에어갭을 포함할 수 있고, 다수의 보이드나 작은 구 멍(pore)을 갖는 매트릭스 유전체 물질, 혹은 기타 다른 물질로 구성되어 있을 수 있다.
구조체(100)는 또한 트렌치층(106)의 위에 상부층(108)으로서 제 2 비아층 혹은 다른 유형의 층을 포함할 수도 있다. 상부층(108)이 "맨윗" 층으로 기술되고 제 1 비아층(104)과 트렌치층(106)의 상부에 있을 수 있지만, 상부층(108)의 위에 추가 층이 있을 수도 있다. 상부층(108)이 제 2 비아층이 되는 실시예에서, 제 2 비아층(106)은 제 1 비아층(104)과 실질적으로 동일한 물질, 제 1 비아층(104)에 대하여 상기 기술한 것과 다른 물질, 또는 상이한 물질을 포함할 수도 있다. 몇몇 실시예에서, 상부층(108)은 물질의 일부 또는 전부를 밑에서 분해하고 통과시켜서, 트렌치층(106)의 보이드 및 또는 에어갭을 남기는 물질을 포함할 수도 있다. 따라서, 상부층(108)은 물질의 분해된 부분이 그를 통과하여 트렌치를 배후에 남기는 침투성 층일 수 있다. 몇몇 실시예에서, 구조체(100)는 트렌치층(106)의 위에 상부층(108)이 없을 수도 있다.
구조체(100)는 또한 한 개 이상의 인터커넥트(110)를 포함할 수 있다. 인터커넥트(110)는 전력, 신호, 또는 전류를 흐르게 하는 전도성 전기 경로를 제공할 수 있는 한 개 이상의 비아 및/또는 라인을 포함할 수도 있다. 예시된 실시예에서, 인터커넥트(110)는 제 1 비아층(104)을 통하여 연장하는 더 작은 비아 부분(114), 그리고 트렌치층(106)을 통하여 연장하는 더 큰 라인 부분(112)을 포함할 수 있다.
도 1에 예시된 실시예에서, 제 1 비아층(104)은 인터커넥트(110)의 비아 부 분(114))에 인접하여 배치되며 라인 부분(112)에 인접하지는 않는다. 이러한 기하학적 구성은, 트렌치층(106)의 보이드 및/또는 에어갭들에 의해 포위됨직한 라인 부분(112)을 남기면서 비아 부분(114)이 라인 부분(112)에 비해 상대적으로 더 작은 크기 때문에 바람직하지 않은 구부러짐이나 변형에 더욱 영향을 받기 쉬울 수 있는, 협소한 비아 부분(114)에 대하여 추가적인 지원을 제공할 수 있다. 또한, 트렌치층(106)의 보이드 및/또는 에어갭은 트렌치층(106)의 k 값을 제 1 비아층(104)의 k 값보다 낮게 감소시킨다. 트렌치층(106)의 k 값이 제 1 비아층(104) 보다 낮아지면, 라인 부분(112)에서의 RC 지연을 감소시킬 수 있는데, 이 경우 그 같은 지연이 비아 부분(114)에서 보다 더욱 문제가 될 수도 있다. 그래서, 구조체(100)는 라인 부분(112)에서 보다는 기계적인 변형에 더 영향을 받기 쉬울 수도 있는 비아 부분(114)에 더욱 많은 기계적 지원을 제공할 수도 있고, 비아 부분(114)에서 보다 RC 지연에 더 영향을 받을 수 있는 라인 부분(112)에 있는 k 값이 더 낮은 물질에 더욱 많은 기계적 지원을 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따라서, 도 1의 마이크로전자 구조체(100)와 같은 마이크로전자 구조체를 제조하기 위한 방법을 설명하는 순서도(200)이다. 다른 실시예에서, 순서도(200)에서 도시된 몇 단계는 생략될 수도 있고, 다른 단계가 추가될 수도 있으며, 및/또한 도시된 단계는 다른 순서대로 실행될 수도 있다.
제 1 비아층(104)은 기판(102)에 침착될 수 있다(단계 202). 몇몇 실시예에서, 기판(102)이 반사성이라면 무반사(anti-reflective) 코팅을 기판(102)에 먼저 도포할 수 있다. 전술한 바와 같이, 제 1 비아층은 낮은 k 값을 갖는 상대적으로 강유전체 물질을 포함할 수 있다. 제 1 비아층(104)의 유전체 물질은 탄소 포트된 산화물(carbon doped oxide), 실리콘 이산화물, 또는 위에서 언급한 다른 물질을 포함할 수 있다. 제 1 비아층(104)은 패터닝되어(단계 204) 인터커넥트(110)의 비아 부분(114)이 형성된 비아 용적체를 형성할 수 있다. 도 3은 기판(102) 상에서 침착되고 패터닝되어 인터커넥트(110)의 비아 부분(114)이 형성되는 비아 용적체(302)를 형성하는 제 1 비아층(104)을 예시하는 측단면도이다.
도 2를 참조하면, 감광성 트렌치 물질이 도포될 수 있다(단계 206). 도 4는 제 1 비아층(104) 상에 침착된 감광성 트렌치 물질층(402)을 예시하는 측단면도이다. 몇몇 실시예에서, 감광성 트렌치 물질층(402)의 상단은 실질적으로 평면일 수 있다. 감광성 트렌치 물질층(402)을 회전시켜 평면화시킬 수도 있고, 또는 침착 후 평탄화시킬 수도 있다. 에어갭 트렌치층(106)을 필요로 하여 감광성 트렌치 물질을 상당히 제거하는 몇몇 실시예에서, 포토레지스트 물질 또는 다른 감광성 희생 유전체 물질(photodefinable sacrificial dielectric material)이 감광성 트렌치 물질층(402)으로서 침착될 수 있다. 트렌치층(106)으로서 에어갭 보다는 매트릭스 물질 내 다수의 보이드를 필요로 하는 다른 어떤 실시예에서, 분해가능한 포로젠(porogen)을 갖는 감광성 다공성 유전체 매트릭스 물질이 사용될 수 있다. 감광성 트렌치 물질을 상당히 제거하여 한 개 이상의 에어 갭을 남기는 감광성 트렌치 물질에 적합한 감광성 트렌치 물질로는: (193nm 리소그라피에서 상용되는) 폴리노르보넨 중합체(polynorbornene polymer), (157nm 리소그라피에서 상용되는) 불화 중합체(fluorinated polymers), (248nm 리소그라피에서 상용되는) 폴리하이드록시 스타이렌 중합체(polyhydroxystyrene polymer), 및 400℃ 이하에서 쉽게 분해되는 다른 중합체를 기본으로 하는 감광성 물질을 포함한다. 적합한 감광성 유전체 물질은: Clariant Corporation의 제조되는 SigniflowTM 감광성(photodefinable) 저(low)-k 유전체; 다공성의 감광성 폴리이미드와 같은 포로젠 함유 중합체계 감광성 유전체(porogen-containing polymer-based photosensitive dielectrics); 또는 다른 포로젠 함유 감광성 유전체를 포함한다. 다른 물질들이 또한 사용될 수 있다.
도 2를 다시 참조하면, 감광성 트렌치 물질층(402)은 패터닝되어(단계 208) 인터커넥트(110)의 라인 부분(112)이 형성되는 트렌치를 형성할 수 있다. 도 5는 전도성 물질이 침착되어 인터커넥트(110)의 라인 부분(112)을 형성하는 트렌치(502)를 갖는 (단계 208)에서 패터닝된 감광성 트렌치 물질층(400)을 예시하는 측단면도이다.
몇몇 실시예에서, 감광성 트렌치 물질층(402)은 별개의 포토레지스트층을 사용해서 패터닝되기 보다는 "직접 패터닝"될 수 있다. 감광성 트렌치 물질층(402)을 직접 패터닝한다는 것은 어떠한 별개의 포토레지스트층도 사용하지 않는 것을 의미한다. 감광성 트렌치 물질층(402)은 자체가 광에 노출되고 이렇게 노출된 감광성 트렌치 물질층(402)이 제거되어(또는 그 물질이 포지티브 감광성 물질이냐 네거티브 감광성 물질이냐에 따라서 노출되지 않은 부분이 제거된다) 트렌치(502)를 형성함으로써, 배후에 트렌치(502)를 갖는 단계(208)에서 패터닝된 감광성 트렌치 물질층(402)을 남긴다. 이것은 별개의 포토레지스트층을 이용하여 유전체층을 패터닝하는 경우 유전체층에 손상을 주지 않고, 나머지 포토레지스트층을 제거하고자 하는 경우에 발생하는 문제를 방지할 수 있다. 트렌치(502)를 형성하도록 물질이 제거된 후에 단계(208) 패터닝된 포로레지스트 트렌치 물질층(402)으로부터 별개의 포토레지스트층 또는 다른 층이 제거될 필요가 있으므로, 포로레지스트 트렌치 물질층(402)에 대한 손상이 방지될 수 있다. 또한, (본 기술 분야에서 숙련된 자에게 이용될 수 있는 바와 같은 디스컴(descum) 단계 다음에) 층(402)을 패터닝하는데 아무런 건식 에칭을 필요로 하지 않기 때문에, 유전체층에 손상을 입히지 않고도 ("측벽 중합체(sidewall polymer)"와 같은) 에치 부산물을 제거하는 복잡한 시약을 개발할 필요가 없다. 또한, 층을 추가로 사용하지 않음으로써 구조체(100)의 가공비용, 복합성 및 시간을 줄일 수 있다. 감광성 트렌치 물질층(402)으로서 감광성 물질을 사용하면, 몇몇 실시예에서 감광성 트렌치 물질층(402)에 추가적인 층을 요구하지 않는 더 간단한 패터닝 방법을 허용할 수 있다. 몇몇 실시예에서, 포토레지스트층을 직접 패터닝할 때 아무런 희생 광흡수 물질(sacrificial light absorbing material: SLAM) 층 또는 다른 무반사층을 사용하지 않으며, 그외에 별개의 포토레지스트층을 사용하지 않는다.
아래의 설명에서 알 수 있는 바와 같이, 추가적인 층 및/또는 추가적인 물질이 단계(208)에서 패터닝된 감광성 트렌치 물질층(402) 위에 침착될 수 있다. 몇몇 실시예에서, 감광성 트렌치 물질층(402)이 패터닝된 다음, 감광성 트렌치 물질층(402)에서 트렌치(502)를 형성하기 위하여 물질을 제거한 이후에 행하는 포토레 지스트층의 스트립 단계 없이 추가적인 층 및/또는 추가적인 물질이 감광성 트렌치 물질층(402)의 상단에 침착될 수 있다. 예를 들면, 감광성 트렌치 물질층(402)이 직접 패터닝되는 실시예에서는, 감광성 트렌치 물질층(402)을 패터닝하기 위하여 추가적인 포토레지스트층을 감광성 트렌치 물질층(402)의 상단에 이용하지 않는다. 그래서 감광성 트렌치 물질층(402)에서 물질을 제거하여 트렌치(502)를 형성하는 과정과 단계(208)에서 패터닝된 감광성 트렌치 물질층(402) 위에 추가적인 층 및/또는 물질을 형성하는 과정 사이에서 어떠한 포토레지스트층의 스트립 단계가 행하여 지지 않을 것이다.
도 2를 다시 참조하면, 패터닝된 감광성 트렌치 물질층(402), 패터닝된 제 1 비아 층(104), 및 기판(102) 중 한개 이상의 표면에 코팅이 형성될 수 있다(단계210). 단계(210)에서 형성된 코팅은 침착된 것일 수도 있고, 패터닝된 감광성 트렌치 물질층(402), 패터닝된 제 1 비아 층(104), 또는 기판(102)의 얇은 층을 바꿈으로써 형성될 수도 있고, 또는 다른 방법으로 형성될 수도 있다. 도 6은 패터닝된 감광성 트렌치 물질층(402) 및 패터닝된 제 1 비아층(104) 상에 형성된 코팅층(602)을 예시하는 측단면도이다. 코팅층(602)은 차후에 화학 기계 연마(chemical mechanical polishing)가 행해지는 경우에 연마 스톱층으로서 작용할 수도 있고, 추가 층의 침착을 위한 매끄러운 표면을 제공할 수도 있고, 또는 다른 목적으로 이용될 수도 있다.
일 실시예에서, 코팅층(602)은 코팅층이 형성될 표면을 경화하는 전자빔(e-빔)에 의해 형성될 수 있다. 이것은 코팅층(602)을 생성하기 위하여 표면을 단단 하게 할 수 있는 것이다. 다른 실시예에서, 실리카 나노라미네이트 원자 층 침착(atomic layer deposition : ALD)과 같은 방법이 코팅층(602)을 성장시키기 위하여 이용될 수 있다. 또다른 실시예에서, 코팅층(602)은 기판(102)에 침착되지 않으면서 유전체들(402 및 104) 위에 선택적으로 침착되는 중합체 코팅일 수도 있다. 다른 실시예에서, 무기 등각 내식 코팅(inorganic conformal resist coatings)과 같은 내식 코팅 또는 다른 코팅이 사용될 수 있다. 또다른 실시예에서, 다른 방법 및 코팅이 이용될 수도 있고, 또는 코팅층(602)이 사용되지 않을 수도 있다. 코팅층(602)이 사용되는 몇몇 실시예에서, 코팅층은 감광성 트렌치 물질층(402)의 분해된 부분이 통과하도록 하여 트렌치층(106)를 배후에 남기는 침투성일 수 있다. 이들 실시예에서, 코팅층(602)은 기판(102)에 형성되지 않고 유전체층들(402 및 104) 위에 선택적으로 형성됨에 따라, 비아 부분(도 1의 114)이 후속 단계에서 채워질 때 전기적 접속을 유지할 수 있다.
도 2를 다시 참조하면, 씨드층(212)이 침착될 수 있다. 도 7은 침착된 씨드층(702)을 예시하는 측단면도이다. 씨드층(702) 이외에 또는 그 대신에, 장벽층(barrier layer) 및/또는 접착층(ashersion layer)이 침착될 수 있다. 그래서, 씨드층(702)은 한 개가 보이지만, 층(702)에는 한층 이상의 물질을 가질 수 도 있으며/있거나 그 물질은 한 가지 이상의 목적으로 사용될 수 있다. 일 실시예에서, 장벽층은 씨드층(702) 이후에 침착된 층들이 감광성 트렌치 물질층(402), 트렌치층(106), 제 1 비아층(104), 및 기판(102) 중의 한개 이상과 상호 작용하는 것을 방지하는 기능을 한다. 일 실시예에서, 씨드층(702) 및/또는 나중에 침착된 전도 성 물질이 감광성 트렌치 물질층(402), 트렌치층(106), 제 1 비아층(104), 기판(102), 및 장벽층 중의 한 개 이상에 부착되는 것을 돕는 접착층이 침착될 수 있다. 접착층 또는 장벽층의 위에는 씨드층(702)이 있을 수도 있다. 씨드층은 Ni, NiV, CO, Cu, Au, Ag, Ta, TaN, TI 또는 다른 물질들 중 한개 이상을 포함할 수도 있다. 각종 실시예에서, 씨드층(702)은 이중 다마신 공정(dual damascene process)에 뒤이어 침착될 수 있으며, 스퍼터링, 물리적 증착("PVD"), 화학적 증착("CVD"), 플라스마 강화 화학증착("PECVD"), 원자층 침착("ALD"), 무전해 도금, 또는 다른 방법이나 이들 방법의 조합에 의해 침착될 수 있다.
이제 도 2를 참조하면, 인터커넥트(110)의 벌크를 구성할 수 있는 전도성 물질이 침착될 수 있다(단계 214). 전도성 물질은 Cu, Al, Au, Ag, 또는 다른 물질을 포함할 수 있으며, 전기도금 또는 다른 방법과 같은 방법으로 침착(단계 214)될 수 있다. 그 다음, 단계(214)에서 침착된 전도성 물질은 화학 기계적 연마("CMP") 또는 다른 방법에 의해 감광성 트렌치 물질층(402) 또는 코팅층(602)의 상단에 실질적으로 동일 평면이 되게 평탄화될 수 있고(단계 216), 그 결과 인터커넥트(100)를 형성할 수 있다. 도 8은 침착된 전도성 물질이 평탄화되어진(단계 216) 이후의 인터커넥트(110)를 예시하는 측단면도이다. 도 8로부터 알 수 있는 바와 같이, 각 인터커넥트(110)에는 제 1 비아층(104)을 통하여 연장하는 라인 부분(112) 및 감광성 트렌치 물질층(402)을 통하여 연장하는 라인 부분(114) 중의 하나 혹은 둘 다 일 수 있다. 일 실시예에서, 인터커넥트(110)의 라인 부분(112)은 인터커넥트의 비아 부분(114) 보다 더 넓다. 몇몇 실시예에서, 비아의 직경은 50nm에서 1 미크 론 까지 범위일 수 있으며, 라인 부분들은 100 nm에서 수 미크론 범위의 두께일 수 있다.
도 2를 다시 참조하면, 캡(cap) 또는 션트(shunt)가 단계(216)에서 평탄화된 인터커넥트(110) 전도체 위에 침착될 수 있다(단계 218). 도 9는 단계(218)에서 인터커넥트(110) 위에 침착된 캡(902)을 예시하는 측단면도이다. 캡(902)은 후속 처리 및 물질층들로부터 인터커넥트(110)를 절연하고, 예를 들면, 전자이동(electromigration) 또는 확산(diffusion)을 방지하는 작용을 할 수 있다. 구리 금속 전도성 층으로, 예를 들면, 코발트 또는 텅스텐을 포함하는 금속 션트층은 구리 인터커넥트(110)를 절연시키기 위한 효과적인 캡(902)일 수도 있다. 일 실시예에서, 션트 물질은 무전해 침착 또는 플래시 침착과 같은 선택적 기법을 이용하여 약 5 나노미터와 약 100 나노미터 사이 범위에 있을 수 있는 두께로 침착될 수 있다.
도 2를 다시 참조하면, 그 다음, 제 2 비아층 또는 다른 상부층(108)이 침착될 수 있다(단계 220). 위에서 기술한 바와 같이, 상부층(108)은 제 1 비아층(104) 또는 다른 물질과 실질적으로 동일한 물질을 포함하는 제 2 비아층일 수 있다. 상부층(108)은 또한 제 2 비아층이 아닌 상이한 층일 수도 있다. 상부층(108)은 감광성 트렌치 물질층(402)의 분해된 부분을 통과하여 트렌치층(106)을 배후에 남기는 침투성 물질의 층일 수도 있다. 상부층(108)이 제 2 비아층을 포함하는 실시예에서, 침착된 제 2 비아층이 패터닝될 수 있다(단계 222). 도 10은 상부층(108), 이 경우에는 감광성 트렌치 물질층(402), 인터커넥트(110) 및 캡(902) 위에 침착된 패터닝된 제 2 비아층을 예시하는 측단면도이다. 몇몇 실시예에서, 캡(902)은 제 2 비아층 또는 다른 패터닝된 층을 패터닝할 때에치 스톱층으로서 작용할 수 있다. "언랜디드 비아(unlanded vias)" (층(108)의 비아 개구가 층(402) 내 금속 라인의 상단과 완전하게 정렬되지 않은 상황)를 지원하기 위하여, 코팅층(602)이 또한 에치 스톱층으로서 작용할 수 있다. 상부층(108)은 제 2 비아층이든 다른 유형의 층이든 트렌치층(106) 상부에서 구조상 지원을 보탤 수 있다.
도 2를 다시 참조하면, 감광성 트렌치 물질층(402)은 전체 또는 부분적으로 분해되어(단계 224) 트렌치층(106)을 형성할 수 있다. 본 발명의 설명이 감광성 트렌치 물질층(402)의 분해에 대하여 언급하고 있지만, 몇몇 실시예에서는 감광성 트렌치 물질층(402)의 일부분만 분해될 수 있다는 것을 알아야 한다. 예를 들면, 감광성 트렌치 물질층(402)의 작은 구멍에서 발견된 포로젠 물질이 분해되지만, 분해되지 않은 나머지 물질이 남아 있을 수 있다. 다른 실시예에서, 물질이 부분적으로 분해되어 부분적인 에어 갭을 형성하는 (다공성 혹은 비다공성일 수도 있는) 부분적인 잔여 층을 남길 수 있다. 도 11은 감광성 트렌치 물질층(402)의 분해에 의해 형성된 트렌치층(106)을 예시하는 측단면도이다. 이전에 감광성 트렌치 물질층(402)에 의해 점유된 위치에 변형이 발생하였다. 감광성 트렌치 물질층(402)의 적어도 일부분은 다른 주위 층들이 실질적으로 손상 없이 잔존할 때 분해되어, 상부층(108) 및 코팅층(602)을 통해 확산 경로(1102)를 따라서 확산에 의해 제거되었던 분해 산물(도시하지 않음)을 양산한다. 다른 실시예, 예를 들면, 코팅층(602) 없는 실시예에서, 확산 경로(1102)도 역시 그에 따라 다를 것이다. 결과적인 구조 체(100)는, 이전에 감광성 트렌치 물질층(402)에 의해 점유된 용적체 내에 존재하는 한개 이상의 보이드 또는 에어갭을 포함한다.
각종 적합한 물질이 제시된다면, 분해 모드, 주위 물질, 및 환경 제한에 따라, 선택적인 분해 및 제거를 위하여 상부층(108)과 감광성 트렌치 물질층(402)과의 많은 짝짓기 편성이 성공적으로 이루어질 수 있다. 감광성 트렌치 물질층(402)으로부터 물질의 선택적인 분해 및 제거를 촉진하기 위한 열과 화학 양식이 사용될 수 있다. 일 실시예에서는, 상부층(108)을 구성하고 있는 물질에는 열-기계적 안정성을 위한 높은 유리 전이 온도 이외에 감광성 트렌치 물질층(402) 보다 더 높은 열분해 온도를 갖는다. 그러한 짝짓기 편성에 따라, 구조체 또는 그의 일부분은 상부층(108) 및 다른 주위 구조체의 열분해 온도 아래인 감광성 트렌치층 물질(402)의 열분해 온도 이상의 기온으로 가열되어, 감광성 트렌치 물질층(402)이 분해되게 할 수 있다. 화학적 변형 실시예에서, 감광성 트렌치층 물질(402)은 실질적으로 상부층(108) 및 다른 인접한 물질을 공격하지 않는 화학제품에 의해 선택적으로 분해되어, 전반적인 구조를 그대로 남긴다.
그래서, 몇몇 실시예에서는 감광성 트렌치 물질층(402)을 가열해서 감광성 트렌치 물질층(402)이 분해될 수 있다(단계 224). 일 실시예에서는, 감광성 트렌치 물질층(402)로부터의 물질과 다른 주위 물질들 사이에서 열분해 온도 차를 기준으로 하여 감광성 트렌치 물질층(402)로부터 물질이 상부층(108)을 통해 선택적으로 분해되고 제거될 수 있다. 예를 들면, 감광성 트렌치 물질층(402)이 포토레지스트 물질을 포함하는 실시예에서, 감광성 트렌치 물질층(402)은 약 180℃ 온도에 서 약 400℃ 온도 범위의 온도로 가열되어 물질을 분해할 수 있다(단계 224). 다른 실시예에서, 감광성 트렌치 물질층(402)은 약 200℃ 온도에서 약 300℃ 온도 범위의 온도로 가열될 수 있다. 유사하게, 감광성 트렌치 물질층(402)이 단일성(UNITY) 물질을 포함하는 실시예에서, 감광성 트렌치 물질층(402)은 약 250℃ 온도에서 약 400℃ 온도 범위의 온도로 물질을 분해하기 위하여 가열될 수 있다(단계 224). 감광성 트렌치 물질층(402)이 포로젠으로 된 감광성 매트릭스 물질을 포함하는 실시예에서, 포로젠은 열적으로 분해되어(단계 224), 매트릭스 물질 내에서 배후에 작은 구멍 또는 보이드를 남긴다. 경로(1102)를 따른 확산에 의해 분해가 제거될 수 있다. 코팅층(602)이 더 밀집하게 코팅되는 경우와 같이 통로가 분해된 물질에 침투성이 줄어든 몇몇 실시예에서, 감광성 트렌치 물질층(402)은 더 낮은 온도에서와 같이 더 느리게 분해되어(단계 224), 확산 통로(1102)를 따라서 층에 기포를 생기게하거나 손상을 입힐 수 있다.
분해(단계 224) 다음에 추가적인 처리가 실행될 수 있다. 예를 들면, 또 다른 감광성 트렌치 물질의 층이 추가되어 나중에 제 2 트렌치층으로 변형될 수 있다. 결과적인 인터커넥트 구조체(100)는 마이크로프로세서 다이(die)용 기판과 같은 마이크로전자 회로의 일부로서 사용될 수 있다. 이 경우 구조체(100)와 마이크로프로세서 다이는 함께 마이크로프로세서 모듈을 포함한다.
본 발명의 실시예에 대한 전술한 설명은 예시적이고 설명적인 목적으로 제시되었다. 본 발명을 제시된 바 그대로 망라하거나 한정하는 것은 아니다. 이러한 설명과 다음의 특허 청구 범위는 설명적인 목적을 위해 사용된 것이지 한정 해석하 려는 것이 아닌 좌측, 우측, 상단, 하단, 위, 아래, 상부, 하부, 제 1, 제 2 등등과 같은 용어를 포함한다. 본 명세서에서 기술된 소자 또는 물품의 실시예는 다수의 위치와 방위로 제조, 사용 또는 배포될 수 있다. 당업자라면 많은 변경과 변이가 위 가르침에 비추어 가능하다는 것을 인식될 수 있다. 당업자라면 도면들에서 도시된 각종 구성요소들에 대하여도 각종 동등한 조합과 대용물이 인식될 것이다. 그러므로, 본 발명의 범위가 이러한 상세한 설명으로 제한되는 것이 아니라, 본 명세서의 특허 청구 범위에 의해서만 제한되는 것으로 의도된다.

Claims (23)

  1. 기판 상에 제 1 비아 유전체층을 형성하는 단계와,
    상기 제 1 비아 유전체층을 패터닝하여 상기 제 1 비아 유전체층을 통과하는 비아를 형성하는 단계와,
    상기 제 1 비아 유전체 상에 감광성 트렌치 유전체층을 형성하는 단계와,
    상기 감광성 트렌치 유전체층을 패터닝하여 상기 감광성 트렌치 유전체층을 통과하는 트렌치를 형성하는 단계와,
    상기 비아와 상기 트렌치에 전도성 물질을 침착하는 단계와,
    상기 감광성 트렌치 유전체층 상에 상부층을 형성하는 단계와,
    상기 감광성 트렌치 유전체층을 적어도 부분적으로 분해하는 단계를 포함하며,
    상기 감광성 트렌치 유전체층으로부터 분해된 물질은 상기 상부층을 관통하는
    것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 감광성 트렌치 유전체층을 분해하는 단계는 약 180℃ 온도에서 약 400℃ 온도 범위의 온도로 상기 감광성 트렌치 유전체층을 가열하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 감광성 트렌치 유전체층을 패터닝하는 단계는 상기 감광성 트렌치 유전체층을 직접 패터닝하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    상기 감광성 트렌치 유전체층을 패터닝하는 단계는 상기 감광성 트렌치 유전체 상에 별개의 포토레지스트 층을 사용하지 않고 상기 감광성 트렌치 유전체층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 감광성 트렌치 유전체층이 실질적으로 완전하게 분해되어, 상기 제 1 및 제 2 비아 유전체층 사이에 에어갭(air gap)을 남기는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 감광성 트렌치 유전체층이 부분적으로 분해되어, 상기 제 1 및 제 2 비아 유전체층 사이에 부분적인 에어갭을 남기는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 감광성 트렌치 유전체층은 매트릭스 물질 및 포로젠(porogen) 물질을 포함하며, 상기 감광성 트렌치 유전체층을 분해하는 단계는 상기 포로젠 물질의 적어도 일부분을 상기 매트릭스 물질로부터 제거하여, 상기 제 1 및 제 2 비아 유전체층 사이에 다공성 트렌치 유전체층을 남기는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 감광성 트렌치 유전체층은 포토레지스트 물질, 감광성 폴리노르보넨(photosensitive polynorbornene) 물질, 감광성 폴리실라잔(photosensitive polysilazane) 물질, 감광성 벤조사이클로부테인(photosensitive benzocylcobutene), 감광성 폴리아릴렌(photosensitive polyarylene), 감광성 폴리실록산(photosensitive polysiloxane), 감광성 폴리벤즈옥사졸(photosensitive polybenzoxazole), 감광성 폴리보라질렌(photosensitive polyborazylene), 또는 감 광성 융합 고리 중합체(photosensitive fused ring polymer) 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    상기 패터닝된 트렌치 유전체층 상에 코팅층을 형성하는 단계와,
    상기 코팅층 상에 전도체 씨드층을 형성하는 단계와,
    상기 비아 및 상기 트렌치 내의 상기 침착된 전도성 물질 상에 캡 층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  10. 기판과,
    상기 기판 상의 제 1 비아 유전체층과,
    상기 제 1 비아 유전체층 상의 트렌치 유전체층으로서, 상기 트렌치층은 적어도 부분적으로 분해된 감광성 트렌치 물질층을 포함하는 상기 트렌치 유전체층과,
    상기 트렌치 유전체층을 통과하는 트렌치와,
    상기 제 1 비아 유전체층을 통하여 연장하면서 상기 감광성 트렌치 유전체층 내의 트렌치를 실질적으로 채우는 전도체와,
    상기 감광성 트렌치 유전체층 상의 상부층
    을 포함하는 것을 특징으로 하는 소자.
  11. 제 10 항에 있어서,
    상기 트렌치 유전체층은 다공성 유전체층을 포함하며, 상기 감광성 트렌치 물질층의 적어도 부분적인 분해에서 상기 트렌치 유전체층 내의 작은 구멍들로부터 포로젠이 제거되는 것을 특징으로 하는 소자.
  12. 제 10 항에 있어서,
    상기 트렌치 유전체층을 통과하는 상기 트렌치는 상기 감광성 트렌치 유전체층을 직접 패터닝함으로써 형성된 것을 특징으로 하는 소자.
  13. 제 10 항에 있어서,
    상기 상부층은 상기 트렌치 유전체층과 직접 접촉하는 제 2 비아 유전체층을 포함하는 것을 특징으로 하는 소자.
  14. 제 10 항에 있어서,
    상기 제 2 유전체층은 포토레지스트 물질, 감광성 폴리노르보넨 물질, 감광성 폴리실라잔 물질, 감광성 벤조사이클로부테인, 감광성 폴리아릴렌, 감광성 폴리실록산, 감광성 폴리벤즈옥사졸, 감광성 폴리보라질렌, 또는 감광성 융합 고리 중합체 중 적어도 하나를 포함하는 것을 특징으로 하는 소자.
  15. 기판과,
    상기 기판 상의 제 1 비아 유전체층과,
    상기 제 1 비아 유전체층 상의 감광성 트렌치 물질층과,
    상기 감광성 트렌치 물질층을 통과하는 트렌치와,
    상기 제 1 비아 유전체층을 통하여 연장하면서 상기 감광성 트렌치 물질층 내의 트렌치를 실질적으로 채우는 전도체와,
    상기 감광성 트렌치 물질층상의 상부층
    을 포함하는 것을 특징으로 하는 소자.
  16. 제 15 항에 있어서,
    상기 감광성 트렌치 물질층은 다공성 매트릭스 물질 및 상기 다공성 매트릭 스 물질의 작은 구멍들 내의 포로젠 물질을 포함하는 것을 특징으로 하는 소자.
  17. 제 15 항에 있어서,
    상기 트렌치 유전체층을 통과하는 상기 트렌치는 상기 감광성 트렌치 유전체층을 직접 패터닝함으로써 형성되는 것을 특징으로 하는 소자.
  18. 제 15 항에 있어서,
    상기 상부층은 상기 감광성 트렌치 물질층과 직접 접촉하는 제 2 비아 유전체층을 포함하는 것을 특징으로 하는 소자.
  19. 제 15 항에 있어서,
    상기 감광성 트렌치 물질층은 포토레지스트 물질, 감광성 폴리노르보넨 물질, 감광성 폴리실라잔 물질, 감광성 벤조사이클로부테인, 감광성 폴리아릴렌, 감광성 폴리실록산, 감광성 폴리벤즈옥사졸, 감광성 폴리보라질렌, 또는 감광성 융합 고리 중합체 중 적어도 하나를 포함하는 것을 특징으로 하는 소자.
  20. 기판 상에 감광성 트렌치 유전체층을 형성하는 단계와,
    상기 감광성 트렌치 유전체층을 직접 패터닝하여 상기 감광성 트렌치 유전체층을 통과하는 트렌치를 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  21. 제 20 항에 있어서,
    상기 트렌치에 전도성 물질을 침착하는 단계와,
    상기 감광성 트렌치 유전체층 상에 상부층을 형성하는 단계와,
    상기 감광성 트렌치 유전체층을 적어도 부분적으로 분해하는 단계를 포함하며,
    상기 감광성 트렌치 유전체층으로부터 분해된 물질은 상기 상부층을 통과하는 것을 특징으로 하는 방법.
  22. 제 21 항에 있어서,
    상기 감광성 트렌치 유전체층을 패터닝하는 단계는 무반사층을 사용하지 않고 상기 감광성 트렌치 유전체층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제 20 항에 있어서,
    상기 감광성 트렌치 유전체층은 포토레지스트 물질, 감광성 폴리노르보넨 물질, 감광성 폴리실라잔 물질, 감광성 벤조사이클로부테인, 감광성 폴리아릴렌, 감광성 폴리실록산, 감광성 폴리벤즈옥사졸, 감광성 폴리보라질렌, 또는 감광성 융합 고리 중합체 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
KR1020067021691A 2004-04-21 2005-03-31 감광성 유전체층의 분해를 통한 인터커넥트 구조체의 형성방법 및 소자 KR20060135031A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/829,592 US7344972B2 (en) 2004-04-21 2004-04-21 Photosensitive dielectric layer
US10/829,592 2004-04-21

Publications (1)

Publication Number Publication Date
KR20060135031A true KR20060135031A (ko) 2006-12-28

Family

ID=34964185

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067021691A KR20060135031A (ko) 2004-04-21 2005-03-31 감광성 유전체층의 분해를 통한 인터커넥트 구조체의 형성방법 및 소자

Country Status (7)

Country Link
US (1) US7344972B2 (ko)
EP (1) EP1738408A1 (ko)
JP (1) JP4590450B2 (ko)
KR (1) KR20060135031A (ko)
CN (1) CN1947237A (ko)
TW (1) TWI283077B (ko)
WO (1) WO2005109490A1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3910973B2 (ja) * 2004-04-22 2007-04-25 株式会社東芝 半導体装置の製造方法
KR100703968B1 (ko) * 2005-01-13 2007-04-06 삼성전자주식회사 반도체 소자의 배선 형성 방법
US7867779B2 (en) 2005-02-03 2011-01-11 Air Products And Chemicals, Inc. System and method comprising same for measurement and/or analysis of particles in gas stream
JP4878518B2 (ja) * 2006-07-28 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7619310B2 (en) * 2006-11-03 2009-11-17 Infineon Technologies Ag Semiconductor interconnect and method of making same
US20100001409A1 (en) * 2006-11-09 2010-01-07 Nxp, B.V. Semiconductor device and method of manufacturing thereof
EP2102905A1 (en) 2007-01-05 2009-09-23 Nxp B.V. Method of making an interconnect structure
WO2008084440A1 (en) * 2007-01-11 2008-07-17 Nxp B.V. Method of forming an interconnect structure
US8173906B2 (en) * 2007-02-07 2012-05-08 Raytheon Company Environmental protection coating system and method
US7767589B2 (en) 2007-02-07 2010-08-03 Raytheon Company Passivation layer for a circuit device and method of manufacture
US20170004978A1 (en) * 2007-12-31 2017-01-05 Intel Corporation Methods of forming high density metal wiring for fine line and space packaging applications and structures formed thereby
DE102008016424B4 (de) * 2008-03-31 2011-06-01 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren mit einem Bilden einer Kontaktloshöffnung und eines Grabens in einer dielektrischen Schicht mit kleinem ε
JP2011063849A (ja) * 2009-09-17 2011-03-31 Tokyo Electron Ltd 成膜方法および記憶媒体
TWI472272B (zh) * 2011-04-08 2015-02-01 Advanced Semiconductor Eng 以感光材料形成介電層半導體結構及其製造方法
CN104752318B (zh) * 2013-12-27 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
TWI590735B (zh) * 2014-12-15 2017-07-01 財團法人工業技術研究院 訊號傳輸板及其製作方法
TWI557861B (zh) * 2015-06-15 2016-11-11 欣興電子股份有限公司 線路載板及其製造方法
TWI576026B (zh) 2015-07-17 2017-03-21 財團法人工業技術研究院 電路結構
US9775246B2 (en) 2015-08-07 2017-09-26 Unimicron Technology Corp. Circuit board and manufacturing method thereof
CN109585359B (zh) * 2017-09-29 2021-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10910216B2 (en) * 2017-11-28 2021-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k dielectric and processes for forming same
TW202401727A (zh) 2017-11-30 2024-01-01 美商英特爾股份有限公司 用於先進積體電路結構製造之異質金屬線組成
US11881520B2 (en) 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
CN112289775A (zh) * 2020-08-17 2021-01-29 北京蓝智芯科技中心(有限合伙) 基于硅通孔及重布线路层的空间转换基体及制备方法
CN112002685A (zh) * 2020-08-17 2020-11-27 北京蓝智芯科技中心(有限合伙) 基于硅基工艺及重布线路层的空间转换基体及制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
RU2204181C2 (ru) * 1997-01-21 2003-05-10 Джорджиэ Тек Рисеч Копэрейшн Полупроводниковое устройство (варианты) и способ формирования воздушных зазоров внутри структуры (варианты)
US6153528A (en) * 1998-10-14 2000-11-28 United Silicon Incorporated Method of fabricating a dual damascene structure
US6277765B1 (en) * 1999-08-17 2001-08-21 Intel Corporation Low-K Dielectric layer and method of making same
US6252290B1 (en) * 1999-10-25 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to form, and structure of, a dual damascene interconnect device
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
TWI226103B (en) * 2000-08-31 2005-01-01 Georgia Tech Res Inst Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
US6448177B1 (en) * 2001-03-27 2002-09-10 Intle Corporation Method of making a semiconductor device having a dual damascene interconnect spaced from a support structure
JP2003163265A (ja) * 2001-11-27 2003-06-06 Nec Corp 配線構造およびその製造方法
US6933586B2 (en) * 2001-12-13 2005-08-23 International Business Machines Corporation Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens
DE10238024B4 (de) 2002-08-20 2007-03-08 Infineon Technologies Ag Verfahren zur Integration von Luft als Dielektrikum in Halbleitervorrichtungen
JP2004274020A (ja) * 2002-09-24 2004-09-30 Rohm & Haas Electronic Materials Llc 電子デバイス製造
US6833320B2 (en) * 2002-11-04 2004-12-21 Intel Corporation Removing sacrificial material by thermal decomposition
US7304388B2 (en) * 2003-06-26 2007-12-04 Intel Corporation Method and apparatus for an improved air gap interconnect structure

Also Published As

Publication number Publication date
EP1738408A1 (en) 2007-01-03
TW200610171A (en) 2006-03-16
JP2007534175A (ja) 2007-11-22
CN1947237A (zh) 2007-04-11
WO2005109490A1 (en) 2005-11-17
US20050239281A1 (en) 2005-10-27
JP4590450B2 (ja) 2010-12-01
TWI283077B (en) 2007-06-21
US7344972B2 (en) 2008-03-18

Similar Documents

Publication Publication Date Title
KR20060135031A (ko) 감광성 유전체층의 분해를 통한 인터커넥트 구조체의 형성방법 및 소자
US7534696B2 (en) Multilayer interconnect structure containing air gaps and method for making
US6737725B2 (en) Multilevel interconnect structure containing air gaps and method for making
US7238604B2 (en) Forming thin hard mask over air gap or porous dielectric
CN100479146C (zh) 互连结构及其形成方法
US7094669B2 (en) Structure and method of liner air gap formation
US6479391B2 (en) Method for making a dual damascene interconnect using a multilayer hard mask
US7098476B2 (en) Multilayer interconnect structure containing air gaps and method for making
KR100892403B1 (ko) 신뢰성 있는 구리 상호연결구조 형성 방법
US6475929B1 (en) Method of manufacturing a semiconductor structure with treatment to sacrificial stop layer producing diffusion to an adjacent low-k dielectric layer lowering the constant
CN100490115C (zh) 具有含气隙的镶嵌结构的半导体器件的制造方法
US6756672B1 (en) Use of sic for preventing copper contamination of low-k dielectric layers
JP2008235890A (ja) 集積回路用のキャビティを有する配線構造の製造方法
KR20050013492A (ko) 구리/낮은 ｋ 상호 접속 구조를 위해 개선된 화학적평탄화 성능
US6677679B1 (en) Use of SiO2/Sin for preventing copper contamination of low-k dielectric layers
KR20090116477A (ko) 초저유전막을 포함하는 반도체 소자의 제조 방법
US6663787B1 (en) Use of ta/tan for preventing copper contamination of low-k dielectric layers
KR20010021297A (ko) 다층 금속 구조물을 제조하는 방법
US6713382B1 (en) Vapor treatment for repairing damage of low-k dielectric
WO2007126956A2 (en) Damascene interconnection having porous low k layer with improved mechanical properties
US20060014374A1 (en) Layer assembly and method for producing a layer assembly
JP2005311350A (ja) 半導体装置の製造方法
US6495447B1 (en) Use of hydrogen doping for protection of low-k dielectric layers
KR100691107B1 (ko) 반도체 소자의 금속 배선 형성 방법
US6465361B1 (en) Method for preventing damage of low-k dielectrics during patterning

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application