JP2007534175A - 感光性誘電体層を分解することによる相互接続構造の形成 - Google Patents
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- 230000015572 biosynthetic process Effects 0.000 title description 2
- 239000000463 material Substances 0.000 claims abstract description 161
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims description 292
- 239000000758 substrate Substances 0.000 claims description 25
- 239000011247 coating layer Substances 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 15
- 229920000642 polymer Polymers 0.000 claims description 14
- 239000003361 porogen Substances 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 9
- 229920000412 polyarylene Polymers 0.000 claims description 5
- -1 polysiloxane Polymers 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000011148 porous material Substances 0.000 claims description 3
- 230000003667 anti-reflective effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 claims description 2
- 238000006731 degradation reaction Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims 4
- 229920002577 polybenzoxazole Polymers 0.000 claims 4
- 229920001709 polysilazane Polymers 0.000 claims 4
- 229920001296 polysiloxane Polymers 0.000 claims 4
- 239000003989 dielectric material Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000004377 microelectronic Methods 0.000 description 10
- 238000000576 coating method Methods 0.000 description 8
- 239000011248 coating agent Substances 0.000 description 7
- 238000000354 decomposition reaction Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000005979 thermal decomposition reaction Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 150000004760 silicates Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000003903 2-propenyl group Chemical group [H]C([*])([H])C([H])=C([H])[H] 0.000 description 1
- ATVJXMYDOSMEPO-UHFFFAOYSA-N 3-prop-2-enoxyprop-1-ene Chemical compound C=CCOCC=C ATVJXMYDOSMEPO-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- QQWICBKIBSOBIT-WXUKJITCSA-N [(e)-2-(4-bicyclo[4.2.0]octa-1(6),2,4-trienyl)ethenyl]-[[(e)-2-(4-bicyclo[4.2.0]octa-1(6),2,4-trienyl)ethenyl]-dimethylsilyl]oxy-dimethylsilane Chemical compound C1=C2CCC2=CC(/C=C/[Si](C)(O[Si](C)(C)\C=C\C=2C=C3CCC3=CC=2)C)=C1 QQWICBKIBSOBIT-WXUKJITCSA-N 0.000 description 1
- 239000011358 absorbing material Substances 0.000 description 1
- 125000000217 alkyl group Chemical group 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910000323 aluminium silicate Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000013043 chemical agent Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000008380 degradant Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229920002313 fluoropolymer Polymers 0.000 description 1
- 230000009477 glass transition Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229920000636 poly(norbornene) polymer Polymers 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 239000010457 zeolite Substances 0.000 description 1
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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Abstract
本発明は、感光性材料の層が直接にパターン化される方法を提供する。その後、感光性材料は、少なくとも部分的に分解され、層内にボイドまたは空隙を残し、低減された抵抗キャパシタンス遅延特性を有する低誘電率の層を提供する。
Description
本発明は、感光性誘電体層を分解することによる相互接続構造の形成に関する。
基板のようなマイクロエレクトロニック構造において、バイアおよび他の導体のような導体は、誘電材料によって分離される。抵抗キャパシタンス（「ＲＣ」）遅延を低減し、かつ装置性能を改善するために、低誘電率（「ｋ値」）材料が導体間の誘電体として使用される。
図１は、本発明の一実施例に従ったマイクロエレクトロニック構造１００の断面図である。一実施例において、マイクロエレクトロニック構造１００は基板１０２を含む。基板１０２は、生成された任意の表面であり、例えば、トランジスタ、キャパシタ、抵抗、ローカル相互接続その他のような、シリコン・ウエハ上に形成された能動および受動装置を含む。基板１０２は、物理的構造、または所望のマイクロエレクトロニック構成にするために多様なプロセスによって変形および／または追加された基礎的なワークピースの層、あるいは他の材料である。基板１０２は、導電材料、絶縁材料、半導体材料、および他の材料または材料の組合せを含む。いくつかの実施例では、基板１０２は階層構造である。基板１０２は、アセンブリに構造強度および剛性を加え、また、プリント回路板（図示せず）のような外部部品を有するアセンブリの電気接続を促進する。
構造１００は、第１バイア層１０４を含む。この第１バイア層１０４は、低誘電率（低ｋ値）を有する誘電材料を含む。第１バイア層１０４の誘電材料は、例えば、（リン、またはホウ素およびリン、または他のドーパントでドープされていない、あるいはドープされた）二酸化シリコン；窒化シリコン；酸窒化シリコン；多孔性酸化物；有機物含有シリコン酸化物；ポリマ；または他の材料である。第１バイア層１０４に適切な材料として、更に以下のものを含むが、これに制限されない。例えば、ＪＳＲマイクロエレクトロニクス社、ハネウェル社、およびシップリー社の各社によって提供され、それぞれ「ＬＫＤ−５１０９（商標）」、「Ｎａｎｏｇｌａｓｓ Ｅ（商標）」、および「Ｚｉｒｋｏｎ（商標）」の商標を付して販売されているシロキサンをベースにしたポリマ；フッ化シリケート・ガラス（「ＦＳＧ」）；分子構造ＳｉｘＯｙＲｚ（「Ｒ」はアルキルまたはアリル基である）を有する多孔性および非多孔性のカーボン・ドープ酸化物（「ＣＤＯ」）（ＣＤＯは、いくつかの実施例において約５から約５０原子％の間の炭素を含み、また、いくつかの実施例では約１５原子％の炭素を含む）；アプライド・マテリアルズ社によって提供され、「Ｂｌａｃｋ Ｄｉａｍｏｎｄ（商標）」の商標を付して販売されているＣＶＤ堆積ＣＤＯ；二酸化シリコン；ダウ・コーニング社によって提供され、「ＦＯｘ（商標）」の商標を付して販売されているスピン・オン低ｋ二酸化ケイ素；ノベルス社によって提供され、「Ｃｏｒａｌ（商標）」の商標を付して販売されているＣＶＤ堆積ＣＤＯ(CVD-deposited CDO)；電子ビーム硬化ＣＶＤ堆積ＣＤＯ材料；ダウ・ケミカル社およびハネウェル社の各社によって提供され、それぞれ「ＳｉＬＫ（商標）」および「ＧＸ−３（商標）」の商標を付して販売されているようなポリアリーレンをベースにした誘電体；ハネウェル社によって提供され、「ＦＬＡＲＥ（商標）」商標を付して販売されているようなポリ（アリル・エーテル）をベースにした高分子誘電体；いくつかの会社によって製造されたポリイミド、あるいはダウ・ケミカル社によって製造されたＣｙｃｌｏｔｅｎｅ（商標）のようなＢＣＢをベースにした材料のようなスピン・オン・ポリマ；高度に調整されたメソ多孔質のケイ酸塩およびアルミノケイ酸塩のような「ゼオライト」として知られる材料；あるいは他の材料である。
構造１００は、トレンチ層１０６を更に含む。いくつかの実施例において、トレンチ層１０６は、ボイド(void)または空隙(air gap)を残すために部分的または完全に除去された感光性材料を含む。トレンチ層１０６は、当初からフォトレジスト材料、感光性誘電材料、または他の材料を含んでいる。材料の一部または全部が除去された後、構造のトレンチ層１０６は、１つまたはそれ以上の空隙を含み、複数のボイドまたは空孔(pore)を有するマトリクス誘電材料または他の材料を含む。
構造１００は、更に、トレンチ層１０６上にトップ層１０８として第２バイア層または異なるタイプの層を含む。トップ層１０８は、「トップ」層と記述され、第１バイア層１０４およびトレンチ層１０６の上に存在するが、トップ層１０８上に追加の層が存在してもよい。トップ層１０８が第２バイア層である実施例では、第２バイア層１０６は、第１バイア層１０４の材料とほぼ同一の材料、または第１バイア層１０４に関して上述したような他の材料、あるいは異なる材料を含む。いくつかの実施例では、トップ層１０８は、トレンチ層１０６のボイドおよび／または空隙を残して、下方にあるいくらかまたは全ての材料が分解し通過することができるような材料を含む。したがって、トップ層１０８は、トレンチ層１０６を残して、材料の分解された部分が通過できるような透過性層である。いくつかの実施例では、構造１００は、トレンチ層１０６上にトップ層１０８が無い。
構造１００は、更に１またはそれ以上の相互接続１１０を含む。相互接続１１０は、１またはそれ以上のバイアおよび／またはラインを含み、それらは、電力、信号、または他の電流を輸送するための導電性の電気通路を提供する。図の実施例では、相互接続１１０は、第１バイア層１０４を通って伸びる小さいバイア部分１１４、およびトレンチ層１０６を通って伸びる大きいライン部分１１２を含む。
図１に示された実施例において、第１バイア層１０４は、相互接続１１０のバイア部分１１４には隣接するが、ライン部分１１２には隣接しないように配置される。このような幾何学的構成によって、比較的小さいサイズであるためにライン部分１１２よりも望ましくない曲がりや変形を受けやすい、狭くなっているバイア部分１１４をより強くサポートすることができ、一方で、トレンチ層１０６のボイドおよび／または空隙によってより適切に囲まれるように、ライン部分１１２を残すことができる。更に、トレンチ層１０６のボイドおよび／または空隙は、第１バイア層１０４のｋ値を下回るようにトレンチ層１０６のｋ値を低減させる。第１バイア層１０４よりも低いトレンチ層１０６のｋ値によって、ライン部分１１２のＲＣ遅延が低減するが、かかる遅延はバイア部分１１４におけるよりも問題になる。したがって、構造１００は、ライン部分１１２よりも機械的変形に弱いバイア部分１１４に対して、より機械的な支援を提供するとともに、バイア部分１１４よりもＲＣ遅延の影響を受けやすいライン部分１１２内により低いｋ値の材料を提供する。
図２は、本発明の一実施例に従った、図１のマイクロエレクトロニック構造１００のようなマイクロエレクトロニック構造を形成する方法を示すフローチャート２００である。他の実施例では、フローチャート２００に示されるステップのいくつかが省略され、他のステップが追加され、および／または、示されたステップが異なる順序で実施されてもよい。
第１バイア層１０４が基板１０２上に堆積される（２０２）。いくつかの実施例において、基板１０２が反射する場合には、最初に反射防止膜が基板１０２に施される。前述のように、第１バイア層１０４は、低いｋ値を有する比較的丈夫な誘電材料を含む。第１バイア層１０４の誘電材料は、炭素がドープされた酸化物、二酸化シリコン、または前述したような他の材料を含む。第１バイア層１０４はパターン化され（２０４）、相互接続１１０のバイア部分１１４が形成されるバイア・ボリュームが形成される。図３は、基板１０２上に堆積され、パターン化され、相互接続１１０のバイア部分１１４が形成されるバイア・ボリューム３０２が形成された第１バイア層１０４を示す断面図である。
図２に戻り、感光性トレンチ材料が付与される（２０６）。 図４は、第１バイア層１０４上に堆積された感光性トレンチ材料４０２を示す断面図である。いくつかの実施例では、感光性トレンチ材料層４０２の上面はほぼ平面である。感光性トレンチ材料層４０２は、平坦な表面を形成するためにスピンされ、または堆積後に平坦化される。空隙のトレンチ層１０６が望まれるために感光性トレンチ材料の大部分が除去されることになるいくつかの実施例では、フォトレジスト材料または他の光画定可能な犠牲誘電材料(photodefinable sacrificial dielectric material)が、感光性トレンチ材料層４０２として堆積される。マトリックス材料内の複数のボイドが、空隙としてよりもトレンチ層１０６として望まれる他のいくつかの実施例では、分解可能なポロゲン(porogen)を有する感光性の多孔質誘電性マトリクス材料が使用される。感光性トレンチ材料層において、感光性トレンチ材料は、１つまたはそれ以上の空隙を残して大部分が除去されることになるが、感光性トレンチ材料層４０２のために適切な感光性トレンチ材料としては、例えば、ポリノボルネン(polynorbornene)・ポリマ（一般に、１９３ｎｍのリソグラフィで使用される）、フッ素化ポリマ（一般に、１５７ｎｍのリソグラフィで使用される）、ポリヒドロキシスチレン・ポリマ（一般に、２４８ｎｍのリソグラフィで使用される）、および摂氏４００度以下の温度で容易に劣化する他のポリマに基づくフォトレジスト材料を含む。適切な感光性誘電体材料としては、例えば、クラリアント社によって製造されたＳｉｇｎｉｆｌｏｗ（商標）光画定可能な低ｋ誘電体；多孔質の感光性ポリイミドのような、ポロゲンを含むポリマをベースとする感光性誘電体；あるいは他のポロゲンを含む誘電体を含む。他の材料が使用されてもよい。
再び図２に関し、感光性トレンチ材料層４０２は、その後パターン化されてトレンチが形成され、その中に相互接続１１０のライン部分１１２が形成される。図５は、その中に相互接続１１０のライン部分１１２を形成するために導電材料が堆積されるトレンチ５０２を有する、パターン化された感光性トレンチ材料層４０２（２０８）の断面図である。
いくつかの実施例では、感光性トレンチ材料層４０２は、個別のフォトレジスト層を使用してパターン化されるのではなく、「直接にパターン化」される。感光性トレンチ材料層４０２を直接にパターン化するということは、個別のフォトレジスト層が使用されないことを意味する。感光性トレンチ材料層４０２自体が光に暴露され、その後、感光性トレンチ材料層４０２の暴露部分が除去され（材料がポジティブ感光性か、ネガティブ感光性かに基づいて、あるいは暴露されない部分が除去され）、トレンチ５０２が形成され、トレンチ５０２を有するパターン化された感光性トレンチ材料層４０２（２０８）が後に残る。これによって、個別のフォトレジスト層を使用して誘電体層をパターン化し、その後、誘電体層を破損することなく残ったフォトレジスト層を除去しようとするときに生じる問題を回避することができる。すなわち、材料がトレンチ５０２を形成するために除去された後、パターン化された感光性トレンチ材料層４０２（２０８）から個別のフォトレジスト層または他の層を剥がす必要がないので、感光性トレンチ材料層４０２に対する損傷が回避される。更に、（当業者によって使用されるようなスカム除去(descum)ステップが及ばない）層４０２をパターン化するためにドライ・エッチングを必要としないので、誘電体層を破損せずに（「サイド・ウォール・ポリマ」のような）エッチングの副産物を除去するための複雑な化学を開発する必要がない。加えて、追加の層の使用を回避することで、構造１００の加工コスト、複雑さ、および時間を削減することができる。いくつかの実施例では、感光性トレンチ材料層４０２として感光性材料を使用することによって、感光性トレンチ材料層４０２上に追加の層を必要しない、より単純なパターニング方法が可能になる。いくつかの実施例では、個別のフォトレジスト層を使用しないことに加えて、犠牲光吸収材料（ＳＬＡＭ:sacrificial light absorbing material）層または他の反射防止層が、感光性トレンチ材料層４０２を直接にパターン化する際に使用されない。
後述するように、追加の層および／または材料は、パターン化された感光性トレンチ材料層４０２（２０８）の上に堆積される。いくつかの実施例では、感光性トレンチ材料層４０２はパターン化され、その後、感光性トレンチ材料層４０２から材料を除去した後にフォトレジスト・ストリップ・ステップが行われることなく、追加の層および／または材料が感光性トレンチ材料層４０２の上部に堆積され、トレンチ５０２が形成される。例えば、感光性トレンチ材料層４０２が直接にパターン化される実施例では、感光性トレンチ材料層４０２をパターン化するための付加的なフォトレジスト層が感光性トレンチ材料層４０２の上部に使用されないので、フォトレジスト・ストリップ・ステップは、トレンチ５０２を形成するために感光性トレンチ材料層４０２から材料の除去する間におこなわれず、パターン化された感光性トレンチ材料層４０２（２０８）上に追加の層および材料が堆積される。
再び図２に関し、１またはそれ以上のパターン化された感光性トレンチ材料層４０２、第１バイア層１０４、および基板１０２の表面にコーティングが形成される（２１０）。形成されたコーティング（２１０）は、堆積され、または、感光性トレンチ材料層４０２、パターン化された第１バイア層１０４、または基板１０２の薄い層を代替することにより形成され、あるいは他の方法によって形成されてもよい。図６は、パターン化された感光性トレンチ材料層４０２およびパターン化された第１バイア層１０４上に形成されたコーティング層６０２を示す断面図である。コーティング層６０２は、例えば後の化学的機械的研摩に対する研磨停止層としての役割を果たし、または、さらなる層を堆積するために滑らかな表面を提供し、あるいは、他の目的のために役立つ。
一実施例において、コーティング層６０２は、コーティング層が形成される表面を硬化するために電子ビーム（ｅビーム）によって形成され、それによって、コーティング層６０２を作成するための表面が強化される。他の実施例では、シリカ・ナノラミネート原子層堆積（ＡＬＤ:Atomic Layer Deposition）のような方法が、コーティング層６０２を成長させるために使用される。他の実施例では、コーティング層６０２はポリマ・コーティングであってもよく、それは誘電体４０２，１０４上に選択的に堆積されるが、基板１０２上には堆積されない。他の実施例では、無機等角レジスト・コーティング（inorganic
conformal resist coating）または他のコーティングのような、レジスト・コーティングが使用されてもよい。更に他の実施例では、他の方法およびコーティングが使用されてもよく、または、コーティング層６０２が使用されなくてもよい。コーティング層６０２が使用されるいくつかの実施例において、コーティング層は透過性があり、これによって感光性トレンチ材料層４０２の分解された部分が通過することが可能になり、トレンチ層１０６が後に残る。これらの実施例では、コーティング層６０２は、誘電性層４０２，１０４上に選択的に形成されるが基板１０２上に形成されないので、バイア部分（図１の１１４）が後続のステップにおいて充填されるとき、電気的な接続性が維持される。
conformal resist coating）または他のコーティングのような、レジスト・コーティングが使用されてもよい。更に他の実施例では、他の方法およびコーティングが使用されてもよく、または、コーティング層６０２が使用されなくてもよい。コーティング層６０２が使用されるいくつかの実施例において、コーティング層は透過性があり、これによって感光性トレンチ材料層４０２の分解された部分が通過することが可能になり、トレンチ層１０６が後に残る。これらの実施例では、コーティング層６０２は、誘電性層４０２，１０４上に選択的に形成されるが基板１０２上に形成されないので、バイア部分（図１の１１４）が後続のステップにおいて充填されるとき、電気的な接続性が維持される。
再び図２に戻り、シード層が堆積される（２１２）。図７は、堆積されたシード層７０２を示す断面図である。シード層７０２に加えて、またはシード層の代わりに、バリア層および／またはアドヒージョン層が堆積されてもよい。したがって、単一のシード層７０２が示されているが、層７０２は２以上の材料を有してもよく、および／または材料は２以上の目的に役立つものでもよい。ある実施例では、バリア層は、シード層７０２の後に堆積された層の相互作用が、感光性トレンチ材料層４０２、トレンチ層１０６、第１バイア層１０４、および基板１０２の１つまたはそれ以上と相互に作用することを防止する。ある実施例では、アドヒージョン層が、シード層７０２を助長するために堆積され、および／または、その後に、導電材料を感光性トレンチ材料層４０２、トレンチ層１０６、第１バイア層１０４、基板１０２、およびバリア層の１つまたはそれ以上に密着させるために堆積される。アドヒージョン層またはバリア層の上にシード層７０２がある。シード層は、Ｎｉ、ＮｉＶ、Ｃｏ、Ｃｕ、Ａｕ、Ａｇ、Ｔａ、ＴａＮ、Ｔｉ、または他の材料の１つまたはそれ以上を含む。様々な実施例において、シード層７０２は、デュアル・ダマシン（dual damascene）プロセスの後に堆積されてもよく、また、スパッタリング、物理蒸着（「ＰＶＤ」）、化学蒸着（「ＣＶＤ」）、プラズマ促進化学蒸着（「ＰＥＣＶＤ」）、原子層蒸着（「ＡＬＤ」）、無電解めっき、または他の方法、あるいはそれらの方法の組合せによって堆積されてもよい。
図２に関し、相互接続１１０の大部分を形成する導電材料が堆積される（２１４）。導電材料は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、または他の材料を含み、電気めっきまたは他の方法によって堆積される（２１４）。その後、堆積された導電材料（２１４）は、化学的機械的研摩（「ＣＭＰ」）または他の方法によって研磨され、感光性トレンチ材料層４０２またはコーティング層６０２の上部とほぼ同一平面になるように平坦化され（２１６）、相互接続１１０が形成される。図８は、堆積された導電材料が平坦化された（２１６）後の相互接続１１０を示す断面図である。図８から解るように、各相互接続１１０は、第１バイア層１０４を通って伸びるライン部分１１２、および感光性トレンチ材料層４０２を通って伸びるライン部分１１４の一方または両方を有する。ある実施例では、相互接続１１０のライン部分１１２は、相互接続のバイア部分１１４よりも広い。いくつかの実施例では、バイアの直径は５０ｎｍから１ミクロンの範囲に及び、また、ライン部分は厚さが１００ｎｍから数ミクロンの範囲に及ぶ。
再び図２に関し、キャップまたはシャントが、平坦化された相互接続１１０導体（２１６）上に堆積される。図９は、相互接続１１０上に堆積されたキャップ９０２（２１８）の断面図である。キャップ９０２は、後続の処理および材料層から相互接続１１０を分離し、かつ、例えばエレクトロマイグレーションまたは拡散を防止するために機能する。銅金属導電層と共に、例えばコバルトまたはタングステンを含む金属シャント層は、銅の相互接続１１０を分離させるために有効なキャップ９０２である。ある実施例では、シャント材料は、無電解またはフラッシュ蒸着のような選択的な技術を使用して、約５ナノメータから約１００ナノメータの範囲の厚さで堆積される。
図２に戻り、次に、第２バイア層または他のトップ層１０８が堆積される。上述のように、トップ層１０８は、第１バイア層１０４の材料とほぼ同じ材料または他の材料を含む第２バイア層である。トップ層１０８は、第２バイア層とは異なる層であってもよい。トップ層１０８は、透過性材料の層であり、そこを感光性トレンチ材料層４０２の分解された部分が通過し、トレンチ層１０６が後に残る。トップ層１０８が第２バイア層を構成する実施例では、堆積された第２バイア層は、パターン化される（２２２）。図１０は、トップ層１０８を示す断面図であるが、この場合、パターン化された第２バイア層は、感光性トレンチ材料層４０２、相互接続１１０、およびキャップ９０２の上に堆積される。いくつかの実施例において、キャップ９０２は、第２バイア層または他のパターン化された層をパターン化するときにエッチストップ層としての役割を果たす。「着地していない(unlanded)バイア」（層１０８のバイアの開口が、層４０２内の金属ラインの上部と完全に整合していない状態）をサポートするために、コーティング層６０２もまたエッチストップとしての役割を果たす。トップ層１０８は、それが第２バイア層または他のタイプの層かどうかにはかかわらず、トレンチ層１０６の上で構造的なサポートを加える。
図２に戻り、感光性トレンチ材料層４０２は、完全にまたは部分的に分解され（２２４）、トレンチ層１０６になる。本記述は、感光性トレンチ材料層４０２の分解に関連しているが、いくつかの実施例では、感光性トレンチ材料層４０２の一部だけが分解されることに注意されたい。例えば、感光性トレンチ材料層４０２の空孔内に存在するポロゲン材料は分解され、一方で残余の材料は分解されずに残る。他の実施例では、材料は、部分的な空隙を形成する部分的な残余層（多孔質または非多孔質）を残して部分的に分解される。図１１は、感光性トレンチ材料層４０２の分解によって形成されたトレンチ層１０６を示す断面図である。以前に感光性トレンチ材料層４０２によって占められていた場所に、変換(transformation)が生じた。他の周囲の層をほぼ完全に残しつつ、感光性トレンチ材料層４０２の少なくとも一部が分解されて分解生成物（図示せず）が生成され、それがトップ層１０８およびコーティング層６０２を通って拡散経路１１０２に沿って拡散によって除去された。例えば、コーティング層６０２を有しない点が異なる他の実施例では、拡散経路１１０２はそれに応じて異なるであろう。その結果、構造１００は、以前に感光性トレンチ材料層４０２で占められていたボリューム内の１またはそれ以上のボイドまたは空隙を含む。
様々の適切な材料が与えられることにより、トップ層１０８および感光性トレンチ材料層４０２の多くの組み合わせは、分解のモード、周囲の材料、および環境上の制限に基づいて、選択的な分解および除去のために好都合なように組み合わせられる。感光性トレンチ材料層４０２から材料の選択的な分解および除去を促進するために、熱的および化学的処理が使用されてもよい。一実施例において、トップ層１０８を構成する材料は、温度的機械的安定性を得るために高いガラス転移温度であることに加えて、感光性トレンチ材料層４０２よりも高い熱分解温度を有する。このような組み合わせのために、構造またはその一部が、トップ層１０８および他の周辺構造の熱分解温度よりも低い温度であるが、感光性トレンチ材料層４０２の熱分解温度よりも高い温度で加熱されると、感光性トレンチ層材料４０２が分解される。化学的変換の実施例では、感光性トレンチ層材料４０２は、トップ層１０８および他の隣接する材料をほとんど破壊しない化学剤によって選択的に分解され、全体的な構造は損なわれずに残る。
したがって、いくつかの実施例において、感光性トレンチ材料層４０２の分解（２２４）は、感光性トレンチ材料層４０２を加熱することによって実施される。一実施例において、感光性トレンチ材料層４０２からの材料は、感光性トレンチ材料層４０２と他の周辺材料との間の熱分解温度の差異に基づき、トップ層１０８を通って選択的に分解され除去される。例えば、感光性トレンチ材料層４０２がフォトレジスト材料を含む実施例では、材料を分解する（２２４）ために、感光性トレンチ材料層４０２が摂氏約１８０度から摂氏約４００度の範囲の温度に加熱される。他の実施例では、感光性トレンチ材料層４０２は、摂氏約２００度から摂氏約３００度の範囲の温度に加熱される。同様に、感光性トレンチ材料層４０２が一つ（ＵＮＩＴＹ）の材料を含む実施例では、材料を分解する（２２４）ために、感光性トレンチ材料層４０２が摂氏約２５０度から摂氏約４００度の範囲の温度で加熱される。感光性トレンチ材料層４０２がポロゲンを有する感光性マトリクス材を含む実施例では、ポロゲンは熱的に分解され（２２４）、マトリクス材料内に空孔またはボイドを残す。分解物は、経路１１０２に沿って拡散することによって除去される。コーティング層６０２がより強いシールを形成している場合のように、経路が分解された材料をそれほど透過しないいくつかの実施例では、感光性トレンチ材料層４０２は、拡散経路１１０２に沿った層の膨れまたはその他の損傷を回避するために、例えばより低温で、よりゆっくりと分解される（２２４）。
分解２２４に続いて、更に処理が行なわれる場合もある。例えば、感光性トレンチ材料の他の層が追加され、その後、第２トレンチ層に変換される。結果として生じた相互接続構造１００は、マイクロプロセッサ・ダイの基板のようなマイクロエレクトロニック回路の一部として使用され、そこで構造１００およびマイクロプロセッサ・ダイは共にマイクロプロセッサ・モジュールを含む。
前述した本発明の実施例は、例示および説明のために示された。それは、本発明を全て網羅するものではなく、また、開示された正確な形態に制限することを意図するものではない。本明細書および請求項は、例えば、左、右、上部、底部、上、下、高、低、第１、第２等の用語を含むが、これらは記述的な目的にのみ使用されるものであり、制限的に解釈すべきではない。ここに記述された装置または物品の実施例は、様々な位置および方向で、製造し、使用し、輸送することが可能である。当業者は、上記に教示に照らして、多くの修正および変更が可能であることを理解すべきである。当業者は、図中に示される多様なコンポーネントのために、多様な同等の組合せおよび代替を認識するであろう。したがって、本発明の範囲は、この詳細な説明によって制限されず、添付の請求項によって制限されることを意図するものである。
Claims (23)
- 基板上に第１バイア誘電体層を形成する段階と、
前記第１バイア誘電体層を通るバイアを形成するために前記第１バイア誘電体層をパターン化する段階と、
前記第１バイア誘電体層上に感光性トレンチ誘電体層を形成する段階と、
前記感光性トレンチ誘電体層を通るトレンチを形成するために前記感光性トレンチ誘電体層をパターン化する段階と、
前記バイアおよび前記トレンチ内に導電材料を堆積する段階と、
前記感光性トレンチ誘電体層上にトップ層を形成する段階と、
前記感光性トレンチ誘電体層を少なくとも部分的に分解する段階であって、前記感光性トレンチ誘電体層の分解された材料は前記トップ層を通過する、段階と、
から成ることを特徴とする方法。 - 前記感光性トレンチ誘電体層を分解する段階は、前記感光性トレンチ誘電体層を摂氏約１８０度から摂氏約４００度の範囲の温度に加熱する段階を含むことを特徴とする請求項１記載の方法。
- 前記感光性トレンチ誘電体層をパターン化する段階は、前記感光性トレンチ誘電体層を直接にパターン化する段階を含むことを特徴とする請求項１記載の方法。
- 前記感光性トレンチ誘電体層をパターン化する段階は、前記感光性トレンチ誘電体層上で個別のフォトレジスト層を使用せずに前記感光性トレンチ誘電体層をパターン化する段階を含むことを特徴とする請求項３記載の方法。
- 前記感光性トレンチ誘電体層は、ほぼ完全に分解され、前記第１バイア誘電体層と前記第２バイア誘電体層との間に空隙を残すことを特徴とする請求項１記載の方法。
- 前記感光性トレンチ誘電体層は、部分的に分解され、前記第１バイア誘電体層と前記第２バイア誘電体層との間に空隙を残すことを特徴とする請求項１記載の方法。
- 前記感光性トレンチ誘電体層は、マトリクス材料およびポロゲン材料を含み、前記感光性トレンチ誘電体層を分解する段階は、前記マトリクス材料から少なくともいくらかの前記ポロゲン材料を除去し、前記第１バイア誘電体層と前記第２バイア誘電体層との間に多孔性トレンチ誘電体層を残す段階を含むことを特徴とする請求項１記載の方法。
- 前記感光性トレンチ誘電体層は、フォトレジスト材料、感光性ポリノボルネン材料、感光性ポリシラザン材料、感光性ベンゾシクロブテン、感光性ポリアリーレン、感光性ポリシロキサン、感光性ポリベンゾオキサゾール、感光性ポリボラジレン、または感光性縮合環ポリマの少なくとも１つを含むことを特徴とする請求項１記載の方法。
- 前記パターン化されたトレンチ誘電体層上にコーティング層を形成する段階と、
前記コーティング層上に導体シード層を形成する段階と、
前記バイアおよび前記トレンチ内の前記堆積された導電材料上にキャップ層を形成する段階と、
をさらに含むことを特徴とする請求項１記載の方法。 - 基板と、
前記基板上の第１バイア誘電体層と、
前記第１バイア誘電体層上のトレンチ誘電体層であって、前記トレンチ層は、少なくとも部分的に分解された感光性トレンチ材料層を含む、トレンチ誘電体層と、
前記トレンチ誘電体層を通るトレンチと、
前記第１バイア誘電体層を通って伸び、かつ、前記感光性トレンチ誘電体層内の前記トレンチをほぼ充満する導体と、
前記感光性トレンチ誘電体層上のトップ層と、
から構成されることを特徴とする装置。 - 前記トレンチ誘電体層は多孔性の誘電体層を含み、前記感光性トレンチ材料層の少なくとも部分的な分解において、ポロゲンが前記トレンチ誘電体層内の空孔から除去されることを特徴とする請求項１０記載の装置。
- 前記トレンチ誘電体層を通る前記トレンチは、前記感光性トレンチ誘電体層を直接にパターン化することによって形成されたことを特徴とする請求項１０記載の装置。
- 前記トップ層は、前記トレンチ誘電体層と直接接触する第２バイア誘電体層を含むことを特徴とする請求項１０記載の装置。
- 前記第２誘電体層は、フォトレジスト材料、感光性ポリノボルネン材料、感光性ポリシラザン材料、感光性ベンゾシクロブテン、感光性ポリアリーレン、感光性ポリシロキサン、感光性ポリベンゾオキサゾール、感光性ポリボラジレン、または感光性縮合環ポリマの少なくとも１つを含むことを特徴とする請求項１０記載の装置。
- 基板と、
前記基板上の第１バイア誘電体層と、
前記第１バイア誘電体層上の感光性トレンチ材料層と、
前記感光性トレンチ材料層を通るトレンチと、
前記第１バイア誘電体層を通って伸び、かつ、前記感光性トレンチ材料層内の前記トレンチをほぼ充満する導体と、
前記感光性トレンチ材料層上のトップ層と、
から構成されることを特徴とする装置。 - 前記感光性トレンチ材料層は、多孔性マトリクス材料、および、前記多孔性マトリクス材料の空孔内のポロゲン材料を含むことを特徴とする請求項１５記載の装置。
- 前記トレンチ誘電体層を通る前記トレンチは、前記感光性トレンチ誘電体層を直接にパターン化することにより形成されることを特徴とする請求項１５記載の装置。
- 前記トップ層は、前記感光性トレンチ材料層と直接接触する第２バイア誘電体層を含むことを特徴とする請求項１５記載の装置。
- 前記感光性トレンチ材料層は、フォトレジスト材料、感光性ポリノボルネン材料、感光性ポリシラザン材料、感光性ベンゾシクロブテン、感光性ポリアリーレン、感光性ポリシロキサン、感光性ポリベンゾオキサゾール、感光性ポリボラジレン、または感光性縮合環ポリマの少なくとも１つを含むことを特徴とする請求項１５記載の装置。
- 基板上に感光性トレンチ誘電体層を形成する段階と、
前記感光性トレンチ誘電体層を通るトレンチを形成するために前記感光性トレンチ誘電体層を直接にパターン化する段階と、
から成ることを特徴とする方法。 - 前記トレンチに導電材料を堆積する段階と、
前記感光性トレンチ誘電体層上にトップ層を形成する段階と、
前記感光性トレンチ誘電体層を少なくとも部分的に分解する段階であって、前記感光性のトレンチ誘電体層の分解された材料は前記トップ層を通過する、段階と、
をさらに含むことを特徴とする請求項２０記載の方法。 - 前記感光性トレンチ誘電体層をパターン化する段階は、反射防止層を使用せずに、前記感光性トレンチ誘電体層をパターン化する段階を含むことを特徴とする請求項２１記載の方法。
- 前記感光性トレンチ誘電体層は、フォトレジスト材料、感光性ポリノボルネン材料、感光性ポリシラザン材料、感光性ベンゾシクロブテン、感光性ポリアリーレン、感光性ポリシロキサン、感光性ポリベンゾオキサゾール、感光性ポリボラジレン、または感光性縮合環ポリマの少なくとも１つを含むことを特徴とする請求項２０記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/829,592 US7344972B2 (en) | 2004-04-21 | 2004-04-21 | Photosensitive dielectric layer |
| PCT/US2005/010919 WO2005109490A1 (en) | 2004-04-21 | 2005-03-31 | Formation of an interconnect structure by decomposing a photosensitive dielectric layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007534175A true JP2007534175A (ja) | 2007-11-22 |
| JP4590450B2 JP4590450B2 (ja) | 2010-12-01 |
Family
ID=34964185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007509485A Expired - Fee Related JP4590450B2 (ja) | 2004-04-21 | 2005-03-31 | 感光性誘電体層を分解することによる相互接続構造の形成 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7344972B2 (ja) |
| EP (1) | EP1738408A1 (ja) |
| JP (1) | JP4590450B2 (ja) |
| KR (1) | KR20060135031A (ja) |
| CN (1) | CN1947237A (ja) |
| TW (1) | TWI283077B (ja) |
| WO (1) | WO2005109490A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2011033916A1 (ja) * | 2009-09-17 | 2011-03-24 | 東京エレクトロン株式会社 | 成膜方法および記憶媒体 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3910973B2 (ja) * | 2004-04-22 | 2007-04-25 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100703968B1 (ko) * | 2005-01-13 | 2007-04-06 | 삼성전자주식회사 | 반도체 소자의 배선 형성 방법 |
| US7867779B2 (en) | 2005-02-03 | 2011-01-11 | Air Products And Chemicals, Inc. | System and method comprising same for measurement and/or analysis of particles in gas stream |
| JP4878518B2 (ja) * | 2006-07-28 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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| EP2102905A1 (en) | 2007-01-05 | 2009-09-23 | Nxp B.V. | Method of making an interconnect structure |
| WO2008084440A1 (en) * | 2007-01-11 | 2008-07-17 | Nxp B.V. | Method of forming an interconnect structure |
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| US7767589B2 (en) | 2007-02-07 | 2010-08-03 | Raytheon Company | Passivation layer for a circuit device and method of manufacture |
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| TWI472272B (zh) * | 2011-04-08 | 2015-02-01 | Advanced Semiconductor Eng | 以感光材料形成介電層半導體結構及其製造方法 |
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| TWI557861B (zh) * | 2015-06-15 | 2016-11-11 | 欣興電子股份有限公司 | 線路載板及其製造方法 |
| TWI576026B (zh) | 2015-07-17 | 2017-03-21 | 財團法人工業技術研究院 | 電路結構 |
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| US11881520B2 (en) | 2017-11-30 | 2024-01-23 | Intel Corporation | Fin patterning for advanced integrated circuit structure fabrication |
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-
2004
- 2004-04-21 US US10/829,592 patent/US7344972B2/en not_active Expired - Fee Related
-
2005
- 2005-03-31 JP JP2007509485A patent/JP4590450B2/ja not_active Expired - Fee Related
- 2005-03-31 WO PCT/US2005/010919 patent/WO2005109490A1/en not_active Application Discontinuation
- 2005-03-31 EP EP05730981A patent/EP1738408A1/en not_active Withdrawn
- 2005-03-31 KR KR1020067021691A patent/KR20060135031A/ko not_active Application Discontinuation
- 2005-03-31 CN CNA2005800126757A patent/CN1947237A/zh active Pending
- 2005-04-04 TW TW094110768A patent/TWI283077B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1738408A1 (en) | 2007-01-03 |
| TW200610171A (en) | 2006-03-16 |
| CN1947237A (zh) | 2007-04-11 |
| KR20060135031A (ko) | 2006-12-28 |
| WO2005109490A1 (en) | 2005-11-17 |
| US20050239281A1 (en) | 2005-10-27 |
| JP4590450B2 (ja) | 2010-12-01 |
| TWI283077B (en) | 2007-06-21 |
| US7344972B2 (en) | 2008-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090807 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090817 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091117 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091125 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091217 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091225 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100412 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100709 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100823 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100913 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130917 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |