JP2007534175A - Formation of interconnect structure by decomposing photosensitive dielectric layer - Google Patents
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Abstract
本発明は、感光性材料の層が直接にパターン化される方法を提供する。その後、感光性材料は、少なくとも部分的に分解され、層内にボイドまたは空隙を残し、低減された抵抗キャパシタンス遅延特性を有する低誘電率の層を提供する。 The present invention provides a method in which a layer of photosensitive material is directly patterned. The photosensitive material is then at least partially decomposed, leaving voids or voids in the layer, providing a low dielectric constant layer with reduced resistive capacitance delay characteristics.
Description
本発明は、感光性誘電体層を分解することによる相互接続構造の形成に関する。 The present invention relates to the formation of interconnect structures by decomposing photosensitive dielectric layers.
基板のようなマイクロエレクトロニック構造において、バイアおよび他の導体のような導体は、誘電材料によって分離される。抵抗キャパシタンス(「RC」)遅延を低減し、かつ装置性能を改善するために、低誘電率(「k値」)材料が導体間の誘電体として使用される。 In a microelectronic structure such as a substrate, conductors such as vias and other conductors are separated by a dielectric material. In order to reduce resistive capacitance (“RC”) delay and improve device performance, a low dielectric constant (“k value”) material is used as a dielectric between conductors.
図1は、本発明の一実施例に従ったマイクロエレクトロニック構造100の断面図である。一実施例において、マイクロエレクトロニック構造100は基板102を含む。基板102は、生成された任意の表面であり、例えば、トランジスタ、キャパシタ、抵抗、ローカル相互接続その他のような、シリコン・ウエハ上に形成された能動および受動装置を含む。基板102は、物理的構造、または所望のマイクロエレクトロニック構成にするために多様なプロセスによって変形および/または追加された基礎的なワークピースの層、あるいは他の材料である。基板102は、導電材料、絶縁材料、半導体材料、および他の材料または材料の組合せを含む。いくつかの実施例では、基板102は階層構造である。基板102は、アセンブリに構造強度および剛性を加え、また、プリント回路板(図示せず)のような外部部品を有するアセンブリの電気接続を促進する。
FIG. 1 is a cross-sectional view of a
構造100は、第1バイア層104を含む。この第1バイア層104は、低誘電率(低k値)を有する誘電材料を含む。第1バイア層104の誘電材料は、例えば、(リン、またはホウ素およびリン、または他のドーパントでドープされていない、あるいはドープされた)二酸化シリコン;窒化シリコン;酸窒化シリコン;多孔性酸化物;有機物含有シリコン酸化物;ポリマ;または他の材料である。第1バイア層104に適切な材料として、更に以下のものを含むが、これに制限されない。例えば、JSRマイクロエレクトロニクス社、ハネウェル社、およびシップリー社の各社によって提供され、それぞれ「LKD−5109(商標)」、「Nanoglass E(商標)」、および「Zirkon(商標)」の商標を付して販売されているシロキサンをベースにしたポリマ;フッ化シリケート・ガラス(「FSG」);分子構造SixOyRz(「R」はアルキルまたはアリル基である)を有する多孔性および非多孔性のカーボン・ドープ酸化物(「CDO」)(CDOは、いくつかの実施例において約5から約50原子%の間の炭素を含み、また、いくつかの実施例では約15原子%の炭素を含む);アプライド・マテリアルズ社によって提供され、「Black Diamond(商標)」の商標を付して販売されているCVD堆積CDO;二酸化シリコン;ダウ・コーニング社によって提供され、「FOx(商標)」の商標を付して販売されているスピン・オン低k二酸化ケイ素;ノベルス社によって提供され、「Coral(商標)」の商標を付して販売されているCVD堆積CDO(CVD-deposited CDO);電子ビーム硬化CVD堆積CDO材料;ダウ・ケミカル社およびハネウェル社の各社によって提供され、それぞれ「SiLK(商標)」および「GX−3(商標)」の商標を付して販売されているようなポリアリーレンをベースにした誘電体;ハネウェル社によって提供され、「FLARE(商標)」商標を付して販売されているようなポリ(アリル・エーテル)をベースにした高分子誘電体;いくつかの会社によって製造されたポリイミド、あるいはダウ・ケミカル社によって製造されたCyclotene(商標)のようなBCBをベースにした材料のようなスピン・オン・ポリマ;高度に調整されたメソ多孔質のケイ酸塩およびアルミノケイ酸塩のような「ゼオライト」として知られる材料;あるいは他の材料である。
The
構造100は、トレンチ層106を更に含む。いくつかの実施例において、トレンチ層106は、ボイド(void)または空隙(air gap)を残すために部分的または完全に除去された感光性材料を含む。トレンチ層106は、当初からフォトレジスト材料、感光性誘電材料、または他の材料を含んでいる。材料の一部または全部が除去された後、構造のトレンチ層106は、1つまたはそれ以上の空隙を含み、複数のボイドまたは空孔(pore)を有するマトリクス誘電材料または他の材料を含む。
構造100は、更に、トレンチ層106上にトップ層108として第2バイア層または異なるタイプの層を含む。トップ層108は、「トップ」層と記述され、第1バイア層104およびトレンチ層106の上に存在するが、トップ層108上に追加の層が存在してもよい。トップ層108が第2バイア層である実施例では、第2バイア層106は、第1バイア層104の材料とほぼ同一の材料、または第1バイア層104に関して上述したような他の材料、あるいは異なる材料を含む。いくつかの実施例では、トップ層108は、トレンチ層106のボイドおよび/または空隙を残して、下方にあるいくらかまたは全ての材料が分解し通過することができるような材料を含む。したがって、トップ層108は、トレンチ層106を残して、材料の分解された部分が通過できるような透過性層である。いくつかの実施例では、構造100は、トレンチ層106上にトップ層108が無い。
The
構造100は、更に1またはそれ以上の相互接続110を含む。相互接続110は、1またはそれ以上のバイアおよび/またはラインを含み、それらは、電力、信号、または他の電流を輸送するための導電性の電気通路を提供する。図の実施例では、相互接続110は、第1バイア層104を通って伸びる小さいバイア部分114、およびトレンチ層106を通って伸びる大きいライン部分112を含む。
図1に示された実施例において、第1バイア層104は、相互接続110のバイア部分114には隣接するが、ライン部分112には隣接しないように配置される。このような幾何学的構成によって、比較的小さいサイズであるためにライン部分112よりも望ましくない曲がりや変形を受けやすい、狭くなっているバイア部分114をより強くサポートすることができ、一方で、トレンチ層106のボイドおよび/または空隙によってより適切に囲まれるように、ライン部分112を残すことができる。更に、トレンチ層106のボイドおよび/または空隙は、第1バイア層104のk値を下回るようにトレンチ層106のk値を低減させる。第1バイア層104よりも低いトレンチ層106のk値によって、ライン部分112のRC遅延が低減するが、かかる遅延はバイア部分114におけるよりも問題になる。したがって、構造100は、ライン部分112よりも機械的変形に弱いバイア部分114に対して、より機械的な支援を提供するとともに、バイア部分114よりもRC遅延の影響を受けやすいライン部分112内により低いk値の材料を提供する。
In the embodiment shown in FIG. 1, the
図2は、本発明の一実施例に従った、図1のマイクロエレクトロニック構造100のようなマイクロエレクトロニック構造を形成する方法を示すフローチャート200である。他の実施例では、フローチャート200に示されるステップのいくつかが省略され、他のステップが追加され、および/または、示されたステップが異なる順序で実施されてもよい。
FIG. 2 is a
第1バイア層104が基板102上に堆積される(202)。いくつかの実施例において、基板102が反射する場合には、最初に反射防止膜が基板102に施される。前述のように、第1バイア層104は、低いk値を有する比較的丈夫な誘電材料を含む。第1バイア層104の誘電材料は、炭素がドープされた酸化物、二酸化シリコン、または前述したような他の材料を含む。第1バイア層104はパターン化され(204)、相互接続110のバイア部分114が形成されるバイア・ボリュームが形成される。図3は、基板102上に堆積され、パターン化され、相互接続110のバイア部分114が形成されるバイア・ボリューム302が形成された第1バイア層104を示す断面図である。
A
図2に戻り、感光性トレンチ材料が付与される(206)。 図4は、第1バイア層104上に堆積された感光性トレンチ材料402を示す断面図である。いくつかの実施例では、感光性トレンチ材料層402の上面はほぼ平面である。感光性トレンチ材料層402は、平坦な表面を形成するためにスピンされ、または堆積後に平坦化される。空隙のトレンチ層106が望まれるために感光性トレンチ材料の大部分が除去されることになるいくつかの実施例では、フォトレジスト材料または他の光画定可能な犠牲誘電材料(photodefinable sacrificial dielectric material)が、感光性トレンチ材料層402として堆積される。マトリックス材料内の複数のボイドが、空隙としてよりもトレンチ層106として望まれる他のいくつかの実施例では、分解可能なポロゲン(porogen)を有する感光性の多孔質誘電性マトリクス材料が使用される。感光性トレンチ材料層において、感光性トレンチ材料は、1つまたはそれ以上の空隙を残して大部分が除去されることになるが、感光性トレンチ材料層402のために適切な感光性トレンチ材料としては、例えば、ポリノボルネン(polynorbornene)・ポリマ(一般に、193nmのリソグラフィで使用される)、フッ素化ポリマ(一般に、157nmのリソグラフィで使用される)、ポリヒドロキシスチレン・ポリマ(一般に、248nmのリソグラフィで使用される)、および摂氏400度以下の温度で容易に劣化する他のポリマに基づくフォトレジスト材料を含む。適切な感光性誘電体材料としては、例えば、クラリアント社によって製造されたSigniflow(商標)光画定可能な低k誘電体;多孔質の感光性ポリイミドのような、ポロゲンを含むポリマをベースとする感光性誘電体;あるいは他のポロゲンを含む誘電体を含む。他の材料が使用されてもよい。
Returning to FIG. 2, photosensitive trench material is applied (206). FIG. 4 is a cross-sectional view illustrating a
再び図2に関し、感光性トレンチ材料層402は、その後パターン化されてトレンチが形成され、その中に相互接続110のライン部分112が形成される。図5は、その中に相互接続110のライン部分112を形成するために導電材料が堆積されるトレンチ502を有する、パターン化された感光性トレンチ材料層402(208)の断面図である。
With reference again to FIG. 2, the photosensitive
いくつかの実施例では、感光性トレンチ材料層402は、個別のフォトレジスト層を使用してパターン化されるのではなく、「直接にパターン化」される。感光性トレンチ材料層402を直接にパターン化するということは、個別のフォトレジスト層が使用されないことを意味する。感光性トレンチ材料層402自体が光に暴露され、その後、感光性トレンチ材料層402の暴露部分が除去され(材料がポジティブ感光性か、ネガティブ感光性かに基づいて、あるいは暴露されない部分が除去され)、トレンチ502が形成され、トレンチ502を有するパターン化された感光性トレンチ材料層402(208)が後に残る。これによって、個別のフォトレジスト層を使用して誘電体層をパターン化し、その後、誘電体層を破損することなく残ったフォトレジスト層を除去しようとするときに生じる問題を回避することができる。すなわち、材料がトレンチ502を形成するために除去された後、パターン化された感光性トレンチ材料層402(208)から個別のフォトレジスト層または他の層を剥がす必要がないので、感光性トレンチ材料層402に対する損傷が回避される。更に、(当業者によって使用されるようなスカム除去(descum)ステップが及ばない)層402をパターン化するためにドライ・エッチングを必要としないので、誘電体層を破損せずに(「サイド・ウォール・ポリマ」のような)エッチングの副産物を除去するための複雑な化学を開発する必要がない。加えて、追加の層の使用を回避することで、構造100の加工コスト、複雑さ、および時間を削減することができる。いくつかの実施例では、感光性トレンチ材料層402として感光性材料を使用することによって、感光性トレンチ材料層402上に追加の層を必要しない、より単純なパターニング方法が可能になる。いくつかの実施例では、個別のフォトレジスト層を使用しないことに加えて、犠牲光吸収材料(SLAM:sacrificial light absorbing material)層または他の反射防止層が、感光性トレンチ材料層402を直接にパターン化する際に使用されない。
In some embodiments, the photosensitive
後述するように、追加の層および/または材料は、パターン化された感光性トレンチ材料層402(208)の上に堆積される。いくつかの実施例では、感光性トレンチ材料層402はパターン化され、その後、感光性トレンチ材料層402から材料を除去した後にフォトレジスト・ストリップ・ステップが行われることなく、追加の層および/または材料が感光性トレンチ材料層402の上部に堆積され、トレンチ502が形成される。例えば、感光性トレンチ材料層402が直接にパターン化される実施例では、感光性トレンチ材料層402をパターン化するための付加的なフォトレジスト層が感光性トレンチ材料層402の上部に使用されないので、フォトレジスト・ストリップ・ステップは、トレンチ502を形成するために感光性トレンチ材料層402から材料の除去する間におこなわれず、パターン化された感光性トレンチ材料層402(208)上に追加の層および材料が堆積される。
As described below, additional layers and / or materials are deposited over the patterned photosensitive trench material layer 402 (208). In some embodiments, the photosensitive
再び図2に関し、1またはそれ以上のパターン化された感光性トレンチ材料層402、第1バイア層104、および基板102の表面にコーティングが形成される(210)。形成されたコーティング(210)は、堆積され、または、感光性トレンチ材料層402、パターン化された第1バイア層104、または基板102の薄い層を代替することにより形成され、あるいは他の方法によって形成されてもよい。図6は、パターン化された感光性トレンチ材料層402およびパターン化された第1バイア層104上に形成されたコーティング層602を示す断面図である。コーティング層602は、例えば後の化学的機械的研摩に対する研磨停止層としての役割を果たし、または、さらなる層を堆積するために滑らかな表面を提供し、あるいは、他の目的のために役立つ。
Referring again to FIG. 2, a coating is formed on the surface of one or more patterned photosensitive trench material layers 402, first via
一実施例において、コーティング層602は、コーティング層が形成される表面を硬化するために電子ビーム(eビーム)によって形成され、それによって、コーティング層602を作成するための表面が強化される。他の実施例では、シリカ・ナノラミネート原子層堆積(ALD:Atomic Layer Deposition)のような方法が、コーティング層602を成長させるために使用される。他の実施例では、コーティング層602はポリマ・コーティングであってもよく、それは誘電体402,104上に選択的に堆積されるが、基板102上には堆積されない。他の実施例では、無機等角レジスト・コーティング(inorganic
conformal resist coating)または他のコーティングのような、レジスト・コーティングが使用されてもよい。更に他の実施例では、他の方法およびコーティングが使用されてもよく、または、コーティング層602が使用されなくてもよい。コーティング層602が使用されるいくつかの実施例において、コーティング層は透過性があり、これによって感光性トレンチ材料層402の分解された部分が通過することが可能になり、トレンチ層106が後に残る。これらの実施例では、コーティング層602は、誘電性層402,104上に選択的に形成されるが基板102上に形成されないので、バイア部分(図1の114)が後続のステップにおいて充填されるとき、電気的な接続性が維持される。
In one example, the
A resist coating may be used, such as a conformal resist coating) or other coating. In still other embodiments, other methods and coatings may be used, or the
再び図2に戻り、シード層が堆積される(212)。図7は、堆積されたシード層702を示す断面図である。シード層702に加えて、またはシード層の代わりに、バリア層および/またはアドヒージョン層が堆積されてもよい。したがって、単一のシード層702が示されているが、層702は2以上の材料を有してもよく、および/または材料は2以上の目的に役立つものでもよい。ある実施例では、バリア層は、シード層702の後に堆積された層の相互作用が、感光性トレンチ材料層402、トレンチ層106、第1バイア層104、および基板102の1つまたはそれ以上と相互に作用することを防止する。ある実施例では、アドヒージョン層が、シード層702を助長するために堆積され、および/または、その後に、導電材料を感光性トレンチ材料層402、トレンチ層106、第1バイア層104、基板102、およびバリア層の1つまたはそれ以上に密着させるために堆積される。アドヒージョン層またはバリア層の上にシード層702がある。シード層は、Ni、NiV、Co、Cu、Au、Ag、Ta、TaN、Ti、または他の材料の1つまたはそれ以上を含む。様々な実施例において、シード層702は、デュアル・ダマシン(dual damascene)プロセスの後に堆積されてもよく、また、スパッタリング、物理蒸着(「PVD」)、化学蒸着(「CVD」)、プラズマ促進化学蒸着(「PECVD」)、原子層蒸着(「ALD」)、無電解めっき、または他の方法、あるいはそれらの方法の組合せによって堆積されてもよい。
Returning again to FIG. 2, a seed layer is deposited (212). FIG. 7 is a cross-sectional view showing a deposited
図2に関し、相互接続110の大部分を形成する導電材料が堆積される(214)。導電材料は、Cu、Al、Au、Ag、または他の材料を含み、電気めっきまたは他の方法によって堆積される(214)。その後、堆積された導電材料(214)は、化学的機械的研摩(「CMP」)または他の方法によって研磨され、感光性トレンチ材料層402またはコーティング層602の上部とほぼ同一平面になるように平坦化され(216)、相互接続110が形成される。図8は、堆積された導電材料が平坦化された(216)後の相互接続110を示す断面図である。図8から解るように、各相互接続110は、第1バイア層104を通って伸びるライン部分112、および感光性トレンチ材料層402を通って伸びるライン部分114の一方または両方を有する。ある実施例では、相互接続110のライン部分112は、相互接続のバイア部分114よりも広い。いくつかの実施例では、バイアの直径は50nmから1ミクロンの範囲に及び、また、ライン部分は厚さが100nmから数ミクロンの範囲に及ぶ。
With reference to FIG. 2, a conductive material that forms most of the
再び図2に関し、キャップまたはシャントが、平坦化された相互接続110導体(216)上に堆積される。図9は、相互接続110上に堆積されたキャップ902(218)の断面図である。キャップ902は、後続の処理および材料層から相互接続110を分離し、かつ、例えばエレクトロマイグレーションまたは拡散を防止するために機能する。銅金属導電層と共に、例えばコバルトまたはタングステンを含む金属シャント層は、銅の相互接続110を分離させるために有効なキャップ902である。ある実施例では、シャント材料は、無電解またはフラッシュ蒸着のような選択的な技術を使用して、約5ナノメータから約100ナノメータの範囲の厚さで堆積される。
Referring again to FIG. 2, a cap or shunt is deposited on the
図2に戻り、次に、第2バイア層または他のトップ層108が堆積される。上述のように、トップ層108は、第1バイア層104の材料とほぼ同じ材料または他の材料を含む第2バイア層である。トップ層108は、第2バイア層とは異なる層であってもよい。トップ層108は、透過性材料の層であり、そこを感光性トレンチ材料層402の分解された部分が通過し、トレンチ層106が後に残る。トップ層108が第2バイア層を構成する実施例では、堆積された第2バイア層は、パターン化される(222)。図10は、トップ層108を示す断面図であるが、この場合、パターン化された第2バイア層は、感光性トレンチ材料層402、相互接続110、およびキャップ902の上に堆積される。いくつかの実施例において、キャップ902は、第2バイア層または他のパターン化された層をパターン化するときにエッチストップ層としての役割を果たす。「着地していない(unlanded)バイア」(層108のバイアの開口が、層402内の金属ラインの上部と完全に整合していない状態)をサポートするために、コーティング層602もまたエッチストップとしての役割を果たす。トップ層108は、それが第2バイア層または他のタイプの層かどうかにはかかわらず、トレンチ層106の上で構造的なサポートを加える。
Returning to FIG. 2, a second via layer or other
図2に戻り、感光性トレンチ材料層402は、完全にまたは部分的に分解され(224)、トレンチ層106になる。本記述は、感光性トレンチ材料層402の分解に関連しているが、いくつかの実施例では、感光性トレンチ材料層402の一部だけが分解されることに注意されたい。例えば、感光性トレンチ材料層402の空孔内に存在するポロゲン材料は分解され、一方で残余の材料は分解されずに残る。他の実施例では、材料は、部分的な空隙を形成する部分的な残余層(多孔質または非多孔質)を残して部分的に分解される。図11は、感光性トレンチ材料層402の分解によって形成されたトレンチ層106を示す断面図である。以前に感光性トレンチ材料層402によって占められていた場所に、変換(transformation)が生じた。他の周囲の層をほぼ完全に残しつつ、感光性トレンチ材料層402の少なくとも一部が分解されて分解生成物(図示せず)が生成され、それがトップ層108およびコーティング層602を通って拡散経路1102に沿って拡散によって除去された。例えば、コーティング層602を有しない点が異なる他の実施例では、拡散経路1102はそれに応じて異なるであろう。その結果、構造100は、以前に感光性トレンチ材料層402で占められていたボリューム内の1またはそれ以上のボイドまたは空隙を含む。
Returning to FIG. 2, the photosensitive
様々の適切な材料が与えられることにより、トップ層108および感光性トレンチ材料層402の多くの組み合わせは、分解のモード、周囲の材料、および環境上の制限に基づいて、選択的な分解および除去のために好都合なように組み合わせられる。感光性トレンチ材料層402から材料の選択的な分解および除去を促進するために、熱的および化学的処理が使用されてもよい。一実施例において、トップ層108を構成する材料は、温度的機械的安定性を得るために高いガラス転移温度であることに加えて、感光性トレンチ材料層402よりも高い熱分解温度を有する。このような組み合わせのために、構造またはその一部が、トップ層108および他の周辺構造の熱分解温度よりも低い温度であるが、感光性トレンチ材料層402の熱分解温度よりも高い温度で加熱されると、感光性トレンチ層材料402が分解される。化学的変換の実施例では、感光性トレンチ層材料402は、トップ層108および他の隣接する材料をほとんど破壊しない化学剤によって選択的に分解され、全体的な構造は損なわれずに残る。
Given various suitable materials, many combinations of
したがって、いくつかの実施例において、感光性トレンチ材料層402の分解(224)は、感光性トレンチ材料層402を加熱することによって実施される。一実施例において、感光性トレンチ材料層402からの材料は、感光性トレンチ材料層402と他の周辺材料との間の熱分解温度の差異に基づき、トップ層108を通って選択的に分解され除去される。例えば、感光性トレンチ材料層402がフォトレジスト材料を含む実施例では、材料を分解する(224)ために、感光性トレンチ材料層402が摂氏約180度から摂氏約400度の範囲の温度に加熱される。他の実施例では、感光性トレンチ材料層402は、摂氏約200度から摂氏約300度の範囲の温度に加熱される。同様に、感光性トレンチ材料層402が一つ(UNITY)の材料を含む実施例では、材料を分解する(224)ために、感光性トレンチ材料層402が摂氏約250度から摂氏約400度の範囲の温度で加熱される。感光性トレンチ材料層402がポロゲンを有する感光性マトリクス材を含む実施例では、ポロゲンは熱的に分解され(224)、マトリクス材料内に空孔またはボイドを残す。分解物は、経路1102に沿って拡散することによって除去される。コーティング層602がより強いシールを形成している場合のように、経路が分解された材料をそれほど透過しないいくつかの実施例では、感光性トレンチ材料層402は、拡散経路1102に沿った層の膨れまたはその他の損傷を回避するために、例えばより低温で、よりゆっくりと分解される(224)。
Accordingly, in some embodiments, the decomposition (224) of the photosensitive
分解224に続いて、更に処理が行なわれる場合もある。例えば、感光性トレンチ材料の他の層が追加され、その後、第2トレンチ層に変換される。結果として生じた相互接続構造100は、マイクロプロセッサ・ダイの基板のようなマイクロエレクトロニック回路の一部として使用され、そこで構造100およびマイクロプロセッサ・ダイは共にマイクロプロセッサ・モジュールを含む。
Further processing may be performed following
前述した本発明の実施例は、例示および説明のために示された。それは、本発明を全て網羅するものではなく、また、開示された正確な形態に制限することを意図するものではない。本明細書および請求項は、例えば、左、右、上部、底部、上、下、高、低、第1、第2等の用語を含むが、これらは記述的な目的にのみ使用されるものであり、制限的に解釈すべきではない。ここに記述された装置または物品の実施例は、様々な位置および方向で、製造し、使用し、輸送することが可能である。当業者は、上記に教示に照らして、多くの修正および変更が可能であることを理解すべきである。当業者は、図中に示される多様なコンポーネントのために、多様な同等の組合せおよび代替を認識するであろう。したがって、本発明の範囲は、この詳細な説明によって制限されず、添付の請求項によって制限されることを意図するものである。 The above-described embodiments of the present invention have been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form disclosed. The specification and claims include, for example, terms such as left, right, top, bottom, top, bottom, high, low, first, second, etc., which are used for descriptive purposes only. And should not be interpreted restrictively. Embodiments of the devices or articles described herein can be manufactured, used, and transported in various locations and orientations. Those skilled in the art should appreciate that many modifications and variations are possible in light of the above teaching. Those skilled in the art will recognize a variety of equivalent combinations and alternatives for the various components shown in the figures. Accordingly, the scope of the invention is not limited by this detailed description, but is intended to be limited by the appended claims.
Claims (23)
前記第1バイア誘電体層を通るバイアを形成するために前記第1バイア誘電体層をパターン化する段階と、
前記第1バイア誘電体層上に感光性トレンチ誘電体層を形成する段階と、
前記感光性トレンチ誘電体層を通るトレンチを形成するために前記感光性トレンチ誘電体層をパターン化する段階と、
前記バイアおよび前記トレンチ内に導電材料を堆積する段階と、
前記感光性トレンチ誘電体層上にトップ層を形成する段階と、
前記感光性トレンチ誘電体層を少なくとも部分的に分解する段階であって、前記感光性トレンチ誘電体層の分解された材料は前記トップ層を通過する、段階と、
から成ることを特徴とする方法。 Forming a first via dielectric layer on the substrate;
Patterning the first via dielectric layer to form a via through the first via dielectric layer;
Forming a photosensitive trench dielectric layer on the first via dielectric layer;
Patterning the photosensitive trench dielectric layer to form a trench through the photosensitive trench dielectric layer;
Depositing a conductive material in the via and the trench;
Forming a top layer on the photosensitive trench dielectric layer;
At least partially decomposing the photosensitive trench dielectric layer, the decomposed material of the photosensitive trench dielectric layer passing through the top layer; and
A method characterized by comprising.
前記コーティング層上に導体シード層を形成する段階と、
前記バイアおよび前記トレンチ内の前記堆積された導電材料上にキャップ層を形成する段階と、
をさらに含むことを特徴とする請求項1記載の方法。 Forming a coating layer on the patterned trench dielectric layer;
Forming a conductor seed layer on the coating layer;
Forming a cap layer on the via and the deposited conductive material in the trench;
The method of claim 1 further comprising:
前記基板上の第1バイア誘電体層と、
前記第1バイア誘電体層上のトレンチ誘電体層であって、前記トレンチ層は、少なくとも部分的に分解された感光性トレンチ材料層を含む、トレンチ誘電体層と、
前記トレンチ誘電体層を通るトレンチと、
前記第1バイア誘電体層を通って伸び、かつ、前記感光性トレンチ誘電体層内の前記トレンチをほぼ充満する導体と、
前記感光性トレンチ誘電体層上のトップ層と、
から構成されることを特徴とする装置。 A substrate,
A first via dielectric layer on the substrate;
A trench dielectric layer on the first via dielectric layer, the trench layer comprising at least partially decomposed photosensitive trench material layer; and
A trench through the trench dielectric layer;
A conductor extending through the first via dielectric layer and substantially filling the trench in the photosensitive trench dielectric layer;
A top layer on the photosensitive trench dielectric layer;
A device characterized by comprising.
前記基板上の第1バイア誘電体層と、
前記第1バイア誘電体層上の感光性トレンチ材料層と、
前記感光性トレンチ材料層を通るトレンチと、
前記第1バイア誘電体層を通って伸び、かつ、前記感光性トレンチ材料層内の前記トレンチをほぼ充満する導体と、
前記感光性トレンチ材料層上のトップ層と、
から構成されることを特徴とする装置。 A substrate,
A first via dielectric layer on the substrate;
A photosensitive trench material layer on the first via dielectric layer;
A trench through the photosensitive trench material layer;
A conductor extending through the first via dielectric layer and substantially filling the trench in the photosensitive trench material layer;
A top layer on the photosensitive trench material layer;
A device characterized by comprising.
前記感光性トレンチ誘電体層を通るトレンチを形成するために前記感光性トレンチ誘電体層を直接にパターン化する段階と、
から成ることを特徴とする方法。 Forming a photosensitive trench dielectric layer on the substrate;
Patterning the photosensitive trench dielectric layer directly to form a trench through the photosensitive trench dielectric layer;
A method characterized by comprising.
前記感光性トレンチ誘電体層上にトップ層を形成する段階と、
前記感光性トレンチ誘電体層を少なくとも部分的に分解する段階であって、前記感光性のトレンチ誘電体層の分解された材料は前記トップ層を通過する、段階と、
をさらに含むことを特徴とする請求項20記載の方法。 Depositing a conductive material in the trench;
Forming a top layer on the photosensitive trench dielectric layer;
At least partially decomposing the photosensitive trench dielectric layer, the decomposed material of the photosensitive trench dielectric layer passing through the top layer; and
21. The method of claim 20, further comprising:
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WO (1) | WO2005109490A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011033916A1 (en) * | 2009-09-17 | 2011-03-24 | 東京エレクトロン株式会社 | Film-forming method and storage medium |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3910973B2 (en) * | 2004-04-22 | 2007-04-25 | 株式会社東芝 | Manufacturing method of semiconductor device |
KR100703968B1 (en) * | 2005-01-13 | 2007-04-06 | 삼성전자주식회사 | Method for fabricating interconnection line in a semiconductor device |
US7867779B2 (en) | 2005-02-03 | 2011-01-11 | Air Products And Chemicals, Inc. | System and method comprising same for measurement and/or analysis of particles in gas stream |
JP4878518B2 (en) * | 2006-07-28 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
US7619310B2 (en) * | 2006-11-03 | 2009-11-17 | Infineon Technologies Ag | Semiconductor interconnect and method of making same |
WO2008056295A1 (en) * | 2006-11-09 | 2008-05-15 | Nxp B.V. | A semiconductor device and a method of manufacturing thereof |
CN101573787B (en) | 2007-01-05 | 2011-05-25 | Nxp股份有限公司 | Method of making an interconnect structure |
WO2008084440A1 (en) * | 2007-01-11 | 2008-07-17 | Nxp B.V. | Method of forming an interconnect structure |
US7767589B2 (en) | 2007-02-07 | 2010-08-03 | Raytheon Company | Passivation layer for a circuit device and method of manufacture |
US8173906B2 (en) * | 2007-02-07 | 2012-05-08 | Raytheon Company | Environmental protection coating system and method |
US20170004978A1 (en) * | 2007-12-31 | 2017-01-05 | Intel Corporation | Methods of forming high density metal wiring for fine line and space packaging applications and structures formed thereby |
DE102008016424B4 (en) * | 2008-03-31 | 2011-06-01 | Amd Fab 36 Limited Liability Company & Co. Kg | A method of forming a contactless opening and a trench in a low-k dielectric layer |
TWI472272B (en) * | 2011-04-08 | 2015-02-01 | Advanced Semiconductor Eng | Semiconductor package whose a dielectric layer formed from a photo-sensitive material and manufacturing method thereof |
CN104752318B (en) * | 2013-12-27 | 2019-01-22 | 中芯国际集成电路制造(上海)有限公司 | The forming method of semiconductor devices |
TWI590735B (en) * | 2014-12-15 | 2017-07-01 | 財團法人工業技術研究院 | Signal transmission board and manufacturing method thereof |
TWI557861B (en) * | 2015-06-15 | 2016-11-11 | 欣興電子股份有限公司 | Circuit board and manufacturing method thereof |
TWI576026B (en) | 2015-07-17 | 2017-03-21 | 財團法人工業技術研究院 | Circuit structure |
US9775246B2 (en) | 2015-08-07 | 2017-09-26 | Unimicron Technology Corp. | Circuit board and manufacturing method thereof |
CN109585359B (en) * | 2017-09-29 | 2021-03-09 | 中芯国际集成电路制造(上海)有限公司 | Semiconductor structure and forming method thereof |
US10910216B2 (en) * | 2017-11-28 | 2021-02-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low-k dielectric and processes for forming same |
TW202401727A (en) | 2017-11-30 | 2024-01-01 | 美商英特爾股份有限公司 | Heterogeneous metal line compositions for advanced integrated circuit structure fabrication |
KR20230006054A (en) | 2017-11-30 | 2023-01-10 | 인텔 코포레이션 | Fin patterning for advanced integrated circuit structure fabrication |
CN112002685A (en) * | 2020-08-17 | 2020-11-27 | 北京蓝智芯科技中心(有限合伙) | Space conversion substrate based on silicon-based process and rewiring circuit layer and preparation method |
CN112289775A (en) * | 2020-08-17 | 2021-01-29 | 北京蓝智芯科技中心(有限合伙) | Space conversion substrate based on through silicon via and redistribution circuit layer and preparation method |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0883839A (en) * | 1994-05-27 | 1996-03-26 | Texas Instr Inc <Ti> | Semiconductor device provided with void between metal conductors and its manufacture |
JP2003163265A (en) * | 2001-11-27 | 2003-06-06 | Nec Corp | Wiring structure and its manufacturing method |
US20030111263A1 (en) * | 2001-12-13 | 2003-06-19 | International Business Machines Corporation | Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1252810C (en) * | 1997-01-21 | 2006-04-19 | B·F·谷德里奇公司 | Fabrication of semiconductor device with gaps for ultra-low capacitance interconnections |
US6153528A (en) * | 1998-10-14 | 2000-11-28 | United Silicon Incorporated | Method of fabricating a dual damascene structure |
US6277765B1 (en) * | 1999-08-17 | 2001-08-21 | Intel Corporation | Low-K Dielectric layer and method of making same |
US6252290B1 (en) * | 1999-10-25 | 2001-06-26 | Chartered Semiconductor Manufacturing Ltd. | Method to form, and structure of, a dual damascene interconnect device |
US6815329B2 (en) | 2000-02-08 | 2004-11-09 | International Business Machines Corporation | Multilayer interconnect structure containing air gaps and method for making |
MY128644A (en) * | 2000-08-31 | 2007-02-28 | Georgia Tech Res Inst | Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same |
US6448177B1 (en) | 2001-03-27 | 2002-09-10 | Intle Corporation | Method of making a semiconductor device having a dual damascene interconnect spaced from a support structure |
DE10238024B4 (en) | 2002-08-20 | 2007-03-08 | Infineon Technologies Ag | Method for integrating air as a dielectric in semiconductor devices |
JP2004274020A (en) * | 2002-09-24 | 2004-09-30 | Rohm & Haas Electronic Materials Llc | Manufacture of electronic device |
US6833320B2 (en) | 2002-11-04 | 2004-12-21 | Intel Corporation | Removing sacrificial material by thermal decomposition |
US7304388B2 (en) * | 2003-06-26 | 2007-12-04 | Intel Corporation | Method and apparatus for an improved air gap interconnect structure |
-
2004
- 2004-04-21 US US10/829,592 patent/US7344972B2/en not_active Expired - Fee Related
-
2005
- 2005-03-31 CN CNA2005800126757A patent/CN1947237A/en active Pending
- 2005-03-31 KR KR1020067021691A patent/KR20060135031A/en not_active Application Discontinuation
- 2005-03-31 EP EP05730981A patent/EP1738408A1/en not_active Withdrawn
- 2005-03-31 WO PCT/US2005/010919 patent/WO2005109490A1/en not_active Application Discontinuation
- 2005-03-31 JP JP2007509485A patent/JP4590450B2/en not_active Expired - Fee Related
- 2005-04-04 TW TW094110768A patent/TWI283077B/en not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0883839A (en) * | 1994-05-27 | 1996-03-26 | Texas Instr Inc <Ti> | Semiconductor device provided with void between metal conductors and its manufacture |
JP2003163265A (en) * | 2001-11-27 | 2003-06-06 | Nec Corp | Wiring structure and its manufacturing method |
US20030111263A1 (en) * | 2001-12-13 | 2003-06-19 | International Business Machines Corporation | Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011033916A1 (en) * | 2009-09-17 | 2011-03-24 | 東京エレクトロン株式会社 | Film-forming method and storage medium |
Also Published As
Publication number | Publication date |
---|---|
CN1947237A (en) | 2007-04-11 |
TWI283077B (en) | 2007-06-21 |
TW200610171A (en) | 2006-03-16 |
US7344972B2 (en) | 2008-03-18 |
EP1738408A1 (en) | 2007-01-03 |
WO2005109490A1 (en) | 2005-11-17 |
US20050239281A1 (en) | 2005-10-27 |
JP4590450B2 (en) | 2010-12-01 |
KR20060135031A (en) | 2006-12-28 |
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