JP2008235890A - 集積回路用のキャビティを有する配線構造の製造方法 - Google Patents

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Abstract

【課題】配線構造体内に空隙を生成するための新規な方法を提供する。
【解決手段】基板上に配置されると共に互いに空隙によって分離された導電体からなる少なくとも1つのレベルの配線を含み、電気絶縁材料層が前記配線のレベルを覆う、集積回路用のダマシンタイプの電気配線の構造体を製造する方法であって、前記方法は、基板上に犠牲材料層を堆積する段階と、導電体に対応するパターンを有して犠牲材料層をエッチングする段階と、犠牲材料層のエッチングされた表面に、犠牲材料を分解することができる攻撃剤に対して透過性の材料で膜層を堆積する段階と、攻撃剤を用いて犠牲材料を分解する段階であって、空隙が分解された犠牲材料の位置に形成されるような段階と、空隙によって分離された導電体を得るために、エッチングされたパターンに導電体を形成する段階と、得られた配線のレベルを覆うために、電気絶縁材料層を堆積する段階と、からなる段階を含む方法。
【選択図】図8U

Description

本発明は、集積回路用の間隙を有する配線構造の製造方法に関する。
配線構造における“空隙(エアギャップ)”の導入は、32nm技術の後世代用に現在考えられている。従って、配線構造におけるその使用は、銅トラック及び誘電体との間の寸法の継続的な減少(部品小型化)によって与えられる必要な電気性能を提供することができる。この手法は、導体(銅またはアルミニウム)のトラック間の誘電材料の現在の使用を1に等しい誘電率の空隙によって置換することを含む。
現世代の回路においては、低誘電率(誘電定数が約2.3から2.7)の多孔性誘電材料は、絶縁体としてシリコン酸化物を置換するために十分な特性を有する。しかしながら、新規材料を探求するために投じられた開発努力は、将来の誘電定数値における単位の数十分の1のゲインを必ずしも正当であると証明しない。分離材料を空気(“空隙”概念)で置換することによって、主たる技術的な進展が期待される。
現在、2つのタイプの手法が広く記載されている。第1のものは、“不適合な堆積”と称されるが、金属の線間部分に所定の誘電材料を堆積することからなる。そのとき、定義される“線幅に対する線長”比、追加的なリソグラフィ段階、及び、専用のマスク製造などの集積制限が要求され、それは、非常に高い費用を示す。この点に関して、文献(非特許文献1)を参照することができる。
第2の手法は、いくつかの誘電材料層間に交互配置された犠牲材料を使用し、この材料は、熱アニーリング、放射線による処理などの種々の物理化学的方法による集積の後に抽出される。この点に関して、文献(非特許文献2)を参照することができる。この抽出は、文献FR−A−2851373(米国特許出願2004/229454に対応する)が開示するような化学的攻撃によって得ることもできる。
この手法の目的は、いくつかの配線レベル上に犠牲材料を用いて集積体を“組み立て”、次いで、この構造体が完成される際に空隙を開放することである。今日、産業上の関心は、この後者の手法に焦点が当てられている。残念ながら、この手法が考えられるものが何であれ(化学的攻撃または熱損傷)、新規材料(多孔性膜または熱的に劣化することができる材料のそれぞれ)の開発は、必要性を残しており、それは、中期での信頼性のある集積を可能にしない。
他方、各々の手法に特有の問題は、以下のように詳述することができる。文献FR−A−2851373に記載された手法では、犠牲材料は、シリコン酸化物であり、使用される攻撃溶液は、弗酸である。これに関して、配線構造体上、特に金属トラック上の化学溶液の衝撃(銅の腐食、拡散障壁の溶解、フッ素化された複合体の形成、電食作用など)、または、存在する材料(多孔性の膜、特に接着処理)は、無視することができない。
同様に、熱的に劣化された材料(R.J.O.M.Hoofmanによる記事を参照)において、それらの集積は、新規な互換性のある“ラインのバックエンド”誘電体の完全な現像を必要とし、それは、現像作業を重要なものにする(例えば、ある温度で安定であり他の温度で全体的に分解し、銅または横断されるレベルで使用される材料の熱アニーリング温度に適合しなければならない熱的に劣化した材料など)。さらに、この劣化可能な材料は、1に近い効率で分解しなければならず、分解残留物は、満足のいく電気性能(漏れ電流、静電容量など)及び長時間における安定を保証するために横断されたレベルで使用される膜を通して効果的に真空にされなければならない。
仏国特許出願公開2,851,373号明細書 "General review of issues and perspectives for advanced copper interconnections using air gaps as ultra low-k materials" by L G Gosset et al., Proceedings of the IEEE 2003 International Interconnect Technology Conference, (2003), 65 "Benefits and Tradeoffs in MultiLevel Air Gap Integration" by R. J. 0. M. Hoofman et al., Spring MRS, San Diego, United States, April 2006
本発明は、配線構造体内の多くのレベル上に空隙を生成するための新規な方法を提供する。この方法は、ノード、従って関連する技術の寸法に適合すると共に、既に集積された材料と方法、従って製造ユニットで受け入れられる使用を可能にするマイクロエレクトロニクス産業において利点を有する。基本原理は、問題となっているラインの金属堆積の前に、膜によって線引きされた空隙を生成することからなる。次いで、この膜は、マスクの図面に従って形成され、空隙の形成後の位置で自己支持体であるために十分な剛性である。
従って、本発明の対象は、基板上に配置されると共に互いに空隙によって分離された導電体からなる少なくとも1つのレベルの配線を含み、電気絶縁材料層が前記配線のレベルを覆う、集積回路用のダマシンタイプの電気配線の構造体を製造する方法であって、前記方法は、前記基板上に犠牲材料層を堆積する段階と、前記導電体に対応するトラックを有して前記犠牲材料層をエッチングする段階と、前記犠牲材料層のエッチングされた表面に、前記犠牲材料を分解することができる攻撃剤に対して透過性の材料で膜層を堆積する段階と、前記攻撃剤を用いて前記犠牲材料を分解する段階であって、前記空隙が前記分解された犠牲材料の位置に形成されるような段階と、空隙によって分離された導電体を得るために、前記エッチングされたパターンに導電体を形成する段階と、前記得られた配線のレベルを覆うために、電気絶縁材料層を堆積する段階と、からなる段階を含む方法である。
この方法は、前記犠牲材料をエッチングする段階の前に、前記エッチング段階中にエッチングされ、前記攻撃剤によって分解されない、前記膜層より密度の高い材料の圧密膜層を堆積することからなる段階も含むこともできる。それから、それは、前記犠牲材料をエッチングする段階の前に、前記圧密膜層上にマスク材料層を堆積することからなる段階も含むことができる。
この方法が圧密膜層を堆積する段階を含む場合、それは、多孔性材料の前記膜層を堆積する段階の後であって前記導電体を形成する段階の前に、前記犠牲材料層の前記エッチングされた領域の下部とエッチングされていない部分上に位置する前記多孔性材料の膜層の部分を除去することからなる段階を含むことができる。
前記導電体を形成する段階は、−エッチングされたパターン充填を有する導電材料層を堆積する段階と、−前記膜圧密膜層が露出されるまで行われる機械化学研磨段階と、を含むことができる。
本発明は、よく理解され、他の利点及び特徴は、添付の図面と共に、一例として与えられ、どのようにも限定されない、以下に続く詳細な説明を読むことによって明らかになるだろう。
以下に示す説明において、“空隙”という表現は、“cavite d’air”というフランス語で表される表現に訳されなければならない。しかしながら、これらの空隙は、他の気体によって充填されることがあり、または気体がない状態でもありえる。
前述された手法におけるのと同様の方法において、本発明による方法は、化学的に劣化されることができる犠牲材料の使用に頼っており、最も見慣れた例は、弗酸溶液を用いたUSG(アンドープトシリケートガラス:Undoped Silicate Glass)またはFSG(弗化珪酸塩ガラス:Fluorinated Silicate Glass)などのSiOの組み合わせの溶解に関するものであり、または、標準的なPMMA材料、すなわちポリメチルメタクリレート、300℃で分解する材料の分解、または、プラズマによる、熱的に劣化されることができる犠牲材料の使用に頼っている。前者の技術(90年代の120nmノード)において集積されるので、通常知られるような化学的経路によるSiO集積は好ましい。特に、この集積は、完全性とエッチング段階中のトラックに対する受け入れ可能なプロファイル(湾曲が無い又はほとんど無い)とを維持することができ、従って、この手法において注目すべき利点である。
次いで、これらの空隙の生成は、
−このタイプの手法に関連する技術的なノードに関連する厚さの犠牲材料層(SiO、高分子、シリコンなど)の堆積物を適切な基板上に生成すること、
−通常のマイクロエレクトロニクス方法(ハードマスクの堆積、リソグラフィ、エッチング、樹脂の除去、洗浄など)による集積物の構築(金属トラックの形成用にパターンを形成する)、
−空隙上に形成される構造体の全体を支持し、50nmまで延長することができる厚さの、攻撃の方法に対して透過性の膜を堆積すること、からなる。
この構成が分解からもたらされるのと同様に、犠牲層を攻撃するために使用される試薬が拡散することをこの膜が可能にするという事実を透過性は意味する。この堆積は、集積の必要性によって2つの場合に行われることができる。この後者の場合には、この“膜”は、2つの堆積物からなる。第1の材料の堆積物は、攻撃溶液に対して非多孔性であり、または被覆され、または高度の選択性、すなわち“犠牲層の分解の速度と比較した層の拡散速度”を有するものである。この堆積物は、エッチング段階前に形成される。同様のタイプの多孔性材料の第2の堆積物は、リソグラフィ後に壁部上に形成され、次いでエッチングされる。多孔性材料とは、攻撃溶液をその全体の厚さにわたって拡散させる材料、例えば、SiLK(商標)(プラズマによって堆積される)、SiC(例えば前駆体を用いたプラズマによって薄く堆積される(40nm未満、例えば、7から10nm))、多孔性材料(多孔性のアルミニウム、多孔性のシリコン、多孔性SiC、SiON)、または、堆積条件を変更することによって、電気化学的な方法を用いて多孔性にされる材料を意味する。
図1Aから1Eは、本発明による第1実施形態を説明する図である。
図1Aは、基板10を示し、その構成は、本方法を説明するために詳述される必要がない。犠牲材料層11は、例えばSiO層であるが、当業者によく知られた技術によって基板10上に堆積される。
次いで、通常の集積段階が続けられる。
−犠牲層11上で樹脂層12またはハードマスクを用いたリソグラフィの工程による配線トラックの画定(図1B参照)、
−基板10が露出されるまでマスク12を介した犠牲層11のエッチング(図1C参照)、
−マスクの除去(または“ストリッピング”)(図1D参照)。
次いで、多孔性膜13(図1E参照)は、得られた構造体上に堆積される。膜13は、存在する犠牲材料を囲うことによって構造体の上部表面に密着する。
図2Aから2Fは、本発明による第2の実施形態を説明する図である。
図2Aは、基板20を示し、その構成は、詳述されない。第1実施形態と同様に、犠牲材料層21が堆積される。例えば、SiO層である。非多孔性材料の第1膜層24が犠牲層21上に堆積される(図2B参照)。
次いで、通常の集積段階が続けられる。
−第1膜層24上で樹脂層22またはハードマスクを用いたリソグラフィの工程による配線トラックの画定(図1B参照)、
−基板20が露出されるまでマスク22を介して第1膜層24と犠牲層21とのエッチング(図2D参照)、
−非多孔性材料24で覆われている犠牲材料21の存在する部分を露出するようなマスクの除去(図2E参照)。
次いで、多孔性材料膜23の第2層は、得られた構造体上に堆積される(図2F参照)。この第2膜層23は、存在する犠牲材料と第1膜層の存在する部分とを囲うことによって構造体の上面に密着する。このように、第1膜層と第2膜層との部分の接続からなる膜は、第2時間において得られる。
これらの膜の特性は、本発明のキーポイントである。それは、リソグラフィマスク上に描かれるパターンを有して自己支持されるように十分に硬いものでなければならず、空隙が実際に生成される領域に依存しなければならない。実際、選択された実施形態または抽出方法によれば、犠牲材料の抽出は、全体的または部分的であり、それは、時々、その構造体(特に、緩和された広いパターンと称される領域上で)を強化することができるであろうし、この問題は、さらに示されるように、狭いパターンで提示されないだろう。この場合、狭いパターンのケースは、空隙が集積回路の性能を保証するために要求される領域に相当する。
この膜に求められる特性は、図3から7を参照することによって以下に説明されるだろう。
図3は、犠牲材料31を抽出する前に、本発明による方法によって基板30から製造される構造体を示す。この構造体は、狭いパターン35と広いパターン36という、この膜33とこの基板30との間の犠牲材料31を保持する2つのタイプのトラックを含む。狭いパターンとは、その寸法が、犠牲層を抽出するための段階中に“崩壊”(パターンの結合)と称される作用を生じないトラックを意味する。この作用は、特に膜のヤング率と乾式工程の条件に依存する。
図4から7は、この膜の様々な特性に従って犠牲材料の抽出の段階後に得られる結果物を示す。
図4は、膜33によって囲まれる全体の体積の犠牲材料の抽出のケースを示す。この図は、膜33が広いパターン36内に支持されないケースを示す。この膜は、広いトラック領域内の基板30に結合される。この問題は、この膜の剛性の欠如に関連されるものでありえる。それは、例えば、使用される抽出の方法に関連することがありえ、この構造体の乾燥中にもたらされる表面張力に寄与することもありえる。図4によって示されるケースは、広いパターンに不適切である。
図5は、膜33によって囲まれる全体の体積の犠牲材料の抽出のケースを示す。この図は、膜33が広いパターン35及び狭いパターン36の両方で支持されるケースを示す。この膜は、基板に結合しない。それは、この膜が曲げられないほど十分に硬いからである。
図6は、犠牲材料の部分的な抽出のケースを示し、この犠牲材料は、膜33によって体積の全体にわたって抽出されない。それは、パターン36の高さにわたって部分的に抽出される。このケースは、避けられるべきである。その理由は、それが配線の後の堆積に続く問題を引き起こすことがあるからである。
図7は、犠牲材料31の部分的な抽出のケースを示す。この犠牲材料は、体積の全体にわたって抽出されない。この抽出は、壁部上部でのみ起こる。これは、膜33の堆積の方法のためであるかもしれない。この膜の異方性の堆積は、頂上よりもパターンの壁部の上で低い膜厚をもたらすことができ、それは、所定の方向の攻撃剤の拡散を容易にする。このケースは、満足のいく妥協点に起因し、広いパターンのケースで有利であると考えられる。
2つの段階において膜を堆積する思想は、気体がより好ましく形成される領域に処理を与え、この構造体の強化において最も好ましいケースである図7に記載される配置に特に適するように採用されてもよい。
本発明の実施に要求される他の特性は、原則的に、
−エッチングされた構造体に材料を堆積することができるという事実であり、それは、例えば、PECVDタイプであり、回転(または、“スピンオン”堆積)によるタイプではない堆積方法であり、
−電気特性を保持するために攻撃剤と犠牲材料の分解の化学反応(熱またはプラズマ等によって)に起因する残留物との起こり得る拡散である。
このタイプの用途において今日最も関心がある材料は、典型的にはSiC材料であり、それは、使用される前駆体に依存し、同様のタイプの堆積において弗酸の溶液に対して多かれ少なかれ多孔性である層を得ることができる(これらの特性に従う層の溶液の拡散の速度に関する選択性)。例えば、DMPS−SiC(ジメチルフェニルシランSiC)がこの溶液に透過性であるのに対して、“Karha”と称されるSiCは、気相で弗酸の溶液に対して“バックエンド”に現在使用される厚さの範囲で透過性である。これらの堆積物の共同使用は、このタイプの用途をもたらすことができる。炭素及び水素に基づくある有機高分子は、気相としての弗酸に対して抵抗性を有し、このタイプの用途で使用することもできる。
要求される他の特性に関して、我々は、
−前述された様々な方法(熱、化学、プラズマなど)による犠牲材料の抽出、
−金属化段階を実施する可能性(場合によって、必要であれば、拡散障壁、銅タイプの導電材料の堆積、機械化学研磨、自動位置合わせされた障壁の堆積など)、
を言及することができる。
これらの特性は、必要なだけ多くの回数で上部レベル上に再生成されるべきである。
図8Aから8Uは、本発明のさらなる好ましい実施形態による集積回路用の空隙を有する配線構造体の製造方法を示す。これは、我々が空隙(図7によって示されるケース)を放出する際に膜の崩壊(これが所望の剛性品質を有していない場合)を避けようとする実施形態である。これは、現在最も現実的な例である。図8Aから8Hは、犠牲材料としてSiOを用いた場合に、第1レベルにおいて空隙を製造する一連の集積段階を示す。
図8Aは、基板40を示し、その構成は、詳述されない。400nmまで、例えば80から120nmを含んで有利には50から150nmの厚さでありえるSiOからなる犠牲材料層が基板40上に堆積される。
多孔性または透過性でありえる材料層44が犠牲材料層41の頂部に堆積され、それは、例えば60nmまでの厚さであり得るSiCタイプの材料である(図8B参照)。密度の高い材料、従って攻撃化学溶液に対して不透過性の材料を用いることの利点は、空隙を局在化させることができ、従って広いパターンにおいて構造体の特定の剛性を維持することができることである。これは、崩壊に関連する問題を回避することができ、密度の高い領域上に空隙を局在化させることができる。次いで、通常の集積経路は、当業者に良く知られるが、続けられる。
図8Cは、層44上にハードマスクを形成する材料の層45を堆積した後に得られる構造体を示す。この層45は、非晶質炭素、TiNまたはシリコン酸化物の層でありえ、それは、TiN層の上に載せられ、60nmまでの厚さであり、有利には40nmまでの厚さである。
図8Dから8Fは、一般的な集積段階を示す。
−樹脂層42のリソグラフィ(図8D参照)、
−基板40が露出されるまでの、ハードマスクを形成する材料層45、SiC層44及び犠牲材料層41のエッチング(図8E)、
−SiC44タイプの材料とハードマスク45を形成する材料とによって連続的に覆われている犠牲材料41の存在する部分の露出するようなその樹脂マスクの除去(図8F)。
次いで、抽出剤に対して多孔性な材料層43は、得られた構造体上に堆積される(図8G参照)。層43の多孔性材料は、層43を介してその化学剤を拡散することができる特性だけではなく、その反応に起因する残留物が拡散することを可能にする特性を有する。一例として、層43は、弗酸溶液からなる抽出剤に対してDPMS−SiCでありえ、それは、40nmまでの厚さでありえ、有利には10nmまでの厚さでありえる。
従って、この膜は、層44の存在する部分、層45の存在する部分及び層43である幾つかの層を含む。
図8Hは、犠牲材料を抽出した後に得られる構造体を示す。層43は、未来の空隙46を閉じる。
ラインの下部すなわち基板40上、または、後の横断部(マルチレベル集積中に)の下部に堆積された層43の多孔性材料の部分は、その構造体に如何なる有害な影響を与えることなく除去される。この段階は、空隙の生成前または生成後に行うことができる。図8Iは、トラックの下部の層43から多孔性材料を除去した後に得られる構造体を示す。
この膜を放出する段階の後、未来の接続トラック用の金属堆積は、一般的な経路に従って形成する行うことができ、すなわち、図8Jに示されるように予め得られた構造体上に拡散障壁47を堆積する。図8Jの構造体が、層43の多孔性材料がトラックの下部に維持されるケースに相当するということは注意すべきことである。拡散障壁47は、Ta/TaNタイプでありえ、1から20nmの厚さでありえ、例えば15から20nmの厚さでありえる。
文献FR−A−2851373に記載の方法と比較して本発明による方法の利点の1つは、拡散障壁と接続トラックを構成するための金属堆積物との何れもが、犠牲層を攻撃する化学溶液に対して如何なる時も提供されないということである。これは、寸法の減少に伴って、従って使用される材料の厚さの減少に伴って、技術的なノードの現像を伴う手法の“臨界”が最小化されるべきであることを暗に示す。
次いで、その構造体の空洞領域を良好にするために十分な厚さの銅層48が堆積される(図8K参照)。この銅は、電気化学的堆積ECDまたはPVD堆積によって堆積される。
図8Lは、機械化学平坦化段階を用いて得られた構造体を示す。この段階は、その空隙を閉じながら層44のみを残すような方式で実行される。銅トラック49は、障壁層47と多孔性材料層43とによって連続的に覆われている。
第1レベルの接続は、この方法で製造することができる。第2レベルの接続の生成は、同様の原理を用いて考えられることができる。
次いで、金属化の頂上レベルは、誘電材料からなり、例えば、SiO及び有機高分子のハイブリッド材料であるメチルシルセスキオキサン(MSQ)タイプの誘電材料である。我々は、特に、ポリノーボメン(polynorbomenes)、感光性ポリイミド、SiLK(商標)またはGX−3(商標)などのポリアリーレン、及び、FLARE(商標)などのポリアリールエーテルを含む有機高分子を挙げることもできる。この第2レベルの金属の集積は、“ダブルダマシン”経路に従ってSiOを用いて適用することができる。
図8Mは、銅トラック49の上にある、CoWB、CoWPまたはCoWP/B(水溶液中での堆積)、または、CuSiN(プラズマ処理による堆積)で合金化された、自動位置合わせ拡散障壁を形成する保護層50を有して予め得られた構造体を示す。次いで、直ぐ上で引用されたタイプの誘電材料層51が堆積される。
次いで、犠牲材料層52は、例えばSiOであるが、誘電材料層51の上に堆積される(図8N参照)。
犠牲層52を堆積した後、60nmまでの厚さでありえるSiCタイプの多孔性または非多孔性材料の膜層53は、犠牲層52の上に堆積される。次いで、ハードマスク層54(TiNまたは非晶質炭素タイプの)が堆積される。次いで、ダブルダマシン構造体を生成するためのマスク55を製造する(図8O参照)。マスク55の開口部は、第1レベルの接続までビアの形成を可能にするために位置合わせされる。
次いで、この構造体は、ビアを形成するためにエッチングされる。層51を構成する材料の若干のオーバーエッチングは、問題となっている各々のトラック49上に開口部を生成するために要求される。従って、開口部56は、層51及び保護層50までの拡張部を有して層54、54、52内に形成される(図8P参照)。
次いで、犠牲層52を攻撃する溶液に対して多孔性である材料層57が堆積される。この層57は、この構造体の全体の自由領域を先立つ段階で露出されるトラック49の表面まで覆う(図8Q参照)。
次いで、犠牲材料52は、第2レベルの金属化を得るために抽出される(図8R参照)。
次いで、壁部に位置する層57の部分は維持したまま、頂部(水平部)上に位置する層57の部分を除去する(図8S)。
銅層59は、先立つ段階で得られる構造体上に均一に堆積される(図8T参照)。そのことは、銅層が接触するためのトラック49との電気的接触を保証する。
次いで、機械化学研磨は、トラック49と接触を形成する横断部(traverse)60を個別化するために実行される(図8U参照)。この研磨は、存在するハードマスク層54を除去する。横断部60上にのみ存在する膜層53の部分は、空隙58を維持するために除去される。次いで、この構造体は、必要であれば、追加のレベルの生成のために準備が整っている。
本発明による第1実施形態を説明する図である。 本発明による第1実施形態を説明する図である。 本発明による第1実施形態を説明する図である。 本発明による第1実施形態を説明する図である。 本発明による第1実施形態を説明する図である。 本発明による方法の第2実施形態を説明する図である。 本発明による方法の第2実施形態を説明する図である。 本発明による方法の第2実施形態を説明する図である。 本発明による方法の第2実施形態を説明する図である。 本発明による方法の第2実施形態を説明する図である。 本発明による方法の第2実施形態を説明する図である。 本発明による方法によって得られる、犠牲材料の抽出の段階の前における構造体の図である。 本発明による方法によって得られ、膜の異なる特性に依存する、犠牲材料の抽出の段階の後における様々な構造体の図である。 本発明による方法によって得られ、膜の異なる特性に依存する、犠牲材料の抽出の段階の後における様々な構造体の図である。 本発明による方法によって得られ、膜の異なる特性に依存する、犠牲材料の抽出の段階の後における様々な構造体の図である。 本発明による方法によって得られ、膜の異なる特性に依存する、犠牲材料の抽出の段階の後における様々な構造体の図である。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。 本発明のより好ましい実施形態による集積回路用の空隙を有する配線構造体を製造する方法を示す。
符号の説明
10 基板
11 犠牲材料層
12 樹脂層、マスク層
13 多孔性膜
20 基板
21 犠牲材料層
22 樹脂層、マスク層
23 多孔性膜
24 第1膜層
30 基板
31 犠牲材料層
33 多孔性膜
35 狭いパターン
36 広いパターン
40 基板
41 犠牲材料層
42 樹脂層、マスク層
43 多孔性膜
44 圧密膜層
45 ハードマスク層
46 空隙
47 拡散障壁
48 導電材料層
49 導電体、銅トラック
50 保護層
51 誘電材料層
52 犠牲層
53 膜層
54 ハードマスク層
55 マスク層
56 開口部
57 多孔性材料層
58 空隙
59 銅層
60 横断部

Claims (5)

  1. 基板上に配置されると共に互いに空隙によって分離された導電体からなる少なくとも1つのレベルの配線を含み、電気絶縁材料層が前記配線のレベルを覆う、集積回路用のダマシンタイプの電気配線の構造体を製造する方法であって、
    前記方法は、
    前記基板(40)上に犠牲材料層(41)を堆積する段階と、
    前記導電体に対応するトラックを有して前記犠牲材料層(41)をエッチングする段階と、
    前記犠牲材料層のエッチングされた表面に、前記犠牲材料(41)を分解することができる攻撃剤に対して透過性の材料で膜層(43)を堆積する段階と、
    前記攻撃剤を用いて前記犠牲材料を分解する段階であって、前記空隙(46)が前記分解された犠牲材料の位置に形成されるような段階と、
    空隙(46)によって分離された導電体を得るために、前記エッチングされたパターンに導電体(49)を形成する段階と、
    前記得られた配線のレベルを覆うために、電気絶縁材料層(51)を堆積する段階と、
    からなる段階を含む方法。
  2. 前記犠牲材料(41)をエッチングする段階の前に、前記エッチング段階中にエッチングされ、前記攻撃剤によって分解されない、前記膜層(43)より密度の高い材料の圧密膜層(44)を堆積することからなる段階も含む、請求項1に記載の方法。
  3. 前記犠牲材料(41)をエッチングする段階の前に、前記圧密膜層(44)上にマスク材料層(45)を堆積することからなる段階も含む、請求項2に記載の方法。
  4. 多孔性材料の前記膜層(43)を堆積する段階の後であって前記導電体を形成する段階の前に、前記犠牲材料層(41)の前記エッチングされた領域の下部とエッチングされていない部分上に位置する前記多孔性材料の膜層(43)の部分を除去することからなる段階を含む、請求項2または3に記載の方法。
  5. 前記導電体(49)を形成する段階は、
    −エッチングされたパターン充填を有する導電材料層(48)を堆積する段階と、
    −前記膜圧密膜層が露出されるまで行われる機械化学研磨段階と、
    を含む、請求項2から4の何れか一項に記載の方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2915832B1 (fr) * 2007-05-04 2009-07-03 Commissariat Energie Atomique Procede de fabrication de motifs au sein d'une couche de polymere
US8310053B2 (en) 2008-04-23 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a device with a cavity
FR3000841A1 (fr) 2013-01-09 2014-07-11 St Microelectronics Rousset Procede de realisation d'un dispositif metallique loge dans un logement ferme au sein d'un circuit integre, et circuit integre correspondant
FR3022691B1 (fr) 2014-06-23 2016-07-01 Stmicroelectronics Rousset Dispositif capacitif commandable integre
US9269668B2 (en) 2014-07-17 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect having air gaps and polymer wrapped conductive lines
US10163792B2 (en) 2014-07-28 2018-12-25 Qualcomm Incorporated Semiconductor device having an airgap defined at least partially by a protective structure
US9466452B1 (en) 2015-03-31 2016-10-11 Stmicroelectronics, Inc. Integrated cantilever switch
FR3034567B1 (fr) 2015-03-31 2017-04-28 St Microelectronics Rousset Dispositif metallique a piece(s) mobile(s) ameliore loge dans une cavite de la partie d'interconnexion (" beol ") d'un circuit integre
CN105514031B (zh) * 2016-01-27 2018-08-28 上海集成电路研发中心有限公司 一种后道互连空气隙的制备方法
FR3049946B1 (fr) * 2016-04-06 2018-04-13 Centre National De La Recherche Scientifique Cnrs Procede de fabrication d’une structure micromecanique en carbure de silicium comportant au moins une cavite
US10074639B2 (en) * 2016-12-30 2018-09-11 Texas Instruments Incorporated Isolator integrated circuits with package structure cavity and fabrication methods
US9911652B1 (en) 2017-03-29 2018-03-06 International Business Machines Corporation Forming self-aligned vias and air-gaps in semiconductor fabrication
US12100650B2 (en) 2021-10-01 2024-09-24 Nanya Technology Corporation Semiconductor device having a carbon containing insulation layer formed under the source/drain

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020158337A1 (en) * 2000-02-08 2002-10-31 Babich Katherina E. Multilayer interconnect structure containing air gaps and method for making
US20040102031A1 (en) * 2002-11-21 2004-05-27 Kloster Grant M. Low-K dielectric structure and method
JP2004153280A (ja) * 2002-10-31 2004-05-27 Asm Japan Kk エアギャップを有する多孔構造を有する半導体素子及びその製造方法
JP2004266244A (ja) * 2002-09-13 2004-09-24 Rohm & Haas Electronic Materials Llc エアギャップ形成
WO2007020688A1 (ja) * 2005-08-17 2007-02-22 Fujitsu Limited 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261942B1 (en) * 2000-01-24 2001-07-17 Chartered Semiconductor Manufacturing Ltd. Dual metal-oxide layer as air bridge
US6509623B2 (en) * 2000-06-15 2003-01-21 Newport Fab, Llc Microelectronic air-gap structures and methods of forming the same
MY128644A (en) * 2000-08-31 2007-02-28 Georgia Tech Res Inst Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
FR2851373B1 (fr) 2003-02-18 2006-01-13 St Microelectronics Sa Procede de fabrication d'un circuit electronique integre incorporant des cavites
TWI292933B (en) * 2004-03-17 2008-01-21 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor device having damascene structures with air gaps
US20060006538A1 (en) * 2004-07-02 2006-01-12 Lsi Logic Corporation Extreme low-K interconnect structure and method
JP4679193B2 (ja) * 2005-03-22 2011-04-27 株式会社東芝 半導体装置の製造方法及び半導体装置
US20080185722A1 (en) * 2007-02-05 2008-08-07 Chung-Shi Liu Formation process of interconnect structures with air-gaps and sidewall spacers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020158337A1 (en) * 2000-02-08 2002-10-31 Babich Katherina E. Multilayer interconnect structure containing air gaps and method for making
JP2004266244A (ja) * 2002-09-13 2004-09-24 Rohm & Haas Electronic Materials Llc エアギャップ形成
JP2004153280A (ja) * 2002-10-31 2004-05-27 Asm Japan Kk エアギャップを有する多孔構造を有する半導体素子及びその製造方法
US20040102031A1 (en) * 2002-11-21 2004-05-27 Kloster Grant M. Low-K dielectric structure and method
WO2007020688A1 (ja) * 2005-08-17 2007-02-22 Fujitsu Limited 半導体装置及びその製造方法

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