TWI271800B - Manufacturing method of semiconductor structure - Google Patents

Manufacturing method of semiconductor structure Download PDF

Info

Publication number
TWI271800B
TWI271800B TW092120727A TW92120727A TWI271800B TW I271800 B TWI271800 B TW I271800B TW 092120727 A TW092120727 A TW 092120727A TW 92120727 A TW92120727 A TW 92120727A TW I271800 B TWI271800 B TW I271800B
Authority
TW
Taiwan
Prior art keywords
mask layer
window
mask
manufacturing
llh
Prior art date
Application number
TW092120727A
Other languages
English (en)
Other versions
TW200403761A (en
Inventor
Oliver Genz
Markus Kirchhoff
Stefan Machill
Alexander Reb
Barbara Schmidt
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of TW200403761A publication Critical patent/TW200403761A/zh
Application granted granted Critical
Publication of TWI271800B publication Critical patent/TWI271800B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Recrystallisation Techniques (AREA)

Description

ϊ27·18〇〇 九、發明說明： 本發明係一種半導體結構之製造方法。 雖然原則上本發明的製造方法可以應用在所有的積體 :路上’但在接下來的綱將僅針對將本發明躺於石夕製 半‘體結構及此種應用所面臨的問題作說明。 石夕4半導體結構的圖樣化是經由交互製作罩幕的方式 來進行的，例如經由對光刻膠層的曝光及顯影、以及乾式 化學及/或濕式化學的各向同性或各向異性餘刻的方法來 衣作罩幕。由於在此過程中每一個姓刻步驟及/或餘刻層面 都必需花費昂貴的成本和進行複雜的操作，因此所有的半 導體製作都把目標放在盡可能將_步驟及/或钕刻層面 的數里減少到最低的程度。在進行半導體的侧圖樣化 知’除了成本及結構大小外，另外一個限制因素是兩個或 多個堆疊在一起的蝕刻層面的垂直對準精度。 到目前為止，最常見的作法是先在每一個需要被蝕刻 圖樣化的侧層面上塗上新的光刻膠層，並在經過對準後 經由’罩幕對這個細縣進行曝光，紐再使其顯 〜在纟I過顯影過程將曝光及/或曝光的光刻膠區域顯影出 來後’接著以適當的蝕刻方法(例如電抗性離子蝕刻)對位於 光刻膠罩幕之下的半導體層進行蝕刻，使其圖樣化。 本發明的目的是要提出一種改良的半導體結構的製造 5 1271800 方法 ’這種製造方法⑽徵是所需要的_細及/或钱刻 層面的數量比較少。 具有申請專利範圍第1項之特徵的製造方法即可達到 本發明的目的。 本發明之製造方法的最缝暇，只f要—個對位於 上方的第三個罩幕層進行圖樣化的_層面即可在半導體 基材内形成兩種不同的溝槽結構。 本發明的基本縣是，將位於上方的第三個罩幕層内 的窗口複製到位於下方的其他罩幕層，並於一個未使 幕的製妙驟中在-個特定的位置以自對準的方式擴大位 ;方的個罩幕層内的f σ，職的也將這個擴大後 的窗口複製到位於下方的罩幕層，然後再依據以原本的窗 口及擴大後的窗口使基材圖樣化。 從屬於主申請專利項目（申請專利範圍第i項)的副申 請專利項目的内容均為本發明之製造方法的其他有利的實 施方式及改良。 7貝 及位::Γ—種有利的實施方式是在-個對半導體基材 幕料純娜侧料—綱步 口對位於,用/立於中間的第二個罩幕層内的第-種窗 複制到位;^的弟—個罩幕層進行圖樣化，將第—種窗口 稷衣到位於下方的第—個罩幕層，以及擴大位於上方的第 ΐ27·ΐ8〇〇 三個罩幕層内的第一種窗口的作業。 本發明的一種有利的實施方式是在一個對位於下方的 第一個罩幕層及位於中間的第二個罩幕層進行選擇性蝕刻 的單一蝕刻步驟中同時完成利用經過圖樣化的位於下方的 第一個罩幕層對半導體基材進行圖樣化，以及利用位於上 方的弟二個罩幕層内的弟二種窗口重新圖樣化位於中間的 第一個罩幕層的結構，以便將第二種窗口複製到位於中間 的第二個罩幕層的作業。 本發明的另外一種有利的實施方式是在圖樣化半導體 基材時形成一個第一種溝槽，以及在重新圖樣化半導體基 材時形成一個寬度較寬、但是深度較淺的第二種溝槽。 本發明的另外一種有利的實施方式是半導體基材⑴是 以二氧化石夕製成，位於下方的第一種罩幕層是以碳製成， 位於中間的第二個罩幕層是以氮氧化石夕製成，位於上方的 第二個罩幕層是以光刻膠製成。 本發明的另外一種有利的實施方式是半導體基材是以 二氧切製成，位於下方的第—種罩幕層是以多晶石夕製 成:於中間的第二個罩幕層是以二氧化石夕製成，位於上 方的第二鲜幕層是以光刻膠製成。 二X㈣料—種有利的實施对是半導體基材是以 夕衣成，位於下方的第一種罩幕層是以多晶矽製 7 丄271800 成 :位於巾_第二解幕層是錢切製成，位於上方 、弟二個罩幕層是以光刻膠製成。 —本發，糾實施方式是轉體基材是以 二乳切製成’位於下方的第—鮮幕層是讀化石夕製 :位於中_第二個罩幕層是衫晶㈣成，位於上方 、弟二個罩幕層是以光刻膠製成。 本發日⑽糾—種有利的實施方式是在位於上方的第 二個罩幕層内形成多個第-種窗口。 種窗Π 本發_糾—種有實财式是在—個未使用罩 的衣&步驟中將多個第—種窗口擴大為相同數量的第二 本㈣的另外—種有實施方式是在-絲使用罩 的衣k步驟中將多個第—種窗口叫七職大為數量 ^的第二阶，㈣输谓—觀口在這個 擴大過程中彼此聯結在—起。 本U的另外—財利的實施方式是料—種窗口排 列成一行或數行，並將排丨 — 成條帶賴：_σ。 ㈣—種窗口聯結 3在本㈣__謝，半導體基材 疋一種中間金屬電介質。 以下配合實際的實施方式及圖式對本發明作進—步的 1271800 說明。 號均代表完全相同或 在圖式1及圖式2中凡相同的標 具有相同作用的物件。 、 ^圖式la-If為本發明之半導體結構製造方法的第一種 員知方式的各個製造步驟的示意圖。 、圖式1&中的半導體基材⑴是以二氧化石夕製成。 為了使圖面簡化起見，在圖式！ a中並未將位於半導體基材 〇下方的石夕晶圓及/或其他構造層緣出，以二氧化石夕製成的 “ $體基材(1)疋經過氧化過程、离隹析沉積過孝呈、外延/取向 附生過程、直接鍵結雜、或是其他類似棘而被設置在 此石夕晶圓及/或其他構造層之上。 如圖式la所不，第一個製造步驟是在半導體基材(1) 上叹置一個厚度為d3的以碳製成的位於下方的第一個罩 幕層(5)、一個厚度為d2的以氮氧化矽製成的位於中間的第 二個罩幕層⑺、以及一個厚度為dl的以光刻膠製成的位於 上方的第三個罩幕層⑼。通常罩幕層(5，7)係以離析沉積 的方式被設置在半導體基材(1)上，而罩幕層(9)則是以離心 塗布的方式被設置在半導體基材(1)上。 如圖式lb所示，接著利用一個未在圖式中繪出的曝光 罩幕經由一種常見的蝕刻步驟在以光刻膠製成的位於上方 的第三個罩幕層(9)内形成一個第一種窗口（u)。這樣做有 1271800 助於使以氮氧化石夕製成的位於中間的第二個罩幕層⑺具有 抗反射特性(ARC)。 如圖式lc所示，接下來的步驟包辆次侧，第-次 姓刻是選擇性的從叫_製成的位於上方㈣三個罩幕 層⑼向下對以氮氧切製成的位於巾間的第二個罩幕層⑺ 進订侧’以便將位於上方的第三鮮幕層⑼内的第一種 窗口⑼複製到以氮氧化石夕製成的位於中間的第二個罩幕 曰^ )圖式lc中的虛線代表完成此步驟的第一次侧後的 狀態。此步驟的第—次_通常是_電抗性離子 方式。 接者進行第二次_ ’此她刻是選擇㈣從以氮氧 化石夕製成的錄中間的第二個單幕層⑺向下對以碳製成的 ^於下方的第個罩幕層⑸進行侧，以便將第一種窗口 (η)複製到位於下方的第一個罩幕層⑶。 在第-種貫施方式中的這個步驟的特殊處是，第二次 钮刻僅對以氮氧化石夕製成的位於中間的第二個罩幕層⑺進 \擇!·生的钱刻’而對以光刻膠製成的位於上方的第三個 轉一層⑼暇不經進行完全的働彳。職做的結果 疋’一方面第一種窗口(11)會被複製到以碳製成的位於下方 的第一個罩幕層(5)，而且第二次侧也會止於以二氧化石夕 (Sl〇2)製成的半導體基材⑴的表面，但另-方面經由第二 10 1271800 次蝕刻也會同時對以光刻膠製成的位於上方的第三個罩幕 層(9)進行”修整”。此處所謂的”修整"是指以光刻膠製成的 位於上方的第三個罩幕層(9)的厚度會從dl縮小為⑴，，同 時以光刻膠製成的位於上方的第三個罩幕層(9)内的第一種 窗口 (11)也會被擴大為寬度較寬的第二種窗口 (13)。 也就是說，在蝕刻位於下方的第一個罩幕層〇的同 %，位於上方的第三個罩幕層(9)也會以自對準的方式在現 場改變結構。由於錄下方的第—鮮幕層⑶是以碳製 成，因此對位於下方的第—個罩幕層⑶進行的這個第二次 餘刻是選狀含氧的混合氣體進行料離顿刻方式。 在第二次侧止触二氧切脚練成的半導體基 材(1)的表面後，可以在-定的程度内繼續_(過钱刻）， 但是以不超舰界尺寸為限，也就是說軸職刻不能改 變以碳製成的位於下方的第—解幕層⑶内的第—種窗口 01)的寬度。以光刻膠製成的位於上方的第三個罩幕声⑼ 内料-觀Π(η)的擴场作就是在進行職刻的時間 内在前面說過的範圍内進行。 此處需提出酬的-點是，也可以另相—個 罩幕_刻步驟對位於上方的第三個罩幕層⑼進行綱 不過先決條件是這個_步邮會對製錢於上方的第— 個罩幕層_料__，邮會縣成位於下: 1271800 的其他罩幕層的材料具有蝕刻作用。
如圖式id所示，接下來的蝕刻步驟是利用以碳製成的 位於下方的第一個罩幕層(5)内的第一種窗口（11)在以二氧 化矽(Si〇2)製成的半導體基材(1)内蝕刻出一個溝槽(15)。在 進行這蝕刻步驟時，最好同時將以氮氧化矽製成的位於中 間的第二個罩幕層(7)已沒有被光刻膠覆蓋住的部分去除 掉。也就是說，對以二氧化矽(Si〇2)製成的半導體基材(1) 進行蝕刻，以及將以光刻膠製成的位於上方的第三個罩幕 層⑼内的第二種窗口⑽複製到以氮氧化石夕製成的位於中 間的第二個罩幕層⑺的動作是同時進行的。經過圖式W 顯示的蝕刻步驟後，位於上方的第三個罩幕層(9)的厚度會 從dl’進一步縮小為dl，，。 同樣的，此處需提出說明的-點是，原則上在侧選 擇性相同的情況下，也可以將前面朗的同時在半導體基 材⑴内侧出溝槽(I5)及將第二種窗口⑽複製到位於中 間的第二個罩幕層⑺的侧步驟分成兩個各自獨立的钱刻 步驟來進行。 如圖式le所示，接下來的餘刻步驟是將第二種窗口⑼ 複製到以碳製成驗於下額第—個轉層⑶。和前面已 經說明過的-樣’這個侧步驟是對 於中間的第二個罩幕層⑺進行選擇性的_，而== 12 l27l8〇〇 膠製成的位於上方的第三個罩幕層(9)則是不經選擇的全部 進行_。因此這健刻步驟會將以光_製成的位於上 方的第二鮮幕層⑼完全去除。祕這麵擇錄刻的關 係’這個侧步驟會止独二氧化石夕(Si〇2)製成的半導體基 材(1)的表面及/或位於中_第二個罩幕層⑺的表面。 如圖式If所不’接下來的侧步驟是將以碳製成的位 於下方的第-個罩幕層(5)内的第二種窗口(13)複製到以二 氧化石夕(Si〇2)製成的半導體基材⑴，因而在半導體基材⑴ 内形成一個寬度較寬、但是深度較淺的溝槽(17)。 從以上的說明可知，本發明的此種實施方式只需要一 個對以光刻膠製成的位於上方的第三個罩幕層(9)進行圖樣 化的蝕刻層面即可在半導體基材(1)内形成兩種不同的溝槽 結構(15，17)。 圖式2a-2f為本發明之半導體結構製造方法的第二種 實施方式的各個製造步驟的示意圖。 從圖式2a-2f顯示之本發明之半導體結構製造方法的 第二種貫施方式可以看出，這種實施方式可以在罩幕層面 上形成十分有利的彼此聯結在一起的結構。圖式2a-2f係 以上視圖的方式顯示半導體基材(1)的正面，三個罩幕層 (5，7，9)均位於半導體基材⑴的這個正面上。圖式2a—2f 與圖式la-If之間具有相互對應的關係。 13 1271800 如圖式2a所示，在初始階段整個表面都被以光刻膠製 成的位於上方的第三個罩幕層(9)覆蓋住。 如圖式2b所示，接下來的步驟是利用一個未在圖式中 1出的曝光罩幕經由-種常見的侧步驟在以光刻膠製成 的位於上方的第三個罩幕層_形成多個第一種窗口 (Ua〜llh)。為了理解前面提及的圖式2a__2f與圖式 之間的相互對應關係，可以想像圖式la__lf顯示的就是沿 著圖式2b的A-A，直線的一個斷面。 多個第一種窗口（11a—llh)的形狀均為四方形，且其在 方向上的尺寸大於在y方向上的尺寸。 在圖式2b的步驟中進行的兩次侧與圖式lb的步驟 中進行的兩次钕刻完全相同。 、在第二種實施方式中第一種窗口（1 ia一1 ih)的排列方 式的特殊處是，所選定的第—種窗σ(11&__η1ι)在y方向上 的間距及/或進行過侧的時間需適當，以便使所形成的第 二種窗口能夠相互聯結，也就是形成如圖式2c所示的條帶 狀的第二種窗口 (13a，13b)。 一般而言在排列第一種窗口時可以想像會出現兩種情 况。第一種情況是，如果第一種窗口彼此相距甚遠，及/或 如果進行職_時_短，會在xy層面形成結構大小 不同的窗口形式。第二種情況S，如果第-種窗Π彼此間 14 1271800 的間距小於-個特定的距離，及/或如果進行過侧的時間 夠長’則第-種窗口就會在巧層面彼此聯結在一起。 經由此種方式只需-個單一的侧步驟即可形成所謂 的雙波紋結構(Dual-Damascene_Strukturen)及達到完美的對 準效果。 ' 接著比照圖式id的方式進行圖式2d的餘刻步驟，也、 就是利用以碳製成的位於下方的第一個罩幕層⑶經由侧 在以二氧化砍(Si〇2)製成的半導體基材⑴内形成多個單—_ 個溝槽(15a-15h)。同樣的，在進行此_步驟的同時也會 將以氮氧化賴位於巾間的第二鮮幕層⑺已沒有被 光刻膠覆盍住的部分去除掉。 如圖式2e所示，接下來的步驟是對以碳製成的位於下 方的第-個罩幕層⑶進行钱刻，目的是將兩個條帶狀的第 二種窗n(13a’13b)複製到以碳製成的位於下方的第一個罩 幕層⑶。再接下來_刻步驟是將以碳製成的位於下糾 # 第一個罩幕層(5)内的條帶狀的第二種窗口 (13a，13b)複製 到以二氧化石夕(Si〇2)製成的半導體基材⑴，因而在半導體. 基材⑴内形成兩個條帶狀的溝槽(17a，17b)，也就是說溝. 槽⑽-指)會彼此聯結在一起，且條帶狀的溝槽⑽，哪 的珠度小於溝槽(15a__15h)的深度。 以上的配置方式特別適於作為中間電介質之用，例如 15 1271800 用於在由二氧化補成財屬電介質或其他電介質内 形成敷鍍通孔/賴連接及連接鱗。姐嚮況下，為了 形成敷鍍通孔姻連接及魏魏，可財沒有被罩幕層 覆蓋住的半導體基材⑴上沉積出一個金屬層，例如鶴金屬 層，然後再向下補至轉縣材(⑽表面為止。 雖3以上僅以有限數置的實施方式對本發明的製造方 法作-說明，但本發明的應用範圍絕非僅限於這些實施方 式，而是還有許多可能的實施方式及改良方式。 钃 特別是在以上的說明中所選擇使用的罩幕及半導體基 材的製造㈣及其配置方式都只是眾多可紐巾的一種。 雖然在以上所舉的第一種實施方式中的罩幕層系統是 由以碳製成驗於下方的第—個罩幕層、以二氧化石夕製成 的位於中間的第二個罩幕層、以及以光刻膠製成的位於上 方的第二個罩幕層所構成’並這種罩幕層系統僅是眾多可 能方式中的一種，絕非唯一的選擇。 φ 一般而言，本發明之製造方法所需要的第一及第二個 罩幕層均為硬式罩幕層’而且在進行働彳步驟時還要能夠 在半_基材及以細賴成的位於上方的第三個罩幕層 之間對第-及第二個罩幕層進行選擇性的侧。由於光刻 膠和石夕、二氧化石夕、氮氧化石夕都不一樣，只需以氧氣等離 子即可進行蝕刻，因此一般而言這個要求是可以達到的。 16 1271800 /-乳切、___㈣二氧切 二氧切⑽上三鮮幕衫獅如二氧ς =^__)，-_/二氧化__ 材料)統是以多晶料單晶卿轉導體基材的 此處還必須特別指出的一點是，本發明之製造方法的 應用範隨秘於㈣金屬電介質，岐μ朗在半、5 體結構進行圖樣化的任何一個位置。 $ 圖式la--lf:本發曰月之半導體結構製造方法的第—種垂 施方式的各個製造步驟的示意圖。 貝 圖式2a-2f:本發明之半導體結構製造方法的第二種者 施方式的各個製造步驟的示意圖。 貝 元件符號說明 1 —氣化石夕半導體基材 5 以碳製成的第一個硬式罩幕層 7 以氮氧化矽(SiON)製成的第二個硬式罩幕層 9 光刻膠罩幕層 11，11a—llh 第一種窗口 17 1271800 13，13a--13b 第二種窗口 15，15a—15h 第一種溝槽 17，17a—17b 第二種溝槽 x，y 方向
18

Claims (1)

1271800 十、申請專利範圍： 1· 一種半導體結構之製造方法，其步驟如下： 準備一個半導體基材(1); 在半導體基材(1)的表面上設置位於下方的第一個罩幕 層(5)、位於中間的第二個罩幕層(7)、以及位於上方的第三 個罩幕層(9); 在位於上方的第三個罩幕層(9)内至少形成第一種窗口 (11，11a-llh); 利用位於上方的第三個罩幕層(9)内的第一種窗口（η， lla-llh)對位於中間的第二個罩幕層(7)進行圖樣化，將第 一種窗口（11，11a—llh)複製到位於中間的第二個罩幕層 ⑺； 利用位於中間的第二個罩幕層(7)内的第一種窗口(η， lla-llh)對位於下方的第一個罩幕層(5)進行圖樣化，將第 一種窗口（11，11a—llh)複製到位於下方的第一個罩幕層 (5)； 擴大位於上方的第三個罩幕層(9)内的第一種窗口（11， 11a-llh)，以便在一個未使用罩幕的製造步驟中在位於上 方的第三個罩幕層(9)内形成第二種窗口(13，13a__13b); 利用位於上方的第三個罩幕層(9)内的第二種窗口（13， 13a—13b)重新圖樣化位於中間的第二個罩幕層⑺的結 19 1271800 構，以便將第二種窗口（13，13a__13b)複製到位於中間的第 二個罩幕層(7); 利用經過圖樣化的位於下方的第一個罩幕層〇對半導 體基材(1)進行圖樣化； 利用位於中間的第二個罩幕層(7)内的第二種窗口， 13a-13b)重新圖樣化位於下方的第一個罩幕層(5)的結構； 利用經過重新圖樣化的位於下方的第一個罩幕層(5)重 新圖樣化半導體基材(1)， 其特徵在於：在一個對半導體基材(1)及位於中間的第 二個罩幕層(7)進行選擇性蝕刻的單一蝕刻步驟中同時完 成利用位於中間的弟二個罩幕層(7)内的第一種窗口（η， lla-llh)對位於下方的第一個罩幕層(5)進行圖樣化，將第 一種自口（11，11a—llh)複製到位於下方的第一個罩幕層 (5)，以及擴大位於上方的第三個罩幕層(9)内的第一種窗口 (11 ’ 11a—llh)的作業。 2·如申請專利範圍第1項的製造方法，其特徵為：在 一個對位於下方的第一個罩幕層(5)及位於中間的第二個 罩幕層(7)進行選擇性蝕刻的單一蝕刻步驟中同時完成利 用經過圖樣化的位於下方的第一個罩幕層(5)對半導體基 材(1)進行圖樣化，以及利用位於上方的第三個罩幕層(9) 内的第二種窗口（13，13a—13b)重新圖樣化位於中間的第二 20 12?18〇〇 個罩幕層(7)的結構’以便將第二種窗口(13，13a〜13b)複製 到位於中間的第二個罩幕層⑺的作業。 3.如申請專利細第i項的製造方法，其特徵為：在 圖樣化半導體基材⑴時形成—轉—麟槽(15)，以及在 重新圖樣化半導體基材⑴時形成—個寬度較寬、但是深度 較淺的第二種溝槽(17)。 6.如申請專利範圍第！至3項中任一項的製造方法， ^特徵為：半導體基材⑴是以二氧化石夕製成，位於下方的φ ，一種罩幕層(狄以碳製成，位於中間的第二個罩幕層⑺ 疋以I氧化石夕製成，位於上方的第三個罩幕 膠製成。 5.如申請專利範圍第丨至3項中任_項的製造方法， ^寺徵為：半導體基材⑴是以二氧化石夕製成，位於下方的 第-種罩幕層(5)是以多祕製成，位於中間的第二個罩幕 層⑺是以二氧化石夕製成，位於上方的第三個罩幕層⑼是以# 光刻膠製成。 6.如申請專利範圍第1至3項中任1的製造方法， 其特徵為：半導縣_是以二氧切製成，位於下方的 第-種罩幕層(5)是以多城製成，位於中間的第二個罩幕 層⑺是以氮化石夕製成，位於上方的第三個罩幕層⑼是 刻膠製成。 21 1271800 7·如申請專利範圍第1至3項中任一頊的製造方法， 其特徵為··在位於上方的第三個罩幕層⑼内形成多個第一 種窗口(11a—llh)。 8·如申請專利範圍第7項的製造方法，其特徵為··在 一個未使用罩幕的製造步驟中將多個第一種窗口 (11a-llh) 擴大為相同數量的第二種窗口。 ， 9·如申請專利範圍第7項的製造方法，其特徵為：在 - 一個未使用罩幕的製造步驟中將多個第一種窗口 (lla__llh) _ 擴大為數量較少的第二種窗口(13a-13b)，其中至少有若干 個第一種窗口（11a-llh)在這個擴大過程中彼此聯結在一 起， 10·如申請專利範圍第9項的製造方法，其特徵為··將 第一種窗口(11a—llh)排列成一行或數行，並將排列在同一 :中的第-種窗口(lla—lld ; lle__nh)聯結成條帶狀的第 二種窗口 (13a—13b)。 馨 U.如申請專利範圍帛1項的製造方法，其特徵為··半 $體基材(1)是一種中間金屬電介質。 22 1271800 行圖樣化；利用位於中間的第二個罩幕層(7)内的第二種窗 口（13，13a—13b)重新圖樣化位於下方的第一個罩幕層(5)的 結構；利用經過重新圖樣化的位於下方的第一個罩幕層(5) 重新圖樣化半導體基材(1)。 六、 英文發明摘要： 七、 指定代表圖： (一) 本案指定代表圖為：第〈lc〉圖。 (二) 本代表圖之元件符號簡單說明： 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式:
TW092120727A 2002-08-30 2003-07-29 Manufacturing method of semiconductor structure TWI271800B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10240099A DE10240099A1 (de) 2002-08-30 2002-08-30 Herstellungsverfahren für eine Halbleiterstruktur

Publications (2)

Publication Number Publication Date
TW200403761A TW200403761A (en) 2004-03-01
TWI271800B true TWI271800B (en) 2007-01-21

Family

ID=31502168

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092120727A TWI271800B (en) 2002-08-30 2003-07-29 Manufacturing method of semiconductor structure

Country Status (5)

Country Link
US (1) US7141507B2 (zh)
EP (1) EP1540712B1 (zh)
DE (2) DE10240099A1 (zh)
TW (1) TWI271800B (zh)
WO (1) WO2004025714A2 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7857982B2 (en) * 2005-07-19 2010-12-28 Micron Technology, Inc. Methods of etching features into substrates
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
KR101774298B1 (ko) * 2011-05-30 2017-09-20 삼성전자 주식회사 반도체 장치의 제조방법
JP6158176B2 (ja) 2011-06-03 2017-07-05 ケイツーエム インコーポレイテッドＫ２Ｍ，Ｉｎｃ． 脊椎矯正システム
US9142508B2 (en) 2011-06-27 2015-09-22 Tessera, Inc. Single exposure in multi-damascene process
KR101774300B1 (ko) * 2011-07-18 2017-09-05 삼성전자 주식회사 반도체 장치의 제조방법
US9659874B2 (en) * 2015-10-14 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming deep trench and deep trench isolation structure
CN107507807B (zh) * 2017-08-25 2020-01-07 京东方科技集团股份有限公司 基板及其制备方法、显示面板
WO2020150983A1 (en) * 2019-01-25 2020-07-30 Yangtze Memory Technologies Co., Ltd. Methods for forming hole structure in semiconductor device
CN116157896A (zh) * 2020-09-02 2023-05-23 维耶尔公司 倒装芯片微装置结构
US11728209B2 (en) * 2020-09-22 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography method to reduce spacing between interconnect wires in interconnect structure
CN116130353A (zh) * 2023-01-03 2023-05-16 芯众享(成都)微电子有限公司 在半导体表面形成具有复杂几何断面沟槽结构的方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590224A (ja) * 1991-01-22 1993-04-09 Toshiba Corp 半導体装置の製造方法
JP3234084B2 (ja) * 1993-03-03 2001-12-04 株式会社東芝 微細パターン形成方法
US5466639A (en) * 1994-10-06 1995-11-14 Micron Semiconductor, Inc. Double mask process for forming trenches and contacts during the formation of a semiconductor memory device
JP3513973B2 (ja) * 1995-04-28 2004-03-31 株式会社ニコン 走査露光方法および該方法を用いた回路素子製造方法
US5821169A (en) * 1996-08-05 1998-10-13 Sharp Microelectronics Technology,Inc. Hard mask method for transferring a multi-level photoresist pattern
JP3390329B2 (ja) * 1997-06-27 2003-03-24 日本電気株式会社 半導体装置およびその製造方法
US6143476A (en) * 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US5981398A (en) * 1998-04-10 1999-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask method for forming chlorine containing plasma etched layer
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
JP2001230186A (ja) * 2000-02-17 2001-08-24 Hitachi Ltd 半導体集積回路装置の製造方法
JP2001308076A (ja) * 2000-04-27 2001-11-02 Nec Corp 半導体装置の製造方法
TW479294B (en) 2000-07-20 2002-03-11 Vanguard Int Semiconduct Corp Manufacturing method of shallow trench isolation structure
EP1184903B1 (en) * 2000-08-30 2004-07-28 Motorola, Inc. Method for forming a self-aligned dual damascene interconnection
US6479391B2 (en) * 2000-12-22 2002-11-12 Intel Corporation Method for making a dual damascene interconnect using a multilayer hard mask
US6541166B2 (en) * 2001-01-18 2003-04-01 International Business Machines Corporation Method and apparatus for lithographically printing tightly nested and isolated device features using multiple mask exposures
TWI335615B (en) * 2002-12-27 2011-01-01 Hynix Semiconductor Inc Method for fabricating semiconductor device using arf photolithography capable of protecting tapered profile of hard mask

Also Published As

Publication number Publication date
WO2004025714A3 (de) 2004-05-13
US20050196952A1 (en) 2005-09-08
EP1540712B1 (de) 2009-12-09
TW200403761A (en) 2004-03-01
DE50312208D1 (de) 2010-01-21
EP1540712A2 (de) 2005-06-15
US7141507B2 (en) 2006-11-28
DE10240099A1 (de) 2004-03-11
WO2004025714A2 (de) 2004-03-25

Similar Documents

Publication Publication Date Title
TWI299526B (en) Methods for forming arrays of small, closely spaced features
US6475891B2 (en) Method of forming a pattern for a semiconductor device
TWI628715B (zh) 特徵尺寸縮減技術（二）
TWI271800B (en) Manufacturing method of semiconductor structure
US5627110A (en) Method for eliminating window mask process in the fabrication of a semiconductor wafer when chemical-mechanical polish planarization is used
JP2002217170A (ja) 微細パターンの形成方法、半導体装置の製造方法および半導体装置
TWI288951B (en) Method utilizing compensation features in semiconductor processing
US20030232509A1 (en) Method for reducing pitch
CN108666207A (zh) 制作半导体元件的方法
US20090227110A1 (en) Method of Forming Mask Pattern
TW502423B (en) A process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit
JP3665275B2 (ja) 位置合わせマークの形成方法
US6444371B1 (en) Prevention of die loss to chemical mechanical polishing
JPS6211491B2 (zh)
JPH1154607A (ja) 半導体装置の製造方法
KR100327592B1 (ko) 웨이퍼 에이지의 패턴 구조 및 그의 형성방법
JPH08298314A (ja) 不揮発性半導体記憶装置及びその製造方法
TW498426B (en) Dry development method
KR100935251B1 (ko) 반도체 소자의 나노 스페이스 제조 방법
JPS62136026A (ja) 半導体装置の製造方法
JPH0327521A (ja) Ｍｏｓ型トランジスタの製造方法
JPH0497523A (ja) 半導体装置の製造方法
JPH11135404A (ja) 半導体装置の製造方法
TW382776B (en) Method for producing wafer with reduced number of photo stepping in shallow trench isolation (STI) process
JPS62247530A (ja) マスクパタ−ンの形成方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees