TWI248091B - Chip inductor and manufacturing method therefor - Google Patents

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1248091 九、發明說明： 【發明所屬之技術領域】 本發明係關於將形成線圈的導體圖案與絕緣層交錯積 層而成的片狀電感器及其製造方法。 【先前技術】 片狀電感器，其外形係形成為小型、薄型的片狀，屬 於因應電子機器的小型〖、薄型化之高性能高^凡用性電子 零件，例如當作雜訊濾波器而組裝於各種電路來使用。 關於此種的電感器的第丨習知技術，例如有專利文獻i 所揭示的技術。此電感器，係在絕緣性基板上將線圈導體 與低介電常數絕緣膜交錯積層，透過設置在低介電常數絕 緣膜的開口部來使各低介電常數絕緣膜上下的線圈導體彼 此連接（所謂層間連接）。片狀電感器整體係形成串聯一線圈 之積層電感器。而且，此積層電感器為了增加該線圈整體 的電感值，必須將線圈導體與低介電常數絕緣膜的積層體 更加多層化。即，藉由增加線圈整體的合計匝數，以在確 保各線圈導體的線寬及厚度而達到低直流電阻化下，得到 所期望的高電感值。此結果可實現良好的Q特性。 又，第2習知技術，例如專利文獻2所揭示的技術。 此技術係於如上述般積層電感器之積層體上層侧或下層 側配置夕匝數的線圈導體，對於夾在此上層及下層的中 間層，則配置少匝數的線圈導體，藉此使線圈整體之直流 電阻值刀布產生差異。即，將積層體的中心部（中間層部分） 低直机電阻化，並將上層或下層之靠外側的部分高直流電 1248091 阻化。藉此，減少積層體製造時壓接變形，並謀求積層電 感裔的散熱特性提昇。 專利文獻1 ··特開平9-17634號公報。 專利文獻2 :特開2002-24623 1號公報。 但是’該第1習知技術有可能產生下述般的問題。 即’為了增加線圈整體的電感值，若將線圈導體與低 介電常數絕緣膜的積體層更加多層化，雖線寬不致變細， 但多層化的分量會使得積層體整體的外型尺寸的厚度（高度） 變大，有可能損及片狀電感器小型、薄型的特長。 又，第2習知技術，係於積層體上層側或下層側配置 多阻數的線圈導體，藉此提高電感值並得到良好的散熱特 仁疋在；匝數的層，為了減少直流電阻值則必須增 加線圈導體的線寬。因&，線圈的内徑亦變小而使電二 ，低’Q特性有可能降低。又，在多E數的層，其線寬的設 疋有限制’右對此層實施燒成，該層的線寬因收縮而變細， 此結果亦產生直流電阻值增大的問題。 為了解決上述課題，本發 小型、薄型的特長並實現良好 造方法。 明的目的係提供一種可確保 Q特性之片狀電感器及其製 【發明内容】 請求項1的發明係-種片狀電感 為了解決上述課題 器，其具有： 片狀本體，係包含基板與積層於基 # ^ ^ , ^ , 双上之積層體，¾ 9 係將複數個導體圖案盥複數個绍级a 禾興複數個絕緣層交錯積層 1248091 串聯而形成 成並將該複數個導體圖案彼此沿其積層方向 線圈；及 •山對夕卜。P連接電極，其係分別附設在該片狀本體的兩 側端面’其中一電極連接到該線圈的一端，另一電極連接 到該線圈的另一端； 其特徵為·· 將形成該線圈之複數個導體圖案的外徑尺寸設定為大

致相同，且該複數個導體圖案中，將位於下半部的複數個 導體圖案之一設定為匝數最多； 將構成該片以體的積層體厚度與基板厚度設定為大 致相同，並使最下層的導體圖案位在片狀本體的大致中央 依據該構成’將複數個導體圖案串聯而形成的線圈， 係於複數個導體圖案中，將位於下半部的複數個導趙圖案 之一設定為®數最多，因此，電感值增加。而且，除該導 體圖案以外的其他複數個導體圖案係阻數較少，故線圈整 體能保持其直流電阻在低值。 鲁 請求項2的發明，係於請求項i之片狀電感器中，將 最下層的導體圖案設定為阻數最多，並將其他複數個導體 圖案區數設定為大致相同。 依據該構成，僅有線圈之最下層的導體圖案其匝數設 疋為最夕，故線圈的電感值增加。再者，除最下層的導體 圖案以外’佔有大多數的其他複數導體圖案，其以較少阻 數即可完成，故線圈整體的直流電阻能保持在低值。又， 7 1248091 2有：下層的導體圖案錢數設定為最多，藉此 值，故不需增加導體圖案的積層數。 感 請求項3的發明，係於請求項2之片 取下層的導體圖案匝數設定為二將 大致i.5倍。 Μ數個導體圖案E數的 :據該構成’能增加線圈整體的電感 流電阻值的增加。 ☆卩制直 明求項4的發明，儀於古杳电 最下層的導體圖案s數設定二大之片狀電感器+’將 想圏，設定為大:::致…’將其他複數個導 «月求項5的發明，得於古杳、卡 該各外部連接電二= 之片狀電感器中’ 伸係由片狀本體的上面通過該側端面延 伸至下面，使其截面呈大致〔字狀。 、 =項6之發明，係於請求項5之片狀電感器中，該 二 =接電極係形成’使得該線圈產生的磁通不致通過 ;^狀本體上面及下面外部連接電極部分。 :據該構成，即可避免此片狀電感器的線圈產生的磁 琢又外部連接電極所妨礙。 :求項7之發明，係於請求項卜6之片狀電感器中， 籍L個導體圖案，係通過設置在該絕緣層的開口部而沿 積層方向串聯以形成該線圈。 ，美：:托項8之發明，係於請求項1〜7之片狀電感器中， 该基板係陶瓷基板或晶圓； ”亥導體圖案係將感光性導電糊經圖案化後燒成而得,· 1248091 該絕緣層係將絕緣糊燒成而得。 …請求項9之發明，係於請求項W之片狀電感器中， 5亥複數個導體圖案係設定線寬為大致相同。 又，請求項10的發明，係一種片狀電感器製造方法， 係在陶基板或晶圓上，反覆且交錯進行導體圖案形成步 驟W感光性導電糊圖案化後燒成而形成導體圖案）及接續 於該步驟之絕緣層燒成步驟； 以將該複數個導體圖案沿其積層方向串聯而形成線 圈； 其特徵為： 該複數個導體圖案中，比起其他複數個導體圖案i 數’將设置在該陶瓷基板或晶圓上方之最下層的導體圖案 匝數設定為最多，且將其他複數個導體圖案匝數設定為大 致相同。 依據該構成，最下層的導體圖案係設置在陶竟基板或 晶圓上方，故燒成時的收縮，比起其他設置在複數個導體 圖案的情形少。此結果，可確保所希望的線寬，且可使其 匝數比設置在其他複數個導體圖案之匝數為多。 請求項11之發明，係於請求項10之片狀電感器製造 方法中，將最下層的導體圖案匝數設定為其他複數個導體 圖案匝數的大致1.5倍。 依據該構成，利用燒成時的最下層的導體圖案的低收 縮率，可增加其阻數並抑制燒成後線寬的減少，如此可進 一步提昇完成後整體線圈之電感值增加與直流電阻值的增 9 1248091 加抑制效果。 請求項12之發明，係於过+、 、％永項10或1 1之片狀電感器 裝造方法中，在絕緣層設詈ρ 置開Q部，將複數個導體圖案通 過其開口部而沿積層方向串 J甲聯U形成該線圈。 如前述說明，依據諳杰T5 , 月欠項1〜9之片狀電感器，可將複 數個導體圖案串聯而成的線圈之電感值提高，並且能將其 直流電阻保持於低值，而能提昇線圈整體的q特性。 、尤其依據明求項2的片狀電感器，僅有線圈之最下層 的導體圖案其Ε數設定為最多，&線圈的電感值增加。且 除最下層的導體圖案以夕卜，佔有大多數的其他複數個導體 圖案以Ε數即可完成，故線圈整體的直流電阻能保 持在低值，其結果能提昇線圈整體的卩特性。且僅有最下 層的導體圖案其阻數設定為最多，藉此能增加電感值，故 不而增加導體圖案的積層數，而能達到電感器整體的薄型 化0 又，依據請求項3的片狀電感器，其結構為將最下層 的導體圖案E數设定為其他複數個導體圖案匝數的大致1.5 倍，故能達到增加線圈整體的電感值與抑制直流電阻值的 增加，能更加提昇線圈整體的Q特性。 又’依據請求項6之片狀電感器，其線圈產生的磁場 不致被外部連接電極所妨礙，更增加線圈整體的電感值， 能更加提昇線圈整體的Q特性。 又，依據請求項1〇〜12之片狀電感器製造方法，可確 保所希望的線寬，並將最下層導體圖案的匝數比起其他複 1248091 數個導體圖案設定為較多，故不需增加積層數，僅將最下 層的導體圖案匝數設定為較多即能增加電感值，且將其他 複數個導體圖案匝數設定為較少而能確保線寬。又，最下 層的導體圖案於燒成時的收縮，比起設置在絕緣層上的其 他複數個導體圖案為少，故能維持所希望的線寬，使線圈 整體的直流電阻降低，結果能保持電感器整體其薄型的特 長’並能提昇線圈整體的Q特性。 【實施方式】 圖1為本發明一實施例之片狀電感器的分解立體圖； 圖2為其外觀的立體圖；圖3為顯示導通孔部分之圖2之 A_A截面圖；圖4為顯示其内部形成的線圈與外部連接電極 的連接部分之圖2之B-B截面圖。 此實施例的電感器1係包含：陶瓷基板2，於其上所積 層形成的積層體3，及外部連接電極4_丨、4_2。該外部連接 電極4-1、4-2，係附設在由陶瓷基板2及積層體3所構成 之片狀本體的左右兩端。 陶瓷基板2 ’係將氧化鋁材料燒成之厚度〇 ·丨5 [mm]的基 板，切成長X寬約0.6[mm]x0.3[mm]的微小尺寸而得。 積層體3，如圖1所示，係由外徑尺寸R相等之複數個 導體圖案31〜34與複數個絕緣層35〜38所交錯積層而得。 複數個導體圖案31〜34中的導體圖案3卜係匝數最多 的導體圖案，設置在陶瓷基板2的表面上且位於複數個導 體圖案的最下層。此導體圖案3丨的匝數為大致1.5匝，為 其他複數個導體圖案32、33、34的區數的大致1.5倍。因 11 1248091 複㈣導_案32'33'34龍數中全都設定 為大致1匝。 依此構成的導體圖案31〜34係設定線寬為大致相同。 又，導體圖案3 1〜34係分別通過作為開口部的導通孔$ ^、 52、53沿積層方向串聯，以形成該線圈3〇。 如圖3所示，具體來說，為15 &的導體圖案η 係設置在陶究基板2之上，絕緣層35係以覆蓋此導體圖案 31與陶究基板2表面之方式來積層形成。而且，在絕緣層 35的表面上設置隨為大致的導體圖案32，以覆蓋二 導體圖案32與絕緣層35纟面之方式來積層形成絕緣層 36。再者，在絕緣層36的表面上設置E數為大致丨阻的導 體圖案33,以覆蓋此導體圖帛33與絕緣㊆36表面之方式 來積層形成絕緣層37。而且，在絕緣層37的表面上設置匝 數為大致i阻的導體圖案34,兼作為外層的絕緣層％係以 覆蓋此導體圖案34與絕緣層37表面之方式來積層形成。 依此構成積體層3的各部位之導體圖案31〜34如後所 述’係將以銀及玻璃等作為主要原料的感光性導電糊經圖 案化後燒成而得。絕緣層35〜38係將以玻璃等作為主要原 料的絕緣糊經印刷燒成而得。 μ 又，此積層體3的厚度與陶究基板2的厚度相同，約 〇:5[mm]。即，陶究基板2的厚度係設定約為片狀電感器整 厚度的—半。從而，設置在陶竟基& 2的表面上之最下 ::導體圖案3卜在由陶曼基板2與積層體3所構成的片 本體之厚度方向上，係位在大致中央部。 12 1248091 如圖2所示’外部連接電極4]、4_2係呈大致〔字狀， 在由陶究基板2與積㈣3所構成之片狀本體的兩側端 面，分別以覆蓋各側端面且包含上面一部分及下面一部分 之方式來附設。即，如圖3所示，外部連接電極4]、二 係由位於片狀本體的上面之絕緣層的上面通過片狀本體的 側端面（圖3的左、右側面）延伸至位於片狀本體下面之陶究 基板2的下面’使其截面呈大致〔字狀。這些外部連接電 極4-1、4-2係分別連接到線圈3〇的兩端子。如圖4所示， 具體來說，外部連接_ 4]連接料體㈣3卜外部連 接電極4-2連接到導體圖案34。對這些外部連接電極4-1、 4-2的表面係分別施予犯、Sn、Cu等電鍍使其具有良好 的導電性及與外部的連接性等。 其次，說明關於此片狀電感器的製造方法。 圖5為片狀電感器之主要製造流程的步驟圖。 首先’如圖5(a)所示，將感光性導電糊39塗佈在陶免 基板2的表面上。接著，將其以微影法圖案化，成為匝數 大致1.5匝的局部薄片線圈狀的未燒成圖案後，再加以燒 成。如圖5(b)所示’形成匝數為大致ι·5匝之最下層的導體 圖案31。 此時’未燒成的導體圖案於燒成時會有收縮的傾向， 但由於在陶究基板2上形成，故燒成時導體圖案3丨線寬的 收縮’比起其他導體圖案32、33、34線寬的收縮小很多。 如圖5(c)所示，接續前述步驟，將絕緣層35以覆蓋導 體圖案31與陶瓷基板2表面之方式來製膜，形成導通孔51 13 1248091 後實施燒成。 、…、後士口 ® 5(d)所不，將與前述相同的感光性導電糊 9塗佈在、邑緣層35的表面上（圖示省略），將此糊以微影法 圖案化’成為阻數女絲1 Ιϊϊΐ & a 数大致1ϋ的局部薄片線圈狀的未燒成圖 案。此時，感光性導電糊39進人導通孔51。以該狀態燒成 圖案^/成Ε數為大致11£的導體圖案Μ，此導體圖案^ 通過導通孔Μ成為與導體圖案31電氣連接的狀態。 在此時的燒成’絕緣層35係以玻璃為主材料，且直上 未燒成的導_㈣由銀糊材料構成，故玻璃係作用為銀 的燒結助劑，藉以提高導體圖案32的線寬收縮率。從而， 藉由燒成得到的導體圖案32,比起導體圖案31的情況更大 巾田地收縮。但是’此導體圖f 32，比起最下層的導體圖案 3—卜係歧為較少以1事先估計線寬因收縮而減少分 1，將未燒成的㈣圖案32線寬等尺寸設定成較大。依此 方式較疋在燒成時可能大幅減少線寬的絕緣層h上的 =體圖案32 ’亦能形成所希望的線寬。較佳的情況，係設 疋成導，圖案32的線寬與導體圖案31的線寬幾乎相等。 八尺如圖5(勾所示，將絕緣層36以覆蓋導體圖案32 與絕緣：35表面之方式成膜，形成導通孔52後實施燒成。 接者，如圖5(f)所示，在此絕緣層％上依序積層形成 •與導體圖案32同匝數的導體圖案33、與絕緣層35 =ΠΓΓ、的絕緣層37、與導體圖案32同阻數的導 /、兼用為保6蒦層的絕緣層38。然後，將依此製 出的晶圓，經由劃線及輥子裂片予以分割，而製作尺寸約 1248091 〇.6[mm]X〇.3[mm]的個別片狀本體。 依此製作的片狀本體的積層體3的内部，匝數為大致 1.5匝的最下層的導體圖案31與匝數為大致i匝的其他複 數個導體圖案32、33、34 ’係分別通過導通孔51、52、53 沿其積層方向串聯而形成線圈30。 於是，將外部連接電極4-1、4-2以連接於此線圈3〇兩 端的狀態，分別燒鍍於片狀本體的兩侧端la、lb，而完成 圖1至圖3所示的片狀電感器i。 其次，說明關於本實施例之片狀電感器及其製造方法籲 之作用及效果。 首先，說明燒成時導體圖帛31至34的收縮作用與其 效果。 圖6為表示最下層@導體圖案之燒成時狀態的截面 圖；圖7為表示其他導體圖案燒成時之線寬方向收縮現象 的示意截面圖。 如圖6所示，最下層的導體圖案31係設置在陶竟基板 2上。從而，由於玻璃（產生導體圖案31燒結助劑的作用）籲 不存在陶莞基板2上’故即使將未燒成的導體圖案31，整體 實施燒成，導體圖案3 1的線寬幾乎不減少。 依此，設置在陶瓷基板2上的導體圖案31即使經過燒 成步驟，比起其他導體圖案32、33、34其收縮小很多，故 燒成後仍能將其截面積保持為所希望的大小。從而，可抑 制線寬收縮所造成之直流電阻值增加，因多阻化能謀求增 加電感值，其結果能提昇線圈3〇的Q特性。再者，藉由導 15 1248091 體圖案31來增加隨，即使不増加其他㈣圖案32、… 34的積層數亦可。此結果，可達成片狀電感器！整體的薄 此外，關於導體圖案32、33、34，如圖7⑷所示，燒 成前的導體圖案32，（33，、34，）係在絕緣層35(36、37)上， 故絕緣層35(36、37)主成分之玻璃，係作用為導體圖案 32，（33，、34，）之銀的燒結助劑。此結果，如圖7⑻所示，燒 成時導體圖案32(33、34)線寬比起導體圖案31的情況係大 幅地收縮。但是，導體圖案32(33、34)隨為大致工阻， 係設定成錄比最下層的導體圖案31少，故能將未燒成的 導體圖案32，(33，、34，)線寬尺寸事先設定成比起完成尺寸 大從而，事先估計燒成時之線寬減少分量，將未燒成的 導體圖案32 (33、34’)線寬設定成較大，即能形成與導體 圖案31幾乎相等線寬的導體圖案32(33、34)。 依此，導體圖案32、33、34能以較少匝數形成所希望 的線寬，故線圈30整體能保持其直流電阻為低值，此結果， 能提昇線圈30整體的q特性。 其次’說明關於導體圖案3 i至34匝數之設定。 如圖1所示，將最下層的導體圖案31匝數設定為大致 1.5匝，將其他複數個導體圖案32、33、34匝數設定為大 致1匝，故能謀求增加線圈3〇整體的電感值與抑制直流電 阻值的增加，而達到更加提昇線圈30整體的Q特性。 /、里由在於’若將最下層的導體圖案的匝數設定成過 多，其線圈圖案的内徑則變得過小，Q特性則降低；反之， 1248091 若將其設定成與其他導體圖案32、33、34同樣為較少匝數， 則要增加線圈3 0整體的電感值變困難。依此觀點，將最下 層的導體圖案31匝數設定為大致1·5匝，並將其他導體圖 案32、33、34匝數設定為大致1匝，達到q特性的最佳化。 最後，針對將最多匝數的導體圖案3 1作為最下層且沿 片狀電感裔1的厚度方向使其位在大致中央部，說明其所 產生的作用及效果。 圖8係將匝數最多的導體圖案置於最下層且使其位在 片狀電感器的大致中央部時之磁場分布狀態的示意截面 馨 圖，圖9係將匝數最多的導體圖案置於片狀電感器的上部 時之磁場分布狀態的示意截面圖。且，為了容易說明與理 解，在圖8，係將導體圖案31匝數設定為2匝，並將其他 導體圖案的匝數設定為1匝。 如圖8所示，在此實施例，將匝數最多且内徑最小的 導體圖案31置於最下層，沿片狀電感器！的厚度方向，使 其位在大致甲央部。在其上方，則配置匝數少且内徑大的 導體圖案32、33、34。 籲 依此狀態，線圈30在其周圍產生的磁場8，不致被設 置在片狀電感器的左右兩端的外部連接電極4—丨、4_2所妨 礙，而能以高磁通密度分布。依此，能提昇線圈整體的q 特性。 :另外，如圖9所示，將最多匝數的導體圖案31配置在 最上方’纟其下方則配置區數為1 E的導體圖案32、33、 34的情況’線® 3G產生的磁場9,其整體的分布係移往導 17 1248091 體圖案3 1所在之側、 即片狀本體上方。故其一部分的磁通

的厚度方向使其位在大致中央部， 匕’即沿片狀電感器1整體 ，藉此能提昇片狀電感器i 的Q特性。 ^本毛明並非觉限於上述實施例，在發明主旨的範 圍内能進行種種的變形或變更。 在上述實施例，每個片狀電感器丨的外型尺寸設定為 約〇.6[mm]x0.3[mm]，但是其他尺寸也是可能例如設定 為l.OtmmjxO.Stnnn]，或將陶瓷基板2的厚度設定為 〇.2[mm]、〇.25[mm]等等。 又，關於基板，係說明採用將氧化鋁材料燒成陶瓷基 板的If形，但疋也能採用基板以外者，例如採用晶圓等等。 又，將最下層的導體圖案31匝數設定為大致丨·5匝， 將其他導體圖案32、33、34 Ε數設定為大致！ &，但是關參 於匝數並不受限於此。 又’在上述實施例，係將最下層的導體圖案3 1匝數設 疋為最多，但是並不受限於此。即，複數個導體圖案31至 34中’將位於下半部的導體圖案31、32之一設定為匝數最 多即可。 【圖式簡單說明】 圖1係本發明一實施例之片狀電感器分解的立體圖。 18 1248091 麵 圖2係片狀電感器外觀的立體圖。 圖3係顯示導通孔部分之圖2之A-A截面圖。 圖4係顯示線圈與外部連接電極的連接部分之圖2之 B-B截面圖。 圖5係片狀電感器之主要製造流程的步驟圖。 圖6係顯示最下層的導體圖案之燒成時狀態的截面圖。 圖7係顯示其他導體圖案燒成時之線寬方向收縮現象 的示意截面圖。 圖8係將匝數最多的導體圖案置於最下層且使其位在 片狀電感器的大致中央部時之磁場分布狀態的示意截面 圖。 圖9係將匝數最多的導體圖案置於片狀電感器的上部 時之磁場分布狀態的示意截面圖。 【主要元件符號說明】 1 片狀電感器 la、lb 片狀本體的側端 2 陶瓷基板 3 積層體 4·1 、 4_2 外部連接電極 8 > 9 磁場 30 線圈 31 最下層的導體圖案 315 未燒成的導體圖案 32 、 33 、 34 導體圖案 19 1248091 32’ 、 33’ 、 34’ 35 、 36 、 37 、 38 39 51 、 52 、 53 R 未燒成的導體圖案 絕緣層 感光性導電糊 導通孔 外徑尺寸

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Claims (1)

1248091 十、申請專利範圍： 1 ·種片狀電感器，其係具有： 片狀本體，係包含基板與積層於基板上之積層體，該 積層體，係將複數個導體圖案與複數個絕緣層交錯積層而 成，並將該複數個導體圖案彼此沿其積層方向串聯而形成 線圈；及 山一對外部連接電極，係分別附設在該片狀本體的兩側 端面，其中一電極連接到該線圈的一端，另一電極連接到 該線圈的另一端； 其特徵為： 將形成該線圈之複數個導體圖案的外徑尺寸設定為大 致相同，且該複數個導體圖案中，將位於下半部的複數個 導體圖案之一設定為匝數最多； 將構成該片狀本體的積層體厚度與基板厚度設定為大 致相同，並使最下層的導體圖案位在片狀本體的大致中央 部0 2·如申請專利範圍第丨項之片狀電感器，其中，將該最 下層的導體圖案設定為該匝數最多的導體圖案，並將其他 複數個導體圖案匝數設定為大致相同。 3·如申請專利範圍第2項之片狀電感器，其中，將該最 下層的導體圖案匝數設定為其他複數個導體圖案匝數的大 致1.5倍。 4·如申請專利範圍第3項之片狀電感器，其中，將最下 層的導體圖案亟數設定為大致1·5匝，將該其他複數個導體 21 1248091 圖案匝數設定為大致1匝。 ，该各外 面延伸至 5.如申請專利範圍第1項之片狀電感器，其中 部連接電極’係、由該片狀本體的上面通過該側端 下面，使其截面呈大致匸字狀。 ，該各外 面延彳申$ 6·如申請專利範圍第2項之片狀電感器，其中 部連接電極，係、由該片狀本體的上面通過該侧端 下面，使其截面呈大致匸字狀。 7.如申請專利範圍第3項之片狀電感器，1 部連接電極，係由嗜W壯太牌& , ' 過各外

电不係、由該片狀本體的上面通過該側端 下面，使其截面呈大致匸字狀。 8·如申請專利範圍第4項之片狀電感器，其中 部連接電極，待由續Μ壯太# 电不係、由該片狀本體的上面通過該側端面延 下面，使其截面呈大致匚字狀。 9.如申請專利範圍第5項之片狀電感器，其中，該各 部連接電極係形成，使得該線圈產生的磁通不致通過X位於 忒片狀本體上面及下面外部連接電極部分。 10·如申請專利範圍帛6項之片狀電感器，其中，將該 各外部連接電極係形成，使得該線圈產生的磁通不致通= 位於該片狀本體上面及下面外部連接電極部分。 如申請專利範圍帛7項之片狀電感器，其中，將該 各外部連接電極係形成’使得該線圈產生的磁通不致通過 位於該片狀本體上面及下面外部連接電極部分。 12.如申請專利範圍第8項之片狀電感器，其中，將該 各外部連接電極係形成，使得該線圈產生的磁通不致通過 22 1248091 位於該片狀本體上面及下面外部連接電極部分。 13·如申請專利範圍第1 器 開 器 ^ 12項中任一項之片狀電感 …中’该複數個導體圖案夺 机 係逋過δ又置在該絕緣層的 部而沿積層方向串聯以形成該線圈。 14. 如申請專利範圍第 # ^ ^ , 項中任一項之片狀電感 其中，s亥基板，係陶竟基板或晶圓； 該導體圖案’係將感光性導 得； 兀Γ玍导電糊經圖案化後燒成而 該絕緣層，係將絕緣糊燒成而得。 15. 如申請專利範圍第13項之片狀 板，係陶竟基板或晶圓； 八中°亥基 吞亥導體圖案，係將感光性導 得； f ^電糊經圖案化後燒成而 該絕緣層，係將絕緣糊燒成而得。 如申請專利範圍第Q 12項中任一項之片狀電感 其中’該複數個導體圖案，係設定線寬為大致相同。 P·如申請專利範圍第13項之H业帝a w 貝之片狀電感器，其中，該複 數個導體圖案，係設定線寬為大致相同。 18·如申請專利範圍第14項 唄之片狀電感器，其中，該複 數個導體圖案，係設定線寬為大致相同。 如申請專利範圍第15項之片狀電感器，其中，該複 數個導體圖案，係設定線寬為大致相同。 2〇· 一種片狀電感器製造方沬 .^ ^ 石去，係在陶瓷基板或晶圓 上m交錯進行導體圖案形成步驟（將感光性導電糊圖 23 1248091 案化後燒成而形成導體圖案）及接續於該步驟之絕緣層燒成 步驟； 以將該複數個導體圖案沿其積層方向串聯而形成線 圈； 其特徵為： 該複數個導體圖案中，比起其他複數個導體圖案租 數，將設置在該陶瓷基板或晶圓上方之最下層的導體圖案

匝數設定為最多，且將其他複數個導體圖案匝數設定為大 致相同。 •如申請專利範圍第2〇項之片狀電感器製造方法，其 中’將該最下層的導體圖案阻數設定為其他複數個導體圖 案匝數的大致1.5倍。 22·如申請專利範圍第2〇或 …Α 士 y 飞21項之片狀電感器製造方 法，其中，係在該絕緣層設置胡 、 豕曰又直開口部，將該複數個導體圖 案’通過該開口部而沿積層方向 貝曰门串聯以形成該線圈。

十一、圖式： 如次頁。 24