JP2817460B2 - 積層チップトランス - Google Patents
積層チップトランスInfo
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- JP2817460B2 JP2817460B2 JP20848491A JP20848491A JP2817460B2 JP 2817460 B2 JP2817460 B2 JP 2817460B2 JP 20848491 A JP20848491 A JP 20848491A JP 20848491 A JP20848491 A JP 20848491A JP 2817460 B2 JP2817460 B2 JP 2817460B2
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- wire
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- electrode
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Description
【０００１】
【産業上の利用分野】本発明は、各種トランスやコモン
モードチョークコイル、バラン等として用いることので
きる積層チップトランスに関する。
モードチョークコイル、バラン等として用いることので
きる積層チップトランスに関する。
【０００２】
【背景技術】本発明の出願人は、積層チップトランスの
線輪電極間の浮遊容量を軽減させるため、次のような構
造の積層チップトランスを提案している。
線輪電極間の浮遊容量を軽減させるため、次のような構
造の積層チップトランスを提案している。
【０００３】この積層チップトランスは、導体膜によっ
て１ターン未満の線輪電極が形成された第一種の複数枚
の絶縁層と第二種の複数枚の絶縁層を交互に積層し、第
二種の絶縁層に設けたスル−ホ−ル接続子を介して第一
種の各絶縁層の線輪電極同士を接続させて第一のコイル
素子を形成し、第一種の絶縁層に設けたスル−ホ−ル接
続子を介して第二種の各絶縁層の線輪電極同士を接続さ
せて第二のコイル素子を形成したものである（図４参
照）。
て１ターン未満の線輪電極が形成された第一種の複数枚
の絶縁層と第二種の複数枚の絶縁層を交互に積層し、第
二種の絶縁層に設けたスル−ホ−ル接続子を介して第一
種の各絶縁層の線輪電極同士を接続させて第一のコイル
素子を形成し、第一種の絶縁層に設けたスル−ホ−ル接
続子を介して第二種の各絶縁層の線輪電極同士を接続さ
せて第二のコイル素子を形成したものである（図４参
照）。
【０００４】図１５は、このようにして製作された積層
チップトランス１０１の概略断面図であって、第一種の
線輪電極１０２Ａ，１０２Ｂ，１０２Ｃと第二種の線輪
電極１０３Ａ，１０３Ｂ，１０３Ｃとは、それぞれ略等
しい巻径で交互に積層されており、第一のコイル素子１
０４と第二のコイル素子１０５とが交互に巻かれてい
る。
チップトランス１０１の概略断面図であって、第一種の
線輪電極１０２Ａ，１０２Ｂ，１０２Ｃと第二種の線輪
電極１０３Ａ，１０３Ｂ，１０３Ｃとは、それぞれ略等
しい巻径で交互に積層されており、第一のコイル素子１
０４と第二のコイル素子１０５とが交互に巻かれてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記積
層チップトランス１０１にあっては、図１５に示すよう
に、各層の線輪電極１０２Ａ〜１０２Ｃ，１０３Ａ〜１
０３Ｃの幅が一定となっていた。このため、外層部の線
輪電極（例えば、１０２Ｃ，１０３Ａ）の近傍におい
て、磁束φの電極間への回り込みが大きくなり、両コイ
ル素子１０４，１０５間の電磁結合係数を低下させる大
きな原因となっていた。
層チップトランス１０１にあっては、図１５に示すよう
に、各層の線輪電極１０２Ａ〜１０２Ｃ，１０３Ａ〜１
０３Ｃの幅が一定となっていた。このため、外層部の線
輪電極（例えば、１０２Ｃ，１０３Ａ）の近傍におい
て、磁束φの電極間への回り込みが大きくなり、両コイ
ル素子１０４，１０５間の電磁結合係数を低下させる大
きな原因となっていた。
【０００６】本発明は、叙上の従来例の欠点に鑑みてな
されたものであり、その目的とするところは、積層チッ
プトランスの外層部における磁束の電極間回り込みを低
減させることにより、第一のコイル素子と第二のコイル
素子の電磁結合係数を向上させることにある。
されたものであり、その目的とするところは、積層チッ
プトランスの外層部における磁束の電極間回り込みを低
減させることにより、第一のコイル素子と第二のコイル
素子の電磁結合係数を向上させることにある。
【０００７】
【課題を解決するための手段】本発明の積層チップトラ
ンスは、導体膜によって１ターン未満の線輪電極が形成
された第一種及び第二種の各複数枚の絶縁層を積層し、
第一種の各絶縁層の線輪電極同士を接続して第一のコイ
ル素子を形成し、第二種の各絶縁層の線輪電極同士を接
続して第二のコイル素子を形成した積層チップトランス
において、コイル素子の入出力部が形成された絶縁層を
除いて第一種の絶縁層と第二種の絶縁層を交互に積層
し、第二種の絶縁層に設けたスルーホール接続子を介し
て第一種の絶縁層の線輪電極同士を接続させて第一のコ
イル素子を形成し、第一種の絶縁層に設けたスルーホー
ル接続子を介して第二種の絶縁層の線輪電極同士を接続
させて第二のコイル素子を形成し、第一種及び第二種の
各絶縁層に形成された線輪電極をそれぞれほぼ等しい巻
径とすると共に、外層部の線輪電極の幅を内層部の線輪
電極の幅よりも幅狭となるようにしたことを特徴として
いる。
ンスは、導体膜によって１ターン未満の線輪電極が形成
された第一種及び第二種の各複数枚の絶縁層を積層し、
第一種の各絶縁層の線輪電極同士を接続して第一のコイ
ル素子を形成し、第二種の各絶縁層の線輪電極同士を接
続して第二のコイル素子を形成した積層チップトランス
において、コイル素子の入出力部が形成された絶縁層を
除いて第一種の絶縁層と第二種の絶縁層を交互に積層
し、第二種の絶縁層に設けたスルーホール接続子を介し
て第一種の絶縁層の線輪電極同士を接続させて第一のコ
イル素子を形成し、第一種の絶縁層に設けたスルーホー
ル接続子を介して第二種の絶縁層の線輪電極同士を接続
させて第二のコイル素子を形成し、第一種及び第二種の
各絶縁層に形成された線輪電極をそれぞれほぼ等しい巻
径とすると共に、外層部の線輪電極の幅を内層部の線輪
電極の幅よりも幅狭となるようにしたことを特徴として
いる。
【０００８】
【作用】本発明にあっては、第一のコイル素子と第二の
コイル素子が交互に巻かれているので、各コイル素子の
線輪電極間の距離が絶縁層の厚みの２倍となり、線輪電
極間に発生するストレー容量を小さくできる。また、両
コイル素子が交互に配置されているので、相互誘導係数
も大きくなる。
コイル素子が交互に巻かれているので、各コイル素子の
線輪電極間の距離が絶縁層の厚みの２倍となり、線輪電
極間に発生するストレー容量を小さくできる。また、両
コイル素子が交互に配置されているので、相互誘導係数
も大きくなる。
【０００９】しかも、本発明にあっては、外層部の線輪
電極の幅を内層部の線輪電極の幅よりも狭くすることに
より、外層部における磁束の電極間回り込みを抑制する
ことができた。この結果、第一のコイル素子と第二のコ
イル素子間における結合係数を向上させることができ、
トランスとしての伝達特性を良好にすることができる。
電極の幅を内層部の線輪電極の幅よりも狭くすることに
より、外層部における磁束の電極間回り込みを抑制する
ことができた。この結果、第一のコイル素子と第二のコ
イル素子間における結合係数を向上させることができ、
トランスとしての伝達特性を良好にすることができる。
【００１０】
【実施例】図１、図２及び図４に示すものは本発明の一
実施例による積層チップトランス１であって、図３のよ
うな等価回路を持ち、パルストランスやコモンモードチ
ョークコイルとして用いられるものである。この積層チ
ップトランス１は、第一のコイル素子ＣＬ１を構成する
４層のセラミック絶縁層２Ａ，２Ｂ，２Ｃ，２Ｄと第二
のコイル素子ＣＬ２を構成する３層のセラミック絶縁層
３Ａ，３Ｂ，３Ｃとを交互に積層し、その積層体１７の
上下両面にさらに保護基板５，４を積層したものであ
る。下から第１層（以下、下層から順に数えることとす
る。）の絶縁層２Ａの表面には、導電ペーストを一定幅
に印刷することによって第一のコイル素子ＣＬ１の一部
を構成する略３／８ターンの線輪電極６Ａが配線されて
おり、線輪電極６Ａの一端は外部引出し電極８となり、
他端には平端子９ａが設けられている。第２層の絶縁層
２Ｂの表面には、第一のコイル素子ＣＬ１の一部を構成
する略３／４ターンの線輪電極６Ｂが配線されており、
線輪電極６Ｂの一端には下層の平端子９ａと対向させて
スルーホール構造のスルーホール端子９ｃが設けられ、
他端には平端子１０ａが設けられている。ここで、スル
ーホール端子９ｃとは、絶縁層２Ｂに貫通させたスルー
ホール孔の上面周囲及びスルーホール孔内周及びスルー
ホール孔の下面周囲に導電ペーストを印刷及び焼き付け
したものであり、スルーホール端子９ｃの部分で絶縁層
２Ｂの表裏両面を導通させることができる。第３層の絶
縁層３Ａの表面には、導電ペーストを印刷することによ
って第二のコイル素子ＣＬ２の一部を構成する略３／４
ターンの線輪電極７Ａが配線されており、線輪電極７Ａ
の一端は外部引出し電極１１となり、他端には平端子１
２ａが設けられている。さらに、第３層の絶縁層３Ａに
は、下層の平端子１０ａと対応させてスルーホール構造
のスルーホール接続子１０ｂが設けられている。このス
ルーホール接続子１０ｂも前記スルーホール端子９ｃと
同様な構造を有し、絶縁層３Ａの表裏両面を導通させる
ことができるものである。第４層の絶縁層２Ｃの表面に
は、第一のコイル素子ＣＬ１の一部を構成する略３／４
ターンの線輪電極６Ｃが配線されており、線輪電極６Ｃ
の一端には下層のスルーホール接続子１０ｂと対向させ
てスルーホール構造のスルーホール端子１０ｃが設けら
れ、他端には平端子１３ａが設けられている。さらに、
絶縁層２Ｃには下層の平端子１２ａと対向させてスルー
ホール接続子１２ｂが設けられている。また、第５層の
絶縁層３Ｂの表面には、導体膜により第二のコイル素子
ＣＬ２の一部を構成する略３／４ターンの線輪電極７Ｂ
が配線されており、線輪電極７Ｂの一端には下層のスル
ーホール接続子１２ｂと対向させてスルーホール端子１
２ｃが設けられ、他端には平端子１４ａが設けられてい
る。さらに、絶縁層３Ｂには下層の平端子１３ａと対向
させてスルーホール接続子１３ｂが設けられている。第
６層の絶縁層２Ｄの表面には、第一のコイル素子ＣＬ１
の一部を構成する略１ターンの線輪電極６Ｄが設けられ
ており、線輪電極６Ｄの一端には下層のスルーホール接
続子１３ｂと対向させてスルーホール端子１３ｃが設け
られており、他端は外部引出し電極１５となっており、
さらに下層の平端子１４ａと対向させてスルーホール接
続子１４ｂが設けられている。また、第７層の絶縁層３
Ｃの表面には、第二のコイル素子ＣＬ２を構成する略３
／４ターンの線輪電極７Ｃが設けられており、線輪電極
７Ｃの一端には下層のスルーホール接続子１４ｂと対向
させてスルーホール端子１４ｃが設けられており、他端
は外部引出し電極１６となっている。
実施例による積層チップトランス１であって、図３のよ
うな等価回路を持ち、パルストランスやコモンモードチ
ョークコイルとして用いられるものである。この積層チ
ップトランス１は、第一のコイル素子ＣＬ１を構成する
４層のセラミック絶縁層２Ａ，２Ｂ，２Ｃ，２Ｄと第二
のコイル素子ＣＬ２を構成する３層のセラミック絶縁層
３Ａ，３Ｂ，３Ｃとを交互に積層し、その積層体１７の
上下両面にさらに保護基板５，４を積層したものであ
る。下から第１層（以下、下層から順に数えることとす
る。）の絶縁層２Ａの表面には、導電ペーストを一定幅
に印刷することによって第一のコイル素子ＣＬ１の一部
を構成する略３／８ターンの線輪電極６Ａが配線されて
おり、線輪電極６Ａの一端は外部引出し電極８となり、
他端には平端子９ａが設けられている。第２層の絶縁層
２Ｂの表面には、第一のコイル素子ＣＬ１の一部を構成
する略３／４ターンの線輪電極６Ｂが配線されており、
線輪電極６Ｂの一端には下層の平端子９ａと対向させて
スルーホール構造のスルーホール端子９ｃが設けられ、
他端には平端子１０ａが設けられている。ここで、スル
ーホール端子９ｃとは、絶縁層２Ｂに貫通させたスルー
ホール孔の上面周囲及びスルーホール孔内周及びスルー
ホール孔の下面周囲に導電ペーストを印刷及び焼き付け
したものであり、スルーホール端子９ｃの部分で絶縁層
２Ｂの表裏両面を導通させることができる。第３層の絶
縁層３Ａの表面には、導電ペーストを印刷することによ
って第二のコイル素子ＣＬ２の一部を構成する略３／４
ターンの線輪電極７Ａが配線されており、線輪電極７Ａ
の一端は外部引出し電極１１となり、他端には平端子１
２ａが設けられている。さらに、第３層の絶縁層３Ａに
は、下層の平端子１０ａと対応させてスルーホール構造
のスルーホール接続子１０ｂが設けられている。このス
ルーホール接続子１０ｂも前記スルーホール端子９ｃと
同様な構造を有し、絶縁層３Ａの表裏両面を導通させる
ことができるものである。第４層の絶縁層２Ｃの表面に
は、第一のコイル素子ＣＬ１の一部を構成する略３／４
ターンの線輪電極６Ｃが配線されており、線輪電極６Ｃ
の一端には下層のスルーホール接続子１０ｂと対向させ
てスルーホール構造のスルーホール端子１０ｃが設けら
れ、他端には平端子１３ａが設けられている。さらに、
絶縁層２Ｃには下層の平端子１２ａと対向させてスルー
ホール接続子１２ｂが設けられている。また、第５層の
絶縁層３Ｂの表面には、導体膜により第二のコイル素子
ＣＬ２の一部を構成する略３／４ターンの線輪電極７Ｂ
が配線されており、線輪電極７Ｂの一端には下層のスル
ーホール接続子１２ｂと対向させてスルーホール端子１
２ｃが設けられ、他端には平端子１４ａが設けられてい
る。さらに、絶縁層３Ｂには下層の平端子１３ａと対向
させてスルーホール接続子１３ｂが設けられている。第
６層の絶縁層２Ｄの表面には、第一のコイル素子ＣＬ１
の一部を構成する略１ターンの線輪電極６Ｄが設けられ
ており、線輪電極６Ｄの一端には下層のスルーホール接
続子１３ｂと対向させてスルーホール端子１３ｃが設け
られており、他端は外部引出し電極１５となっており、
さらに下層の平端子１４ａと対向させてスルーホール接
続子１４ｂが設けられている。また、第７層の絶縁層３
Ｃの表面には、第二のコイル素子ＣＬ２を構成する略３
／４ターンの線輪電極７Ｃが設けられており、線輪電極
７Ｃの一端には下層のスルーホール接続子１４ｂと対向
させてスルーホール端子１４ｃが設けられており、他端
は外部引出し電極１６となっている。
【００１１】さらに、上記各線輪電極６Ａ〜６Ｄ，７Ａ
〜７Ｃは、内層部に位置するものほど電極幅が広くなる
ようにしてある。例えば、線輪電極６Ａ，６Ｂ，６Ｃの
電極幅は最も狭く、線輪電極６Ｃ，７Ｂの電極幅が最も
広く、線輪電極７Ａ，６Ｄの電極幅が中間の幅となって
いる。
〜７Ｃは、内層部に位置するものほど電極幅が広くなる
ようにしてある。例えば、線輪電極６Ａ，６Ｂ，６Ｃの
電極幅は最も狭く、線輪電極６Ｃ，７Ｂの電極幅が最も
広く、線輪電極７Ａ，６Ｄの電極幅が中間の幅となって
いる。
【００１２】しかして、上記保護基板４及び絶縁層２
Ａ，２Ｂ，３Ａ，２Ｃ，３Ｂ，２Ｄ，３Ｃ及び保護基板
５をグリーンシートの状態で下から順次積層し、互いに
圧着させた後、焼成する。この結果、保護基板４，５及
び各絶縁層２Ａ〜２Ｄ，３Ａ〜３Ｃは焼結して接合され
た積層体１７となり、積層体１７内の各層間に導体膜が
埋め込まれる。しかも、スルーホール接続子１２ｂとス
ルーホール端子１２ｃを介して線輪電極７Ａと７Ｂが接
続され、スルーホール接続子１４ｂとスルーホール端子
１４ｃを介して線輪電極７Ｂと７Ｃが接続され、外部引
出し電極１１及び１６間に第二のコイル素子ＣＬ２が構
成され、同様にスルーホール端子９ｃを介して線輪電極
６Ａと６Ｂが接続され、スルーホール接続子１０ｂとス
ルーホール端子１０ｃを介して線輪電極６Ｂと６Ｃが接
続され、スルーホール接続子１３ｂとスルーホール端子
１３ｃを介して線輪電極６Ｃと６Ｄが接続され、外部引
出し電極８及び１５間に第一のコイル素子ＣＬ１が形成
される。この後、図２に示すように、外部引出し電極
８，１５及び１１，１６の露出している箇所に導電ペー
ストを印刷及び焼き付けして外部電極１８，１９，２
０，２１が形成される。この結果、図３のような等価回
路を持つ積層チップトランス１が構成される。
Ａ，２Ｂ，３Ａ，２Ｃ，３Ｂ，２Ｄ，３Ｃ及び保護基板
５をグリーンシートの状態で下から順次積層し、互いに
圧着させた後、焼成する。この結果、保護基板４，５及
び各絶縁層２Ａ〜２Ｄ，３Ａ〜３Ｃは焼結して接合され
た積層体１７となり、積層体１７内の各層間に導体膜が
埋め込まれる。しかも、スルーホール接続子１２ｂとス
ルーホール端子１２ｃを介して線輪電極７Ａと７Ｂが接
続され、スルーホール接続子１４ｂとスルーホール端子
１４ｃを介して線輪電極７Ｂと７Ｃが接続され、外部引
出し電極１１及び１６間に第二のコイル素子ＣＬ２が構
成され、同様にスルーホール端子９ｃを介して線輪電極
６Ａと６Ｂが接続され、スルーホール接続子１０ｂとス
ルーホール端子１０ｃを介して線輪電極６Ｂと６Ｃが接
続され、スルーホール接続子１３ｂとスルーホール端子
１３ｃを介して線輪電極６Ｃと６Ｄが接続され、外部引
出し電極８及び１５間に第一のコイル素子ＣＬ１が形成
される。この後、図２に示すように、外部引出し電極
８，１５及び１１，１６の露出している箇所に導電ペー
ストを印刷及び焼き付けして外部電極１８，１９，２
０，２１が形成される。この結果、図３のような等価回
路を持つ積層チップトランス１が構成される。
【００１３】このようにして製作された積層チップトラ
ンス１においては、第一のコイル素子ＣＬ１と第二のコ
イル素子ＣＬ２が交互に配置されているので、各コイル
素子ＣＬ１，ＣＬ２の線輪電極間の距離が絶縁層の厚み
の２倍となり、このため線輪電極間に発生するストレー
容量が小さくなる。また、第一のコイル素子ＣＬ１と第
二のコイル素子ＣＬ２が交互に配置されているので、両
コイル素子ＣＬ１，ＣＬ２間の相互誘導係数も大きくな
る。
ンス１においては、第一のコイル素子ＣＬ１と第二のコ
イル素子ＣＬ２が交互に配置されているので、各コイル
素子ＣＬ１，ＣＬ２の線輪電極間の距離が絶縁層の厚み
の２倍となり、このため線輪電極間に発生するストレー
容量が小さくなる。また、第一のコイル素子ＣＬ１と第
二のコイル素子ＣＬ２が交互に配置されているので、両
コイル素子ＣＬ１，ＣＬ２間の相互誘導係数も大きくな
る。
【００１４】図１は上記のようにして製作された積層チ
ップトランス１の断面図を模式的に表わしたものであ
り、３層の線輪導体６Ａ（６Ｂ），６Ｃ，６Ｄからなる
第一のコイル素子ＣＬ１と３層の線輪導体７Ａ，７Ｂ，
７Ｃからなる第二のコイル素子ＣＬ２が積層体１７内に
構成されており、第一のコイル素子ＣＬ１を構成する線
輪導体６Ａ（６Ｂ）〜６Ｄと第二のコイル素子ＣＬ２を
構成する線輪導体７Ａ〜７Ｃとは、交互に配置されてい
る。ここで、最外層の線輪電極６Ａ（６Ｂ），７Ｃの幅
は最も狭くなっており、その内側の層の線輪電極６Ｄ，
７Ａの幅は少し広くなっており、その内側の層の線輪電
極６Ｃ，７Ｂの幅は最も広くなっている。このように、
外側の層の線輪電極６Ａ（６Ｂ），７Ｃの幅を狭くして
おくことにより、外層部での磁束φの電極間回り込みを
大幅に低減させ、両コイル素子ＣＬ１，ＣＬ２間の電磁
結合係数ｋを向上させることができた。
ップトランス１の断面図を模式的に表わしたものであ
り、３層の線輪導体６Ａ（６Ｂ），６Ｃ，６Ｄからなる
第一のコイル素子ＣＬ１と３層の線輪導体７Ａ，７Ｂ，
７Ｃからなる第二のコイル素子ＣＬ２が積層体１７内に
構成されており、第一のコイル素子ＣＬ１を構成する線
輪導体６Ａ（６Ｂ）〜６Ｄと第二のコイル素子ＣＬ２を
構成する線輪導体７Ａ〜７Ｃとは、交互に配置されてい
る。ここで、最外層の線輪電極６Ａ（６Ｂ），７Ｃの幅
は最も狭くなっており、その内側の層の線輪電極６Ｄ，
７Ａの幅は少し広くなっており、その内側の層の線輪電
極６Ｃ，７Ｂの幅は最も広くなっている。このように、
外側の層の線輪電極６Ａ（６Ｂ），７Ｃの幅を狭くして
おくことにより、外層部での磁束φの電極間回り込みを
大幅に低減させ、両コイル素子ＣＬ１，ＣＬ２間の電磁
結合係数ｋを向上させることができた。
【００１５】つぎに、上記のように外層部の線輪電極の
幅を内層部の線輪電極の幅よりも小さくした時の効果を
ＦＥＭ（有限要素法）シュミレーションにより調べた。
図５は、２層の線輪導体３１Ａ，３１Ｂからなる第一の
コイル素子ＣＬ１と２層の線輪導体３２Ａ，３２Ｂから
なる第二のコイル素子ＣＬ２を有する積層チップトラン
ス３３であって、この積層チップトランス３３の外層側
の線輪電極（以下，外層電極という。）３１Ａ，３２Ｂ
の幅Ｗ１と、内層側の線輪電極（以下、内層電極とい
う。）３１Ｂ，３２Ａの幅Ｗ２とを種々に変化させ、各
場合における第一のコイル素子ＣＬ１の自己インダクタ
ンスＬ１、第二のコイル素子ＣＬ２の自己インダクタン
スＬ２、両コイル素子ＣＬ１，ＣＬ２間の相互インダク
タンスＭ、電磁結合係数ｋを求めた。
幅を内層部の線輪電極の幅よりも小さくした時の効果を
ＦＥＭ（有限要素法）シュミレーションにより調べた。
図５は、２層の線輪導体３１Ａ，３１Ｂからなる第一の
コイル素子ＣＬ１と２層の線輪導体３２Ａ，３２Ｂから
なる第二のコイル素子ＣＬ２を有する積層チップトラン
ス３３であって、この積層チップトランス３３の外層側
の線輪電極（以下，外層電極という。）３１Ａ，３２Ｂ
の幅Ｗ１と、内層側の線輪電極（以下、内層電極とい
う。）３１Ｂ，３２Ａの幅Ｗ２とを種々に変化させ、各
場合における第一のコイル素子ＣＬ１の自己インダクタ
ンスＬ１、第二のコイル素子ＣＬ２の自己インダクタン
スＬ２、両コイル素子ＣＬ１，ＣＬ２間の相互インダク
タンスＭ、電磁結合係数ｋを求めた。
【００１６】図６（ａ）は、内層電極３１Ｂ，３２Ａの
幅Ｗ２の幅を１９００μｍ、外層電極３１Ａ，３２Ｂの
幅Ｗ１を３００μｍとした（電極幅比ｒ＝内層電極幅Ｗ
２／外層電極幅Ｗ１＝６.３３）積層チップトランス
（サンプルＳ１）内における磁界のようすをＦＥＭシュ
ミレーションにより求めたものであり、図６（ｂ）はそ
れを簡略に表わしたものである。この場合には、第一及
び第二のコイル素子ＣＬ１，ＣＬ２の自己インダクタン
スは、 Ｌ１＝Ｌ２＝０.１２８７×１０-6Ｈ 相互インダクタンスは、 Ｍ＝０.１１９９×１０-6Ｈ 電磁結合係数は、 ｋ＝９３.１５％ であった。
幅Ｗ２の幅を１９００μｍ、外層電極３１Ａ，３２Ｂの
幅Ｗ１を３００μｍとした（電極幅比ｒ＝内層電極幅Ｗ
２／外層電極幅Ｗ１＝６.３３）積層チップトランス
（サンプルＳ１）内における磁界のようすをＦＥＭシュ
ミレーションにより求めたものであり、図６（ｂ）はそ
れを簡略に表わしたものである。この場合には、第一及
び第二のコイル素子ＣＬ１，ＣＬ２の自己インダクタン
スは、 Ｌ１＝Ｌ２＝０.１２８７×１０-6Ｈ 相互インダクタンスは、 Ｍ＝０.１１９９×１０-6Ｈ 電磁結合係数は、 ｋ＝９３.１５％ であった。
【００１７】また、図７（ａ）は、内層電極３１Ｂ，３
２Ａの幅Ｗ２を１４５０μｍ、外層電極３１Ａ，３２Ｂ
の幅Ｗ１を３００μｍとした（電極幅比ｒ＝４.８３）
積層チップトランス（サンプルＳ２）内における磁界の
ようすをＦＥＭシュミレーションにより求めたものであ
り、図７（ｂ）はそれを簡略に表わしたものである。こ
の場合には、第一及び第二のコイル素子ＣＬ１，ＣＬ２
の自己インダクタンスは、 Ｌ１＝Ｌ２＝０.９１３０×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.８５０９×１０-7Ｈ 電磁結合係数は、 ｋ＝９３.１９％ であった。
２Ａの幅Ｗ２を１４５０μｍ、外層電極３１Ａ，３２Ｂ
の幅Ｗ１を３００μｍとした（電極幅比ｒ＝４.８３）
積層チップトランス（サンプルＳ２）内における磁界の
ようすをＦＥＭシュミレーションにより求めたものであ
り、図７（ｂ）はそれを簡略に表わしたものである。こ
の場合には、第一及び第二のコイル素子ＣＬ１，ＣＬ２
の自己インダクタンスは、 Ｌ１＝Ｌ２＝０.９１３０×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.８５０９×１０-7Ｈ 電磁結合係数は、 ｋ＝９３.１９％ であった。
【００１８】また、図８（ａ）は、内層電極３１Ｂ，３
２Ａの幅Ｗ２を９５０μｍ、外層電極３１Ａ，３２Ｂの
幅Ｗ１を３００μｍとした（電極幅比ｒ＝３.１７）積
層チップトランス（サンプルＳ３）内における磁界のよ
うすをＦＥＭシュミレーションにより求めたものであ
り、図８（ｂ）はそれを簡略に表わしたものである。こ
の場合には、第一及び第二のコイル素子ＣＬ１，ＣＬ２
の自己インダクタンスは、 Ｌ１＝Ｌ２＝０.５３６０×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.４９７６×１０-7Ｈ 電磁結合係数は、 ｋ＝９２.８３％ であった。
２Ａの幅Ｗ２を９５０μｍ、外層電極３１Ａ，３２Ｂの
幅Ｗ１を３００μｍとした（電極幅比ｒ＝３.１７）積
層チップトランス（サンプルＳ３）内における磁界のよ
うすをＦＥＭシュミレーションにより求めたものであ
り、図８（ｂ）はそれを簡略に表わしたものである。こ
の場合には、第一及び第二のコイル素子ＣＬ１，ＣＬ２
の自己インダクタンスは、 Ｌ１＝Ｌ２＝０.５３６０×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.４９７６×１０-7Ｈ 電磁結合係数は、 ｋ＝９２.８３％ であった。
【００１９】さらに、図９（ａ）は、内層電極３１Ｂ，
３２Ａの幅Ｗ２を６５０μｍ、外層電極３１Ａ，３２Ｂ
の幅Ｗ１を３００μｍとした（電極幅比＝２.１７）積
層チップトランス（サンプルＳ４）内における磁界のよ
うすをＦＥＭシュミレーションにより求めたものであ
り、図９（ｂ）はそれを簡略に表わしたものである。こ
の場合には、第一のコイル素子ＣＬ１の自己インダクタ
ンスは、 Ｌ１＝０.３２９０×１０-7Ｈ 第二のコイル素子ＣＬ２の自己インダクタンスは、 Ｌ２＝０.３２９１×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.３０３８×１０-7Ｈ 電磁結合係数は、 ｋ＝９２.３３％ であった。
３２Ａの幅Ｗ２を６５０μｍ、外層電極３１Ａ，３２Ｂ
の幅Ｗ１を３００μｍとした（電極幅比＝２.１７）積
層チップトランス（サンプルＳ４）内における磁界のよ
うすをＦＥＭシュミレーションにより求めたものであ
り、図９（ｂ）はそれを簡略に表わしたものである。こ
の場合には、第一のコイル素子ＣＬ１の自己インダクタ
ンスは、 Ｌ１＝０.３２９０×１０-7Ｈ 第二のコイル素子ＣＬ２の自己インダクタンスは、 Ｌ２＝０.３２９１×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.３０３８×１０-7Ｈ 電磁結合係数は、 ｋ＝９２.３３％ であった。
【００２０】このサンプルＳ１〜Ｓ４（本発明の実施
例）に示すように電極幅比ｒが１よりも大きな場合に
は、図６（ｂ）〜図９（ｂ）から分かるように外層電極
３１Ａ，３２Ｂの付近における磁束φの電極回り込みは
見られない。
例）に示すように電極幅比ｒが１よりも大きな場合に
は、図６（ｂ）〜図９（ｂ）から分かるように外層電極
３１Ａ，３２Ｂの付近における磁束φの電極回り込みは
見られない。
【００２１】一方、図１０（ａ）は、内層電極３１Ｂ，
３２Ａの幅Ｗ２を３００μｍ、外層電極３１Ａ，３２Ｂ
の幅Ｗ１を３００μｍとした（電極幅比ｒ＝１.００）
積層チップトランス（サンプルＳ５）内における磁界の
ようすをＦＥＭシュミレーションにより求めたものであ
り、図１０（ｂ）はそれを簡略に表わしたものである。
この場合には、第一及び第二のコイル素子ＣＬ１，ＣＬ
２の自己インダクタンスは、 Ｌ１＝Ｌ２＝０.１６０５×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.１４２１×１０-7Ｈ 電磁結合係数は、 ｋ＝８８.５３％ であった。
３２Ａの幅Ｗ２を３００μｍ、外層電極３１Ａ，３２Ｂ
の幅Ｗ１を３００μｍとした（電極幅比ｒ＝１.００）
積層チップトランス（サンプルＳ５）内における磁界の
ようすをＦＥＭシュミレーションにより求めたものであ
り、図１０（ｂ）はそれを簡略に表わしたものである。
この場合には、第一及び第二のコイル素子ＣＬ１，ＣＬ
２の自己インダクタンスは、 Ｌ１＝Ｌ２＝０.１６０５×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.１４２１×１０-7Ｈ 電磁結合係数は、 ｋ＝８８.５３％ であった。
【００２２】また、図１１（ａ）は、内層電極３１Ｂ，
３２Ａの幅Ｗ２を３００μｍ、外層電極３１Ａ，３２Ｂ
の幅Ｗ１を６５０μｍとした（電極幅比ｒ＝０.４６
２）積層チップトランス（サンプルＳ６）内における磁
界のようすをＦＥＭシュミレーションにより求めたもの
であり、図１１（ｂ）はそれを簡略に表わしたものであ
る。この場合には、第一のコイル素子ＣＬ１の自己イン
ダクタンスは、 Ｌ１＝０.３２７７×１０-7Ｈ 第二のコイル素子ＣＬ２の自己インダクタンスは、 Ｌ２＝０.３２７６×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.２７６７×１０-7Ｈ 電磁結合係数は、 ｋ＝８４.４５％ であった。
３２Ａの幅Ｗ２を３００μｍ、外層電極３１Ａ，３２Ｂ
の幅Ｗ１を６５０μｍとした（電極幅比ｒ＝０.４６
２）積層チップトランス（サンプルＳ６）内における磁
界のようすをＦＥＭシュミレーションにより求めたもの
であり、図１１（ｂ）はそれを簡略に表わしたものであ
る。この場合には、第一のコイル素子ＣＬ１の自己イン
ダクタンスは、 Ｌ１＝０.３２７７×１０-7Ｈ 第二のコイル素子ＣＬ２の自己インダクタンスは、 Ｌ２＝０.３２７６×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.２７６７×１０-7Ｈ 電磁結合係数は、 ｋ＝８４.４５％ であった。
【００２３】また、図１２（ａ）は、内層電極３１Ｂ，
３２Ａの幅Ｗ２を３００μｍ、外層電極３１Ａ，３２Ｂ
の幅Ｗ１を９５０μｍとした（電極幅比ｒ＝０.３１
６）積層チップトランス（サンプルＳ７）内における磁
界のようすをＦＥＭシュミレーションにより求めたもの
であり、図１２（ｂ）はそれを簡略に表わしたものであ
る。この場合には、第一及び第二のコイル素子ＣＬ１，
ＣＬ２の自己インダクタンスは、 Ｌ１＝Ｌ２＝０.５３２３×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.４３４４×１０-7Ｈ 電磁結合係数は、 ｋ＝８１.６１％ であった。
３２Ａの幅Ｗ２を３００μｍ、外層電極３１Ａ，３２Ｂ
の幅Ｗ１を９５０μｍとした（電極幅比ｒ＝０.３１
６）積層チップトランス（サンプルＳ７）内における磁
界のようすをＦＥＭシュミレーションにより求めたもの
であり、図１２（ｂ）はそれを簡略に表わしたものであ
る。この場合には、第一及び第二のコイル素子ＣＬ１，
ＣＬ２の自己インダクタンスは、 Ｌ１＝Ｌ２＝０.５３２３×１０-7Ｈ 相互インダクタンスは、 Ｍ＝０.４３４４×１０-7Ｈ 電磁結合係数は、 ｋ＝８１.６１％ であった。
【００２４】さらに、図１３（ａ）は、内層電極３１
Ｂ，３２Ａの幅Ｗ２を３００μｍ、外層電極３１Ａ，３
２Ｂの幅Ｗ１を１９００μｍとした（電極幅比ｒ＝０.
１５８）積層チップトランス（サンプルＳ８）内におけ
る磁界のようすをＦＥＭシュミレーションにより求めた
ものであり、図１３（ｂ）はそれを簡略に表わしたもの
である。この場合には、第一及び第二のコイル素子ＣＬ
１，ＣＬ２の自己インダクタンスは、 Ｌ１＝Ｌ２＝０.１２７１×１０-6Ｈ 相互インダクタンスは、 Ｍ＝０.９９９４×１０-7Ｈ 電磁結合係数は、 ｋ＝７８.６１％ であった。
Ｂ，３２Ａの幅Ｗ２を３００μｍ、外層電極３１Ａ，３
２Ｂの幅Ｗ１を１９００μｍとした（電極幅比ｒ＝０.
１５８）積層チップトランス（サンプルＳ８）内におけ
る磁界のようすをＦＥＭシュミレーションにより求めた
ものであり、図１３（ｂ）はそれを簡略に表わしたもの
である。この場合には、第一及び第二のコイル素子ＣＬ
１，ＣＬ２の自己インダクタンスは、 Ｌ１＝Ｌ２＝０.１２７１×１０-6Ｈ 相互インダクタンスは、 Ｍ＝０.９９９４×１０-7Ｈ 電磁結合係数は、 ｋ＝７８.６１％ であった。
【００２５】このサンプルＳ５〜Ｓ８（比較例）に示す
ように電極幅比が１以下（ｒ≦１）の場合には、図１０
（ｂ）〜図１３（ｂ）から分かるように外層電極３１
Ａ，３２Ｂの付近における磁束φの電極回り込みが発生
している。
ように電極幅比が１以下（ｒ≦１）の場合には、図１０
（ｂ）〜図１３（ｂ）から分かるように外層電極３１
Ａ，３２Ｂの付近における磁束φの電極回り込みが発生
している。
【００２６】上記各サンプルＳ１〜Ｓ８の内層電極幅Ｗ
２、外層電極幅Ｗ１、電極幅比ｒ及び電磁結合係数ｋを
次の表１にまとめて示す。
２、外層電極幅Ｗ１、電極幅比ｒ及び電磁結合係数ｋを
次の表１にまとめて示す。
【００２７】
【表１】
【００２８】また、図１４は、サンプルＳ１〜Ｓ８によ
って求められた電磁結合係数ｋと電極幅比ｒとの関係を
図示するものである。
って求められた電磁結合係数ｋと電極幅比ｒとの関係を
図示するものである。
【００２９】以上により、電極幅比ｒが１よりも大きい
場合には、外層電極の付近における磁束の電極間回り込
みを抑制することができ、また、電極幅比ｒが大きくな
るほど第一のコイル素子ＣＬ１と第二のコイル素子ＣＬ
２との電磁結合係数ｋを大きくできることが示された。
場合には、外層電極の付近における磁束の電極間回り込
みを抑制することができ、また、電極幅比ｒが大きくな
るほど第一のコイル素子ＣＬ１と第二のコイル素子ＣＬ
２との電磁結合係数ｋを大きくできることが示された。
【００３０】また、上記サンプルでは、各コイル素子を
２層構成としたが、さらに電極層数（または、ターン
数）を増加させても同様の結果が得られる。
２層構成としたが、さらに電極層数（または、ターン
数）を増加させても同様の結果が得られる。
【００３１】なお、上記実施例では、パルストランスや
コモンモードチョークコイルの場合について説明した
が、本発明は、第一のコイル素子の一端と第二のコイル
素子の一端とが共通接続された３端子型の２分配トラン
ス等であってもよい。
コモンモードチョークコイルの場合について説明した
が、本発明は、第一のコイル素子の一端と第二のコイル
素子の一端とが共通接続された３端子型の２分配トラン
ス等であってもよい。
【００３２】
【発明の効果】本発明によれば、線輪電極間に発生する
ストレー容量を小さくでき、また、両コイル素子間の相
互誘導係数も大きくなる。
ストレー容量を小さくでき、また、両コイル素子間の相
互誘導係数も大きくなる。
【００３３】しかも、本発明によれば、外層部の線輪電
極の幅を内層部の線輪電極の幅よりも狭くすることによ
り、外層部における磁束の電極間回り込みを抑制するこ
とができた。この結果、第一のコイル素子と第二のコイ
ル素子間における電磁結合係数を向上させることがで
き、トランスとしての電力変換効率を向上させ、伝達特
性を良好にすることができる。
極の幅を内層部の線輪電極の幅よりも狭くすることによ
り、外層部における磁束の電極間回り込みを抑制するこ
とができた。この結果、第一のコイル素子と第二のコイ
ル素子間における電磁結合係数を向上させることがで
き、トランスとしての電力変換効率を向上させ、伝達特
性を良好にすることができる。
【図１】本発明の一実施例による積層チップトランスを
示す概略断面図である。
示す概略断面図である。
【図２】同上の実施例の斜視図である。
【図３】同上の実施例の等価回路図である。
【図４】同上の実施例における各絶縁層の積層前の状態
を示す平面図である。
を示す平面図である。
【図５】サンプルＳ１〜Ｓ８の構造とその内層電極幅と
外層電極幅を示す概略断面図である。
外層電極幅を示す概略断面図である。
【図６】（ａ）（ｂ）はサンプル１（実施例）内におけ
る磁界の様子を示す図である。
る磁界の様子を示す図である。
【図７】（ａ）（ｂ）はサンプル２（実施例）内におけ
る磁界の様子を示す図である。
る磁界の様子を示す図である。
【図８】（ａ）（ｂ）はサンプル３（実施例）内におけ
る磁界の様子を示す図である。
る磁界の様子を示す図である。
【図９】（ａ）（ｂ）はサンプル４（実施例）内におけ
る磁界の様子を示す図である。
る磁界の様子を示す図である。
【図１０】（ａ）（ｂ）はサンプル５（比較例）内にお
ける磁界の様子を示す図である。
ける磁界の様子を示す図である。
【図１１】（ａ）（ｂ）はサンプル６（比較例）内にお
ける磁界の様子を示す図である。
ける磁界の様子を示す図である。
【図１２】（ａ）（ｂ）はサンプル７（比較例）内にお
ける磁界の様子を示す図である。
ける磁界の様子を示す図である。
【図１３】（ａ）（ｂ）はサンプル８（比較例）内にお
ける磁界の様子を示す図である。
ける磁界の様子を示す図である。
【図１４】同上の各サンプルＳ１〜Ｓ８から得られた電
極幅比と電磁結合係数との関係を示す図である。
極幅比と電磁結合係数との関係を示す図である。
【図１５】従来例による積層チップトランスの概略断面
図である。
図である。
２Ａ〜２Ｄ 絶縁層 ３Ａ〜３Ｃ 絶縁層 ６Ａ〜６Ｄ 第一のコイル素子を構成する線輪電極 ７Ａ〜７Ｃ 第二のコイル素子を構成する線輪電極 １０ｂ，１２ｂ，１３ｂ，１４ｂ スルーホール接続子 ＣＬ１ 第一のコイル素子 ＣＬ２ 第二のコイル素子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01F 17/00
Claims (1)
- 【請求項１】 導体膜によって１ターン未満の線輪電極
が形成された第一種及び第二種の各複数枚の絶縁層を積
層し、第一種の各絶縁層の線輪電極同士を接続して第一
のコイル素子を形成し、第二種の各絶縁層の線輪電極同
士を接続して第二のコイル素子を形成した積層チップト
ランスにおいて、 コイル素子の入出力部が形成された絶縁層を除いて第一
種の絶縁層と第二種の絶縁層を交互に積層し、第二種の
絶縁層に設けたスルーホール接続子を介して第一種の絶
縁層の線輪電極同士を接続させて第一のコイル素子を形
成し、第一種の絶縁層に設けたスルーホール接続子を介
して第二種の絶縁層の線輪電極同士を接続させて第二の
コイル素子を形成し、第一種及び第二種の各絶縁層に形
成された線輪電極をそれぞれほぼ等しい巻径とすると共
に、外層部の線輪電極の幅を内層部の線輪電極の幅より
も幅狭となるようにしたことを特徴とする積層チップト
ランス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20848491A JP2817460B2 (ja) | 1991-07-24 | 1991-07-24 | 積層チップトランス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20848491A JP2817460B2 (ja) | 1991-07-24 | 1991-07-24 | 積層チップトランス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529147A JPH0529147A (ja) | 1993-02-05 |
| JP2817460B2 true JP2817460B2 (ja) | 1998-10-30 |
Family
ID=16556928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20848491A Expired - Fee Related JP2817460B2 (ja) | 1991-07-24 | 1991-07-24 | 積層チップトランス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817460B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6054914A (en) * | 1998-07-06 | 2000-04-25 | Midcom, Inc. | Multi-layer transformer having electrical connection in a magnetic core |
| FR2790871B1 (fr) * | 1999-03-11 | 2007-03-09 | Cit Alcatel | Transformateur radiofrequence et son utilisation |
| JP3444230B2 (ja) * | 1999-05-07 | 2003-09-08 | 株式会社村田製作所 | 積層型ｌｃフィルタ |
| US7460000B2 (en) | 2004-01-23 | 2008-12-02 | Murata Manufacturing Co. Ltd. | Chip inductor and method for manufacturing the same |
| JP4815871B2 (ja) * | 2004-05-21 | 2011-11-16 | 三菱瓦斯化学株式会社 | レジスト化合物およびレジスト組成物 |
| KR101043890B1 (ko) | 2007-01-24 | 2011-06-22 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 코일 부품 및 그 제조방법 |
| JP5999119B2 (ja) * | 2014-02-10 | 2016-09-28 | 株式会社村田製作所 | インダクタ |
| JP6825189B2 (ja) | 2015-07-29 | 2021-02-03 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | コイル部品及びその製造方法 |
| JP7099434B2 (ja) * | 2019-11-29 | 2022-07-12 | 株式会社村田製作所 | コイル部品 |
-
1991
- 1991-07-24 JP JP20848491A patent/JP2817460B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529147A (ja) | 1993-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |