TWI240930B - Redundancy control circuit which surely programs program elements and semiconductor memory using the same - Google Patents

Description

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、【發明所屬之技術領域】 本發明係關於一種冗餘控制電路及採用 電路之半導體記憶體。 〜、【先前技術】 在具有習知冗餘記憶體的電路半導體記憶 ^以冗餘記憶體單元代替缺陷主要單元所需之 ^定通常藉由熔斷保險絲而完成，藉以回應缺 址而可程式化冗餘記憶體單元。於此情況 4雷射於晶圓階段執行物理性地絕緣破壞而 ，絲。 二立如上所述’使用雷射並破壞保險絲的此種 汜憶體晶片密封成封裝體之前就破壞保險絲。 法解決在記憶體晶片密封成封裝體之後（即在 所產生的缺陷。這將造成良率無法充分提高。 已知解決組裝之後所產生之缺陷的方法主 保險絲、多晶矽保險絲及抗熔絲，其可藉由施 加以程式化。就抗熔絲的程式化方式而言，主 的上電極與下電極之間施加高電壓。接著，使 間的絕緣膜產生絕緣破壞，藉以使兩電極 導通）。 乂馮 即使在晶片密封成封裝體之後，此種解決 缺陷位址能夠寫入到抗炼絲之中。因此，能夠 封成封裝體組裝之後所產生之缺陷的問題^藉 種冗餘控制 體之中，為 缺陷位址的 陷主要單元 下’可利用 熔斷保險 方法必須在 然而，將無 組裝之後） 要使用金屬 加高電壓而 要在抗炫絲 這些電極之 短路（即電 方法仍可使 解決晶片密 以提高良

1240930 五、發明說明（2) 率 0 在設定缺陷 破壞的高電壓通 高電壓用之端點 後將無法解決此 因此，亦有 的方法。然而， 致電源與電路的 習知上，當 絕緣破壞時，高 '複數之抗炼絲。 緣破壞，亦即破 加於其它抗溶絲 性破壞。如此一 限 此 位址時 常供應 必須安 種缺陷 利用裝 由於將 構造受 缺陷位 壓產生 於此情 壞的抗 的電壓 來，由 地對破 準因為 抗熔絲 的習知 1326A 〕 式化方 烙絲的第一端點及供應 第一端點與第二端點之 中一個。正電壓與負電 步驟：供應第一電壓給 ，故無法持續 ，一旦電壓位 低時，則其它的 與上述有關 (JP-A-2000-51 此種抗炫絲之程 ，細加於抗熗絲之用以產生介電性 自f ΐ之外部。然而，這會有供應 裝裳置之上、且在組裝成模組之 的限制。 置之内的高壓產生電路產生高電壓 高壓產生電路安裝在裝置之内，導 限’且亦會限制其供應性能。 址之資料相當於複數之抗熔絲產生 電路所產生的高電壓亦同時施加於 況下’只要有一個抗炫絲先發生絕 溶絲呈電導通狀態時，則會導致施 位準降低’進而無法再使其發生電 於高壓產生電路之電流供應性能有 壞的抗熔絲施加更高之電壓。因 有一個抗熔絲先發生絕緣破壞而降 就無法發生絕緣破壞。 技術，如日本公開專利公報 1揭露一種抗熔絲之程式化方法。 法包括以下步驟：供應正電壓給抗 負電壓給第二端點，藉以使施加於 間的電壓大於正電壓與負電壓之其 壓之至少一個的產生方法包括以下 電容的第一板及供應第二電壓給電

1240930 五、發明說明（3) 容的第二板，接著改變 電壓且將電容的第二板 又，與上述有關的 (JP-A-2000 — 90 689A ) 種程式化電路之特徵係 之供應電壓進行預充電 過電流流過時，即發生 檢查抗溶絲的程式化狀 部’供應抗熔絲發生絕 回應感測信號輪入部的 '電流阻斷部，間隔地設 回應輸出部之控制信號 的電流路徑；及閂鎖部 過穩壓的一半供應電壓 第一電壓 連接於抗 習知技術 揭露一種 在於具有 ，抗溶絲 絕緣破壞 用之感 緣破壞所 信號而輪 置在電流 而從破壞 ，回應輪 給抗熔絲 成為電 熔絲。 ，如日 抗熔絲 :致動 ’連接 :感測 測信號 需的供 出抗熔 路徑之 電壓供 出部的 端點。 容之第一板的第 本公開 的程式 開關部 於致動 信號輸 ;破壞 應電壓 絲之程 間，而 應部供 控制信 專利公報 化電路。此 ，使用一半 開關，且當 入部，接收 電壓供應 :輸出部， 式化狀態； 電流路徑為 應至抗溶絲 號而供應經 三、【發明内容】 因此’本發明之一目的#裎

元予以程式化的冗餘控制電夠確實將程式單 電路的半導體記憶體。 種採用此種几餘控制 本發明之s y ，生電路的性供：；制轉，即使高 程式化，及〜 仍此夠確貫將程式單元予以 本發明之又此種〒餘控制電路的半導體記憶體。 良率的冗餘控制電二的2提種能夠提升可靠度及製造 制電路&—種採用此種冗餘㈣電路μ

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導體記憶體。 本發明之其它目的 說明及附圖而更加清楚 特性、及優點可參見以下之詳細 為了完成本發明之一 ^ tk 4M At . 餘控制電4，包含：複數本，明係提供-種冗 位置的-缺陷位址可藉由，其中指示-缺陷之 而加以程式化；及-電鮮制起的—絕緣破壞 數之目標程式單元的一部:由其同蛉施加該電壓給複 Ab "卩伤’其中該複數之目標程式單元 ^ ^址所對應之待發生絕緣破壞的該複數之程式單 在本發明之冗餘控制電 程式單元的一部份為一個， 之程式單元。該電壓控制部 該電壓。 路中，一數量的該複數之目標 其數量係小於一數量的該複數 逐一地對各目標程式單元施加 H ^ ^明之冗餘控制電路中，該電壓控制部於一觸發 h虎的時序點施加該電壓至該複數之目標程式單元。 北、s ^ t發明之冗餘控制電路中，該電壓控制部將該電壓 加至該稷數之目標程式單元。該電壓為含有該冗 餘控制電路之一裝置之内所產生的電壓。 士在本發明之冗餘控制電路中，該電壓控制部且有：一 日:序設定部，纟基於一觸發信號而輸出指示完成：程式單 ^之-絕緣破壞的時序之—時序信號；及複數之元件破壞 j /對應於各程式單元而安裝各元件破壞部及基於該時序 信號及該缺陷位址而施加該電壓至相當於一個程式單元。

第9頁 1240930 五、發明說明（5) 在本發明之冗餘控制電路中，該複數之元件破 每一個具有··一保險絲破壞設定部，其基於該缺陷位< 二的 於该％序信號的時序點時施加〆指定信號，其中該 = 號係指不複數之程式單元中相當於一個程式單元是否=1 ，破壞，及一電壓施加部，當該指定信號指示複數之種= 單/中相g於一個程式單元為絕緣破壞時， :號而施加該電麼至複數之程式單元中相當於一：程匕 m二，ΐ發=之冗餘控制電路中，一第—時序係相異於一 第一保險絲破壞设疋部為該複數之藉々tm : = 者：則該第-時序，-第:ΐί; 元的第-個二第一保險絲破瓌设定部為該複數之程式單 =:個所需者，則該第二時序為輸出一第二指定3 壓與士電路，更包含-比較部，其就該電 該電壓施加部回應該第一時：：：[果信號，其中在 而供應該電壓之後，該時：：：：：f的該第-指定信號 示該電壓超過該標準電壓^ ^ =係基於該觸發信號與指 時序。 ^ 車父結果信號而產生該第二 在本發明之冗餘控制 ι計數器，當該第一脈序/定部具有：― 發信號的-第—脈衝數時，其開始計算該觸 N時，則輸出—第一控制 虽叶鼻之該第一脈衝數目為 。唬，一弟二計數器，當該第二

麵 第10頁 1240930 五、發明說明（6)

脈衝數目為（M + N )時，其開始計算該觸發信號的一第二 脈衝數目，且當計算之該第二脈衝數目為Ν時，則輸出一 第二控制信號；及一第三計數器，當該第三脈衝數目為 (Μ + 2 X Ν )時，其開始計算該觸發信號的一第三脈衝數 目，且當計算之該第三脈衝數目為Ν時，則輸出一第三控 制信號；該第一計數器係具有一第一邏輯部，其基於該第 二控制信號與該第一控制信號的一反相信號而於輸出該第 一指定信號時輸出代表一時序的一第一時序信號，及該第 二計數器係具有一第二邏輯部，其基於該第三控制信號與 該第二控制信號的一反相信號而於輸出該第二指定信號時 •輸出代表一時序的一第二時序信號。 在本發明之冗餘控制電路中，該程式單元為一抗熔 絲。

為了完成本發明之另一實施樣態，本發明係提供一種 半導體記憶體，包含··一冗餘控制電路，其具有··複數之 程式單元，其中指示一缺陷之位置的一缺陷位址可藉由施 加一電壓所引起的一絕緣破壞而加以程式化；及一電壓控 制部，其同時施加該電壓給複數之目標程式單元的一部 份；其中該複數之目標程式單元為該缺陷位址所對應之待 發生絕緣破壞的該複數之程式單元的複數之目標程式單元 的一部份；一冗餘字元線與一冗餘位元線之其中一個，由 該缺陷位址相當於一缺陷字元線與一缺陷位元線之其中一 個所取代；及複數之冗餘記憶體單元，其連接於該冗餘字 元線及該冗餘位元線之其中一個。

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在本發明之半導體記憶 程式單元的一部份為一個^ 之程式單元。該電壓控制部 該電壓。 體中，一數量的該複數之目標 其數量係小於一數量的該複數 逐一地對各目標程式單元施加 二口在本發明之半導體記憶體中，該電壓控制部於一觸發 心號的日守序點施加該電壓至該複數之目標程式單元。 在本發明之半導體記憶體中，該電壓控制部將該電壓 通地施加至該複數之目標程式單元。該電壓為含有該冗 餘控制電路之一裝置之内所產生的電壓。 士在本發明之半導體記憶體中，該電壓控制部具有：一 日:序设定部，其基於一觸發信號而輸出指示完成各程式單 兀之一絕緣破壞的時序之一時序信號；及複數之元件破壞 部j對應於各程式單元而安裝各元件破壞部及基於該時序 信號及該缺陷位址而施加該電壓至相當於一個程式單元。 在本發明之半導體記憶體中，該複數之元件破壞部的 每一個具有：一保險絲破壞設定部，其基於該缺陷位址而 於該時序信號的時序點時施加一指定信號，其中該指定信 號係指示複數之程式單元中相當於一個程式單元是否為絕 緣破壞；及一電壓施加部，當該指定信號指示複數之程式 單兀中相當於一個程式單元為絕緣破壞時，則回應該指定 信號而施加該電壓至複數之程式單元中相當於一個程式單 元。 在本發明之半導體記憶體中，一第一時序係相異於一 第二時序、當一第一保險絲破壞設定部為該複數之程式單

第12頁 1240930 五、發明說明（8) 元的第一個所需者，則該第一時序為輸出一第一指定信號 的時序、及當一第二保險絲破壞設定部為該複數之程式單 元的第二個所需者，則該第二時序為輸出一第二指定信號 的時序。

本發明之半導體記憶體，更包含一比較部，其就該電 壓與一標準電壓加以比較及輸出一比較結果信號，其中在 該電壓施加部回應該第一時序時所供應的該第一指定信號 而供應該電壓之後’該時序設定部係基於該觸發信號與指 示該電壓超過該標準電壓的該比較結果信號而產生該第二 時序。

在本發明之半導體記憶體中，該時序設定部具有：一 第一計數器，當該第一脈衝數目為Μ時，其開始計算該觸 發信號的一第一脈衝數目，且當計算之該第一脈衝數目為 Ν時，則輸出一第一控制信號；一第二計數器，當該第二 脈衝數目為（Μ + Ν )時，其開始計算該觸發信號的一第二 脈衝數目，且當計算之該第二脈衝數目為Ν時，則輸出一 第二控制信號；及一第三計數器，當該第三脈衝數目為 (Μ +2 X Ν )時，其開始計算該觸發信號的一第三脈衝數 目，且當計算之該第三脈衝數目為Ν時，則輸出一第三控 制信號；該第一計數器係具有一第一邏輯部，其基於該第 二控制信號與該第一控制信號的一反相信號而於輸出該第 一指定信號時輸出代表一時序的一第一時序信號，及該第 二計數器係具有一第二邏輯部，其基於該第三控制信號與 該第二控制信號的一反相信號而於輸出該第二指定信號時

第13頁 1240930 五、發明說明（9) 輸出代表一時序的 在本發明之半 絲。 在本發明之半 DRAM ’且該程式單 同的結構。 所有欲絕緣破 此，抗熔絲係包括 指示缺陷位址之位 絲的數目例如，一 絲的數目。當各別 高電壓免於同時施 生成漏電流源，並 溶絲。漏電流源之 同時被施加高電壓 緣破壞之抗熔絲感 當產生用以使 的高電壓時，高電 之數s小於缺陷位 寬，故即使在有限 使高電壓施加於抗 設置用以控制 壓施加電路之移位 絲之絕緣破壞所需 一第二時序信號。 導體記憶體中’該程式單元為一抗炼 導體記憶體中，該半導體記憶體為 元具有與該DRAM之記憶體單元的電容相 壞之抗熔絲並非同時發生絕緣破壞。於 用於指示採用冗餘電路的抗熔絲及用於 元的抗熔絲。（同時）絕緣破壞之抗熔 個（1 )係小於欲絕緣破壞之所有抗熔 地施加電壓於每一個抗溶絲時，將可使 加於複數之彳/L、您絲。因此’絕不會感應 可確實地將所需的高電壓施加於目標抗 感應生成的可能性變成極小，且相較於 的抗熔絲之數目而言，其等於所有欲絕 應生成漏電流源之可能性。 半導體裝置之中的抗熔絲進行絕緣破壞 壓係連續地施加於各抗熔絲，而抗熔絲 址所對應之欲絕緣破壞的抗熔絲之數 的電流供應能力之情況下，仍能確實地 熔絲。 位在被施以高電壓的局部之中的前級電 器。接著，連續地將SVT (即進行抗熔 的高電壓）施加於各個抗溶絲’不論各 I翻

酬 第14頁 1240930 五、發明說明（10) ^地對一個抗熔絲或各別地對一個以上之抗熔絲， 卞觸發信肌κ时。於此，—個以上之抗料的數目γ 二於個別之位址位元的數目。因此，能夠連續地施加 T，直到目標抗熔絲發生絕緣破壞為止。即使SVT產生哭 ::流供應性能有p艮，仍能夠在目標抗熔絲確實地進行： 緣破壞。由於並非同時作用於其數目為多個或等於位址位 ㈣抗熔絲’故產生其它漏電流的可能性極低、或 祕’於零。因此，能夠確實地使SVT位準施加於抗熔 絲0 ，將參照附隨的圖式，以說明本發明。在圖式中’相 似的參考符號指示類似的元件。 四、【實 以下 控制電路 標號代表 在各 的性能受 仍可確實 程式化複 DRAM 〇 金 程式單元 此，抗炫 (第 施方式 參見附 及採用 相同的 實施例 到限制 地將程 數之程 屬保險 。以下 絲的構 一實施 圖’俾詳細 冗餘控制電 元件，故可 中，即使半 而無法對程 式單元予以 式單元。各 絲、多晶發 各實施例皆 造與DRAM記 例） 說明本發明之各實施例的冗餘 路的半導體記憶體。以相同的 省略重覆說明。 導體裝置之中的高壓產生電路 式單元施加足夠高的電壓，但 程式化。此乃由於：可逐一地 實施例中的半導體裝置為 保險絲、抗熔絲等等皆可當作 以抗炫絲為例而加以說明。於 憶體單元的電容構造相同。

mm $ 15頁

1240930 五、發明說明（11) 以下參見圖1至圖11，俾說明第一實施例。 圖1顯示本發明之第一實施例的DRAM (即含有冗餘控 制電路的半導體記憶體）之方塊圖。為了簡化說明起見， 圖1僅顯示與行側有關之構造，而省略列側的相關之構 造。DRAM係具有冗餘記憶體電路，其包括記憶體單元陣列 2 0 1、行解碼器2 0 6、行位址閂鎖電路2 〇 7、及指令解碼器 共用電路208。DRAM之中亦具有備用記憶體單元陣列，藉 以解決記憶體單元陣列2 0 1之中的缺陷位元且提升良率。 記憶體單元陣列201係具有複數之字元線WL22i、複數之位 元線BL222、及複數之記憶體單元2 23。備用記憶體單元陣 列係设有冗餘單元區202及冗餘控制電路2〇4。冗餘單元區 20 2係具有複數之字元線RWL225、複數之位元線RBL226 (在某些情況中’其等於BL222 )、及複數之冗餘記憶體 單元2 27。DRAM之中亦具有標準電壓產生電路2 〇5及SVT產 生電路2 0 3，藉以產生設定冗餘控制電路2〇4之缺陷位址所 需的電壓及信號。 由於記憶體單元之讀出及寫入等一般操作已為吾人所 熟知，故在此省略說明。於此，僅就冗餘電路之保險絲破 壞相關的内容加以說明。指令解碼器共用電路2〇8係解譯 由外界經由複數之信號線所供應的複數之信號所指示的指 令，及決定操作。接著，其產生操作所需的信號，包括行 位址選擇控制信號RAS、預備信號PRE、及冗餘致能信號 EN。觸發信號係用於設定冗餘控制電路2〇4之中的缺陷1立 址。觸發信號係由用以接收一般操作期間的時鐘信號之端

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五、發明說明（12) ^所提供。觸發信號係當作時序信號CLK而供應給各局 P日於此’觸發信號（時序信號）係由外部測試設備等等 7提供’藉以連續地使抗熔絲100發生絕緣破壞。又，亦 可使5 DRAM中所產生的信號當作時序信號CLK。 了位址閂鎖電路2 〇 7係基於行位址選擇控制信號rAS而 —子（保持）外界所提供而當作行位址的位址信號…只。 二位址選擇控制信號RAS係指示行位址為有效。將儲存之 址當作位址信號XAD而送至冗餘控制電路2〇4及行解 各位附帶「#，若必須區分出位址信號XAD的各位元， 、、” 4凡（即η位兀）稱為位址信號X1至以。 作ΐ控制電路204具有’以保險絲的破壞順序，程式 ^ 1缺陷位址的位址XAD、给冗餘控制電路2〇 功能。又，冗餘控制電路204係設定閃鎖電路中的抗： 俾用以初始化保險絲初始化順序電 二及二已程式化之缺陷位元的位置。當接收到位址， 二Λ選擇順序產生冗餘選擇信細及提供給行解 = :，：：：擇信號RE係指示是否選擇冗餘單元V。 >組£几》。餘致此仏號EN係指示對記憶體單元的存取。 > —:丁 P石·态206係根據位址信號XAD及冗餘選擇俨而 指定記憶體單元陣列201或 t擇彳。唬Μ而 元。 餘早疋^202之中所存取的單 厭，生電路203用以升壓半導體裝置之中的電源電 壓’俾產生缺陷位址所對虛 冤原％ 位址所對應之抗熔絲的絕緣膜發生絕緣破

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SVT產生電路20 3將此電壓供 為SVT產生電路203的方塊圖。 用習知充電泵之升壓電路相同 壞所需的高電壓SVT。接著， 應給冗餘控制電路2 0 4。圖7 SVT產生電路2 0 3係具有與使 的構造。故省略詳細說明。 標準電壓產生電路2〇5係產生標準信號”、VH —，且 供應給冗餘控制電路2 04。標準信號^、VH 一係代表桿 電壓，用以判斷抗熔絲之絕緣膜是否發生絕緣破壞之標

圖2顯示冗餘控制電路2〇4的局部2〇之構造圖，其當作 冗餘記憶體單元陣列之一個線使用。冗餘致能信號㈣為指 示是否使用冗餘保險絲電路（1〇2_ 〇 )的信號。冗餘致能 信號EN的功能係類似於其它位址信號^至以的功能。因 士在以下說明中，若不需區分出冗餘致能信號㈣與位址 信號XI至Xn時，將僅以含有冗餘致能信號EN之位址信號 XAD代表這些信號。又，位址信號XAD所代表的位址資料係 以位址XAD加以指示。冗餘記憶體單元陣列的一個線係具 有位址k號义1至Xn及代表冗餘保險絲電路之用途的信號εν 相當於複數之（η + 1 )保險絲。在冗餘記憶體單元陣列之 m個線的情況時’其將變成上述值的^倍。然而，明顯地， 第m個線的操作係類似於基本的一個線之操作。 几餘控制電路2 0 4係具有複數之冗餘保險絲電路1 〇 2 - 〇 至102-n及時序設定電路1(n。複數之冗餘保險絲電路 10 2-0至102-n係對應於位址信號XAD的各位元而分別設 置、破壞内建的抗熔絲1 〇 〇、及偵測各抗熔絲丨〇 〇的破壞/

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。由行位址閃鎖電路207提供位址信號xad。時序設 疋電路101係產生抗熔絲破壞所需的時序信號，並將盆提 供給相當於一個冗餘保險絲電路102_0至102_11。除了〃内 絲⑽之外’時序設定電路1G1及複數之冗餘保險絲 電路1+02-0至102-n皆具有電壓控制部的功能。電壓控制部 f同％施加咼電壓SVT給所有待破壞之内建抗熔絲1〇〇的局 部0

冗餘保險絲電路102-i (i=0至n，整數）係具有抗熔 絲100-：l、破壞控制電路107 —i、保險絲閂鎖電路1〇8 —t、 位址比較電路109-i、電壓施加電路、及保險絲破壞 没定電路105-1。除了來自時序設定電路1〇1的位址XAD及 輸入A0至An等輸入信號不同以外，各冗餘保險絲電路皆具 有相同的構造。若以通用名稱指示時（如「丨〇 5」，而非 「1 0 5- i」），則省略其副標號（-i )。

保險絲破壞設定電路1 〇 5係接收位址信號Xad的一個位 元。接著，若此位元為高位準時，則保險絲破壞設定電路 105判斷是否對對應之抗熔絲1〇〇進行絕緣破壞。當對抗熔 絲1 0 0進行絕緣破壞時，將以時序設定電路丨〇 1所給定的時 序激發輸出至電壓施加電路1〇6的破壞設定信號Vc。 電壓施加電路1 0 6係回應接收自保險絲破壞設定電路 105的破壞設定信號VC，俾藉由增加高電壓SVT給抗熔絲 1 0 0 (接點C )而程式化抗溶絲1 〇 〇。 高電壓SVT係由SVT產生電路20 3所產生（如圖1所示 )，且指定給電壓施加電路1 〇 6。如圖2所示，提供給冗餘

第19頁 1240930 保險絲電路1 02- i的高電壓SVT係共同提供給其它冗餘保險 絲電路102-j ( j = 0至η，整數，j不等於i )。 在預備h號PRE文激發的時序點，破壞控制電路丨〇 7係 施加標準 >電壓VH給抗熔絲1〇〇 (接點b)，俾能判斷抗熔絲 1 〇 0的破壞/未破壞狀態。若預備信號PRE未激發時，則假 設抗熔絲100 (接點C )為接地電位，且其預備作為程式化 抗熔絲1 0 〇之用。 在取樣信號SE的時序點，保險絲閂鎖電路丨〇8係取樣 及保持（儲存）抗熔絲1 〇 〇 ,之破壞/未破壞的狀態。保持 (儲存）之破壞/未破壞狀態的資料係當作判斷結果信號 REDE加以輸出。若抗熔絲丨〇 〇為破壞狀態時，則判斷結果 信號REDE係成為激發狀態。改變由破壞控制電路丨〇7所充 ^之抗熔絲1 0 0 (接點B )的電位。因此，抗熔絲丨〇 〇之破 壞/未破壞狀態係可藉由比較抗熔絲丨〇 〇 (接點B )的電位 與ί示準電壓V Η —而加以判斷。 位址比較電路109就其中一個位址信號xAd (ΕΝ及XI至 Χη )與保險絲閃鎖電路1〇8所提供之判斷結果信號⑽㈣加 以比較。位址比較電路丨09係輸出比較結果給接點Α。各位 址比較電路1 09-0至1〇 9-n係輪出各比較結果給接點a。接 點A係構成已配線的AND電路，且產生冗餘選擇信號以。若 位址信號XAD之所有位元與對應之抗熔絲狀態一致時，則 几餘選擇信號RE將成為激發狀態的信號，且若至少有一個 位疋與對應之抗炼絲狀態不一致時，則冗餘選擇信號RE將 成為未激發狀態。

1240930 發明說明（16) 一以下參見圖3，俾說明時序設定電路丨〇 1之構造。圖3 顯示時序設定電路101之構造方塊圖。時序設定電路1〇1係 回應所接收之信號SVTE與所接收之時序信號CLK而用以產 生亚輸出破壞時序信號A〇至An的電路。破壞時序信號A〇至 An係指示抗熔絲丨〇〇的破壞時序。信號SVTE係指示保險絲 破壞順序。時序設定電路1 01係具有時序電路丨丨—〇至丨丨 及移位器15。時序電路11 —i (如上所述，i = 〇至^，整數 )係具有移位器12- i、AND電路14-i、及反相器13 —丨。一 組移位器1 2、AND電路1 4及反相器1 3係完成相當於一階之 時序電路1 1的操作。在時序設定電路丨〇 i中，係具有相當 於（η +1 )階的操作。又，移位器15係產生指定給時序電 路Π—η (前級的電路）之信號及終止時序設定電路ΐ(π。 然而，在時序信號CLK被控制成「一超過其所需的脈衝數 目、立即不再提供」的情況時，移位器1 5並不一定必須安 裝在時序設定電路101之中。冗餘單元區2〇2係具有複數之 行線。若對應於冗餘單元區2 〇 2之其它行線的時序設定電 路1 〇 1呈串聯時，則接收從串聯之下一個時序設定電路1 〇玉 給=給前級電路的信號。因此，足以在最終階安裝一個移 =斋。移位器12-0至12-η及移位器15係計算用以輸出與時 麵同步之供應信號的移位操作之中的時鐘脈衝（時序信號 CLK )之數目。 。儿

、第一階之時序電路1 1-0係使用信號SVTE當作輸入、基 於時序信號CLK而完成移位操作、並輸出輸出信號SH〇給下 一階（時序電路11-1 )與AND電路1 4-0。於此，信號SVTE

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係指示保險絲破壞順序 14 - 0。若移位器12 —；[的 貢序。反相器13-〇提供信號給ANd電路 1的輸出信號SH 1呈未激發狀態時，則 此信號^激發。當所有之輸出信號SH0、輸出自反相器 1 3 0的h號及時序信號CLK被激發時（高位準），AND電路 1 4 G係激發破壞時序信號A 〇。第二階之時序電路丨丨及之後 的時序電路係接收前級的輸出信號SH，而非接收信號 SVTE ’且同樣激發破壞時序信號a。 以下參見圖4，俾說明保險絲破壞設定電路丨〇 5及相關 之電路的構造。圖4顯示保險絲破壞設定電路丨〇 5及相關之 電路的構造方塊圖。保險絲破壞設定電路丨〇5係具有AN])電 路。位址信號XAD係指示各位元是否分別破壞抗熔絲丨〇 〇。 時序設定電路101所輸出之破瓖時序信號A0至^係指示破 壞時序。因此，若各位元所對應之抗熔絲〗〇 〇應被破壞 時’則保險絲設定電路1 〇 5係在其位元所對應之時序點激 發破壞設定信號。 圖5顯示電壓施加電路1〇6、破壞控制電路107及保險 絲閂鎖電路108的構造方塊圖。 以下參見圖5，俾說明電壓施加電路1〇6之構造。電壓 施加電路106係具有反相器41、N通道電晶體31、32與33、 及P通道電晶體21、22。當破壞抗熔絲100時，預備信號 PRE呈未激發狀態。因此，當破壞設定信號VC被激發時， 接點C的電位呈高電壓SVT的電位，且當破壞設定信號VC呈 未激發狀態時，其為接地電位。 P通道電晶體21、22及N通道電晶體31、32係當作開關 1240930 五、發明說明（18) 電路，其受破壞設定信號VC之控制，俾用以將高電壓SVT 施加於接點C而程式化抗熔絲1 〇〇或施加接地電位。反相器 41係供應破壞設定信號VC的反相信號給N通道電晶體32的 閘極。提供破壞設定信號VC給N通道電晶體31的閘極。因 此，這造成N通道電晶體31、32能夠成對地完成操作。 在保險絲破壞順序中，其中電壓施加電路1 06係程式 化抗熔絲100，預備信號PRE呈未激發狀態，且N通道電晶 體33為ON。若破壞設定信號VC為高位準時，則N通道電晶 體31變成ON，且N通道電晶體32變成OFF。因此，P通道電 晶體21變成為OFF，且P通道電晶體22變成ON。因此，施加 高電壓SVT於接點C。若破壞設定信號VC為低位準時，則N 通道電晶體31變成OFF，且N通道電晶體32變成ON。因此， P通道電晶體2 1變成ON，且P通道電晶體22變成OFF。因 此’接點C變成接地位準。如此一來，電壓施加電路丨係 用以於受輸入破壞設定信號VC所控制的時序點時施加高電 壓SVT給抗熔絲100的電路。 以下參見圖5，俾說明破壞控制電路丨〇 7之構造。 破壞控制電路107係具有反相器42、N〇R電路以^通 道電晶體34、P通道電晶體23及延遲電路47。預備信號pRE 及其由延遲電路47所輸出的延遲信號係提供給N〇R電路 44。基於這些信號，NOR電路44係提供反相信號1>1^82給1^ 通道電晶體34的閘極，俾關閉N通道電晶體34。在反 號34中，對應於其延遲值而放大預備信號pRE的脈衝° 度。N通道電晶體34係完成動作，俾當其為〇N時，接點b的

第23頁 1240930 五、發明說明（19) 電位為接地位準，且當其為OFF時，接點B的電位係指定成 P通道電晶體23之沒極電位。 P通道電晶體23係接收閘極之信號PREB1。信號prebi 為預備信號PRE被反相器42所反相之信號。當預備信號prE 被激發時，提供給源極的標準電壓VH係輸出至汲極，且將 接點B設定在電位VH。 以下參見圖5，俾說明保險絲閂鎖電路1 〇 8的構造。

保險絲閂鎖電路108係具有閂鎖電路49、反相器43、P 通道電晶體24、25、26與27、及N通道電晶體35、36、 37、38與39。閂鎖電路49由AND電路45、46所構成。感測 放大器48由P通道電晶體26、27及N通道電晶體35、36、37 與38所構成。感測放大器48係具有一差分輸入且能就接點 B的電位與標準電壓VH —加以比較。p通道電晶體24、25及 N通道電晶體39，其受取樣信號SE所控制，係控制保險絲 閂鎖電路108的操作。

當取樣信號SE被激發時，N通道電晶體39變成ON，且p 通道電晶體24、25變成OFF，藉以激發感測放大器48的操 作。當取樣信號SE未激發時，N通道電晶體3 9變成OFF，且 p通道電晶體24、25變成0N，藉以停止感測放大器48的操 作。因此，閂鎖電路4 9的兩個輸入皆變成為高位準且閂鎖 電路49具有能夠保持偵測狀態之功能。反相器43使閂鎖電 路49的輸出反相而變成判斷結果信號REDE。如此一來，保 險絲閃鎖電路108為藉由量測抗熔絲1〇〇之接點b於取樣信 號SE之時序點的電位而用以保持破壞/未破壞之狀態的電

第24頁 1240930 五、發明說明（20) 路° 以下參見圖6，俾說明位址比較電路1 0 9之構造。 圖6顯示位址比較電路1 0 9的構造方塊圖。位址比較電 路109係具有反相器51、52、N通道電晶體56、57、58與59 及P通道電晶體53、54與55。開關電路60由N通道電晶體56 及P通道電晶體55所構成。當判斷結果信號REDE被激發 時，開關電路60變成ON，且當判斷結果信號REDE未激發 時，其變成OFF。 提供位址信號XAD給反相器5 1。由反相器5 1所輸出之 反相信號係提供給開關電路60與N通道電晶體57及P通道電 晶體54的閘極。開關電路60輸出係連接於N通道電晶體57 及P通道電晶體5 4的汲極，且連接於n通道電晶體5 9的閘 極。N通道電晶體5 9的汲極係連接於接點a而當作位址比較 電路109的輸出，且其源極接地。將判斷結果信號REDE提 供給反相器5 2、P通道電晶體5 3的閘極及開關電路6 〇之中 的N通道電晶體5 6的閘極。又，為反相器5 2之輸出的判斷 結果信號REDE的反相信號係提供給開關電路μ之p通道電 晶體5 5的閘極及N通道電晶體5 8的閘極。p通道電晶體5 3的 源極係連接於電源’且其汲極係連接於p通道電晶體5 4的 源極。N通道電晶體58的源極係接地，且其汲極連接於^^通 道電晶體5 7的源極。 取決於判斷結果信號REDE之激發之狀態，位址比較電 路109係具有兩種操作。若判斷結果信號REDE為高位準， 亦即，若抗熔絲100為破壞時，則開關電路6〇變成〇N，且p 1240930 五、發明說明（21) 通道電晶體53及N通道電晶體58變成OFF。於此情況下，開 關電路6 0係送出反相器5 1之輸出狀態給N通道電晶體5 9的 閘極。若位址信號XAD為高位準，則N通道電晶體59的閘極 變成低位準。若位址信號XAD為低位準，則N通道電晶體59 的閘極變成高位準。由於N通道電晶體5 9係如反相器一般 地動作，故位址比較電路109的輸出為n通道電晶體59之閘 極的反相之電壓位準。接著，將出現具有與位址信號XAD 相同之位準的信號。簡言之，若判斷結果信號REDE與位址 k號XAD具有相同的相位且兩者皆為高位準時，則位址比 幸父電路1 0 9的輸出變成高位準，而在相反相位的情況時， 其變成低位準。 若判斷結果信號REDE為低位準時，亦即，若抗熔絲 1 00未破壞時，開關電路6〇變成〇Ff，且p通道電晶體53與N 通道電晶體58兩者皆變成on。於此情況下，可基於p通道 電晶體5 4與N通道電晶體5 9的狀態而決定n通道電晶體5 9之 問極的電壓位準。藉由反相器51使位址信號XAD反相並將 其提供給P通道電晶體54與N通道電晶體57的閘極。 若位址信號XAD為低位準，則反相器5丨的輸出變成高 位準，且N通道電晶體57變成〇N，及p通道電晶體54變成 f ^ 口此，N通道電晶體5 9的閘極係變成低位準。若位址 信號XAD為高位準時，則反相器51的輸出變成低位準，且 通道電晶體54變成ON，通道電晶體57變成〇FF。因此， N通道電晶體59的閘極係變成高位準。由於N 係如同反相器-般地㈣，故位址比較電路1〇9的輸出體】9 1240930 五、發明說明（22) 成N通道電晶體5 9之閘極的反相之電麼位進 ^ 丨扎干。稷署，將， 現其位址信號XAD呈反相之位準的信號。簡言之，—拿 結果信號REDE及位址信號X兩者具有相同的；位且^者= 為低位準時’則位址比較電路丨〇9的輸出將變成高位: 且在相反相位的情況時，其變成低位準。 间 / ， 因此，就位址比較電路1 09之輸出而言，若 的與Λ斷結果信臟DE具有相同的相位時，將輸出= =的仏，。若位址信號XAD具有與判斷結果信號rede ΙΛν將輸出低位準的信號。僅有在冗餘控制電路 〇)有的位址比較電路1〇9皆輸出高位準的輸出時， :二才會變成高位準。因此，「接點八為高位準即代表位址 鎖電路108所保持」的事實係與由輸入位址信 所h不的位址一致。此時，冗餘選擇信號託被激 i 0 8 m如來/若輸入位址信號X A D與被保險絲閃鎖電路 為缺P位il·、貝^料分別完全相對應時，則輸入位址信號XAD 传倍:—:若其被判斷成缺陷位址時，行解碼器206將 、、疋之5己丨思體單元陣列2 0 1中的缺陷記憶體單元無 夕，且選，冗餘單元區202的單元（冗餘操作）。‘、、 ιοκ / 見圖8 (即圖8A至圖8K )至圖10 (即圖10A至圖 况明本實施例之冗餘控制電路204的操作。 101之圖:作至時圖示本發明之一實施例的時序設定電路 供办η士严 > 序圖。將代表保險絲破壞順序之信號SVTE提 ”、、°可没定電路101。將時序信號CLK給定給移位器12-0

1240930 五、發明說明（23) 8寸’係激發移位器12-〇的輸出SH0 (ta )。將下一階將輸 1抑0輸出至移位器12 —丨，且亦提供給AND電路14_〇。此 時’由於下一階的移位器12—丨並未激發，故反相器13_0的 輪出被激發。由於時序信號CLK亦被激發，故AND電路丨4-0 $輪出A0被激發（tb )。當時序信號CLk變成未激發狀態 日寸（低位準），AND電路14-0的輸出A0將變成未激發狀態 (t c ) 〇 其次’當時序信號CLK被激發時，由於移位器12-〇的 輸出SH0被激發，故移位器1 2-1的輸出SH1被激發（td )。 將輸出SH1輸出至下一階的移位器1 2-2，且亦提供給AND電 路1 4-1。由於移位器1 2-1的輸出SH1被激發，故將被反相 為13-0反相的信號提供給AND電路14-0。當輸出SH1被激發 時，AND電路14-0的輸出A0並未被激發。此時，由於下一 階的移位器1 2 - 2並未被激發，故反相器1 3 -1的輸出被激 發。由於時序信號CLK亦被激發，故AND電路14-1的輸出A1 被激發（te )。當時序信號CLK變成未激發狀態時（低位 準），AND電路14-1的輸出A1將變成未激發狀態（tf)。 如此一來，時序設定電路1 0 1係連續地輸出破壞時序 信號A0至An。當最終階的移位器12-n之輸出SHn被激發時 (tg ) ，AND電路14-η之輸出An將被激發（th )。當時序 信號CLK變成未激發狀態時，輸出An亦變成未激發狀態 (t i )。即使時序信號CLK接著被激發，移位器1 5的輸出 SH ( η + 1 )仍將被激發。因此，輸出An並未被激發（t j

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如上所述，時序設定電路101係回應時序信號CLK，及 連續地激發代表抗熔絲1 〇 〇之破壞時序的破壞時序信號A〇 至An。接著，時序設定電路1〇1係將破壞時序信號A〇至^ 給予所對應的其中一個冗餘保險絲電路102 —0至12〇 —n。 以下參見圖9A至圖9K，俾說明本實施例之逐一地使抗 炼絲1 0 0發生絕緣破壞的保險絲破壞順序之操作方法。 圖9A至圖9K顯示本發明之一實施例的保險絲破壞設定 電路1 05及電壓施加電路1 06所進行之保險絲破壞順序的操 作時序圖。激發代表保險絲破壞順序的信號SVTE。提供當 作位址信號X A D的缺陷位址。藉由指令解碼器共用電路2 〇 $ 決定位址輸入的時序。於此，假設在保險絲破壞順序開始 之後才開始提供。 N °

時序設定電路101所輸出的破壞時序信號人〇至^係回 應時序彳5 5虎CLK而連續地被激發。位址信號Xad係激發處於 兩位準狀態之位元所對應的破壞設定信號vc (於此，EN及 X2所對應的破壞設定信號vc〇及VC2被激發），且即使在時 序點（虛線），其它的破壞設定信號VC並未被激發。因 此’破壞設定信號VC、VC2所對應的抗熔絲1()()係逐一地發 生絕緣破壞。 X 以下參見圖1 ΟA至圖1 OF，俾說明本實施例之初始化操 作。 圖1 0A至圖1 0F顯示本發明之一實施例的初始化操作的 時序圖。破壞控制電路107及保險絲閂鎖電路丨〇8係就抗溶 絲1 00的破壞/未破壞之狀態加以取樣並加以保持。在取

第29頁 1240930 五、發明說明（25) 樣操作中’首先’將電位提供給抗熔絲丨〇 〇的接點B。之 後’即接點B之電位係隨著抗熔絲丨〇 g之破壞/未破壞狀態 而變化。接著’當電位變成能夠判斷出電位發生變動時的 位準時’則藉由閂鎖電路4 9保持判斷結果。 取樣的時序，例如，剛好在提供電源給半導體裝置之 後的保險絲初始化順序。由於破壞設定信號vc並未被激 發，故電壓施加電路1〇6的n通道電晶體32為0N。因此，藉 由N通道電晶體3 3控制抗熔絲1 〇 〇之接點c的電位。藉由預 備信號PRE的反相信號pREBi控制N通道電晶體33。 當預備信號PRE變成高位準時（tl )，信號PREB1、 PREB2將變成低位準、N通道電晶體33、34變成OFF、及P通 道電晶體23變成0N。藉由P通遺電晶體23 ( t4 )將接點B充 電成標準電壓VH。在充份地充電抗熔絲1 〇〇之後，則當預 備信號PRE變成低位準時（t2 )，信號PREB1將變成高位 準，而得以關閉P通道電晶體2 3，且使N通道電晶體3 3導 通，且亦可使接點C處於接地位準。此時，n通道電晶體3 4 持續處於OFF狀態達延遲電路47所延遲的時間之久，且對 接點B的電位不會造成影響。 右抗溶絲1 0 0未發生絕緣破壞時（實線），則抗溶絲 1 〇〇將具有電容器之功能，俾能使接點B的電位維持一段期 間。若抗熔絲1 0 0發生絕緣破壞時（虛線），則抗熔絲1 〇 0 將具有呈特定電卩且之導體的功能。接著，由於抗炼絲1 〇 〇 經由接點C、N通道電晶體32及N通道電晶體33釋放電荷， 故接點B的電位因而降低。在放電進行時，使取樣信號se

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為高位準（t3 )。當取樣信號SE變成高位準時，貝彳N通 電晶體39變成(^，及？通道電晶體24、25變成〇1?1?。接 感測放大器4 8開始操作。 ’

、將充電成標準電位VH之抗熔絲1〇〇的接點b之電位給定 給感測放大器48的一個輸入，且將略小於標準電位”的枳 準電位VH 了給定給另一個輸入。電位與電位—之間的 差分電位為一可藉由感測放大器4 8加以偵測的電位，且為 0· 1至0· 2V。如圖1 0A至圖1 〇F所示，若抗熔絲丨〇〇發生絕^ 破壞且接點B的電位為接地位準時，則接點8的電位將小於 電位VH —、將高位準提供給Nand電路45、且將低位準提供 給NAND電路46。相反地，若抗熔絲1〇〇未發生絕緣破壞且、 接點β的電位為V Η時，則接點b的電位將大於電位v η 一、將 低位準提供給NAND電路45、且將高位準提供給NAND電路 46。亦即’取決於抗熔絲i 00之狀態，藉由感測放大器48 將所偵測之差分電位值加以反相而從正相位及負相位之其 中一個反相成另一個。 因此’感測放大裔4 8能夠判斷抗熔絲1 〇 〇是否破壞。

問鎖電路49係保持感測放大器48的輸出及輸出被反相 器43反相之判斷結果信號REDE。因此，若感測放大器48判 斷出抗熔絲100呈破壞狀態時，判斷結果信號以肫將變成 高位準。相反地，若感測放大器4 8判斷出抗熔絲丨〇 〇未破 壞時，則判斷結果信號REDE變成低位準。 如上所述’在本實施例中’使複數之抗熔絲依據保險 絲破壞順序逐一地破壞。又，在保險絲初始化順序中，就

1240930 、發明說明（27) 閂鎖電敗却· & , 、西挪 "又疋抗熔絲之破壞/未破壞狀態。若已依昭冗铃 選擇順庠办士 ^ ^队…、几馀 、斤凡成缺陷位址的存取，則完成冗餘選擇，俾 於&擇到缺陷記憶體單元。 以下參見圖11A至圖11K，俾說明第一實施例之篦„樹 化例的操作。 印欠 士圖11 A至圖1 1 κ顯示本發明之第一實施例的第一變化例 之時序圖。在此變化例中，時序設定電路1 0 1的構造俜相 同於，示。移位器12_。至…及㈣計算移 中的時鐘（時序信號CLK )的脈衝數目，而此移位操作則 用於使各輸入信號（SVTE、SH0至SHn )與時鐘同步化，且 =出同步化的各輸入信號（SH〇 SSHn +1 )。在上述第一 κ ^ f]的移位操作中，在每一個時鐘脈衝輸出同步化的輸 ^ #號。在此變化例中，則設計移位器而在每兩個時鐘脈 ，或更夕％使輸出同步化的輸入信號。這將使時序電路工】 月b夠產生+脈衝’俾程式化其數量相當於時鐘之數目的抗熔 j 1 0 0。藉由施加複數之高電壓給一個抗熔絲丨〇 〇，將可使 抗熔，1 0 0確實發生絕緣破壞。圖i丨A至圖丨i κ顯示每一個 移位斋在兩個時鐘脈衝輸出同步化之輸入信號（SH〇至SHn +1 )的情況。 々將彳§號SVTE提供給時序設定電路1〇1。當時序信號CLK 的第二脈衝提供給移位器12 —〇時，移位器12-〇的輸出SH〇 係被激發（ta )。移位器12 —〇將輪出SH〇輸出至移位器 12-1與AND電路14-〇。此時，由於移位器u —丨並未被激發 且輸出SH1並未被激發，故反相器13〇的輸出被激發。當時

第32頁 1240930 五、發明說明（28) -- 序信號CLK被激發時，AND電路14_〇的輪出釗將被激發（讣 )。在提供時序信號CLK的第三脈衝時，移位哭12_/與第 一時鐘係處於相同的之狀態，其中輸出SH1並^被激^。 因此，當時序信號CLK被激發時，輸出Α〇將在第二脈衝輸 入被激發時同樣地被激發（tc )。在提供時序信號clk的 第四脈衝時’當時序信號CLK被激發時，移位哭 發輸出Sm (td)且激發輸出A1 (te)。由於；二= 的輸出SH1被激發，故輸出A0將不會被激發。 同樣地’在提供時序信號CLK的第五脈衝時，輸出A1 將被激發（tf )。此操作係持續地重覆，直到移位器12 — n 為止。接著，移位器12-η的輸出SHn被激發，且輸出係 回應時序信號CLK ( th、t i )的激發而被激發。在提供時 序L说CLK之第（2n+3)個脈衝時，移位器；[5的輪出sh (η + 1 )被激發，其抑制前級的and電路14-η。因此，之 後的輸出An將不會被激發（t j )。 如上所述，第一實施例之第一變化例中的時序設定電 路101係回應時序信號CLK而持續地產生當作各破壞時序信 號A0至An的複數之脈衝，且將其給予冗餘保險絲電路 10 2-0至102-n之中所對應的一個。基於給定於冗餘保險絲 電路102-0至102-n的信號，將程式化用之複數個高電壓 SVT施加於各抗熔絲1 〇 〇，藉以使抗熔絲1 〇〇能夠確實地被 程式化。 、/(第二實施例） 以下參見圖1 2至圖1 4，俾說明第二實施例。在此實施

1240930 五、發明說明（29) :中’使用相同的標號代表與第一實施例相同的構 件），故省略重覆說明。 特定的抗熔絲100 (於此，假設是抗熔絲100_())在剛 ^生絕緣破壞之後，將產生高電壓SVT的電位位準降低的 =況。若提供高電壓svt給下—個抗熔絲1〇〇 (於此，假設 ^抗炫㈣0])而能夠在即使電位位準尚低的情況下 進订絕緣破壞，則難以使抗熔絲iOOd發生介電性破壞。 因此，可設計第二實施例而能夠在特定的抗熔絲〗0 0發生 破壞之後’直到其位準超過（恢復）標準位準的高電 = SVT為止，係不會對待發生絕緣破壞之抗熔絲丨〇〇施加 電壓SVT。 圖1 2顯示位準偵測電路及其相關之電路的構造圖。A s 如圖12所示，高電壓SVT係被位準偵測電路121的電阻ri、 R2所分壓。就分壓電位與標準電位vref加以比較。若分壓 電位（稱為SVT )超過標準電位VREF時（圖14D之SVT標準 位準），則L號s V T U P將變成低位準（參見圖1 4 β )。

低位準的期間為尚電壓S V Τ施加於抗熔絲1 〇 0的期間。 f於時序化5虎CLK1及時序信號CLK2，將高電壓SVT施加於 ^ ^絲1^ 0。於此，時序信號CLK1為信號SVTUP之反相信號 ” 4序k ^CLK之邏輯乘積的信號。使時序信號“。與時 序信號CLK同步化。 圖13顯示本實施例之時序設定電路1〇1的構造方塊 圖二，圖13所示，時序設定電路1〇1係形成為用以區分時 序k號CLKA與時序信號CLKB。時序信號以^為提供給AN])

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日t序h號C L K B為提供給移位器1 2、1 5 電路1 4的時序信號 的時序信號。 設定電路101的操 圖14A至圖14M顯示本實施例之時序 作時序圖。 將時序信號CLK2當作時序信號CLKA、且將時序俨號 CLK1當作時序信號CLKB而提供給時序設定電路丨〇 ι時—

時序信號CLK1係提供給移位器12、15。因此，輸出sh〇〇、 SH01、SH02…係回應時序信號CLK1的輸入時序而連續地被 激發。由於將時序信號CLK2提供給AND電路14，故破壞時 序信號AO、A1於時序信號Clk2的輸入時序時輪出。因此， 直到分壓電位svt’超過標準電位VREF時，高電壓SVT絕不 會施加於抗熔絲100。故抗熔絲1〇〇可確實地破壞。又，若 高電壓SVT未施加於抗熔絲100時，將不會引起高電壓SVT 的電位降低。 若在充份地恢復高電壓S v T的期間給定時序信號c l K 時，則如圖14A至圖14M所示，高電壓SVT將在每一脈衝時 施加於抗熔絲1 〇 〇 —次。

圖1 5A至圖1 5M為第二實施例之第一變化例的時序圖。 在第一變化例中，類似於第二實施例，時序信號CLK2係提 供給時序設定電路101的CLKA，且時序信號CLK1係提供給 CLKB。如圖1 5A至圖1 5M所示，若在抗熔絲破壞之後、直到 電位SVT’超過標準電位VREF ( SVT標準位準）的期間極 短’且低於時序信號CLK之一半的激發期間時，則電位 svt’超過標準電位VREF時，時序信號CLK1將被激發，且高

第35頁 1240930 -----— 五、發明說明（31) 電壓SVT將立即施加於抗熔絲丨00。藉由在相同的時鐘之内 對相同的抗熔絲施加複數次的高電壓，則更能確實地使保 險絲發生絕緣破壞。 二圖16A至圖16M為第二實施例之第二變化例的時序圖。 可設計第二變化例而提供時序信號CLK1給時序設定電路 101的CLKA及CLKB。As如圖16A至圖16M所示，若在發生絕 緣破壞之後的直到電位SVT，超過標準電位VREF之期間大於 日守序彳e ?虎C L K的循環時’電位s V T係施加於與時序信號[l κ 1 同步的下一個抗熔絲1〇〇。若直到電位SVT，超過標準電位 V R E F的期間大於序化號c L K的循環時，當移位器1 2隨著 時序彳§號C L K 2而前移時，則電位s V T ’小於標準電位v r £ F時 的高電壓SVT係施加於抗熔絲1 〇〇。因此，將不會發生絕緣 破壞的情況。因此，移位器係隨著時序信號CLK1而前移。 可設計上述第一及第二實施例而使高電壓SVT施加於 每一個抗溶絲1 0 0。然而，在本發明中，並不僅限於此。 例如’高電壓S V T係可同時施加於每兩個（或每三個或更 多）抗熔絲2 0。 (第三實施例） 以下參見圖1 7，俾說明保險絲破壞設定電路1 〇 5之構 |造與保險絲破壞設定電路1 〇 5及其它電路之間的關係。圖 1 7顯示第三實施例之保險絲破壞設定電路1 〇 5的構造與保 險絲破壞設定電路1 0 5及其它電路之間的關係之方塊圖。 籍由提供時序設定電路1 0 1的輸出給兩個保險絲破壞設定 電路1 0 5，將能夠同時程式化兩個抗熔絲1 〇 〇。於此情況

第36頁 1240930 發明說明（32) 下，SVT產生電路20 3必須具有足以程式化兩個抗熔絲丨〇〇 的電流能力。進行同時程式化將具有大幅縮短程式化所需 時間的優點。在圖1 7中，將時序設定電路丨〇 1的输出提供 給兩個保險絲破壞設定電路；[05。然而，藉由提供給m個保 險絲破壞設定電路105，將能夠程式化m個抗熔絲。 1知地’鬲電壓SVT必須同時施加於缺陷位址所對應 之所有複數個待電性破壞的抗熔絲丨〇 〇。如此一來，其中 了個抗熔絲1 00比其它保險絲提早發生絕緣破壞的現象將 變成漏電流源。這將導致施加於其它抗熔絲丨〇 〇的電壓位 2降低（由於比其它保險絲提早發生絕緣破壞，故可能僅 S有一個保險絲成為漏電流源）。 絲1 η ίΓ反地α，在本發明中，高電壓s ντ係同時施加於抗熔 壞的贤數量（包括1)係小於缺陷位址所對應之待破 遠小於習知技術且更二此：漏電流源產生的可能性係 上述内容已說確/地破壞。 採用金屬保險絲當溶當作程式單元的情況。當 險絲而接著加以程=早：Ϊ;若電壓係施加於金屬保 金屬保極：、：，若施加足以破壞複數之 中。因此，SVT產生雷攸電^皮將分別流入各金屬保險絲之 電壓降低。即使在此^將缺乏電流供應性能，❿這將使 根據本發明之π 下，本發明仍明顯地適用。 對程式單元進行複數：控制電路’藉由與外部信號同步地 人私式化，將能夠更確實地將程式單

五、發明說明（33) 元予以程式化。 、f本發明之冗餘控制電路中，能夠持續地施加高 而進行私式化’直到使目標抗熔絲發生絕緣破壞為止 此，即使程式化用之高壓產生電路的電流能力受到限 仍能夠使抗熔絲確實地發生絕緣破壞。 雖然藉由上述各實施例說明本發明，但熟悉本項 之人士應α楚瞭解：只要在不脫離本發明之精神的情 下1可藉由任一變化型式據以實施本發明。故本發明 圍係包括上述各實施例及其變化型態。 電壓 。因 制， 技藝 况 之範 1240930

圖式簡單說明 五、【圖式簡單說明】 圖1顯系本發明之第，實施例的之方塊圖。 圖2顯系第一實施例之冗餘控制電路的局部之構造 圖。 圖3顯系第一實施例之時序設定電路的構造方塊圖。 圖4顯系第—實施例之保險絲破壞設定電路及其相關 電路的構造方塊圖。 圖5顯系第一實施例之電壓施加電路、破壞控制電路 及保險絲閂鎖電路的構造方塊圖。 圖6顯系弟一實施例之位址比較電路的構造方塊圖。 圖7顯系第一實施例之SVT產生電路的構造方塊圖。 圖8A 1圖8K顯示第一實施例之時序設定電路的操作時 序圖。 、 圖9A至圖9K顯示第一實施例之保險絲破壞順序的操作 時序圖。 圖1 0A至圖1 OF顯示第一實施例之初始化操作的時序 圖0 圖11 A至圖11 K顯示第一實施例之第一變化例的時序 圖。 圖1 2顯示第二實施例之位準偵測電路及其相關之電 的構造圖。 圖1 3顯示第二實施例之時序設定電路的構造方塊圖 圖1 4 A至圖1 4 Μ顯示第二實施例之設定電路的操作時 圖。 守序

1240930 圖式簡單說明 圖1 5A至圖1 5M為第二實施例之第一變化例的時序圖。 圖1 6A至圖1 6M為第二實施例之第二變化例的時序圖。 圖1 7顯示第三實施例之保險絲破壞設定電路及其相關 之電路的構造方塊圖。 元件符號說明： 11 時序電路 1 2、1 5 移位器

13、 130、41、42、43、51、52 反相器 14、 45、46 AND 電路 1 0 0、2 0 抗熔絲 101 時序設定電路 102 冗餘保險絲電路 105 保險絲破壞設定電路 106 電壓施加電路 107 破壞控制電路 108 保險絲閂鎖電路

109 位址比較電路 121 位準偵測電路 201 記憶體單元陣列 202 冗餘單元區 203 SVT產生電路 204 冗餘控制電路 2 0 5 標準電壓產生電路

第40頁 1240930 圖式簡單說明 2 0 6 行解碼器 20 7 行位址閂鎖電路 2 08 指令解碼器共用電路 21、22、23、24、25、26、27 P 通道電晶體 223 記憶體單元 227 冗餘記憶體單元 31 、32 、33 、34 、35 、36 、 37 、38 、39 、56 、57 、58 、59 N通道電晶體

44 NOR電路 4 7 延遲電路 48 感測放大器 4 9 閂鎖電路 53、54、55 P通道電晶體 60 開關電路 AO、A1 破壞時序信號 BL222 位元線 CLK1、CLK2 時序信號 PREB1、PREB2 反相信號

Rl、R2 電阻 RBL226 位元線 RWL225 字元線 SH0、SVTE輸入信號 SHOO 、 SH01 、 SH02 、 SH1 輸出信號 VC、VC0、VC2破壞設定信號

第41頁 1240930 圖式簡單說明 WL221 字元線 XI、X2、XAD 位址信號

Claims (1)

1240930 六、申請專利範圍 1. 一種冗餘控制電路，包含： 複數之程式單元，其中指示一缺陷之位置的一缺陷位 址係藉由施加一電壓所引起的一絕緣破壞而加以程式化； 及 一電壓控制部，其同時施加該電壓給複數之目標程式 單元的一部份； 其中該複數之目標程式單元為待對應於該缺陷位址而 加以絕緣破壞的該複數之程式單元的一部份。

2. 如申請專利範圍第1項之冗餘控制電路，其中： 該複數之目標程式單元的該一部份之數量為一個，其 數量係小於該複數之程式單元的數量，及 該電壓控制部逐一地對各目標程式單元施加該電壓。 3. 如申請專利範圍第1項之冗餘控制電路，其中該電壓控 制部於一觸發信號的時序點施加該電壓至該複數之目標程 式單元。

4. 如申請專利範圍第1項之冗餘控制電路，其中： 該電壓控制部將該電壓共通地施加至該複數之目標程 式單元，且 該電壓為含有該冗餘控制電路之一裝置内所產生的電 壓。

第43頁 !24〇93〇 ^、申讀專利範圍 5·如申請專利範園第1項之冗餘控制電路，盆中該帝壓# 制部具有： ^ 。一時序設定部，其基於一觸發信號而輸出指示施行各 程式單元之絕緣破壞的時序之一時序信號；及 複數之元件破壞部’各個該元件破壞部係對應於該複 數之程式單元的每一個而安裝，並依該時序信號及該缺陷 位址而施加該電壓至该複數之程式單元中之對應的一個程 式單元。 ~ 6·如申 元件破 信號之 數之程 壞；及 中的對 信號而 式單元 請專利範圍第5項之冗餘控制電路，其中該複數之 壞部的每一個具有： 保險絲破壞設定部’其在依該缺陷位址而在該時序 時序點時施加一指定信號，該指定信號係指示該複 式單元中的對應之一個程式單元是否應被絕緣破 電壓施加部，當該指定信號指示該複數之程式單元 應之一個程式單元應被絕緣破壞時，即回應該指定 加该電壓至複數之程式單元中的該對應之一個程 7·如申請專利範圍第6項之冗餘控制電路，其中： 一第一時序係與一第二時序相異， 的 ❿ 該第一時序係為當該複數之程式單元中之第一個所用 第一個該保險絲破壞設定部輸出第一個該指定信號的時

第44頁 1240930 六'申請專利範圍 序，而 該第二時序係為當該複數之 沾馇-加斗， 往式早兀中之第二個所用 的第一個该保險絲破壞設定部輪屮错 序。 m 殉出第二個該指定信號的時 8.如申請專利範圍第7項之冗餘控制電路，更包含： 一比較部，其就該電壓與一標 L >、，土人 -比較結果信號， 壓加m較亚輪出 -二==施加部回應該第-時序時所供應的該第 r ‘二:5: ; 該電壓之後’該時序設定部基於該觸發 化號與指不該電壓超過該標準 ^ ^ 生該第二時序。 4準電壓的该比較結果信號而產 9 定；2專利範圍第8項之冗餘控制電路，其中該時序設 筲今觸i e ί益’當該第一脈衝數目為μ時’其開始計 异該觸發^號的一第一脈衝數目，且去 ]始4 數目制，二則輸出一第—控鎖·； “之該弟-脈衝 門*;ί2ίϊ»♦當該第二脈衝數目為（μ+ν)時，其 開始计：該觸發化號的—第二脈繁 n二L 第二控制信號；及 時，里門；:十管；總虽該第三脈衝數目為（Μ + 2 X Ν ) 柃’兵開始叶异該觸發作缺 — ’ 則輸出一第三控制信號； 之該第三脈衝數目為N//虎的一弟二脈衝數目，且當計算 第45頁 1240930 六、申請專利範圍 該第一計數器係具有一第一邏輯部，其基於該第二控 制信號與該第一控制信號的一反相信號而於輸出該第一指 定信號時輸出代表一時序的一第一時序信號，及 該第二計數器係具有一第二邏輯部，其基於該第三控 制信號與該第二控制信號的一反相信號而於輸出該第二指 定信號時輸出代表一時序的一第二時序信號。

1 0.如申請專利範圍第1項之冗餘控制電路，其中該程式單 元為一抗熔絲。 11. 一種半導體記憶體，包含： 一冗餘控制電路，具有： 複數之程式單元，其中指示一缺陷之位置的一缺 陷位址係藉由施加一電壓所引起的一絕緣破壞而加以程式 化；及 一電壓控制部，其同時施加該電壓給複數之目標 程式單元的一部份；

其中該複數之目標程式單元為待對應於該缺陷位 址而加以絕緣破壞的該複數之程式單元的一部份， 一冗餘字元線與一冗餘位元線之其中一個，由對應於 該缺陷位址的一缺陷字元線與一缺陷位元線之其中一個所 取代；及 複數之冗餘記憶體單元，其連接於該冗餘字元線及該 冗餘位元線之其中一個。

第46頁 1240930 六、申請專利範圍 1 2·如申請專利範圍第11項之半導體記憶體，其中·· 該複數之目標程式單元的一部份之數量為一個，此數 量係小於該複數之程式單元的數量，且 該電壓控制部逐一地對複數之該目標程式單元的每一 個施加該電壓。 1 3 ·如申請專利範圍第11項之半導體記憶體，其中該電壓 控制部於一觸發信號的時序點施加該電壓至該複數之目標 程式單元。 14.如申請專利範圍第11項之丰導體記憶體，其中： 該電壓控制部將該電壓共通地施加至該複數之目標程 式單元，及 該電壓為含有該冗餘控制電路之一裝置之内所產生的 電壓。 體，其中該電壓 1 5 ·如申清專利範圍第1 1項之半導體記憶 控制部具有： & 一時序設定部，其基於一觸發信號而 數之程式單兀的每一個進行絕緣破壞 0成二禝 號，及 了序之一％序信 複數之元件破壞部， 程式单元的每一個而安裝 各該元件破壞部對應於該複數之 ，並基於該時序信號及該缺陷位

第47頁 1240930 六、申請專利範圍 址而施加該電壓至該複數之程式單元中的對應之一個程式 一 早兀。 1 6.如申請專利範圍第1 5項之半導體記憶體，其中該複數 之元件破壞部的每一個具有：

一保險絲破壞設定部，其基於該缺陷位址而於該時序 信號的時序點時施加一指定信號，其中該指定信號係指示 複數之程式單元中的該對應之一個程式單元是否應受絕緣 破壞；及 一電壓施加部，當該指定信號指示該複數之程式單元 中的該對應之一個程式單元應受絕緣破壞時，即回應該指 定信號而施加該電壓至複數之程式單元中的該對應之一個 程式單元。 1 7.如申請專利範圍第1 6項之半導體記憶體，其中： 一第一時序係與一第二時序相異，

該第一時序係為當該複數之程式單元中之第一個所用 的第一個該保險絲破壞設定部輸出第一個該指定信號的時 序，而 該第二時序係為當該複數之程式單元中之第二個所用 的第二個該保險絲破壞設定部輸出第二個該指定信號的時 序。 1 8 ·如申請專利範圍第1 7項之半導體記憶體，更包含：

第48頁 1240930 六、申請專利範圍 一比較部，其就該電壓與一標準電壓加以比較並輸出 一比較結果信號， 其中在該電壓施加部回應該第一時序時所供應的該第 一指定信號而供應該電壓之後，該時序設定部基於該觸發 信號與指示該電壓超過該標準電壓的該比較結果信號而產 生該第二時序。

1 9.如申請專利範圍第1 8項之半導體記憶體，其中該時序 設定部具有： 一第一計數器，當該第一脈衝數目為Μ時，其開始計 算該觸發信號的一第一脈衝數目，且當計算之該第一脈衝 數目為Ν時，則輸出一第一控制信號； 一第二計數器，當該第二脈衝數目為（Μ+Ν)時，其 開始計算該觸發信號的一第二脈衝數目，且當計算之該第 二脈衝數目為Ν時，則輸出一第二控制信號；及 一第三計數器，當該第三脈衝數目為（Μ+2χΝ) 時，其開始計算該觸發信號的一第三脈衝數目，且當計算 之該第三脈衝數目為Ν時，則輸出一第三控制信號；

該第一計數器係具有一第一邏輯部，其基於該第二控 制信號與該第一控制信號的一反相信號而於輸出該第一指 定信號時輸出代表一時序的一第一時序信號，及 該第二計數器係具有一第二邏輯部，其基於該第三控 制信號與該第二控制信號的一反相信號而於輸出該第二指 定信號時輸出代表一時序的一第二時序信號。

第49頁 1240930 六、申請專利範圍 2 0.如申請專利範圍第11項之半導體記憶體，其中該程式 單元為一抗熔絲。 2 1.如申請專利範圍第11項之半導體記憶體，其中該半導 體記憶體為DRAM，且該程式單元具有與該DRAM之記憶體單 元的一電容器相同的結構。

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