JP5470856B2 - トリミング回路、そのトリミング回路を備えた半導体装置及びそのトリミング回路のトリミング方法 - Google Patents
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Description
図5は、従来のバイアス電圧発生回路の例を示した回路図である(例えば、特許文献1参照。)。
図5の回路は、0Vにバイアスされたディプレッション型NMOSトランジスタM101のソースと接地電圧GNDとの間に、ダイオード接続されたNMOSトランジスタM102〜M106が直列に接続されている。更に、NMOSトランジスタM103〜M106の各ソース−ドレイン間にはトリミングヒューズF101〜F104が対応して接続されている。
トリミングヒューズF101〜F104を選択的に溶断することで、NMOSトランジスタM102に直列接続されるNMOSトランジスタが追加されるため、バイアス電圧VRGが大きくなる方向に設定することができる。
このように、電流溶断型のトリミング回路では、各トリミングヒューズに高電圧の溶断電圧を印加するために、半導体装置の外部端子が多くなりパッケージが大型になっていた。このような大型パッケージはコストアップになり、しかも、機器を小型化する際の妨げになってしまうことから、トリミングに使用する端子数の削減が求められていた。
図6(a)において、シリアル/パラレル変換部は、非稼働時(製造時)におけるチップ端子TM,BP又は専用パッドPからシリアルデータSDが入力され、該シリアルデータSDをパラレルデータQ1〜Qmに変換して出力する。トリミング回路部は、シリアル/パラレル変換部から入力されたパラレルデータQ1〜Qmにしたがって対応するヒューズを切断する。図6(a)では、1つのデータ入力ラインを利用することによって、mビットの内の任意のビットに対応するヒューズをトリミングすることができ、mビット分のトリミングを一斉に行うこともできる。この場合、データ入力ラインとしては1つの専用パッドPがあればよい。
図6(b)では、デコーダは、複数のチップ端子系TM,BPからのパラレルデータD1〜Dnをデコードする。トリミング回路部は、デコーダのデコード出力信号Q1〜Qnにしたがって、対応するヒューズ回路FC1〜FCn(図示せず)を切断又は非切断する。このような回路によれば、僅かにnビットのデータ入力ラインを利用することで、2nビット分のトリミングを行うことができる。2nビット分のトリミングは個別に行われるが、トリミングしたいヒューズ回路のみを指すようにパラレルデータD1〜Dnをセットするようにすればよい。
また、従来は図7に示すように、回路部AのためのトリミングヒューズブロックAが半導体チップの左上に配置され、回路部BのためのトリミングヒューズブロックBが半導体チップの左下に配置され、回路部CのためのトリミングヒューズブロックCが半導体チップの中央右側に配置されていた。このように、トリミングヒューズブロックA、B、Cが半導体チップ内の方々に散らばって配置されている場合は、前記論理回路部とトリミングヒューズブロックまでの配線が長くなり、該配線に使用されるチップ面積も無視できなくなっていた。例えば、各トリミングヒューズブロックに各々10個のトリミングヒューズがあるとすると、論理回路部と各トリミングヒューズブロック間の配線は通常10本以上必要になっていた。
前記ヒューズ溶断回路は、
第1ヒューズと、
所定のクロック信号が入力されるクロック入力端子と、
該クロック信号の信号レベルが第1レベルであるときに前記ヒューズ電源電圧が入力されると、第1入力端子に入力された、前記第1ヒューズの溶断を行うか否かを選択するための第1信号に応じて、前記第1ヒューズの溶断を行う第1ヒューズ溶断回路部と、
前記クロック信号の信号レベルが前記第1レベルを反転した第2レベルであるときに前記ヒューズ電源電圧が入力されると、第2入力端子に入力された、前記トリミングヒューズの溶断を行うか否かを選択するための第2信号に応じて、前記トリミングヒューズの溶断を行うトリミングヒューズ溶断回路部と、
前記クロック信号が前記第2レベルであるときの前記第1ヒューズの状態を、前記クロック信号が次の第1レベルである間、一時的に保持して出力する記憶回路部と、
を備え、
前記記憶回路部は、保持した前記第1ヒューズの状態を示す信号を、前記第1信号として第1出力端子から出力すると共に前記第2信号として第2出力端子から出力するものである。
前記各ヒューズ溶断回路は、前記第1出力端子が、下位に接続されている前記ヒューズ溶断回路の前記第1入力端子に接続され、前記第2出力端子が、上位に接続されている前記ヒューズ溶断回路の前記第2入力端子に接続され、
最上位に接続された前記ヒューズ溶断回路は、前記第1入力端子に、前記第1ヒューズを溶断することを示す前記第1信号が入力され、
最下位に接続された前記ヒューズ溶断回路は、前記ヒューズ出力端子に前記トリミングヒューズが接続されないようにした。
前記クロック信号が前記第2レベルの状態を経て次の前記第1レベルの状態になっている間に前記ヒューズ電源電圧を入力して、前記ヒューズ溶断回路内の前記第1ヒューズを溶断する第1工程と、
前記クロック信号が次の前記第2レベルの状態になっている間に、前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第2工程と、
を行うようにした。
前記クロック信号が次の前記第2レベルの状態である間に、前記最上位のヒューズ溶断回路に接続されている前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第2工程と、
次に前記クロック信号が前記第1レベルに反転したときに、直下位に接続されている前記ヒューズ溶断回路内の前記第1ヒューズを溶断する第3工程と、
前記クロック信号が次の前記第2レベルの状態である間に、前記直下位に接続された前記ヒューズ溶断回路に接続されている前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第4工程と、
を行い、
以下同様に、順に下位の前記ヒューズ溶断回路内における前記第1ヒューズの溶断を行う前記第3工程と、それぞれの前記ヒューズ溶断回路に接続されている前記トリミングヒューズの溶断を行う前記第4工程を繰り返し行い、最下位に接続された前記ヒューズ溶断回路内の前記第1ヒューズを切断する前記第3工程が終了した時点でトリミング動作を終了するようにした。
更に、これらの小規模なヒューズ溶断回路をカスケード接続し、最上位のヒューズ溶断回路に接続されたトリミングヒューズから順に、下位のヒューズ溶断回路に接続されたトリミングヒューズを、クロック信号に同期してトリミングするようにしたことから、トリミング回路全体の回路規模を小さくすることができる。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるトリミング回路の回路例を示した図である。
図1において、トリミング回路1は、同一の回路構成をなすヒューズ溶断回路10,20,30,40、インバータ回路2,3、トリミングヒューズTF1〜TF3、ダイオードD1〜D4、抵抗R1〜R9、第2ヒューズF2、及び第3ヒューズF3で構成されており、更に、外部クロック入力端子CKi及びヒューズ電源入力端子Vppiを備えている。
ヒューズ溶断回路10は、2入力のNAND回路11、2つのインバータ回路12,13、3入力のNAND回路14、PMOSトランジスタM11,M15、NMOSトランジスタM12〜M14、NPNトランジスタQ11,Q12、抵抗R11〜R13、及び第1ヒューズF11で構成されている。更に、ヒューズ溶断回路10は、クロック信号CKが入力されるクロック信号入力端子CK10、クロック信号CKと逆相の逆クロック信号CKBが入力される逆クロック信号入力端子CKB10、第1入力端子IN11、第2入力端子IN12、第1出力端子OUT11、第2出力端子OUT12、ヒューズ出力端子OUT10、及びヒューズ電源端子Vppを備えている。
NMOSトランジスタM13のゲートはインバータ回路12の出力端に接続され、NMOSトランジスタM13のソースはNMOSトランジスタM14のドレインに接続されている。NMOSトランジスタM14のゲートは逆クロック信号入力端子CKB10に接続され、NMOSトランジスタM14のソースは接地電圧GNDに接続されている。
第1入力端子IN11は電源電圧Vccに接続され、第2入力端子IN12はヒューズ溶断回路20の第2出力端子OUT22に接続されており、第1出力端子OUT11は、ヒューズ溶断回路20の第1入力端子IN21に接続され、第2出力端子OUT12はオープンになっている。ヒューズ出力端子OUT10は、トリミングヒューズTF1の一端と、抵抗R3及びR4の接続部とに接続されている。
まず最初に、外部クロック入力端子CKiに入力される外部クロック信号CLKがハイレベルである期間P1Hにおける各部の動作について説明する。
ヒューズ溶断回路10の第1入力端子IN11は、電源電圧Vccが入力されているためハイレベルになっている。逆クロック信号CKBはローレベルであるため、NAND回路11の出力信号A10はハイレベルになる。
NMOSトランジスタM12のゲートにはクロック信号CKが入力されているため、NMOSトランジスタM12はオンしている。NMOSトランジスタM12のソースは第1ヒューズF11を介して接地されているため、インバータ回路12の入力信号B10はローレベルになり、この結果、インバータ回路12の出力端に接続された第2出力端子OUT12はハイレベルになる。該ハイレベルの信号はNMOSトランジスタM13のゲートに入力されており、NMOSトランジスタM13はオンする。また、NMOSトランジスタM14のゲートには逆クロック信号CKBが入力されていることから、NMOSトランジスタM14はオフしている。
外部クロック信号CLKがローレベルになると、逆クロック信号CKBはハイレベルになるため、ヒューズ溶断回路10におけるNAND回路11の出力信号A10はローレベルになる。すると、PMOSトランジスタM11がオンし、ヒューズ電源端子Vppに所定の電圧が入力された場合に、NPNトランジスタQ11にベース電流が流れNPNトランジスタQ11もオンできる状態になる。
ヒューズ溶断回路20の第1入力端子IN21はローレベルであることから、NAND回路21の出力信号A20はハイレベルであるため、PMOSトランジスタM21及びNPNトランジスタQ21は共にオフしている。また、インバータ回路22の入力信号B20は、ヒューズ溶断回路10で説明した動作と同様の動作を行うことからローレベルを維持する。すると、第1出力端子OUT21はローレベルに、第2出力端子OUT22はハイレベルにそれぞれなる。ヒューズ溶断回路30と40もヒューズ溶断回路20とまったく同様の動作状態になる。
また、ヒューズ溶断回路20、30及び40のNPNトランジスタQ21,Q31及びQ41はそれぞれオフしているため、第1ヒューズF21、F31及びF41はそれぞれ溶断されることはない。更に、ヒューズ溶断回路10、20及び30の各ヒューズ出力端子OUT10、OUT20及びOUT30に接続されているNPNトランジスタQ12、Q22及びQ32もオフしているため、トリミングヒューズTF1、TF2及びTF3も溶断されることはない。
ヒューズ溶断回路10の第1ヒューズF11がカットされているため、NAND回路11からNMOSトランジスタM12までの回路は、ヒューズ溶断回路10の動作には関係しなくなる。なお、カットという表現は、溶断のことを示しているものとする。
逆クロック信号CKBがローレベルになるため、NMOSトランジスタM14がオフし、インバータ回路12の入力信号B10がハイレベルになって、インバータ回路12の出力信号がローレベルになる。この結果、第1出力端子OUT11はハイレベルになり、第2出力端子OUT12はローレベルになる。
また、NMOSトランジスタM22がオンすることから、インバータ回路22の入力信号B20はローレベルであるため、第1出力端子OUT21はローレベルになり、第2出力端子OUT22はハイレベルになる。
前記のようにヒューズ溶断回路10の第1ヒューズF11はカットされているため、インバータ回路12の入力信号B10はハイレベルであり、第1出力端子OUT11がハイレベルであると共に第2出力端子OUT12がローレベルである。
また、ヒューズ溶断回路20の第1入力端子IN21がハイレベルであり逆クロック信号CKBがハイレベルであるため、NAND回路21の出力信号A20はローレベルになる。このため、PMOSトランジスタM21はオン状態になり、ヒューズ電源電圧Vpが入力された場合に、NPNトランジスタQ21にベース電流が流れNPNトランジスタQ21もオンできる状態になる。
クロック信号CKがローレベルであることから、NAND回路14、24、34及び44の各出力信号はそれぞれハイレベルになり、NPNトランジスタQ12、Q22、Q32及びQ42はそれぞれオフしている。
ヒューズ溶断回路10の第1出力端子OUT11はハイレベルであり、第2出力端子OUT12はローレベルのままである。ヒューズ溶断回路20の第1ヒューズF21がカットされているため、逆クロック信号CKBがローレベルになりNMOSトランジスタM24がオフすると、インバータ回路22の入力信号B20がハイレベルになる。すると、ヒューズ溶断回路20の第1出力端子OUT21はハイレベルに、第2出力端子OUT22はローレベルになる。この状態におけるヒューズ溶断回路30の動作は、前記した期間P2Hにおけるヒューズ溶断回路20の動作とまったく同じである。
第1ヒューズF11及びF21がカットされているため、ヒューズ溶断回路20及び30の第1出力端子OUT11及びOUT21はそれぞれハイレベルであり、第2出力端子OUT12及びOUT22はそれぞれローレベルである。ヒューズ溶断回路30の第1入力端子IN31と逆クロック信号入力端子CKB30は共にハイレベルであるため、ヒューズ電源電圧Vpが入力された場合にNPNトランジスタQ31はオンする。
ヒューズ溶断回路30の第1ヒューズF31がカットされたことから、期間P3H時のヒューズ溶断回路20と同様、ヒューズ溶断回路30の第1出力端子OUT31はハイレベルに、第2出力端子OUT32はローレベルにそれぞれなる。ヒューズ溶断回路40の第1入力端子IN41と逆クロック信号端子CKB40はそれぞれローレベルであるため、NPNトランジスタQ41はオフしている。また、第1出力端子OUT41はローレベルに、第2出力端子OUT42はハイレベルにそれぞれなっている。
前記のように、第1ヒューズがカットされたヒューズ溶断回路の第1出力端子はハイレベルに、第2出力端子はローレベルにそれぞれなるため、ヒューズ溶断回路40の第1入力端子IN41はハイレベルである。また、逆クロック信号CKBもハイレベルであることから、ヒューズ溶断回路40内のNPNトランジスタQ41はヒューズ電源電圧Vpが入力されるとオンする。このため、この区間でヒューズ電源電圧Vpが入力されると、第1ヒューズF41は溶断される。最下位のヒューズ溶断回路の第1ヒューズが溶断されたことにより、この段階でトリミングは終了する。
図3において、ヒューズ溶断回路のヒューズ出力端子に接続されたトリミングヒューズを接続するために、ステップS1で、クロック信号CKを第2レベル(ハイレベル)にする。次に、ステップS2で、クロック信号CKを第1レベル(ローレベル)にし、ステップS3で、ヒューズ電源電圧Vpをヒューズ電源入力端子Vppiに入力し、第1ヒューズが溶断される。ここまでが第1工程である。
図4において、ステップS11で、クロック信号CKを第2レベル(ハイレベル)にする。次に、ステップS12で、クロック信号CKを第1レベル(ローレベル)にし、ステップS13で、ヒューズ電源電圧Vpをヒューズ電源入力端子Vppiに入力し、最上位に接続されたヒューズ溶断回路内の第1ヒューズが溶断される。ここまでが第1工程である。
ステップS20の確認結果が最下位のヒューズ溶断回路でないという場合(NO)は、ステップS21に進み、クロック信号CKを第2レベル(ハイレベル)にする。
更に、トリミング終了後に、外部クロック信号入力端子CKi及びヒューズ電源入力端子Vppiに対応して接続されている第2ヒューズF2及び第3ヒューズF3を溶断するようにしたことから、これらの外部端子にクロック信号や電圧が入力されても誤動作を防止することができるようになった。
更に、これらの小規模なヒューズ溶断回路をカスケード接続し、最上位のヒューズ溶断回路に接続されたトリミングヒューズから順に、下位のヒューズ溶断回路に接続されたトリミングヒューズを、クロック信号CKに同期させてトリミングするようにしたことから、トリミング回路全体の回路規模を小さくすることができる。
2,3 インバータ回路
10,20,30,40 ヒューズ溶断回路
F11,F21,F31,F41 第1ヒューズ、
F2 第2ヒューズ
F3 第3ヒューズ
IN11,IN21,IN31,IN41 第1入力端子
IN12,IN22,IN32,IN42 第2入力端子
OUT11,OUT21,OUT31,OUT41 第1出力端子
OUT12,OUT22,OUT32,OUT42 第2出力端子
TF1,TF2,TF3 トリミングヒューズ
D1〜D4 ダイオード
R1〜R9 抵抗
Claims (12)
- ヒューズ出力端子に接続されたトリミングヒューズにヒューズ電源電圧を入力して溶断させるヒューズ溶断回路を備え、前記トリミングヒューズを選択的に溶断させるトリミング回路において、
前記ヒューズ溶断回路は、
第1ヒューズと、
所定のクロック信号が入力されるクロック入力端子と、
該クロック信号の信号レベルが第1レベルであるときに前記ヒューズ電源電圧が入力されると、第1入力端子に入力された、前記第1ヒューズの溶断を行うか否かを選択するための第1信号に応じて、前記第1ヒューズの溶断を行う第1ヒューズ溶断回路部と、
前記クロック信号の信号レベルが前記第1レベルを反転した第2レベルであるときに前記ヒューズ電源電圧が入力されると、第2入力端子に入力された、前記トリミングヒューズの溶断を行うか否かを選択するための第2信号に応じて、前記トリミングヒューズの溶断を行うトリミングヒューズ溶断回路部と、
前記クロック信号が前記第2レベルであるときの前記第1ヒューズの状態を、前記クロック信号が次の第1レベルである間、一時的に保持して出力する記憶回路部と、
を備え、
前記記憶回路部は、保持した前記第1ヒューズの状態を示す信号を、前記第1信号として第1出力端子から出力すると共に前記第2信号として第2出力端子から出力することを特徴とするトリミング回路。 - 上位から下位にカスケード接続された複数の前記ヒューズ溶断回路を備え、
前記各ヒューズ溶断回路は、前記第1出力端子が、下位に接続されている前記ヒューズ溶断回路の前記第1入力端子に接続され、前記第2出力端子が、上位に接続されている前記ヒューズ溶断回路の前記第2入力端子に接続され、
最上位に接続された前記ヒューズ溶断回路は、前記第1入力端子に、前記第1ヒューズを溶断することを示す前記第1信号が入力され、
最下位に接続された前記ヒューズ溶断回路は、前記ヒューズ出力端子に前記トリミングヒューズが接続されないことを特徴とする請求項1記載のトリミング回路。 - 前記クロック信号をなす外部からの外部クロック信号の入力を遮断するための第1遮断手段を備えることを特徴とする請求項1又は2記載のトリミング回路。
- 前記第1遮断手段は、第1所定値以上の溶断電流が流れると溶断する第2ヒューズで構成されることを特徴とする請求項3記載のトリミング回路。
- 前記ヒューズ電源電圧の入力を遮断するための第2遮断手段を備えることを特徴とする請求項1、2、3又は4記載のトリミング回路。
- 前記第2遮断手段は、第2所定値以上の溶断電流が流れると溶断する第3ヒューズで構成されることを特徴とする請求項5記載のトリミング回路。
- 前記第3ヒューズは、前記トリミングヒューズよりも溶断電流が大きいことを特徴とする請求項6記載のトリミング回路。
- 請求項1から請求項7のいずれかに記載のトリミング回路を備えた半導体装置。
- 請求項1に記載のトリミング回路におけるトリミング方法において、
前記クロック信号が前記第2レベルの状態を経て次の前記第1レベルの状態になっている間に前記ヒューズ電源電圧を入力して、前記ヒューズ溶断回路内の前記第1ヒューズを溶断する第1工程と、
前記クロック信号が次の前記第2レベルの状態になっている間に、前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第2工程と、
を行うことを特徴とするトリミング方法。 - 請求項2に記載のトリミング回路におけるトリミング方法において、
前記クロック信号が、前記第2レベルの状態を経て次の前記第1レベルの状態になっている間に前記ヒューズ電源電圧を入力して、前記最上位に接続されているヒューズ溶断回路内の前記第1ヒューズを溶断する第1工程と、
前記クロック信号が次の前記第2レベルの状態である間に、前記最上位のヒューズ溶断回路に接続されている前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第2工程と、
次に前記クロック信号が前記第1レベルに反転したときに、直下位に接続されている前記ヒューズ溶断回路内の前記第1ヒューズを溶断する第3工程と、
前記クロック信号が次の前記第2レベルの状態である間に、前記直下位に接続された前記ヒューズ溶断回路に接続されている前記トリミングヒューズを溶断する場合のみ、前記ヒューズ電源電圧を入力する第4工程と、
を行い、
以下同様に、順に下位の前記ヒューズ溶断回路内における前記第1ヒューズの溶断を行う前記第3工程と、それぞれの前記ヒューズ溶断回路に接続されている前記トリミングヒューズの溶断を行う前記第4工程を繰り返し行い、最下位に接続された前記ヒューズ溶断回路内の前記第1ヒューズを切断する前記第3工程が終了した時点でトリミング動作を終了することを特徴とするトリミング方法。 - トリミング動作が終了すると、前記クロック信号をなす外部からの外部クロック信号の入力を遮断することを特徴とする請求項9又は10記載のトリミング方法。
- トリミング動作が終了すると、前記ヒューズ電源電圧の入力を遮断することを特徴とする請求項9、10又は11記載のトリミング方法。
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