JP2017108114A - トリミング装置 - Google Patents

Abstract

【課題】歩留まりの向上およびチップ面積の縮小化を図る。
【解決手段】シフトレジスタ１ｂは、単一のデータ入力パッドｐを通じて受信したシリアルデータｄ０をｎビットシフトしてパラレルの設定データｄ１を出力する。トリミングデータ発生回路１ｃは、電気信号ｃ０が流れることにより導体部が切断可能なトリミング素子ｆ０〜ｆ２と、トリミング素子ｆ０〜ｆ２の高電位側に接続されたプルアップ抵抗Ｒ０〜Ｒ２と、トリミング素子ｆ０〜ｆ２の低電位側に接続されたスイッチｓｗ０〜ｓｗ２とを含み、設定データｄ１のレベルに応じて、スイッチｓｗ０〜ｓｗ２をスイッチングして、プルアップ抵抗Ｒ０〜Ｒ２とトリミング素子ｆ０〜ｆ２とが接続するノードｎ０〜ｎ２から、トリミング対象回路１ａに入力するトリミングデータｄ２を発生する。切断制御回路１ｄは、トリミングデータ発生回路１ｃへの電気信号ｃ０の印加を制御する。
【選択図】図１

Description

本技術は、トリミング装置に関する。

ＩＣ（Integrated Circuit）等の回路部品では、一般的に、電気特性の製造バラツキに起因して、電気特性の規格値に対してずれが生じる。このずれが所望値を超えると、誤差要因となって回路動作に影響を与える場合がある。このため、半導体装置の開発においては、電気特牲の規格値からのずれを補正するトリミング（trimming）が行われている。

トリミング回路では、通常、パッドから入力される信号によって、所定のヒューズを切断することで、トリミング対象に対してビット値を設定することが行われる。
従来技術としては、ヒューズを切断する前に、ヒューズを切断したのと同じ状態をＩＣ内部に作り、ヒューズ切断後の結果の確認を可能とした技術が提案されている。

特開平５−６３０９０号公報 特開２０１０−２６７９２２号公報

従来のトリミング回路では、ヒューズを実際に切断する前に、ヒューズ切断後の状態が確認できないものがあった。ヒューズ切断後に電気特性が必ずしも規格内に入らないという可能性もあるので、ヒューズ切断前にヒューズ切断後の状態が確認できないと、製造歩留り（製造ラインで生産される製品から、不良製品を引いたものの割合）が低下するという問題が生じる。

一方、上記の特許文献１、２のトリミング回路では、パッドからの入力データをシフトレジスタおよびセレクタで処理して、ヒューズ切断後の状態をあらかじめ確認可能としている。しかし、特許文献１、２のトリミング回路の構成の場合、トリミング対象とする回路に設定すべきビット幅が多くなるにつれて、外部入力端子であるパッドの数も増加してしまい、チップ面積が増加するという問題がある。

本発明はこのような点に鑑みてなされたものであり、歩留まりの向上およびチップ面積の縮小化を図ったトリミング装置を提供することを目的とする。

上記課題を解決するために、トリミング対象回路の電気特性値の調整を行うトリミング装置が提供される。トリミング装置は、データ入力パッドと、シフトレジスタと、トリミングデータ発生回路と、切断制御回路とを有する。

データ入力パッドは、トリミング対象回路にｎビット幅の値を入力させるためのシリアルデータが入力する単一のパッドである。シフトレジスタは、データ入力パッドを通じて受信したシリアルデータをｎビットシフトしてパラレルの設定データを出力する。トリミングデータ発生回路は、電気信号が流れることにより導体部が切断可能なトリミング素子、トリミング素子の高電位側に接続されたプルアップ抵抗およびトリミング素子の低電位側に接続されたスイッチを含む。また、トリミングデータ発生回路は、設定データのレベルに応じて、スイッチをスイッチングして、プルアップ抵抗とトリミング素子とが接続するノードから、トリミング対象回路に入力するトリミングデータを発生する。切断制御回路は、トリミングデータ発生回路への電気信号の印加を制御する。

歩留まりの向上およびチップ面積の縮小化を図ることが可能になる。

トリミング装置の構成例を示す図である。 トリミング回路の構成例を示す図である。 トリミング回路の構成例を示す図である。 トリミング装置の構成例を示す図である。 ビット幅を増加したトリミング装置の構成例を示す図である。 トリミング装置の構成例を示す図である。 トリミング確認ＭＯＳのゲート入力状態を示すタイムチャートである。 トリミング確認ＭＯＳのゲート入力状態を示すタイムチャートである。 ヒューズ切断前の結果の確認およびパッド数の対比結果を示す図である。 効果の比較結果を示す図である。

以下、実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１はトリミング装置の構成例を示す図である。第１の実施の形態のトリミング装置１は、データ入力パッドｐ、トリミング対象回路１ａ、シフトレジスタ１ｂ、トリミングデータ発生回路１ｃおよび切断制御回路１ｄを備える。

トリミング対象回路１ａは、トリミングを行ってビット値が設定されるデバイス等に該当し、図１ではビット幅が３ビット（ｔｒｉｍ０〜ｔｒｉｍ２）の場合を示している。
データ入力パッドｐは、トリミング対象回路１ａに対して、ｎ（＝１、２、３、・・・）ビット幅の値を入力させるためのシリアルデータｄ０が入力する単一のパッドである。シフトレジスタ１ｂは、データ入力パッドｐを通じて受信したシリアルデータｄ０をｎビットシフトして、パラレルの設定データｄ１を出力する。

トリミングデータ発生回路１ｃは、トリミング素子ｆ０〜ｆ２、プルアップ抵抗Ｒ０〜Ｒ２、スイッチｓｗ０〜ｓｗ２およびバッファＩＣ０〜ＩＣ２を含む。
トリミング素子ｆ０〜ｆ２は、定格以上の電流または電圧を持った電気信号ｃ０が流れることにより導体部が切断可能な素子であって、図１ではヒューズを用いる例を示している（以下、トリミング素子をヒューズと呼ぶ）。なお、ヒューズ以外にもツェナーダイオードを使用して、ツェナーザップ・トリミング（zener−zap・trimming）を行うこともできる。

トリミングデータ発生回路１ｃ内部の各構成要素の接続関係を示すと、プルアップ抵抗Ｒ０〜Ｒ２の一端は、電源ＶＣＣに接続する。プルアップ抵抗Ｒ０〜Ｒ２の他端は、切断制御回路１ｄの出力端子、バッファＩＣ０〜ＩＣ２の入力端子およびヒューズｆ０〜ｆ２の一端に接続する。バッファＩＣ０〜ＩＣ２の出力端子はそれぞれ、トリミング対象回路１ａの端子ｔｒｉｍ０〜ｔｒｉｍ２に接続する。

スイッチｓｗ０〜ｓｗ２の端子ｓ０は、スイッチ制御端子であって、シフトレジスタ１ｂの出力端子に接続する。スイッチｓｗ０〜ｓｗ２の端子ｓ１は、ヒューズｆ０〜ｆ２の他端に接続し、スイッチｓｗ０〜ｓｗ２の端子ｓ２は、ＧＮＤに接続する。

ここで、トリミングデータ発生回路１ｃは、設定データｄ１のレベルに応じて、スイッチｓｗ０〜ｓｗ２をスイッチングして、プルアップ抵抗Ｒ０〜Ｒ２とトリミング素子ｆ０〜ｆ２とが接続するノードｎ０〜ｎ２から、トリミング対象回路１ａに入力するトリミングデータｄ２を発生する。トリミングデータｄ２は、ノードｎ０〜ｎ２の電圧がバッファＩＣ０〜ＩＣ２でバッファリングされることで生成され、トリミング対象回路１ａに送信される。

切断制御回路１ｄは、トリミングデータ発生回路１ｃへの電気信号ｃ０の印加を制御する。なお、電気信号ｃ０をトリミングデータ発生回路１ｃに印加する場合、電気信号ｃ０は、ｎビット分一括して印加される。

このような、トリミング装置１の構成により、ヒューズを実際に切断する前に、ヒューズ切断後の状態が確認できるので、製造歩留りを向上させることができる。また、トリミング対象回路１ａのビット幅が多くなっても、外部入力端子であるパッドの数の増加を抑制できるので、チップ面積の縮小化を図ることが可能になる。

（解決すべき課題）
次に本技術の詳細を説明する前に、解決すべき課題について図２、図３を用いて説明する。図２はトリミング回路の構成例を示す図である。ヒューズ切断前にヒューズ切断後の状態が確認できない、従来のトリミング回路の構成を示している。

トリミング回路２０は、トリミング対象回路２０ａ、抵抗Ｒ２０〜Ｒ２２、ヒューズｆ２０〜ｆ２２、バッファＩＣ２０〜ＩＣ２２およびパッドＰ０〜Ｐ２を備える。
構成素子の接続関係を示すと、電源ＶＣＣは、抵抗Ｒ２０〜Ｒ２２の一端に接続する。パッドＰ０は、抵抗Ｒ２０の他端、バッファＩＣ２０の入力端子およびヒューズｆ２０の一端に接続し、ヒューズｆ２０の他端は、ＧＮＤに接続する。バッファＩＣ２０の出力端子は、トリミング対象回路２０ａの端子ｔｒｉｍ０に接続する。

パッドＰ１は、抵抗Ｒ２１の他端、バッファＩＣ２１の入力端子およびヒューズｆ２１の一端に接続し、ヒューズｆ２１の他端は、ＧＮＤに接続する。バッファＩＣ２１の出力端子は、トリミング対象回路２０ａの端子ｔｒｉｍ１に接続する。

パッドＰ２は、抵抗Ｒ２２の他端、バッファＩＣ２２の入力端子およびヒューズｆ２２の一端に接続し、ヒューズｆ２２の他端は、ＧＮＤに接続する。バッファＩＣ２２の出力端子は、トリミング対象回路２０ａの端子ｔｒｉｍ２に接続する。

なお、抵抗Ｒ２０〜Ｒ２２の抵抗値と、ヒューズｆ２０〜ｆ２２の抵抗値との関係は、Ｒ２０＞＞ｆ２０、Ｒ２１＞＞ｆ２１、Ｒ２２＞＞ｆ２２とする。
ここで、トリミング対象回路２０ａの電気特性が規格から外れ、その補正において、設計上は｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，１｝が必要だとする。

初期状態では、Ｒ２０＞＞ｆ２０、Ｒ２１＞＞ｆ２１、Ｒ２２＞＞ｆ２２であるため、ノードＮ０〜Ｎ２は、ＧＮＤ側に導通し、バッファＩＣ２０〜ＩＣ２２の出力はＬレベルとなる。したがって、トリミング対象回路２０ａのビット幅の各値は、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，０｝である。

そこで、トリミングの実行時には、パッドＰ０に電圧を印加し、この印加電圧によりヒューズｆ２０を切断する。こうすることで、ノードＮ０は、抵抗Ｒ２０によって電源ＶＣＣにプルアップされるため、バッファＩＣ２０の出力端子のみが、Ｈレベルになる。したがって、トリミング対象回路２０ａのビット幅の各値は、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，１｝となり、トリミング対象の電気特性を補正することができる。

図３はトリミング回路の構成例を示す図である。ヒューズ切断前にヒューズ切断後の状態が確認可能な、上述の特許文献１に示される従来のトリミング回路の構成を示している。

トリミング回路３０は、トリミング対象回路３０ａ、抵抗Ｒ３０〜Ｒ３４、ヒューズｆ３０〜ｆ３２、インバータＩＣ３０〜ＩＣ３２、ＩＣ３８、バッファＩＣ３３、ＩＣ３４、フリップフロップＩＣ３５〜ＩＣ３７、セレクタ素子ＩＣ３９〜ＩＣ４１およびパッドＰ１０〜Ｐ１４を備える。

なお、フリップフロップＩＣ３５〜ＩＣ３７によりシフトレジスタ３０ｂが形成され、インバータＩＣ３８およびセレクタ素子ＩＣ３９〜ＩＣ４１によってセレクタ３０ｃが形成されている。また、セレクタ素子ＩＣ３９〜ＩＣ４１はそれぞれ、２つのＡＮＤ素子と１つのＮＯＲ素子から形成されている。

各構成素子の接続関係について示すと、パッドＰ１０は、ヒューズｆ３０の一端、抵抗Ｒ３０の一端およびインバータＩＣ３０の入力端子に接続し、ヒューズｆ３０の他端は、ＧＮＤに接続し、抵抗Ｒ３０の他端は、電源ＶＣＣに接続する。

パッドＰ１１は、ヒューズｆ３１の一端、抵抗Ｒ３１の一端およびインバータＩＣ３１の入力端子に接続し、ヒューズｆ３１の他端は、ＧＮＤに接続し、抵抗Ｒ３１の他端は、電源ＶＣＣに接続する。

パッドＰ１２は、ヒューズｆ３２の一端、抵抗Ｒ３２の一端およびインバータＩＣ３２の入力端子に接続し、ヒューズｆ３２の他端は、ＧＮＤに接続し、抵抗Ｒ３２の他端は、電源ＶＣＣに接続する。

パッドＰ１３は、抵抗Ｒ３３の一端と、バッファＩＣ３３の入力端子と接続し、抵抗Ｒ３３の他端は、ＧＮＤに接続する。
パッドＰ１４は、抵抗Ｒ３４の一端と、バッファＩＣ３４の入力端子と接続し、抵抗Ｒ３４の他端は、ＧＮＤに接続する。

インバータＩＣ３０の出力端子は、セレクタ素子ＩＣ３９の入力端子ａ４に接続し、インバータＩＣ３１の出力端子は、セレクタ素子ＩＣ４０の入力端子ａ４に接続し、インバータＩＣ３２の出力端子は、セレクタ素子ＩＣ４１の入力端子ａ４に接続する。

バッファＩＣ３３の出力端子は、フリップフロップＩＣ３５〜ＩＣ３７のクロック端子（Ｃ）、インバータＩＣ３８の入力端子、セレクタ素子ＩＣ３９〜ＩＣ４１の入力端子ａ２に接続する。

バッファＩＣ３４の出力端子は、フリップフロップＩＣ３７の入力端子（Ｄ）に接続する。インバータＩＣ３８の出力端子は、セレクタ素子ＩＣ３９〜ＩＣ４１の入力端子ａ３に接続する。

フリップフロップＩＣ３５の出力端子（ＱＮ）は、セレクタ素子ＩＣ３９の入力端子ａ１に接続し、フリップフロップＩＣ３５の入力端子（Ｄ）は、フリップフロップＩＣ３６の出力端子（ＱＮ）と、セレクタ素子ＩＣ４０の入力端子ａ１と接続する。フリップフロップＩＣ３６の入力端子（Ｄ）は、フリップフロップＩＣ３７の出力端子（Ｑ）に接続する。セレクタ素子ＩＣ３９〜ＩＣ４１の出力端子は、トリミング対象回路３０ａの端子ｔｒｉｍ０〜ｔｒｉｍ２それぞれに接続する。

このような構成のトリミング回路３０は、パッドＰ１３の電圧をＬレベルからＨレベルに変化させることでシフトレジスタ３０ｂにデータを送り込み、かつセレクタ３０ｃでシフトレジスタ３０ｂの出力を選択し、トリミング対象回路３０ａに出力する。これにより、ヒューズを切断することなく、ヒューズ切断後のトリミング対象回路３０ａの状態を確認可能としている。

ここで、図２に示したトリミング回路２０は、ヒューズ切断前にヒューズ切断後の状態が確認できない。このため、ヒューズ切断後に電気特性が必ずしも規格内に入らないという可能性もあるので、製造歩留りの低下を引き起こすおそれがある。

一方、図３に示したトリミング回路３０では、ヒューズ切断後の状態をあらかじめ確認可能としている。しかし、このような回路構成の場合、トリミング対象回路３０ａのビット幅が多くなるにつれて、シフトレジスタ３０ｂ内のフリップフロップとセレクタ３０ｃ内のセレクタ素子も増加されるが、これに伴いパッド数も増加してしまう。外部入力端子であるパッド数の増加は、チップ面積を増加させることになる。

なお、上記では、特許文献１の回路構成の問題点を示したが、特許文献２に示される回路構成においても同様に、トリミング対象回路のビット幅が多くなると、外部入力端子であるパッド数が増加し、チップ面積を増加させるという問題を含んでいる。

本発明はこのような点に鑑みてなされたものであり、歩留まりの向上を図ることができ、さらにトリミング対象として設定すべきビット幅が多くなっても、チップ面積の縮小化を可能にしたトリミング装置を提供するものである。

（第２の実施の形態）
次に本発明のトリミング装置について詳しく説明する。図４はトリミング装置の構成例を示す図である。第２の実施の形態のトリミング装置１０は、ビット幅が３ビット（ｔｒｉｍ０〜ｔｒｉｍ２）のトリミング対象回路１０ａ、シフトレジスタ１０ｂ、トリミングデータ発生回路１０ｃおよび切断制御回路１０ｄを備える。

シフトレジスタ１０ｂは、フリップフロップＩＣ１１０〜ＩＣ１１２を含む。トリミングデータ発生回路１０ｃは、抵抗Ｒ１０〜Ｒ１２、ヒューズｆ１０〜ｆ１２、バッファＩＣ１０〜ＩＣ１２およびトランジスタＭ０〜Ｍ２を含む。切断制御回路１０ｄは、トランジスタＭ１０〜Ｍ１２を含む。

パッドｐ０は、ヒューズ切断用の制御信号が入力する制御信号入力パッドであり、パッドｐ１は、ヒューズ切断用電圧印加パッド（電気信号入力パッド）であり、パッドｐ２は、シフトレジスタ１０ｂのセット信号入力パッドである。

また、パッドｐ３は、データ入力パッドであり、パッドｐ４は、クロック入力パッドである。なお、パッドｐ０〜ｐ４に入力される各データは、図示しない上位デバイス（プロセッサ等）から所定の値が設定される。

抵抗Ｒ１０〜Ｒ１２、Ｒ１４は、プルアップ抵抗であり、抵抗Ｒ１５〜Ｒ１８は、プルダウン抵抗である。フリップフロップＩＣ１１０〜ＩＣ１１２は、Ｄ型フリップフロップであり、フリップフロップＩＣ１１０〜ＩＣ１１２でシフトレジスタ機能を構成している。

トランジスタＭ０〜Ｍ２は、ＮＭＯＳ（N−Channel Metal Oxide Semiconductor）トランジスタであり、トランジスタＭ１０〜Ｍ１２は、ＰＭＯＳ（P−Channel MOS）トランジスタである。以降では、ＮＭＯＳトランジスタＭ０〜Ｍ２、ＰＭＯＳトランジスタＭ１０〜Ｍ１２と呼ぶ。

構成素子の接続関係を示すと、電源ＶＣＣは、抵抗Ｒ１０〜Ｒ１２、Ｒ１４の一端に接続する。パッドｐ０は、抵抗Ｒ１４の他端と、ＰＭＯＳトランジスタＭ１０〜Ｍ１２のゲートと接続する。パッドｐ１は、抵抗Ｒ１５の一端と、ＰＭＯＳトランジスタＭ１０〜Ｍ１２のソースと接続し、抵抗Ｒ１５の他端は、ＧＮＤに接続する。

ＰＭＯＳトランジスタＭ１０のドレインは、抵抗Ｒ１０の他端、バッファＩＣ１０の入力端子およびヒューズｆ１０の一端に接続する。ＰＭＯＳトランジスタＭ１１のドレインは、抵抗Ｒ１１の他端、バッファＩＣ１１の入力端子およびヒューズｆ１１の一端に接続する。ＰＭＯＳトランジスタＭ１２のドレインは、抵抗Ｒ１２の他端、バッファＩＣ１２の入力端子およびヒューズｆ１２の一端に接続する。

バッファＩＣ１０の出力端子は、トリミング対象回路１０ａの端子ｔｒｉｍ０に接続し、バッファＩＣ１１の出力端子は、トリミング対象回路１０ａの端子ｔｒｉｍ１に接続し、バッファＩＣ１２の出力端子は、トリミング対象回路１０ａの端子ｔｒｉｍ２に接続する。

ＮＭＯＳトランジスタＭ０のドレインは、ヒューズｆ１０の他端に接続し、ＮＭＯＳトランジスタＭ０のソースは、ＧＮＤに接続する。ＮＭＯＳトランジスタＭ１のドレインは、ヒューズｆ１１の他端に接続し、ＮＭＯＳトランジスタＭ１のソースは、ＧＮＤに接続する。ＮＭＯＳトランジスタＭ２のドレインは、ヒューズｆ１２の他端に接続し、ＮＭＯＳトランジスタＭ２のソースは、ＧＮＤに接続する。

パッドｐ２は、抵抗Ｒ１６の一端と、フリップフロップＩＣ１１０〜ＩＣ１１２のセット端子（Ｓ）に接続し、抵抗Ｒ１６の他端は、ＧＮＤに接続する。パッドｐ３は、抵抗Ｒ１７の一端と、フリップフロップＩＣ１１２の入力端子（Ｄ）とに接続し、抵抗Ｒ１７の他端は、ＧＮＤに接続する。パッドｐ４は、抵抗Ｒ１８の一端と、フリップフロップＩＣ１１０〜ＩＣ１１２のクロック端子（Ｃ）に接続し、抵抗Ｒ１８の他端は、ＧＮＤに接続する。

フリップフロップＩＣ１１０の出力端子（Ｑ）は、ＮＭＯＳトランジスタＭ０のゲートに接続する。フリップフロップＩＣ１１１の出力端子（Ｑ）は、ＮＭＯＳトランジスタＭ１のゲートと、フリップフロップＩＣ１１０の入力端子（Ｄ）と接続する。フリップフロップＩＣ１１２の出力端子（Ｑ）は、ＮＭＯＳトランジスタＭ２のゲートと、フリップフロップＩＣ１１１の入力端子（Ｄ）と接続する。

動作について説明する。トリミング装置１０の動作モードは、トリミング確認フェーズ、ヒューズ切断フェーズおよび実動作フェーズの３つのフェーズに分けられる。
トリミング確認フェーズは、ヒューズを実際に切断する前に、ヒューズ切断後の状態を確認するためのフェーズである。ヒューズ切断フェーズは、所定のヒューズを切断するためのフェーズである。実動作フェーズは、ヒューズ切断フェーズでトリミングされた状態で動作するフェーズである。以下、各々について説明する。

〔トリミング確認フェーズ〕
ＰＭＯＳトランジスタＭ１０〜Ｍ１２はオフとし、シフトレジスタ１０ｂにデータとクロックを入力する。シフトレジスタ１０ｂには、パッドｐ３を通じてデータが入力し、パッドｐ４を通じてクロックが入力する。

シフトレジスタ１０ｂにデータとクロックを入力した際に、シフトレジスタ１０ｂを構成するフリップフロップＩＣ１１０〜ＩＣ１１２の出力がそれぞれＨレベルのときには、ＮＭＯＳトランジスタＭ０〜Ｍ２のゲートには、Ｈレベルの信号（第１レベルの設定データに相当）が印加される。

このとき、ヒューズｆ１０〜ｆ１２のＧＮＤ側に接続されているＮＭＯＳトランジスタＭ０〜Ｍ２はオンするため、ノードｎ０〜ｎ２は、ＧＮＤ側に導通し、バッファＩＣ１０〜ＩＣ１２の出力はＬレベルとなる。したがって、トリミング対象回路１０ａのビット幅の各値は、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，０｝になる。

一方、フリップフロップＩＣ１１０〜ＩＣ１１２の出力がＬレベルの信号（第２レベルの設定データに相当）のときには、ＮＭＯＳトランジスタＭ０〜Ｍ２のゲートには、Ｌレベルが印加される。

このとき、ＮＭＯＳトランジスタＭ０〜Ｍ２はオフし、ノードｎ０〜ｎ２は、電源ＶＣＣにプルアップされているために、バッファＩＣ１０〜ＩＣ１２の出力はＨレベルとなる。したがって、トリミング対象回路１０ａのビット幅の各値は、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛１，１，１｝になる。

このように、パッドｐ３を通じて所定のシリアルデータを入力し、シフトレジスタ１０ｂの出力レベル（設定データのレベル）を変えることで、トリミング対象回路１０ａの端子ｔｒｉｍ０〜ｔｒｉｍ２に任意のＨ／Ｌレベルの信号を入力することができる。

このため、トリミング対象回路１０ａのビット幅の各値（ｔｒｉｍ０〜ｔｒｉｍ２）に対して、ヒューズ切断前にヒューズ切断後の最適な組合せ状態をあらかじめ見つけることが可能になる。

〔ヒューズ切断フェーズ〕
ヒューズ切断フェーズでは、まず、シフトレジスタ１０ｂの出力を反転させる。例えば、トリミング確認フェーズにおいて、トリミング対象回路１０ａに設定すべきビット幅の値が、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，１，０｝と確認されていたとする。

この場合、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，１，０｝であれば、シフトレジスタ１０ｂの出力は、｛１，０，１｝となっている。すなわち、トリミング確認フェーズにおいて、フリップフロップＩＣ１１０〜ＩＣ１１２の各出力は、｛１，０，１｝となっている。

このため、ヒューズ切断フェーズでは、パッドｐ３を通じて、シフトレジスタ１０ｂの出力｛１，０，１｝を反転させた｛０，１，０｝のシリアルデータをシフトレジスタ１０ｂに入力し、シフトレジスタ１０ｂから｛０，１，０｝を出力させる。

この場合、ＮＭＯＳトランジスタＭ０、Ｍ２のゲートがＬレベル、ＮＭＯＳトランジスタＭ１のゲートがＨレベルになるから、ＮＭＯＳトランジスタＭ１はオン状態、ＮＭＯＳトランジスタＭ０、Ｍ２はオフ状態になる。

そして、パッドｐ０にＬレベルの制御信号を入力して、ヒューズ切断用スイッチに相当するＰＭＯＳトランジスタＭ１０〜Ｍ１２をすべてオンし、さらにパッドｐ１には、ヒューズ切断用の電気信号を入力する。

このとき、ＮＭＯＳトランジスタＭ０〜Ｍ２の内、ＮＭＯＳトランジスタＭ０、Ｍ２はオフしているから、ＮＭＯＳトランジスタＭ０、Ｍ２に接続されているヒューズｆ１０、ｆ１２には、ヒューズ切断用の電気信号が流れず、ヒューズｆ１０、ｆ１２は接続（未切断）したままになる。

これに対し、ＮＭＯＳトランジスタＭ０〜Ｍ２の内、ＮＭＯＳトランジスタＭ１はオンしているから、ＮＭＯＳトランジスタＭ１に接続されているヒューズｆ１１には、ヒューズ切断用の電気信号が流れて、ヒューズｆ１１のみ切断されることになる。

〔実動作フェーズ〕
ＰＭＯＳトランジスタＭ１０〜Ｍ１２はオフさせる。一方、シフトレジスタ１０ｂのセット機能は、アクティブローであり、またフリップフロップＩＣ１１０〜ＩＣ１１２のセット端子（Ｓ）は、抵抗Ｒ１６でプルダウンされている。

このため、パッドｐ２を介して、Ｈレベルのセット信号が入力されなければ、フリップフロップＩＣ１１０〜ＩＣ１１２の出力はすべてＨレベルを維持する。この場合、ヒューズｆ１０〜ｆ１２のＧＮＤ側に接続されたＮＭＯＳトランジスタＭ０〜Ｍ２はすべてオン状態になる。

したがって、ヒューズｆ１０〜ｆ１２の内、ヒューズｆ１０、ｆ１２は未切断であり、ノードｎ０、ｎ２はＧＮＤ側に導通する状態になるから、ノードｎ０、ｎ２は、Ｌレベルになって、バッファＩＣ１０、ＩＣ１２からはＬレベルのトリミングデータが出力されることになる。

また、ヒューズｆ１１は切断されており、ノードｎ１はプルアップされた状態になるから、ノードｎ１は、Ｈレベルになって、バッファＩＣ１１からはＨレベルのトリミングデータが出力されることになる。

すなわち、トリミング対象回路１０ａのビット幅｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝を、トリミング確認フェーズで確認したときの所望の値である｛０，１，０｝と固定して運用することができる。

次に本発明のトリミング装置が、トリミング対象のビット幅が多くなっても、パッド数が増加しない構成であることについて説明する。
図５はビット幅を増加したトリミング装置の構成例を示す図である。図４に示したトリミング装置１０は、トリミング対象回路１０ａのビット幅が３ビットであったが、トリミング装置１０−１では、ビット幅が１ビット増えた計４ビットのトリミング対象回路１０ａ−１を有している。

図５中、点線四角枠で示す要素が１ビット追加に対する新たな追加要素である。図４のトリミング装置１０に対して、新たに追加される構成素子は、抵抗Ｒ１３、ＰＭＯＳトランジスタＭ１３、バッファＩＣ１３、ヒューズｆ１３、ＮＭＯＳトランジスタＭ３およびフリップフロップＩＣ１１３である。

追加された構成素子の接続関係のみ記すと、抵抗Ｒ１３の一端は、電源ＶＣＣ、抵抗Ｒ１４の一端および抵抗Ｒ１０〜Ｒ１２の一端に接続し、抵抗Ｒ１３の他端は、ＰＭＯＳトランジスタＭ１３のドレイン、バッファＩＣ１３の入力端子およびヒューズｆ１３の一端に接続する。

ＰＭＯＳトランジスタＭ１３のゲートは、パッドｐ０、抵抗Ｒ１４の他端およびＰＭＯＳトランジスタＭ１０〜Ｍ１２のゲートに接続する。ＰＭＯＳトランジスタＭ１３のソースは、パッドｐ１、抵抗Ｒ１５の一端およびＰＭＯＳトランジスタＭ１０〜Ｍ１２のソースに接続する。

ヒューズｆ１３の他端は、ＮＭＯＳトランジスタＭ３のドレインに接続し、ＮＭＯＳトランジスタＭ３のソースはＧＮＤに接続する。バッファＩＣ１３の出力端子は、トリミング対象回路１０ａ−１の端子ｔｒｉｍ３に接続する。ＮＭＯＳトランジスタＭ３のゲートは、フリップフロップＩＣ１１２の入力端子（Ｄ）と、フリップフロップＩＣ１１３の出力端子（Ｑ）と接続する。

フリップフロップＩＣ１１３の入力端子（Ｄ）は、パッドｐ３と、抵抗Ｒ１７の一端に接続し、フリップフロップＩＣ１１３のセット端子（Ｓ）は、パッドｐ２と、フリップフロップＩＣ１１０〜ＩＣ１１２のセット端子（Ｓ）と接続する。

ここで、トリミング装置１０−１では、図４のトリミング装置１０と比べて、トリミング対象のビット幅が増加しているが、点線枠で囲んだような追加の構成素子で対応させることができ、パッド数（＝５）に変化は生じない。

このように、本発明のトリミング装置では、トリミング対象のビット幅が多くなっても、パッド数の増加が生じない回路構成としたので、チップ面積を縮小化することが可能になる。

（第３の実施の形態）
図６はトリミング装置の構成例を示す図である。第３の実施の形態のトリミング装置１０−２は、ビット幅が３ビット（ｔｒｉｍ０〜ｔｒｉｍ２）のトリミング対象回路１０ａ、バイナリカウンタ１０ｂ−２、トリミングデータ発生回路１０ｃ−２および切断制御回路１０ｄを備える。

図４のトリミング装置１０と異なる回路部は、バイナリカウンタ１０ｂ−２およびトリミングデータ発生回路１０ｃ−２である。トリミング装置１０−２では、図４に示したシフトレジスタ１０ｂに代わって、バイナリカウンタ１０ｂ−２が用いられている。また、新たなトリミングデータ発生回路１０ｃ−２は、図４に示したトリミングデータ発生回路１０ｃに対して、回路素子として２入力１出力の排他論理和素子（以下、ＸＯＲ素子）ＩＣ５０〜ＩＣ５２が追加されている。その他の回路構成は図４と同じなので、以降では異なる構成部分を中心に説明する。

バイナリカウンタ１０ｂ−２は、フリップフロップＩＣ１２０〜ＩＣ１２２を含む。トリミングデータ発生回路１０ｃ−２は、抵抗Ｒ１０〜Ｒ１２、ヒューズｆ１０〜ｆ１２、バッファＩＣ１０〜ＩＣ１２、ＮＭＯＳトランジスタＭ０〜Ｍ２およびＸＯＲ素子ＩＣ５０〜ＩＣ５２を含む。切断制御回路１０ｄは、ＰＭＯＳトランジスタＭ１０〜Ｍ１２を含む。

パッドｐ０は、ヒューズ切断用の制御信号が入力する制御信号入力パッドであり、パッドｐ１は、ヒューズ切断用電圧印加パッドである。また、パッドｐ２−２は、バイナリカウンタ１０ｂ−２へセット信号を入力するためのセット信号入力パッドである。

パッドｐ３−２は、バイナリカウンタ１０ｂ−２から出力した設定データの極性を反転または非反転させるための極性制御データ（バイナリカウンタ出力反転信号）を入力するためのパッド（極性制御データ入力パッド）である。

パッドｐ４−２は、バイナリカウンタ１０ｂ−２にクロックを入力するためのクロック入力パッドである。なお、各パッドに入力される各データは、図示しない上位デバイスから所定の値が設定される。

バイナリカウンタ１０ｂ−２周辺の接続関係について示すと、パッドｐ２−２は、抵抗Ｒ１６の一端と、フリップフロップＩＣ１２０〜ＩＣ１２２のセット端子（Ｓ）に接続し、抵抗Ｒ１６の他端は、ＧＮＤに接続する。パッドｐ３−２は、抵抗Ｒ１９の一端と、ＸＯＲ素子ＩＣ５０〜ＩＣ５２の一方の入力端子と接続し、抵抗Ｒ１９の他端は、ＧＮＤに接続する。

パッドｐ４−２は、抵抗Ｒ１８の一端と、フリップフロップＩＣ１２２のクロック端子に接続し、抵抗Ｒ１８の他端は、ＧＮＤに接続する。
フリップフロップＩＣ１２０の出力端子（Ｑ）は、ＸＯＲ素子ＩＣ５０の他方の入力端子に接続する。フリップフロップＩＣ１２１の出力端子（Ｑ）は、ＸＯＲ素子ＩＣ５１の他方の入力端子と、フリップフロップＩＣ１２０のクロック端子と接続する。フリップフロップＩＣ１２２の出力端子（Ｑ）は、ＸＯＲ素子ＩＣ５２の他方の入力端子と、フリップフロップＩＣ１２１のクロック端子と接続する。

フリップフロップＩＣ１２０の入力端子（Ｄ）は、フリップフロップＩＣ１２０の出力端子（ＱＮ）と接続し、フリップフロップＩＣ１２１の入力端子（Ｄ）は、フリップフロップＩＣ１２１の出力端子（ＱＮ）と接続し、フリップフロップＩＣ１２２の入力端子（Ｄ）は、フリップフロップＩＣ１２２の出力端子（ＱＮ）と接続する。

ＸＯＲ素子ＩＣ５０の出力端子は、ＮＭＯＳトランジスタＭ０のゲートに接続し、ＸＯＲ素子ＩＣ５１の出力端子は、ＮＭＯＳトランジスタＭ１のゲートに接続し、ＸＯＲ素子ＩＣ５２の出力端子は、ＮＭＯＳトランジスタＭ２のゲートに接続する。

上記のように、トリミング装置１０−２では、ヒューズｆ１０〜ｆ１２のＧＮＤ側にＮＭＯＳトランジスタ（トリミング確認ＭＯＳ）Ｍ０〜Ｍ２を接続し、さらにＮＭＯＳトランジスタＭ０〜Ｍ２のゲートには、ＸＯＲ素子ＩＣ５０〜ＩＣ５２の出力端子を接続している。

そして、ＸＯＲ素子ＩＣ５０〜ＩＣ５２の一方の入力端子には、パッドｐ３−２が接続して、バイナリカウンタ出力反転信号が入力し、他方の入力端子には、バイナリカウンタ１０ｂ−２の出力端子（Ｑ）に接続して、バイナリカウンタ１０ｂ−２から出力されるカウントアップ値である設定データが入力する。

このような構成において、ＮＭＯＳトランジスタＭ０〜Ｍ２がオンした状態では、ヒューズｆ１０〜ｆ１２が切断されていない状態を作り、またＮＭＯＳトランジスタＭ０〜Ｍ２がオフでは、ヒューズｆ１０〜ｆ１２を切断した状態と等価な状態を作り出すことができる。

さらに、バイナリカウンタ１０ｂ−２をセット解除した後に、パッドｐ４−２を通じてクロックを入力することで、バイナリカウンタ１０ｂ−２は、全ビット（全設定データ）がＨレベルからＬレベルの状態まで、すべてのビットパターンをスキャンすることができる。このため、ヒューズｆ１０〜ｆ１２の切断／非切断のすべての組合せを確認することができ、トリミング対象回路１０ａの電気特性値が最適となるヒューズ切断の組合せを容易に探索することが可能になる。

次にトリミング装置１０−２の動作について説明する。トリミング装置１０−２の動作モードは、図４に示したトリミング装置１０と同様に、トリミング確認フェーズ、ヒューズ切断フェーズおよび実動作フェーズの３つのフェーズに分けられる。以下、各々について説明する。

〔トリミング確認フェーズ〕
電源投入後にパッドｐ２−２を介してセット信号をＬレベルにすることでフリップフロップＩＣ１２０〜ＩＣ１２２のＱ出力は、Ｈレベルとなる。その後パッドｐ２−２を介して、セット信号をＨレベルにし、パッドｐ３−２を介して、バイナリカウンタ出力反転信号をＬレベルに固定する（パッドｐ３−２に第１の極性制御データが入力する）。この状態でバイナリカウンタ１０ｂ−２に対して、パッドｐ４−２を介してクロックを入力する。この状態において、ＸＯＲ素子ＩＣ５０〜ＩＣ５２の出力信号（論理信号）のレベルは、バイナリカウンタ１０ｂ−２の出力レベルと同じになる。

よって、バイナリカウンタ１０ｂ−２を構成するフリップフロップＩＣ１２０〜ＩＣ１２２の出力端子（Ｑ）から出力される設定データ（以下、Ｑ出力とも呼ぶ）がＨレベルのときは、ＸＯＲ素子ＩＣ５０〜ＩＣ５２もＨレベル（第１レベル）を出力するので、トリミング確認ＭＯＳであるＮＭＯＳトランジスタＭ０〜Ｍ２がオンする。

したがって、このときは、ＮＭＯＳトランジスタＭ０〜Ｍ２がオンしたときの該当ビット出力（トリミング対象回路１０ａに入力される信号）はＬレベルとなる。
一方、フリップフロップＩＣ１２０〜ＩＣ１２２のＱ出力がＬレベルのときは、ＸＯＲ素子ＩＣ５０〜ＩＣ５２もＬレベル（第２レベル）を出力するので、ＮＭＯＳトランジスタＭ０〜Ｍ２はオフする。したがって、このときは、該当ビット出力はＨレベルとなる。

このように、バイナリカウンタ出力反転信号をＬレベルに固定すると、バイナリカウンタ１０ｂ−２の２進数カウントアップによる出力レベルの変化によって、トリミング対象回路１０ａに対して、任意のＨ／Ｌレベルの信号を入力することができる。このため、ヒューズ切断前に、ヒューズｆ１０〜ｆ１２を切断する最適な組合せをあらかじめ見つけることができる。

例えば、バイナリカウンタが３ビットの場合は８クロック、４ビットの場合は１６クロックで、すべてのＨ／Ｌレベルの組合せをスキャンすることができる。
図７はトリミング確認ＭＯＳのゲート入力状態を示すタイムチャートである。トリミング確認フェーズにおける、ＮＭＯＳトランジスタＭ０〜Ｍ２のゲート入力状態を示している。トリミング確認フェーズでは、セット信号をＨレベルにしてセット状態を解除し、バイナリカウンタ出力反転信号をＬレベルにして、バイナリカウンタ１０ｂ−２にクロックを入力する。

〔Ｓ０〕セット信号はＨレベルであるが、クロックは入力されておらずＬレベルである。したがって、フリップフロップＩＣ１２０〜ＩＣ１２２のＱ出力は、Ｈレベルとなる。
また、バイナリカウンタ出力反転信号はＬレベルなので、ＸＯＲ素子ＩＣ５０〜ＩＣ５２の出力はＨレベルであり、ＮＭＯＳトランジスタＭ０〜Ｍ２のゲート入力はＨレベルになる。

よって、ＮＭＯＳトランジスタＭ０〜Ｍ２はオンして、バッファＩＣ１０〜ＩＣ１２はＬレベルを出力する。なお、トリミング確認フェーズでは、フリップフロップＩＣ１２０〜ＩＣ１２２のＱ出力レベルと、ＮＭＯＳトランジスタＭ０〜Ｍ２のゲート入力レベルとは同じなので、以降では、ＮＭＯＳトランジスタＭ０〜Ｍ２のゲート入力レベルのみ示す。

〔Ｓ１〕１クロック目の期間において、ＮＭＯＳトランジスタＭ０のゲート入力（ゲート入力Ｍ０）はＨレベル、ＮＭＯＳトランジスタＭ１のゲート入力（ゲート入力Ｍ１）はＨレベル、ＮＭＯＳトランジスタＭ２のゲート入力（ゲート入力Ｍ２）はＬレベルになる。

このとき、ＮＭＯＳトランジスタＭ０はオン、ＮＭＯＳトランジスタＭ１はオン、ＮＭＯＳトランジスタＭ２はオフする。よって、バッファＩＣ１０はＬレベル、バッファＩＣ１１はＬレベル、バッファＩＣ１２はＨレベルを出力する。

〔Ｓ２〕２クロック目の期間において、ＮＭＯＳトランジスタＭ０のゲート入力はＨレベル、ＮＭＯＳトランジスタＭ１のゲート入力はＬレベル、ＮＭＯＳトランジスタＭ２のゲート入力はＨレベルになる。

このとき、ＮＭＯＳトランジスタＭ０はオン、ＮＭＯＳトランジスタＭ１はオフ、ＮＭＯＳトランジスタＭ２はオンする。よって、バッファＩＣ１０はＬレベル、バッファＩＣ１１はＨレベル、バッファＩＣ１２はＬレベルを出力する。

〔Ｓ３〕３クロック目の期間において、ＮＭＯＳトランジスタＭ０のゲート入力はＨレベル、ＮＭＯＳトランジスタＭ１のゲート入力はＬレベル、ＮＭＯＳトランジスタＭ２のゲート入力はＬレベルになる。

このとき、ＮＭＯＳトランジスタＭ０はオン、ＮＭＯＳトランジスタＭ１はオフ、ＮＭＯＳトランジスタＭ２はオフする。よって、バッファＩＣ１０はＬレベル、バッファＩＣ１１はＨレベル、バッファＩＣ１２はＨレベルを出力する。

〔Ｓ４〕４クロック目の期間において、ＮＭＯＳトランジスタＭ０のゲート入力はＬレベル、ＮＭＯＳトランジスタＭ１のゲート入力はＨレベル、ＮＭＯＳトランジスタＭ２のゲート入力はＨレベルになる。

このとき、ＮＭＯＳトランジスタＭ０はオフ、ＮＭＯＳトランジスタＭ１はオン、ＮＭＯＳトランジスタＭ２はオンする。よって、バッファＩＣ１０はＨレベル、バッファＩＣ１１はＬレベル、バッファＩＣ１２はＬレベルを出力する。

〔Ｓ５〕５クロック目の期間において、ＮＭＯＳトランジスタＭ０のゲート入力はＬレベル、ＮＭＯＳトランジスタＭ１のゲート入力はＨレベル、ＮＭＯＳトランジスタＭ２のゲート入力はＬレベルになる。

このとき、ＮＭＯＳトランジスタＭ０はオフ、ＮＭＯＳトランジスタＭ１はオン、ＮＭＯＳトランジスタＭ２はオフする。よって、バッファＩＣ１０はＨレベル、バッファＩＣ１１はＬレベル、バッファＩＣ１２はＨレベルを出力する。

〔Ｓ６〕６クロック目の期間において、ＮＭＯＳトランジスタＭ０のゲート入力はＬレベル、ＮＭＯＳトランジスタＭ１のゲート入力はＬレベル、ＮＭＯＳトランジスタＭ２のゲート入力はＨレベルになる。

このとき、ＮＭＯＳトランジスタＭ０はオフ、ＮＭＯＳトランジスタＭ１はオフ、ＮＭＯＳトランジスタＭ２はオンする。よって、バッファＩＣ１０はＨレベル、バッファＩＣ１１はＨレベル、バッファＩＣ１２はＬレベルを出力する。

〔Ｓ７〕７クロック目の期間において、ＮＭＯＳトランジスタＭ０のゲート入力はＬレベル、ＮＭＯＳトランジスタＭ１のゲート入力はＬレベル、ＮＭＯＳトランジスタＭ２のゲート入力はＬレベルになる。

このとき、ＮＭＯＳトランジスタＭ０はオフ、ＮＭＯＳトランジスタＭ１はオフ、ＮＭＯＳトランジスタＭ２はオフする。よって、バッファＩＣ１０はＨレベル、バッファＩＣ１１はＨレベル、バッファＩＣ１２はＨレベルを出力する。

ここで、バイナリカウンタ１０ｂ−２を構成するフリップフロップＩＣ１２０〜ＩＣ１２２のＱ出力がＨレベルのときには、ＮＭＯＳトランジスタＭ０〜Ｍ２がオンし、バッファＩＣ１０〜ＩＣ１２の出力はＬレベルとなる。この状態は、ヒューズｆ１０〜ｆ１２が非切断の状態に等価になる。

また、フリップフロップＩＣ１２０〜ＩＣ１２２のＱ出力がＬレベルのときには、ＮＭＯＳトランジスタＭ０〜Ｍ２がオフし、バッファＩＣ１０〜ＩＣ１２の出力はＨレベルとなる。この状態は、ヒューズｆ１０〜ｆ１２が切断の状態に等価になる。

このように、トリミング対象回路１０ａのビット幅の各値（ｔｒｉｍ０〜ｔｒｉｍ２）に対して、ヒューズ切断前にヒューズ切断後の最適な組合せ状態をあらかじめ見つけることが可能になる。

〔ヒューズ切断フェーズ〕
トリミング対象回路１０ａの電気特性値が最も良好な状態になったところで、バイナリカウンタ１０ｂ−２に入力するクロックを停止し、バイナリカウンタ出力反転信号をＬレベルからＨレベルに変化させる（パッドｐ３−２に第２の極性制御データが入力する）。

これにより、ＮＭＯＳトランジスタＭ０〜Ｍ２のゲート入力の極性が反転する。そして、ＰＭＯＳトランジスタＭ１０〜Ｍ１２（ヒューズ切断スイッチ）をすべてオンし、パッドｐ１にヒューズ切断用の電圧を印加する。したがって、トリミング確認時にオフ（等価的にヒューズ切断）となっていたＮＭＯＳトランジスタにのみ電流が流れて、切断したいヒューズのみを切断することが可能になる。

図８はトリミング確認ＭＯＳのゲート入力状態を示すタイムチャートである。ヒューズ切断フェーズにおける、ＮＭＯＳトランジスタＭ０〜Ｍ２のゲート入力状態を示している。ヒューズ切断フェーズでは、バイナリカウンタ出力反転信号をＨレベルにし、さらにクロック入力を停止する。

なお、図８では、ヒューズ切断の一例として、ヒューズｆ１０のみを切断する場合の動作を示している。すなわち、トリミング確認フェーズにおいて、トリミング対象回路１０ａに入力されるトリミングデータが、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，１｝のときに、トリミング対象回路１０ａの電気特性値が最適になったものと確認された場合である。

〔Ｓ１４〕４クロック目の期間において、ＮＭＯＳトランジスタＭ０のゲート入力はＬレベル、ＮＭＯＳトランジスタＭ１のゲート入力はＨレベル、ＮＭＯＳトランジスタＭ２のゲート入力はＨレベルになる。

このとき、ＮＭＯＳトランジスタＭ０はオフ、ＮＭＯＳトランジスタＭ１はオン、ＮＭＯＳトランジスタＭ２はオンする。よって、バッファＩＣ１０はＨレベル、バッファＩＣ１１はＬレベル、バッファＩＣ１２はＬレベルを出力する。よって、トリミング対象回路１０ａに入力されるトリミングデータは、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，１｝である。

〔Ｓ１５〕ステップＳ１４における、クロック４クロック目のゲート入力レベルは、（ゲート入力Ｍ２，ゲート入力Ｍ１，ゲート入力Ｍ０）＝（Ｈ，Ｈ，Ｌ）であり、｛ｔｒｉｍ２，ｔｒｉｍ１，ｔｒｉｍ０｝＝｛０，０，１｝になる。このため、５クロック目以降に相当する期間では、バイナリカウンタ出力反転信号をＨレベルに設定し、さらにクロック入力を停止する。

すると、ＮＭＯＳトランジスタＭ０〜Ｍ２のゲート入力の極性は反転し、（ゲート入力Ｍ２，ゲート入力Ｍ１，ゲート入力Ｍ０）＝（Ｌ，Ｌ，Ｈ）となる。すなわち、ＮＭＯＳトランジスタＭ０のゲート入力はＨレベル、ＮＭＯＳトランジスタＭ１のゲート入力はＬレベル、ＮＭＯＳトランジスタＭ２のゲート入力はＬレベルになる。

したがって、ＮＭＯＳトランジスタＭ０はオン、ＮＭＯＳトランジスタＭ１はオフ、ＮＭＯＳトランジスタＭ２はオフする。
そして、この状態において、パッドｐ０を介してヒューズ切断用の制御信号を入力してＰＭＯＳトランジスタＭ１０〜Ｍ１２をオンし、パッドｐ１を介して所定電圧を印加する。これにより、ヒューズｆ１０のみが切断され、ヒューズｆ１１、ｆ１２は非切断の状態となる。

〔実動作フェーズ〕
実際の運用動作では、バイナリカウンタ出力反転信号は、抵抗Ｒ１９によりプルダウンされているため、ＸＯＲ素子ＩＣ５０〜ＩＣ５２の出力は、バイナリカウンタ１０ｂ−２の出力をそのまま出力する。

バイナリカウンタ１０ｂ−２のセット信号はＬアクティブで、抵抗Ｒ１６によりプルダウンされているため、バイナリカウンタ１０ｂ−２の出力はすべてセット状態（Ｈレベル）になり、ＮＭＯＳトランジスタＭ０〜Ｍ２はすべてオンする。

よって、ヒューズ未切断のビットは、対応するバッファからＬレベルが出力され、切断済みのビットは、対応するバッファからＨレベルが出力される。このように、ヒューズトリミング後の本来の動作を実現できる。

次に本発明のトリミング装置と従来技術とを対比させながら、本発明の効果について説明する。図９はヒューズ切断前の結果の確認およびパッド数の対比結果を示す図である。テーブルＴ１は、トリミング対象回路のビット幅に対して“ヒューズ切断前の結果の確認”および“必要なパッド数”の項目内容を示している。

“ヒューズ切断前の結果の確認”が不可とは、ヒューズ切断前に、ヒューズ切断後の状態が確認できないことを意味する。また、“ヒューズ切断前の結果の確認”が可とは、ヒューズ切断前に、ヒューズ切断後の状態が確認できることを意味する。

ここで、図２に示したトリミング回路２０では、“ヒューズ切断前の結果の確認”は不可であり、トリミング対象のビット幅の増加に応じて、“必要なパッド数”は増加している。

また、図３に示したトリミング回路３０では、“ヒューズ切断前の結果の確認”は可であるが、トリミング対象のビット幅の増加に応じて、“必要なパッド数”は増加している。

一方、図４に示した本発明のトリミング装置１０と、図６に示したトリミング装置１０−２とでは、“ヒューズ切断前の結果の確認”は可であり、トリミング対象のビット幅が増加しても、“必要なパッド数”は５のままであり、パッド数の増加は生じない。

図１０は効果の比較結果を示す図である。テーブルＴ２において、比較対象、効果およびその効果が生じる理由について示されている。トリミング装置１０、１０−２とトリミング回路２０との対比において、トリミング装置１０、１０−２の方が、製造歩留りが向上する。理由は、ヒューズ切断前にヒューズ切断後の状態が確認できるためである。

また、トリミング対象のビット幅が６ビット以上の場合、トリミング装置１０、１０−２の方が、チップ原価が安くなる。理由は、６ビット以上では、トリミング装置１０、１０−２の方が必要なパッド数が少なくなり、チップ面積が小さくできるためである。

一方、トリミング装置１０、１０−２とトリミング回路３０との対比において、トリミング対象回路のビット幅にかかわらず、トリミング装置１０、１０−２の方が、チップ原価が安くなる。

理由は、トリミング対象のビット幅にかかわらず、トリミング装置１０、１０−２の方が必要なパッド数が少なくなり、チップ面積が小さくできるためである。また、特にトリミング装置１０−２では、少ないクロック数で全トリミングデータパターン結果が確認できるため、テスト時間を少なくできるためである。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。

１ トリミング装置
１ａ トリミング対象回路
１ｂ シフトレジスタ
１ｃ トリミングデータ発生回路
１ｄ 切断制御回路
ｐ データ入力パッド
Ｒ０〜Ｒ２ プルアップ抵抗
ＩＣ０〜ＩＣ２ バッファ
ｆ０〜ｆ２ トリミング素子
ｓｗ０〜ｓｗ２ スイッチ
ｎ０〜ｎ２ ノード
ｄ０ シリアルデータ
ｄ１ 設定データ
ｄ２ トリミングデータ
ｃ０ 電気信号

Claims (11)

1. トリミング対象回路の電気特性値の調整を行うトリミング装置において、
   前記トリミング対象回路にｎビット幅の値を入力させるためのシリアルデータが入力する単一のデータ入力パッドと、
   前記データ入力パッドを通じて受信した前記シリアルデータをｎビットシフトしてパラレルの設定データを出力するシフトレジスタと、
   電気信号が流れることにより導体部が切断可能なトリミング素子と、前記トリミング素子の高電位側に接続されたプルアップ抵抗と、前記トリミング素子の低電位側に接続されたスイッチとを含み、前記設定データのレベルに応じて、前記スイッチをスイッチングして、前記プルアップ抵抗と前記トリミング素子とが接続するノードから、前記トリミング対象回路に入力するトリミングデータを発生するトリミングデータ発生回路と、
   前記トリミングデータ発生回路への前記電気信号の印加を制御する切断制御回路と、
   を有することを特徴とするトリミング装置。
2. 前記トリミング素子の切断後の状態をあらかじめ確認する場合、前記切断制御回路は、前記電気信号の印加を停止し、前記シフトレジスタは、前記データ入力パッドから入力された確認用の前記シリアルデータをシフトして前記設定データを出力し、前記スイッチは、前記設定データが第１レベルのときはオンすることで、低電位レベルの前記トリミングデータを前記ノードから出力し、前記設定データが第２レベルのときはオフすることで、高電位レベルの前記トリミングデータを前記ノードから出力するトリミング確認フェーズと、
   所定の前記トリミング素子を切断する場合、前記切断制御回路は、前記電気信号の印加を行い、前記シフトレジスタは、切断対象の前記トリミング素子に接続される前記スイッチに前記第１レベルの前記設定データを出力して前記スイッチをオンさせ、オンしている前記スイッチを介して前記電気信号を前記トリミング素子に流すことによって、切断対象の前記トリミング素子の切断を行うトリミング素子切断フェーズと、
   前記トリミング素子切断フェーズ後に実動作する場合、前記切断制御回路は、前記電気信号の印加を停止し、前記シフトレジスタは、すべての出力端から前記第１レベルの前記設定データを出力し、ｎ個の前記スイッチすべてが、前記第１レベルの前記設定データによりオンすることで、未切断の前記トリミング素子が接続している前記ノードからは、低電位レベルの前記トリミングデータが出力し、切断済みの前記トリミング素子が接続している前記ノードからは、高電位レベルの前記トリミングデータが出力する実動作フェーズと、
   の３つのフェーズに分けられた動作を行うことを特徴とする請求項１記載のトリミング装置。
3. 前記トリミング素子切断フェーズでは、前記トリミング確認フェーズで前記トリミング対象回路に設定すべきビット幅が確認されたときの前記シフトレジスタから出力されている前記設定データの論理値を反転させた前記シリアルデータが、前記データ入力パッドに入力されることを特徴とする請求項２記載のトリミング装置。
4. 前記シフトレジスタは、直列接続されたｎ個のフリップフロップを少なくとも含み、
   前記トリミングデータ発生回路は、ｎ個のプルアップ抵抗と、ｎ個の前記トリミング素子と、前記スイッチであるｎ個のＮＭＯＳトランジスタと、前記トリミングデータをバッファリングして出力するｎ個のバッファとを少なくとも含み、
   前記切断制御回路は、ｎ個のＰＭＯＳトランジスタを少なくとも含む、
   ことを特徴とする請求項１記載のトリミング装置。
5. ｎ個の前記ＰＭＯＳトランジスタのゲートは、前記トリミングデータ発生回路への前記電気信号の印加を制御するための制御信号が入力される制御信号入力パッドに接続し、
   ｎ個の前記ＰＭＯＳトランジスタのソースは、前記電気信号が入力する電気信号入力パッドに接続し、
   ｎ個の前記フリップフロップのセット端子は、セット信号が入力されるセット信号入力パッドに接続し、
   ｎ個の前記フリップフロップの内、初段に位置する前記フリップフロップのデータ入力端子は、前記データ入力パッドに接続し、
   ｎ個の前記フリップフロップのクロック端子は、クロック入力パッドに接続する、
   ことを特徴とする請求項４記載のトリミング装置。
6. 前記プルアップ抵抗の一端は、高電位側に接続し、前記プルアップ抵抗の他端は、前記ＰＭＯＳトランジスタのドレイン、前記バッファの入力端子および前記トリミング素子の一端に接続し、前記バッファの出力端子は、前記トリミング対象回路に接続し、前記トリミング素子の他端は、前記ＮＭＯＳトランジスタのドレインに接続し、前記ＮＭＯＳトランジスタのゲートは、前記シフトレジスタの出力端子に接続し、前記ＮＭＯＳトランジスタのソースは、低電位側に接続する、
   ことを特徴とする請求項４記載のトリミング装置。
7. トリミング対象回路の電気特性値の調整を行うトリミング装置において、
   前記トリミング対象回路にｎビット幅の値を入力させる場合、ｎビットの設定データを発生するバイナリカウンタと、
   前記バイナリカウンタから出力した前記設定データの極性を反転または非反転させるための極性制御データが入力する単一の極性制御データ入力パッドと、
   前記バイナリカウンタにクロックを入力する単一のクロック入力パッドと、
   電気信号が流れることにより導体部が切断可能なトリミング素子と、前記トリミング素子の高電位側に接続されたプルアップ抵抗と、前記トリミング素子の低電位側に接続されたスイッチと、前記設定データと前記極性制御データとの排他論理和をとる論理素子とを含み、前記論理素子が出力する論理信号のレベルに応じて、前記スイッチをスイッチングして、前記プルアップ抵抗と前記トリミング素子とが接続するノードから、前記トリミング対象回路に入力するトリミングデータを発生するトリミングデータ発生回路と、
   前記トリミングデータ発生回路への前記電気信号の印加を制御する切断制御回路と、
   を有することを特徴とするトリミング装置。
8. 前記トリミング素子の切断後の状態をあらかじめ確認する場合、前記切断制御回路は、前記電気信号の印加を停止し、前記極性制御データ入力パッドには、前記設定データの極性を非反転させるレベルを持つ第１の極性制御データが入力し、クロック入力端子には、クロックが入力し、前記論理素子は、前記設定データと前記第１の極性制御データとの排他論理和をとった第１の論理信号を出力し、前記スイッチは、前記第１の論理信号が第１レベルのときはオンすることで、低電位レベルの前記トリミングデータを前記ノードから出力し、前記第１の論理信号が第２レベルのときはオフすることで、高電位レベルの前記トリミングデータを前記ノードから出力するトリミング確認フェーズと、
   所定の前記トリミング素子を切断する場合、前記切断制御回路は、前記電気信号の印加を行い、前記クロック入力パッドには、所定の前記トリミングデータを設定させる時間帯でクロック入力を停止し、前記極性制御データ入力パッドには、前記設定データの極性を反転させるレベルを持つ第２の極性制御データが入力し、前記論理素子は、切断対象の前記トリミング素子に接続される前記スイッチに、前記設定データと前記第２の極性制御データとの排他論理和をとった第２の論理信号を出力して前記スイッチをオンさせ、オンしている前記スイッチを介して前記電気信号を前記トリミング素子に流すことによって、切断対象の前記トリミング素子の切断を行うトリミング素子切断フェーズと、
   前記トリミング素子切断フェーズ後に実動作する場合、前記切断制御回路は、前記電気信号の印加を停止し、前記バイナリカウンタは、すべての出力端から前記第１レベルの前記設定データを出力し、ｎ個の前記スイッチすべてが、前記第１レベルの前記設定データによりオンすることで、未切断の前記トリミング素子が接続している前記ノードからは、低電位レベルの前記トリミングデータが出力し、切断済みの前記トリミング素子が接続している前記ノードからは、高電位レベルの前記トリミングデータが出力する実動作フェーズと、
   の３つのフェーズに分けられた動作を行うことを特徴とする請求項７記載のトリミング装置。
9. 前記バイナリカウンタは、直列接続したｎ個のフリップフロップを少なくとも含み、
   前記トリミングデータ発生回路は、ｎ個のプルアップ抵抗と、ｎ個の前記トリミング素子と、前記スイッチであるｎ個のＮＭＯＳトランジスタと、ｎ個の前記論理素子と、前記トリミングデータをバッファリングして出力するｎ個のバッファとを少なくとも含み、
   前記切断制御回路は、ｎ個のＰＭＯＳトランジスタを少なくとも含む、
   ことを特徴とする請求項７記載のトリミング装置。
10. ｎ個の前記ＰＭＯＳトランジスタのゲートは、前記トリミングデータ発生回路への前記電気信号の印加を制御するための制御信号が入力される制御信号入力パッドに接続し、
    ｎ個の前記ＰＭＯＳトランジスタのソースは、前記電気信号が入力する電気信号入力パッドに接続し、
    ｎ個の前記フリップフロップのセット端子は、セット信号が入力されるセット信号入力パッドに接続し、
    ｎ個の前記論理素子の一方の入力端子は、前記極性制御データ入力パッドに接続し、
    ｎ個の前記フリップフロップの内の初段の前記フリップフロップのクロック端子は、前記クロック入力パッドに接続する、
    ことを特徴とする請求項９記載のトリミング装置。
11. 前記プルアップ抵抗の一端は、高電位側に接続し、前記プルアップ抵抗の他端は、前記ＰＭＯＳトランジスタのドレイン、前記バッファの入力端子および前記トリミング素子の一端に接続し、前記バッファの出力端子は、前記トリミング対象回路に接続し、前記トリミング素子の他端は、前記ＮＭＯＳトランジスタのドレインに接続し、前記ＮＭＯＳトランジスタのゲートは、前記論理素子の出力端子に接続し、前記ＮＭＯＳトランジスタのソースは、低電位側に接続し、前記論理素子の他方の入力端子は、前記バイナリカウンタの出力端子に接続する、
    ことを特徴とする請求項１０記載のトリミング装置。

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