JPS62122328A - プログラム回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はヒユーズ切断回路のようなプログラム回路に係
り１例えば基準電圧の製造ばらつきに応じて抵抗回路網
から成るフィードバック制御系を微調整する技術に適用
して有効な技術に関する。

〔背景技術〕

温度や電源電圧の変動に対して安定な基準電圧を得るた
めにバンドギャプ型基準電圧回路などの基準電圧源を用
いることができる。バンドギャプ型基準電圧回路は、例
えば、Ｎ＋ゲートとＰ０ゲートをもつ一対のＮチャンネ
ル型ＭＯ８ＦＥＴのしきい値電圧の差がシリコンのバン
ドギャップに等しくなることを利用し、そのパン１ギヤ
ツプを基準電圧として出力するようにされる。ところが
。

この基準電圧は、ＩＣ！！Ａ造技術によって形成される
一対のＭＯＳＦＥＴのサイズの変動或いはゲートポリシ
リコンの不純物濃度変化などの製造ばらつきによって、
変動を生ずることがある。

ところで、ＰＣＭ通借通人方式用されるようなＡ／Ｄ、
Ｄ／Ａ変換器（ＣＯＤＥＣ）などにおいて、上記基準電
圧の変動が無視し得ない場合には、手入力端子に基準電
圧を受ける演算増幅器の出力を抵抗回路網を介してその
一入力端子に帰還させるフィードバック制御系を用い、
その抵抗回路網における抵抗分圧比をヒユーズ回路のプ
ログラム状態に応じて選択させることでかかる増幅器か
ら得られる基準電圧を調整し、その結果として所望の電
圧を演算増幅器の出力端子から得るようにすることがで
きる。

ここで、回路が半導体集積回路によって形成される場合
、斯る基準電圧の調整は、例えばウェーハ状態で探針を
接触させて特性を測定するウェーハプロービング試験の
一貫として行われる。

しかしながら、このようにウェーハ段階で調整された基
準電圧は、その後の組み立て工程において半導体ペレッ
トに与えられる機械的応力や、封止炉内での熱の影響に
よって更に変動することがある。

そこで、本発明者は、組み立て工程を経た後にも基準電
圧の調整ができるヒユーズ回路を検討するが、その場合
には、ヒユーズを切断するためのデータが必然的にチッ
プの外部端子から供給されることになるため、外来雑音
によってヒユーズが誤って切断されてしまうおそれが生
ずる。

なお、基準電圧について記載された文献の例としては昭
和５９年１１月３０日オーム社発行のｒＬＳＩハンドブ
ックＪ　Ｐ６２３がある。

〔発明の［１的〕 本発明の目的は、外来雑音によるヒユーズのような不揮
発性記憶素子もしくはプログラム素子の誤ったプログラ
ムを防止することができるプログラム回路を提供するこ
とにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書及び添付図面から明らかになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、切断すべきヒユーズを選択するデコーダ回路
に切断、非切断に応じた信号を供給するプログラム禁止
ヒユーズを設け、該プログラム禁止ヒユーズの切断時に
はデコーダ回路の入力端子につながる外部端子からの入
力に拘らずプログラムヒユーズの切断を禁止することに
より、外来雑音によるヒユーズの誤切断防止を達成する
ものである。

〔実　施　例〕

第１図は本発明に係るヒユーズ切断回路の一実施例を示
す回路図である。同図に示される回路は、基準電圧の製
造ばらつきにかかわらず良好なレベルの電圧出力を得る
ための正相増幅器と、それに結合された抵抗回路網から
成るフィードバック制御系とから成り、公知の半導体集
積回路技術によって１つの半導体基板上に形成される。

正相増幅器としての演算増幅器（以下オペアンプとも称
する）Ａｍｐは、特に制限されないが１図示しないバン
ドギャプ型基準電圧発生回路からの基準電圧Ｖ　ｒｅｆ
をその手入力端子に受ける。オペアンプＡｎ＋ｐの出力
電圧Ｖ　ｏｕｔは抵抗回路網１及びツリー構造などの構
成のスイッチ列回路２を介してオペアンプＡｍｐの一入
力端子に帰還される。スイッチ列回路２はそれに含まれ
るスイッチ列を構成するスイッチのオン・オフ動作によ
って抵抗回路１１１１１１に結合された複数のタップＴ
ａ１乃至Ｔａｉのうちの１つを選択し、選択されたタッ
プにおける電圧をオペアンプＡ＋ｍｐの一入力端子に帰
還させる。

その結果オペアンプＡｍｐの出力電圧Ｖ　ｏｕｔは、そ
の帰還ループを介することにより基準電圧Ｖ　ｒｅｆと
抵抗回路網１における抵抗分圧比とに応じた電圧にされ
る。

上記スイッチ列回路２に含まれるスイッチ列を構成する
スイッチの入力端子は加減算器（フルアダー回路）とし
ての機能をも有するデコーダ回路３の出力端子に結合さ
れ、そのデコーダ回路３の入力端子はヒユーズの切断、
非切断に応じたデータを出力する主ヒユーズ切断回路４
の出力端子に結合される。

主ヒユーズ切断回路４は、基準電圧Ｖ　ｒｅｆの製造ば
らつきをウェーハ状態において調整するためのデータ、
言い換えるなら、上記スイッチ列回路２において何れの
タップを選択するかについてのデータが、ヒユーズの切
断、非切断に応じてプログラムされる回路である。主ヒ
ユーズ切断回路４におけるプログラムは、ウェーハ状態
で探針を接触させて特性を測定するウェーハプロービン
グ試験の一貫として行われる基準電圧の製造ばらつきの
計測結果に基づいてウェーハ状態で行われる。

即ち、計測された基準電圧Ｖ　ｒｅｆの製造ばらつきに
応じて予め設定されている複数ビットの信号を端子Ｔ□
乃至Ｔｋに与えて所定の図示しないヒユーズに一方の切
断電位を印加すると共に、共通端子Ｔｃｏｍに他方の切
断電位を与えて所定のヒユーズを切断する。

このように図示しないヒユーズの切断、非切断に応じて
設定された複数ビットのデータはデコーダ回路３に供給
される。デコーダ回路３は、そのデータに基づいてデコ
ードした選択信号をスイッチ列回路２に供給し、抵抗回
路網１における所定のタップを選択させる。それによっ
て決定された抵抗回ｙＰＴ網１における抵抗分圧比に応
じた電圧がオペアンプＡｍｐの一入力端子に供給可能と
されることにより、ウェーハ状態における基準電圧Ｖｒ
ｅｆの製造ばらつきの調整された出力電圧Ｖ　ｏｕｔが
オペアンプＡｍｐから出力可能となる。

なお、主ヒユーズ切断回路４におけるプログラムはウェ
ーハ状態で行われる。それ故に上記端子Ｔ１乃至Ｔｋ及
び共通端子Ｔｃｏｍは、ウェーハプロービング試験後の
組み立て工程において外部リード端子に結合される必要
はない。したがって、一旦プログラムされた主ヒユーズ
切断回路４は、外部端子に加わるサージ電圧のような不
所望な外来雑音の影響にかかわらずにヒユーズが誤って
切断されてしまうような動作はしない。

図において５は、上述の主ヒユーズ切断回路４において
基準電圧Ｖｒｅｆ調整用プログラムが行われた後の組み
立て工程において、機械的応力や。

封止炉内での熱の影響によって更に基準電圧Ｖｒｅｆが
変動したような場合に、その変動に応じて更に出力電圧
Ｖｏｕｔを再調整するための本発明に係るヒユーズ切断
回路（以下補助プログラム回路もしくは補助ヒユーズ切
断回路とも称する）である。

補助ヒユーズ切断回路５は、電圧シフト量を意味する出
力信号φ１．φ２及びシフト方向を意味する出力信号φ
、を、フルアダー回路としての機能をも有する上記デコ
ーダ回路３に供給し、主ヒユーズ切断回路４からデコー
ダ回路３に供給される複数ビットのデータを、出力信号
φ１．φ２及びφ。

に基づいて所定量、所定方向にシフトさせて補正し、組
み立て工程後における基準電圧Ｖ　ｒｅｆの変動に応じ
て新たなタップを選択可能にするものである。

補助ヒユーズ切断回路５においてＱｌ乃至Ｑ４は、夫々
ソースが電源端子Ｖｄｄに結合され且つゲートが接地端
子に結合された高抵抗素子としてのＰチャンネル型ＭＯ
８ＦＥＴであり、常時オン状態にされている。各ＭＯ８
ＦＥＴＱＩ乃至Ｑ４のドレインは、夫々入力保護抵抗Ｒ
１乃至Ｒ４を介してヒユーズＦ１乃至Ｆ４の一端に結合
され、各ヒユーズＦ１乃至Ｆ４の他端は比較的低抵抗の
抵抗Ｒ５を介して接地端子に共通接続されている。

ＭＯ８ＦＦ：ＴＱＩ乃至Ｑ４のドレインに接続するノー
ドＮ１乃至Ｎ４は、それぞれ対応されるヒユーズが非切
断状態にされているならロウレベルにされ、ヒユーズが
切断状態にされているならハイレベルにされる。上記ノ
ードＮ１乃至Ｎ３の電圧レベルは、レベル判別回路とし
ての夫々２個のインバータ回路Ｉｎｖｌ及びＩｎｖ２を
介し上記出力信号φ１．φ２．φ３としてデコーダ回路
３の入力端子に供給される。

ここで、上記ヒユーズＦ１乃至Ｆ３は出力信号φ０．φ
２．φ３のレベルを設定するために切断或いは非切断状
態にされるべきもので、以下それらをプログラムヒユー
ズとも称する。一方、ヒユーズＦ４は、プログラムヒユ
ーズの切断或いは非切断状態が確定された後に切断され
るべきもので、以下それをプログラム禁止ヒユーズとも
称する。

一方、上記ヒユーズＦ１乃至Ｆ４は、その一端（第１図
の左端）が夫々Ｐチャンネル型Ｍｏ５ＦＥＴＱ５乃至Ｑ
８を介して電源端子に接続され。

その他端（第１図の右端）が外部リード端子Ｂｃ。

ｍに共通接続される。上記ヒユーズは、その一端に回路
の一方の基準電位としての電源電圧（一方の切断電位）
が与えられると共に、その他端に接地レベルのような他
方の基準電位よりも低いレベルの電位（他方の切断電位
）が外部リード端子をＢｃｏｎｌを介して与えられると
きに、ジュール熱によって溶断可能な抵抗に設定される
。

ヒユーズＦ１乃至Ｆ４のうちの何れに電源電圧を供給す
るか否か、言い換えるなら、どのヒユーズを切断するか
否かは、上記ＭＯ８ＦＥＴＱ５乃至Ｑ８の夫々のゲート
に出力端子が結合されたゲート回路としてのデコーダ回
路６からの出力によって制御される。デコーダ回路６は
、外部リード端子ＢＩｌ及びＢ□からの！！ＩＩＮ信号
φ４．φ５を受けると共に、インバータ回路Ｉｎｖ３を
介してレベル反転されたノードＮ４の電圧信号φ６及び
入力端子が上記外部リード端子Ｂ　ｃｏｗに結合された
後述するプログラム禁止回路７からの出力信号φ７を受
ける。

上記各信号が入力されるデコーダ回路６は、上記ＭＯ８
ＦＥＴＱ５乃至Ｑ７のゲートに夫々出力端子が結合され
た４人力型のナントゲート回路Ｎｇよ乃至Ｎｇｖと、Ｍ
Ｏ５ＦＥＴＱ８のゲートに出力端子が結合された３人力
型のナントゲート回路Ｎｇ４とによって構成される。ナ
ントゲート回路Ｎｇ１は、インバータ回路Ｉｎｖ４を介
してレベル反転された調整信号φいインバータ回路Ｉｎ
ｖ５を介してレベル反転された調整信号φ５、電圧信号
φ６及び出力信号φ７が入力される。ナントゲート回路
Ｎｇｚは、インバータ回路Ｉｎｖ４及びＩｎｖ６を介し
た調整信号φいインバータ回路Ｉｎｖ５を介してレベル
反転された調整信号φい電圧信号φ５及び出力信号φ７
が入力される。ナントゲート回路ＮＩＣ３は、インバー
タ回路Ｉｎｖ４を介してレベル反転された！！Ｉｌ！１
１信号φいインバー・夕回路Ｉ　ｎｖ　５及びＩ　ｎｖ
　７を介した調整信号φい電圧信号φ２及び出力信号φ
７が入力される。ナントゲート回路Ｎｇ。

は、インバータ回路Ｉｎｖ５及びＩｎｖ７を介した調整
信号φい電圧１８号φ６及び出力信号φ１が入力される
。

上記デコーダ回路６において、電圧信号φ６及び出力信
号φ７がハイレベルにされているときは、２ビツトの調
整信号φ、及びφ、の４通りの組合せに応じてナントゲ
ート回路のうちの１つがロウレベルを出力する。ＭＯ８
ＦＥＴＱ５乃至Ｑ８のうちの１つがナントゲート回路か
らのロウレベル出力を受けることによってオン状態にさ
れると、それにつながるヒユーズに電源電圧が供給され
る。

電圧信号φ６がロウレベルのとき、言い換えるなら、プ
ログラム禁止ヒユーズＦ４が切断されているとき、全て
のナントゲート回路Ｎｇａ乃至Ｎｇ４の出力は、外部リ
ード端子Ｂ、、Ｂ、の入力如何に拘らずハイレベルに強
制され、全てのＭＯ８ＦＥＴＱ５乃至Ｑ８がオフ状態を
採る。したがって、プログラムヒユーズＦ１乃至Ｆ３の
切断、非切断状態が確定された後にプログラム禁止ヒユ
ーズＦ４を切断しておけば、外部リード端子Ｂ、、Ｂ１
を介してサージ電圧などの外来雑音がデコーダ回路６に
入力しても、その影響によってプログラムヒユーズＦ１
乃至Ｆ”　３が誤切断されるおそれを確実に排除するこ
とができる。

ここで、上記プログラム禁止回路７は、Ｐチャンネル型
ＭＯ８ＦＥＴＱ９及びＰ型ウェルがソースに接続された
Ｎチャンネル型ＭＯ３ＦＥＴＱＩＯから成るＣＭＯＳイ
ンバータ回路と、Ｐチャンネル型ＭＯ８ＦＥＴＱＩＩ及
びＮチャンネル型ＭＯ８ＦＥＴＱＩ２から成るＣＭＯＳ
インバータ回路とを含み、ＭＯ８ＦＥＴＱ９及びＱＩＯ
で成るＣＭＯＳインバータ回路の出力端子が各ＭＯ３Ｆ
ＥＴＱ９乃至Ｑ１２のゲートに共通接続されて構成され
る。このプログラム禁止回路７は、ＭＯ３ＦＥＴＱＩＯ
のソースが同回路７０入力端子とされ、ＭＯ８ＦＥＴＱ
１１及びＱ１２で成るＣＭＯＳインバータ回路の出力端
子が同回路７の出力端子とされる。プログラム禁止回路
７の入力端子は抵抗Ｒ６を介して外部リード端子Ｂ　ｃ
ｏｒｎに結合される。

上記ＭＯ８ＦＥＴＱ９及びＱＩＯで成るＣＭＯＳインバ
ータ回路は、プログラム禁止回路７の入力端子が接地レ
ベルの電位を受けるとき、同ＣＭＯＳインバータ回路の
出力が電源電圧の中間レベルとなるようにそのしきい値
電圧が設定され、そのときの出力レベルはＭＣｊＳＦＥ
ＴＱｌｌ及びＱ１２で成るＣＭＯＳインバータ回路の論
理しきい値電圧よりも高く設定される。よって、ヒユー
ズの切断のために外部リード端子Ｂ　ｃｏｔｓに接地レ
ベルよりも低いレベルの電位が与えられていないときは
、プログラム禁止回路７からデコーダ回路６に出力され
る出力信号φ７がロウレベルにされる。

その結果、そのときの全てのナントゲート回路Ｎｇ１乃
至Ｎｇ４の出力は、外部リード端子Ｂ、１．Ｂ１の入力
如何に拘らずハイレベルに強制され、全てのＭＯ５ＦＥ
ＴＱ５乃至Ｑ８はオフ状態が採られる。

したがって、プログラムヒユーズＦ１乃至Ｆ３の切断、
非切断状態が確定される以前においてプログラム禁止ヒ
ユーズＦ４が切断されていないようなとき、外部リード
端子Ｂ　、　、　Ｂ　、　、　Ｂ　ｃｏｗを介してサー
ジ電圧などの外来雑音が入力しても、その影響によって
プログラムヒユーズＦ１乃至Ｆ４が誤切断されるおそれ
を確実に排除することができる。ヒユーズの切断操作時
において、外部リード端子Ｂ　ｃｏｍに接地レベルより
も低いレベルの電位が与えられるときは、ＭＯ８ＦＥＴ
Ｑ９及びＱ１０で成るＣＭＯＳインバータ回路の出力が
ロウレベルにされることによって、出力信号φ、がハイ
レベルにされるから、上記プログラム禁止状態は解除さ
れる。

次に以上のように構成された補助ヒユーズ切断回路５の
動作を説明する。

先ず、補助ヒユーズ切断回路５のプログラム操作を行う
前に、最終組み立て工程を経た回路の特性測定において
オペアンプＡｍｐのゲイン８１！Ｉ定を行う。

その結果、出力電圧Ｖｏｕｔが所望の電圧に等しい場合
には、言い換えるなら１組み立て工程における機械的応
力や、封止炉内での熱の影響によって基準電圧Ｖｒａｆ
が変動しない場合には、補助ヒユーズ切断回路５におい
てプログラム禁止ヒユーズＦ４を切断する。即ち、外部
リード端子Ｂ　ｃｏ＋。

に接地レベルよりも低いレベルの電位を与えると共に、
ハイレベルの調整信号φ、及びφ５を夫々外部リード端
子Ｂ、、Ｂ、に与える。そうすると、ナントゲート回路
Ｎｇ＋の入力のみが全てハイレベルにされてＭＯ５ＦＥ
ＴＱ８がオン状態にされる。

それによってヒユーズＦ４のみに電源電圧が印加されて
切断される。一旦ヒユーズＦ４が切断されると、全ての
ナントゲート回路ＮＪｈ乃至Ｎｇ４に供給される電圧信
号φ、がロウレベルにされるから、全てのナントゲート
回路Ｎｇ１乃至Ｎｇ４の出力は、外部リード端子Ｂ。、
Ｂ□の入力如何に拘らずハイレベルに強制され、その後
外部リード端子Ｂ、。

Ｂ□を介してサージ電圧などの外来雑音がデコーダ回路
６に入力しても、その影響によってプログラムヒユーズ
Ｆ１乃至Ｆ３が誤切断されてしまうことはない。

一方ゲイン測定の結果、組み立て工程における機械的応
力や、封止炉内での熱の影響によって基準電圧Ｖｒｅｆ
が変動している場合には、そのときのゲイン−測定にお
ける出力電圧Ｖａｕｔの変動量に応じ、予め定められた
所定のプログラムヒユーズＦ１乃至Ｆ３を切断する。プ
ログラムヒユーズを切断する場合、外部リード端子Ｂ　
ｃｏｗに接地レベルよりも低いレベルの電位を与えて各
ヒユーズの一端はその切断電位を印加する。このとき、
それによってプログラム禁止回路７からの出力信号φ７
はハイレベルにされる。プログラムヒユーズＦ１を切断
するときは、外部リード端子Ｂ、、　Ｂ、に与えられる
調整信号φ４及びφ、が夫々ロウレベル↓こ選択され、
それによってオン状態にされるＭＯ８ＦＥＴＱ５を介し
て電源電圧がプログラムヒユーズＦ１の他端に印加され
る。プログラムヒユーズＦ２を切断するときは、外部リ
ード端子Ｂ０゜Ｂ、に与えられる調整信号φ、及びφ５
が夫々ハイレベル、ロウレベルに選択され、それによっ
てオン状態にされるＭＯ８ＦＥＴＱ６を介して電源電圧
がプログラムヒユーズＦ２の他端に印加される。

プログラムヒユーズＦ３を切断するときは、外部リード
端子Ｂ。、Ｂ１に与えられる調整信号φ、及びφ、が夫
々ロウレベル、ハイレベルに選択され。

それによってオン状態にされるＭＯ８ＦＥＴＱ７を介し
て電源電圧がプログラムヒユーズＦ３の他端に印加され
る。プログラムヒユーズＦ１乃至Ｆ３の切断、非切断状
態が確定された後は、上記同様にプログラム禁止ヒユー
ズＦ４を切断して外来雑音の影響によってその後プログ
ラムヒユーズＦ１乃至Ｆ３が誤切断されないようにする
。

以上のようにして補助ヒユーズ切断回路５のプログラム
が行われた後に、図に示される回路に電源電圧及び基準
電圧Ｖ　ｒｅｆが供給されると、プログラムヒユーズＦ
１乃至Ｆ３の切断、非切断状態に応じたレベルの出力信
号φ１．φ３及びφ３がデコーダ回路３に供給される。

シフト量を意味する出力信号φ１．φ２及びシフト方向
を意味する出力信号φ３がフルアダー回路としての機能
をも有する上記デコーダ回路３に供給されると、主ヒユ
ーズ切断回路４からデコーダ回路３に供給される複数ビ
ットのデータが出力信号φ１．φ２及びφ３に基づいて
所定量、所定方向にシフトされることによって補正され
、組み立て工程後における基準電圧Ｖ　ｒｅｆの変動に
応じて抵抗回路網１における新たなタップが選択される
。したがって、それによって決定される抵抗回路網１に
おける抵抗分圧比に応じた電圧がオペアンプＡｍｐの一
入力端子に供給されることにより、ウェーハプロービン
グ試験以降における基準電圧Ｖｒｅｆの変動に対しても
そのばらつきの調整された出力電圧Ｖｏｕｔがオペアン
プＡｍｐから出力可能となる。

以上のように本実施例によれば、補助ヒユーズ切断回路
５により、ウェーハブロービング試験以降における基準
電圧Ｖ　ｒｅｆの変動に対してもそのばらつきをＦａ整
することができる。この調整はその性質上最終組み立て
工程を経た後に行われるべきものであるから、必然的に
その為の調整信号φ。及びφ５を外部リード端子Ｂ。及
びＢ１から受けなければならないが、プログラムヒユー
ズＦ１乃至Ｆ３の切断、非切断状態が確定された後にプ
ログラム禁止ヒユーズＦ４を切断しておけば、それ以降
全てのヒユーズへの電源電圧の印加が禁止されるから、
外部リード端子Ｂ、、Ｂ１を介してサージ電圧などの外
来雑音がデコーダ回路６に入力しても、その影響によっ
てプログラムヒユーズＦ１乃至Ｆ３が誤切断されるおそ
れを確実に排除することができる。

更に電源電圧とは異なる他方の切断電位を外部から受け
る外部リード端子Ｂ　ｃｏａに関しては、その外部リー
ド端子ＢｃｏＩ１１に接地レベルよりも低いレベルの切
断電位が供給されない限りプログラム禁止回路７の作用
によって全てのヒユーズへの電源電圧の印加が禁止され
る。したがって、プログラムヒユーズＦ１乃至Ｆ３の切
断、非切断状態が確定される以前においてプログラム禁
止ヒユーズＦ４が切断されていないとき、或いはプログ
ラム禁止ヒユーズＦ４を切断し忘れたようなときでも、
外部リード端子Ｂａｙ　Ｂｌｇ　ＢＣＯＩｍを介して入
力されるサージ電圧などの外来雑音の影響によってプロ
グラムヒユーズＦ’　１乃至Ｆ４が誤切断されるおそれ
を確実に排除することができる。

〔発明の効果〕

以上説明したことから明らかなように、本願において開
示された発明によれば、以下の効果を得るものである。

（１）デコーダ回路の入力端子につながる外部端子から
の入力に拘らずプログラムヒユーズの切断を禁止するた
めのプロゲラ１１禁止ヒユーズを設けたから、外来雑音
によるヒユーズの誤切断を防止することができる。

（２）特に、所定の切断電位が供給されない限りヒユー
ズの切断を禁止するプログラム禁止回路を付加すれば、
一層外来雑音によるヒユーズの誤切断防止を図ることが
できる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。

たとえば、上記実施例の補助ヒユーズ切断回路は２ビツ
トの調整信号を用いてヒユーズの切断を行うことができ
る構成であるが、組み立て工程を経た後における基′Ｑ
雷電圧変動が比較的大きくなるような基準電圧回路に適
用される場合には、その変動量に応じて調整信号のビッ
ト数を増やした構成にすることによって調整幅の増大を
図ることも可能である。

また調整信号や切断電位を受ける外部リード端子はそれ
専用のものに限らず、切り換え共通使用可能なその他の
データ入力端子などであってもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野であるＡ／Ｄ、Ｄ／Ａ変換
器（ＧＯＤＥＣ）４：用いられるような基準電圧調整用
のフィードバック制御系に適用した場合について説明し
たが、これに限定されるものではなく、ヒユーズ素子の
プログラム状態に応じた信号を利用する種々の回路に広
く適用することができる。

【図面の簡単な説明】

第１図は本発明に係るヒユーズ切断回路の一実施例を示
す回路図である。　　　 ５・・・ヒユーズ切断回路、６・・・デコーダ回路、７
・・・プログラム禁止回路、Ｆ１〜Ｆ３・・・プログラ
ムヒユーズ、Ｆ４・・・プログラム禁止ヒユーズ。

Claims (1)

1. 【特許請求の範囲】 １、入力信号を入力するゲート回路からの出力に基づい
   て不揮発性記憶素子の電気的特性をプログラムするプロ
   グラム回路であって、プログラム禁止用不揮発性記憶素
   子を設け、該プログラム禁止用不揮発性記憶素子へのプ
   ログラムの実行によって上記不揮発性記憶素子のプログ
   ラムが禁止されるようにされて成ることを特徴とするプ
   ログラム回路。 ２、上記各不揮発性記憶素子は、その一端に、ゲート回
   路の出力に基づいてスイッチ制御されるスイッチ素子を
   介して一方の切断電位を受け、その他端に外部端子を介
   して、他方の切断電位が供給されるヒューズから成り、
   各ゲート回路は、入力信号とともに上記プログラム禁止
   用素子によって発生される制御信号を受けるようにされ
   て成ることを特徴とする特許請求の範囲第１項記載のプ
   ログラム回路。