CN100405503C - 确实编程程序单元的冗余控制电路及使用它的半导体存储器 - Google Patents

Abstract

一种冗余控制电路包括：多个程序单元(100)和电压控制部分(101，105，106，107)。在多个程序单元(100)中，通过由于施加电压(SVT)造成介质击穿来对表示缺陷位置的缺陷地址(XAD)进行编程。电压控制部分(101，105，106，107)同时施加电压(SVT)给多个目标程序单元(100)中的一部分。多个目标程序单元(100)是对应于缺陷地址(XAD)而要被介质击穿的多个程序单元(100)的一部分。

Description

确实编程程序单元的冗余控制电路及使用它的半导体存储器

发明背景

技术领域

本发明涉及一种冗余控制电路和使用它的半导体存储器。

背景技术

在具有传统的冗余存储电路的半导体存储器中，为了给有缺陷的基本单元替换冗余存储单元而进行的有缺陷地址的设置典型地是通过熔断熔丝来实行，以编程冗余存储单元来响应有缺陷的基本单元的地址。在这种情况中，在切片(wafer)步骤中通过实施物理上的介质击穿来熔断熔丝。

如上所述，使用激光和击穿熔丝的方法必需在将存储器片密封进封装前击穿熔丝。为了这个原因，在存储器片被密封进封装(装配)后引起的缺陷不能减少。该结果导致了不能实现足够的产量提高。

已经公知一种能够减少封装后缺陷的方法。该方法使用金属熔丝、多晶硅熔丝和能够通过施加高电压来编程的反熔丝(anti-fuse)。至于熔通反熔丝编程处理，在反熔丝的上电极和下电极之间施加高电压。接着，在这些电极间的绝缘膜被介质击穿，从而这两个电极被短路(电气导通)。

该减少方法激活要写入反熔丝的缺陷地址，即便在芯片被密封进封装之后。如此，在芯片被密封进封装后产生的缺陷能够被减少，因此提高了产量。

当缺陷地址被设置时，为介质击穿而施加到反熔丝的高电压可以从器件的外部提供。然而，存在的局限是，用来提供高电压的终端必需装备在器件上，且在模块被装配后的缺陷不能被减少。

因此，有一种使用由在器件内的高电压产生电路产生的高电压的方法。然而，因为高电压产生电路安装在器件内，因此电源和电路的配制是受限制的，并且它的提供性能上也是有局限的。

传统上，当多个反熔丝相应于缺陷地址的数据而被介质击穿时，由该高电压产生电路产生的高电压且施加给多个反熔丝。在此情况下，如果一个反熔丝早已被介质击穿，那么击穿的反熔丝处于电气导通状态。这导致了施加给其他仍未被电气击穿的反熔丝的电压电平的降低。最初，由于高电压产生电路在电流提供性能上的限制，足够的高电压不能持续地施加给击穿的反熔丝。因此，如果由于一个反熔丝早已被介质击穿的事实而使电压电平降低，那么其他反熔丝可能不被介质击穿。

结合以上的描述，日本公开的专利申请(JP-A 2000-511326A)公开了一种编程反熔丝的方法。该编程反熔丝的方法包括：提供正电压给反熔丝的第一终端，且提供负电压给第二终端，以便施加在第一终端和第二终端间的电压大于正电压和负电压的其中之一。至少正电压和负电压的其中之一可以通过包括以下步骤的方法得到：提供第一电压给电容的第一板极(plate)，且提供第二电压给该电容的第二板极，接着把电容第一板极的第一电压改变到第三电压，并且将电容的第二板极连接到反熔丝上。

同样，结合以上的描述，日本公开的专利申请(JP-A 200090689A)公开了反熔丝的编程电路。该编程电路的特征在于包括：起动移位器部分，其以供给电压的一半进行预充电；反熔丝，其与起动移位器连接并且当过电流流过时被介质击穿；测定(sense)信号输入部分，其接收用于检查反熔丝被编程的条件的测定信号；击穿电压提供部分，其提供用于反熔丝的介质击穿的供给电压；输出部分，其响应于测定信号输入部分的信号来输出反熔丝的编程条件；电流击穿部分，其在电流通路中是断续的，经过该电流通路响应于输出部分的控制信号来把电流从击穿电压供给部分提供给反熔丝；以及锁存器部分，其响应于输出部分的控制信号来提供稳定的一半供给电压给反熔丝终端。

发明内容

因此，本发明的一个目的是提供一种能确实编程程序单元的冗余控制电路和使用它的半导体存储器。

本发明的另一个目的是提供一种能确实编程程序单元的冗余控制电路，即便高电压产生电路的性能是有限的，以及使用该冗余控制电路的半导体存储器。

本发明的另一个目的是提供一种能提高可靠性和产量的冗余控制电路，以及使用它的半导体存储器。

本发明的各个目的，特性和益处将通过以下的描述和附图而容易地确知。

为了取得本发明的一个方面，本发明提供的冗余控制电路包括有：多个控制元件和电压控制部分。在多个程序单元中，通过由于施加电压造成介质击穿来对表示缺陷位置的缺陷地址进行编程。电压控制部分同时施加电压给多个目标程序单元中的一部分。多个目标程序单元是对应于缺陷地址而要被介质击穿的多个程序单元的一部分。

在本发明的冗余控制电路中，其数量小于多个程序单元数量的多个目标程序单元中各部分的数量是一个(1)。电压控制部分逐一施加电压给多个目标程序单元中的每一个。

在本发明的冗余控制电路中，电压控制部分在触发信号的定时上施加电压给多个目标程序单元。

在本发明的冗余控制电路中，电压控制部分把电压共同地施加给多个目标程序单元。该电压是由包括在冗余控制电路中的器件内部来产生。

在本发明的冗余控制电路中，电压控制部分包括：定时设置部分和多个元件击穿部分。定时设置部分输出表示定时的定时信号，以基于触发信号来实行多个程序单元中每一个的介质击穿。多个元件击穿部分的每一个是对应于多个程序单元中每一个来进行安装，并基于定时信号和缺陷地址来施加电压给多个程序单元中对应的一个。

在本发明的冗余控制电路中，多个元件击穿部分中的每个包括有：熔丝击穿设置部分和电压施加部分。熔丝击穿设置部分基于缺陷地址在定时信号的定时上施加指定信号，其中该指定信号表示多个程序单元中对应的一个是否应该被介质击穿。当指定信号表示多个程序单元中对应的一个应该被介质击穿时，电压施加部分响应于该指定信号来施加电压给多个程序单元中对应的一个。

在本发明的冗余控制电路中，第一定时与第二定时不同。第一定时是当用于多个程序单元中第一个的第一熔丝击穿设置部分输出第一指定信号时的定时。第二定时是当用于多个程序单元中第二个的第二熔丝击穿设置部分输出第二指定信号时的定时。

在本发明的冗余控制电路中，进一步包括：比较部分，其将电压与标准电压进行比较，并且输出比较结果信号。在电压施加部分响应于在第一定时中所提供的第一指定信号来提供电压以后，定时设置部分基于触发信号和表示电压超出了标准电压的比较结果信号来产生第二定时。

在本发明的冗余控制电路中，定时设置部分包括：第一计数器，第二二计数器和第三计数器。当第一脉冲数是M时，第一计数器开始计数触发信号的第一脉冲数，并且当记数的第一脉冲数是N时输出第一控制信号。当第二脉冲数是(M+N)时，第二计数器开始计数触发信号的第二脉冲数，并且当记数的第二脉冲数是N时输出第二控制信号。当第三脉冲数是(M+2xN)时，第三计数器开始计数触发信号的第三脉冲数，并且当记数的第三脉冲数是N时输出第三控制信号。第一计数器包括：第一逻辑部分，其基于第二控制信号和第一控制信号的反相信号，在当输出第一指定信号时输出表示定时的第一定时信号。第二计数器包括：第二逻辑部分，其基于第三控制信号和第二控制信号的反相信号，在当输出第二指定信号时输出表示定时的第二定时信号。

在本发明的冗余控制电路中，程序单元是反熔丝。

为了获得本发明的另一个方面，本发明提供了一种半导体存储器，其包括有：冗余控制电路、一个冗余字线和冗余位线以及多个冗余存储单元。冗余控制电路包括：多个程序单元和电压控制部分。在多个程序单元中，通过由于施加电压造成的介质击穿来编程表示缺陷位置的缺陷地址。电压控制部分同时施加电压给多个目标程序单元的一部分。多个目标程序单元是对应于缺陷地址要被介质击穿的多个程序单元的一部分。冗余字线和冗余位线的其中之一被来自对应于缺陷地址的缺陷字线和缺陷位线的其中之一所替代。多个冗余存储单元连接于冗余字线和冗余位线的其中之一。

在本发明的半导体存储器中，其数量小于多个程序单元数量的多个目标程序单元中各部分的数量是一个(1)。电压控制部分逐一施加电压给多个目标程序单元中的每一个。

在本发明的半导体存储器中，电压控制部分在触发信号的定时上施加电压给多个目标程序单元。

在本发明的半导体存储器中，电压控制部分把电压共同地施加给多个目标程序单元。该电压是由包括在冗余控制电路中的器件内部来产生。

在本发明的半导体存储器中，电压控制部分包括：定时设置部分和多个元件击穿部分。定时设置部分输出表示定时的定时信号，以基于触发信号来实行多个程序单元中每一个的介质击穿。多个元件击穿部分的每一个是对应于多个程序单元中每一个来进行安装，并基于定时信号和缺陷地址来施加电压给多个程序单元中对应的一个。

在本发明的半导体存储器中，多个元件击穿部分中的每个包括有：熔丝击穿设置部分和电压施加部分。熔丝击穿设置部分基于缺陷地址在定时信号的定时上施加指定信号。该指定信号表示多个程序单元中对应的一个是否应该被介质击穿。当指定信号表示响应多个程序单元中对应的一个应该被介质击穿时，电压施加部分响应于该指定信号来施加电压给多个程序单元中对应的一个。

在本发明的半导体存储器中，第一定时与第二定时不同。第一定时是当用于多个程序单元中第一个的第一熔丝击穿设置部分输出第一指定信号时的定时。第二定时是当用于多个程序单元中第二个的第二熔丝击穿设置部分输出第二指定信号时的定时。

在本发明的半导体存储器中，进一步包括：比较部分，其将电压与标准电压进行比较，并且输出比较结果信号。在电压施加部分响应于在第一定时中所提供的第一指定信号来提供电压以后，定时设置部分基于触发信号和表示电压超出了标准电压的比较结果信号来产生第二定时。

在本发明的半导体存储器中，定时设置部分包括：第一计数器，第二计数器和第三计数器。当第一脉冲数是M时，第一计数器开始计数触发信号的第一脉冲数，并且当记数的第一脉冲数是N时输出第一控制信号。当第二脉冲数是(M+N)时，第二计数器开始计数触发信号的第二脉冲数，并且当记数的第二脉冲数是N时输出第二控制信号。当第三脉冲数是(M+2xN)时，第三计数器开始计数触发信号的第三脉冲数，并且当记数的第三脉冲数是N时输出第三控制信号。第一计数器包括：第一逻辑部分，其基于第二控制信号和第一控制信号的反相信号，在当输出第一指定信号时输出表示定时的第一定时信号。第二计数器包括：第二逻辑部分，其基于第三控制信号和第二控制信号的反相信号，在当输出第二指定信号时输出表示定时的第二定时信号。

在本发明的半导体存储器中，程序单元是反熔丝。

在本发明的半导体存储器中，半导体存储器是DRAM。程序单元具有与DRAM存储单元的电容相同的结构。

所有要被介质击穿的反熔丝并不是在同一定时上被介质击穿。这里，反熔丝包括：用于表示冗余电路使用的反熔丝和用于表示缺陷地址比特的反熔丝。被介质击穿(同时)的反熔丝数量(例如，一个(1))小于全部要被介质击穿的反熔丝数量。当每次施加电压给一个反熔丝时，高电压并不是同时施加给多个反熔丝。因此，从不会引入电流漏泄源，并且所需的高电压能够确实地施加给目标反熔丝。当与被同时施加高电压的反熔丝数量等于全部要被介质击穿的反熔丝数量的情况相比较，引入电流漏泄源的可能性变得低了。

当在半导体器件中产生高电压以在反熔丝中执行介质击穿时，顺序地把该高电压施加给反熔丝，该反熔丝的数量少于对应于缺陷地址而要被介质击穿的反熔丝数量，以便即使在有限的电流提供能力下也能确实地施加高电压给反熔丝。

配置了移位器，以把电压施加电路的前一级状态控制为与所施加的高电压成比例。接着，同步于外部触发信号CLK来顺序地把SVT(用于执行反熔丝介质击穿的高电压)施加给单个的反熔丝，要么每次一个反熔丝，或者要么每次多于一个反熔丝。此处，多于一个的反熔丝数量少于在某一定时上的地址比特数量。因此，有可能持续施加SVT直至目标反熔丝的介质击穿为止。即便SVT产生器的电流提供性能有限，也有可能在目标反熔丝中确实地执行介质击穿。既然不是同时施加给多于一个或等于地址比特数量的反熔丝，因此其他电流漏泄发生的可能性很小，或可能性为零。因此，能够确定把SVT电平施加给反熔丝。

附图说明

图1是显示根据本发明的DRAM的第一实施例的方框图；

图2是显示第一实施例的冗余控制电路一部分结构的视图；

图3是显示第一实施例的定时设置电路结构的方框图；

图4是显示第一实施例的熔丝击穿设置电路和相关电路结构的方框图；

图5是显示第一实施例的电压施加电路、击穿控制电路和熔丝锁存器电路结构的方框图；

图6是显示第一实施例的地址比较电路结构的方框图；

图7是显示第一实施例的SVT产生电路结构的方框图；

图8A到8K是显示第一实施例的定时设置电路操作的时序图；

图9A到9K是显示第一实施例的熔丝击穿顺序的操作的时序图；

图10A到10F是显示第一实施例的初始化操作的时序图；

图11A到11K是显示第一实施例的第一变化的时序图；

图12是显示第二实施例的电平检测电路和相关电路结构的视图；

图13是显示第二实施例的定时设置电路结构的方框图；

图14A到14M是显示第二实施例的设置电路操作的时序图；

图15A到15M是第二实施例的第一变化的时序图；

图16A到16M是在第二实施例中的第二变化的时序图；和

图17是显示第三实施例的熔丝击穿设置电路和相关电路结构的方框图。

具体实施方式

将在以下结合附图说明根据本发明的冗余控制电路和使用它的半导体存储器的实施例。相同的标记用于相同的元件，且其详细的解释可以被省略。

在这些实施例中，即便在半导体器件中的高电压产生电路的性能有限而不能有足够的高电压来施加给程序单元，程序单元也能被确实地编程。因为多个程序单元是逐一被编程的。在这些实施例中的半导体器件是DRAM。金属熔丝、多晶硅熔丝、反熔丝及类似物都可以用作程序单元。以下在这些实施例中将以反熔丝为例。此处，反熔丝的结构与作为DRAM存储单元的电容结构相同。

(第一实施例)

在以下将参考图1到11来说明第一实施例。

图1是显示根据本发明的DRAM(包括在冗余控制电路的半导体存储器)的第一实施例的方框图。为了简化描述，在图1中仅显示了与行边(row side)相关的结构，且与列边(column side)相关的结构被省略了。具有冗余存储电路的DRAM包括有：存储单元阵列201，行解码器206，行地址锁存器电路207和命令解码共用电路208。备用的存储单元阵列也包括在DRAM中，以便在降低在存储单元阵列201中的缺陷比特和提高产量。存储单元阵列201包括：多个字线WL221，多个位线BL222和多个存储单元223。备用存储单元阵列提供有冗余单元区域202和冗余控制电路204。冗余单元区域202包括：多个字线RWL225，多个位线RBL226(在某些情况下，他们与BL222相同)和多个冗余存储单元227。标准的电压产生电路205和SVT产生电路203也包括在DRAM中，以产生设置用于冗余控制电路204的缺陷地址所需的电压和信号。

由于包括存储单元读和写操作的通常操作是公知的，因此，他们的说明被省略。此处，将仅描述与关于冗余电路的熔丝击穿有关的项目。命令解码器共用电路208解释由从外部经由多个信号线供给的多个信号所代表的命令，并且确定操作。接着，它产生用于包括了行地址选择控制信号RAS、准备信号PRE和冗余启动信号EN所必需的信号。触发信号用于在冗余控制电路204中设置缺陷地址。触发信号是从用于在通常操作的定时上接收时钟信号的终端来提供。触发信号被提供给各自的部分作为定时信号CLK。此处，触发信号(定时信号)从外部检测设备或类似物来提供，以接着在反熔丝100上执行介质击穿。同样，也可以使用在DRAM中产生的信号作为定时信号CLK。

行地址锁存器电路207基于行地址选择控制信号RAS，来存储(保持有)从外部提供的地址信号ADR作为行地址。行地址选择控制信号RAS表示该行地址是有效的。所存储的行地址被发送给冗余控制电路204和行解码器206作为地址信号XAD。偶然情况下，如果必需区分地址信号XAD的各自比特，那么这些比特(n比特)指的是地址信号X1到Xn。

冗余控制电路204具有的功能是以熔丝击穿的顺序来把地址XAD编程作为给包括在冗余控制电路204中的反熔丝的缺陷地址。同样，冗余控制电路204设置缺陷地址给锁存器电路，以按照熔丝初始化顺序来进行初始化。这里，缺陷地址表示被编程的缺陷比特的位置。当在作为通常操作的冗余选择顺序中接收到地址信号XAD和冗余启动信号EN时，冗余控制电路204产生冗余选择信号RE，并且将它传送给行解码器206。此处，冗余选择信号RE表示是否选择了冗余单元区域202。同样，冗余启动信号EN表示到存储单元的访问。

行解码器206根据地址信号XAD和冗余选择信号RE来指定在存储单元阵列201或冗余单元区域202中的被访问单元。

SVT产生电路203提升在半导体器件中的电源电压来产生高电压SVT，用于在对应于缺陷地址的反熔丝的绝缘膜上执行介质击穿。接着，SVT产生电路203将它提供给冗余控制电路204。图7是显示SVT产生电路203的方框图。SVT产生电路203被配置为使用传统充电泵(charging pump)的提升电路。因此，它的详细描述被省略。

标准的电压产生电路205产生标准信号VH、VH-，并将他们提供给冗余控制电路204。标准信号VH、VH-判断反熔丝的绝缘膜是否被介质击穿中表示作为标准的标准电压。

图2是显示冗余控制电路204(其被用于冗余存储单元阵列的一条线)的一部分结构的视图。冗余启动信号EN是表示冗余熔丝电路(102-0)是否被使用的信号。冗余启动信号EN的功能与其它的地址信号X1到Xn的功能相似。因此，如果在以下的说明中不需要特别区分冗余启动信号EN和地址信号X1到Xn，那么这些信号仅由包括冗余启动信号EN的地址信号XAD来表示。同样，由地址信号XAD表示的地址数据由地址XAD来代表。冗余存储单元阵列的一条线包括多个(n+1)熔丝，其对应于地址信号X1到Xn和表示冗余熔丝电路使用的信号EN。在冗余存储单元阵列的m条线的情况下，就变成以上所述值的m倍。然而，很明显第m条线的操作与基本的一条线的操作是相似的。

冗余控制电路204包括：多个冗余熔丝电路102-0到102-n和定时设置电路101。多个冗余熔丝电路102-0到102-n分别被放置为对应于各自地址信号XAD的比特，其击穿内置的反熔丝100，且检测反熔丝100的击穿/未击穿。地址信号XAD从行地址锁存器电路207提供。定时设置电路101产生用于反熔丝击穿的定时信号，且把它们提供给与冗余熔丝电路102-0到102-n对应的那一个。除了内置的反熔丝100外，定时设置电路101和多个冗余熔丝电路102-0到102-n具有电压控制部分的功能。电压控制部分同时把高电压SVT施加给所有内置的反熔丝100的部分，以使其被击穿。

冗余熔丝电路102-i(i＝0到n，整数)包括：反熔丝100-i，击穿控制电路107-i，熔丝锁存器电路108-i，地址比较电路109-i，电压施加电路106-i，和熔丝击穿设置电路105-i。除了诸如地址XAD的输入信号和来自定时设置电路101的输入A0到An外，各自的冗余熔丝电路具有相同的结构。如果对它进行概括性地命名(例如“105，而非”105-i”)，则它们的脚标(-i)被省略。

熔丝击穿设置电路105接收地址信号XAD的一个比特。接着，如果该比特在高电平，则判断介质击穿应当在对应的反熔丝100上执行。当介质击穿应当在反熔丝100中执行时，其激活击穿设置信号VC，该击穿设置信号VC是在由定时设置电路101所给定的定时上输出给电压施加电路106的。

电压施加电路106通过响应于从熔丝击穿设置电路105接收的击穿设置信号VC来添加高电压SVT给反熔丝100(接触点C)的方式，来对反熔丝100进行编程。

高电压SVT由SVT产生电路203产生(如图1中所示)，且被提供给电压施加电路106。如图2所示，提供给冗余熔丝电路102-I的高电压SVT对于其他冗余熔丝电路102-j来说是共用的(j＝0到n，整数，j不等于i)。

当准备信号PRE被激活时，击穿控制电路107施加标准电压VH给反熔丝100(接触点B)，以判断反熔丝100的击穿/未击穿。如果准备信号PRE是未激活的，则假定反熔丝100(接触点C)是地电位，且它准备对反熔丝100的编程。

熔丝锁存器电路108在抽样信号SE的定时上抽样并且保持有(存储)反熔丝100的击穿/未击穿状态。保持(存储)有击穿/未击穿状态的数据被作为判断结果信号REDE输出。如果反熔丝100处在击穿状态，则判断结果的信号REDE变为激活的。改变由击穿控制电路107充电的反熔丝100(接触点B)的电位。因此，反熔丝100的击穿/未击穿状态能通过比较反熔丝100(接触点B)的电位与标准电压VH-来进行判断。

地址比较电路109比较地址信号XAD(EN和X1到Xn)之一与从熔丝锁存器电路108提供的判断结果信号REDE。地址比较电路109输出比较的信号给接触点A。各自的地址比较电路109-0到109-n输出各自的比较结果给接触点A。接触点A构造了有线的与电路，且产生冗余选择信号RE。冗余选择信号RE这样的信号：如果地址信号XAD的所有比特与相应的反熔丝状态一致，则其变为激活的，且如果至少其中一个比特不一致，则其变为未激活的。

定时设置电路101的结构将在以下参考图3进行描述。图3是显示定时设置电路101结构的方框图。定时设置电路101是用于响应于接收到的信号SVTE和接收到的定时信号CLK来产生和输出击穿定时信号A0到An的电路。击穿定时信号A0到An表示当反熔丝100被击穿时的定时。信号SVTE表示熔丝击穿顺序。定时设置电路101包括：定时电路11-0到11-n和移位器15。定时电路11-i(如上所述，i＝0到n，整数)包括：移位器12-i，与电路14-i，和反相器13-i。移位器12、与电路14、和反相器13的组实行对应于一个级的定时电路11的操作。在定时设置电路101中，存在有对应于(n+1)级的操作。同样，移位器15产生提供给定时电路11-n(前一级电路)的信号且终接定时设置电路101。然而，在对定时信号CLK控制为不提供超过其必需脉冲数目的情况下，移位器15可以不被特别安装在定时设置电路101中。冗余单元区域202具有多个行线。如果对应于冗余单元区域202其他行线的定时设置电路101是串联连接，那么接收从所连接的下一定时设置电路101到提供给前一级电路的信号。因此，在最终级安装一个移位器15是足够的。移位器12-0到12-n和移位器15在用于输出与时钟同步的所提供信号的移位操作中对时钟(定时信号CLK)脉冲数目进行计数。

在第一级的定时电路11-0使用信号SVTE作为输入，基于定时信号CLK来执行移位器操作，输出输出信号SH0给下一级(定时电路11-1)和与电路14-0。此处，信号SVTE表示熔丝击穿顺序。反相器13-0将信号提供给与电路14-0。如果移位器12-1的输出信号SH1是未激活的，则该信号被激活。当输出信号SH0、从反相器13-0输出的信号和定时信号CLK中的所有信号都是激活的(处于高电平)时，与电路14-0激活击穿定时信号A0。定时电路11开启，且在第二级接收前一级输出信号SH而不是信号SVTE后，类似地激活击穿定时信号A。

熔丝击穿设置电路105和相关电路的结构将参考图4进行说明。图4是显示熔丝击穿设置电路105和相关电路结构的方框图。熔丝击穿设置电路105包括有与电路。地址信号XAD表示它的各自比特是否分别击穿反熔丝100。由定时设置电路101输出的击穿定时信号A0到An表示被击穿的定时。因此，如果对应于各自比特的反熔丝100应该被击穿，那么熔丝设置电路105在对应于它们的比特的定时上激活击穿设置信号VC。

图5是显示电压施加电路106、击穿控制电路107和熔丝锁存器电路108结构的方框图。

电压施加电路106将结合图5在以下进行说明。电压施加电路106包括：反相器41，N沟道晶体管31，32和33以及P沟道晶体管21，22。当反熔丝100被击穿时，准备信号PRE是未激活的。因此，当击穿设置信号VC是激活的时，接触点C的电位是高电压SVT的电位，且当击穿设置信号VC是未激活的时，它是地电位。

P沟道晶体管21，22和N沟道晶体管31，32用作开关电路，其由击穿设置信号VC控制，用于给接触点C施加高电压SVT来编程反熔丝100或施加地电位。反相器41提供击穿设置信号VC的反相信号给N沟道晶体管32的栅极。把击穿设置信号VC提供给N沟道晶体管31的栅极。因此，这使得N沟道晶体管31，32作为一对来实行操作。

在电压施加电路106编程反熔丝100的熔丝击穿顺序中，准备信号PRE是未激活的，且N沟道晶体管33是接通(ON)。如果击穿设置信号VC处在高电平，则N沟道晶体管31变为接通，且N沟道晶体管32断开(OFF)。因此，P沟道晶体管21变为断开，且P沟道晶体管22变为接通。因此，高电压SVT被施加给接触点C。如果击穿设置信号VC处在低电平，则N沟道晶体管31变为断开，且N沟道晶体管32变为接通。因此，P沟道晶体管21变为接通，且P沟道晶体管22变为断开。因此，接触点C变为处在地电平。以这种方式，电压施加电路106是用来在由输入击穿设置信号VC控制的定时上施加高电压SVT给反熔丝100的电路。

击穿控制电路107的结构将参考图5来在以下进行说明。

击穿控制电路107包括：反相器42，或非电路44，N沟道晶体管34，P沟道晶体管23和延迟电路47。准备信号PRE和由迟延电路47输出的它的迟延信号被提供给或非电路44。基于这些信号，或非电路44提供反相信号PREB2给N沟道晶体管34的栅极，以断开N沟道晶体管34。在反相信号34中，准备信号PRE的脉冲宽度对应于它的延迟值而被加大。N沟道晶体管34实行以下动作：如果它是接通的，则接触点B的电位是处在地电平，且如果它是断开的，则接触点B的电位给定为P沟道晶体管23漏极的电位。

P沟道晶体管23在栅极接收信号PREB1。信号PREB1是准备信号PRE通过反相器42反相所得的信号。当准备信号处于激活时，提供给源极的标准电压VH被输出给漏极，且接触点B被设置在电位VH。

熔丝锁存器电路108的结构将参考图5在以下说明。

熔丝锁存器电路108包括：锁存器电路49，反相器43，P沟道晶体管24，25，26和27，以及N沟道晶体管35，36，37，38和39。锁存器电路49由与电路45，46组成。测定放大器(sense amplifier)48由P沟道晶体管26，27和N沟道晶体管35，36，37和38组成。测定放大器48有差分输入且将接触点B的电位与标准电压VH-做比较。由抽样信号SE控制的P沟道晶体管24，25和N沟道晶体管39控制熔丝锁存器电路108的操作。

当抽样信号SE被激活时，N沟道晶体管39变为接通，且P沟道晶体管24，25变为断开，因此激活了测定放大器48的操作。当抽样信号SE被去激活(deactivated)时，N沟道晶体管39变为断开，且P沟道晶体管24，25变为接通，因此停止了测定放大器48的操作。这样，锁存器电路49的两个输入都变为处于高电平，且锁存器电路49的功能为保持检测状态。反相器43把锁存器电路49的输出反相为判断结果信号REDE。以这种方式，熔丝锁存器电路108是用于在抽样信号SE的定时上通过测量反熔丝100的接触点B的电位来保持击穿/未击穿状态的电路。

地址比较电路109的结构将在以下参考图6进行说明。

图6是显示地址比较电路109结构的方框图。地址比较电路109包括：反相器51，52，N沟道晶体管56，57，58和59以及P沟道晶体管53，54和55。开关电路60由N沟道晶体管56和P沟道晶体管55组成。当判断结果信号REDE被激活时，开关电路60变为接通，且当判断结果信号REDE未激活时，其变为断开。

地址信号XAD被提供给反相器51。从反相器51输出的反相信号被提供给开关电路60和N沟道晶体管57以及P沟道晶体管54的栅极。开关电路60的输出连接到N沟道晶体管57和P沟道晶体管54的漏极，且连接到N沟道晶体管59的栅极。N沟道晶体管59的漏极连接到接触点A来作为地址比较电路109的输出，且源极接地。判断结果信号REDE被提供给反相器52、开关电路60的P沟道晶体管53的栅极、和N沟道晶体管56的栅极。同样，作为反相器52输出的判断结果信号REDE的反相信号被提供给开关电路60的P沟道晶体管55的栅极和N沟道晶体管58的栅极。P沟道晶体管53的源极连接到电源，且漏极连接到P沟道晶体管54的源极。N沟道晶体管58的源极接地，且漏极连接到N沟道晶体管57的源极。

在地址比较电路109中有两种操作，其取决于判断结果信号REDE的激活状态。如果判断结果信号REDE处在高电平，即，如果反熔丝100被击穿，则开关电路60变为接通，且P沟道晶体管53和N沟道晶体管58变为断开。在这种情况下，开关电路60发送反相器51的输出状态给N沟道晶体管59的栅极。如果地址信号XAD处在高电平，则N沟道晶体管59的栅极变为处在低电平。如果地址信号XAD处在低电平，则N沟道晶体管59的栅极变为处在高电平。因为N沟道晶体管59是用作为反相器的，因此地址比较电路109的输出是N沟道晶体管59栅极电压电平的反相。接着，具有与地址信号XAD相同电平的信号出现。总之，如果判断结果信号REDE和地址信号XAD具有同相并都处在高电平，那么地址比较电路109的输出就变为处于高电平，且在相反相位的情况下，它变为处于低电平。

如果判断结果信号REDE处在低电平，即，如果反熔丝100未被击穿，那么开关电路60变为断开，且P沟道晶体管53和N沟道晶体管58都变为接通。在这种情况下，N沟道晶体管59栅极的电压电平就基于P沟道晶体管54和N沟道晶体管59的状态来确定。地址信号XAD被反相器51反相，且被提供给P沟道晶体管54和N沟道晶体管57的栅极。

如果地址信号XAD处在低电平，则反相器51的输出变为处在高电平，且N沟道晶体管57变为接通，以及P沟道晶体管54变为断开。因此，N沟道晶体管59的栅极变为处于低电平。如果地址信号XAD处在高电平，则反相器51的输出就变为处于低电平，且P沟道晶体管54变为接通，以及N沟道晶体管57变为断开。因此，N沟道晶体管59的栅极变为处于高电平。因为N沟道晶体管59用作为反相器，所以地址比较电路109就变为N沟道晶体管59栅极电压电平的反相。接着，处于地址信号XAD被反相的电平的信号出现。总之，如果判断结果信号REDE和地址信号X具有相同相位并都处在低电平，那么地址比较电路109的输出就变为处于高电平，且在相反相位的情况下，它就变为处于低电平。

因此，对于地址比较电路109的输出，如果地址信号XAD和判断结果信号REDE具有相同的相位，那么输出高电平信号。如果地址信号XAD具有与判断结果信号REDE相反的相位，则输出低电平信号。只有当冗余控制电路204所有的地址比较电路109都输出高电平的输出时，接触点A才变为处于高电平。因此，接触点A处在高电平的情况表示由熔丝锁存器电路108保持的地址与由输入地址信号XAD所表示的地址一致。此时，冗余选择信号RE被激活。

按照这种方式，如果输入地址信号XAD和由熔丝锁存器电路108锁存的数据都分别地一致，那么输入地址信号XAD就是缺陷地址。如果其被判断为缺陷地址，那么行解码器206禁用在被选择的存储单元阵列201中的缺陷存储单元，且选择冗余单元区域202的单元(冗余操作)。

在本实施例中的冗余控制电路204的操作将结合图8(8A到8K)到10(10A到10K)在以下说明。

图8A到8K是显示根据本发明该实施例的定时设置电路101操作的时序图。表示熔丝击穿顺序的信号SVTE被提供给定时设置电路101。当定时信号CLK提供给移位器12-0时，移位器12-0的输出SH0被激活(ta)。输出SH0被输出给位于下一级的移位器12-1，且还被提供给与电路14-0。此时，由于在下一级的移位器12-1不是有效的，因此反相器13-0的输出是有效的。由于定时信号CLK也是有效的，因此与电路14-0的输出是激活的(tb)。当定时信号CLK变为无效时(处在低电平)，与电路14-0的输出A0变为无效(tc)。

接着，当定时信号CLK被激活时，由于移位器12-0的输出SH0是有效的，因此移位器12-1的输出SH1也是激活的(td)。输出SH1被输出给在下一级的移位器12-2，且还被提供给与电路14-1。由于移位器12-1的输出SH1是激活的，因此由反相器13-0反相的信号被提供给与电路14-0。当输出SH1是有效的是，与电路14-0的输出未被激活。那时，由于在下一级的移位器12-2不是有效的，因此反相器13-1的输出是有效的。由于定时信号CLK也是有效的，因此与电路14-1的输出A1是激活的(te)。当定时信号CLK变为无效时(处在低电平)，与电路14-1的输出A1变为无效(tf)。

这样，定时设置电路101顺序地输出击穿定时信号A0到An。当在最终级的移位器12-n的输出SHn是激活(tg)时，与电路14-n的输出是激活的(th)。当定时信号CLK变为无效时，输出An也变为无效(ti)。即便定时信号CLK接下来是激活的，移位器15的输出SH(n+1)也是激活的。因此，输出An不是激活的(tj)。

如以上所述，定时设置电路101响应于定时信号CLK，且顺序地激活表示反熔丝100被击穿的定时的击穿定时信号A0到An。接着，定时设置电路101将击穿定时信号A0到An提供给冗余熔丝电路102-0到102-n中对应的一个。

以下将结合图9A到9K来说明在本实施例中的、在反熔丝100中逐一地执行介质击穿的熔丝击穿顺序的方法，，

图9A到9K是显示根据本发明该实施例的由熔丝击穿设置电路105和电压施加电路106执行的熔丝击穿顺序操作的时序图。表示熔丝击穿顺序的信号SVTE是激活的。缺陷地址被提供作为地址信号XAD。地址输入定时由命令解码器共用电路208来确定。此处，假定其在熔丝击穿顺序开始后被提供。

响应于定时信号CLK来顺序地激活由定时设置电路101输出的击穿定时信号A0到An。地址信号XAD激活对应于处在高电平的比特的击穿设置信号VC  (此处，对应于EN和EX2的击穿设置信号VC0和VC2被激活)，且即便在该定时下，其他的击穿设置信号VC也不被激活(虚线)。因此，对应于击穿设置信号VC，VC2的反熔丝100逐一地被介质击穿。

本实施例中的初始化操作将参考图10A到10F来说明。

图10A到10F是显示根据本发明该实施例的初始化操作的时序图。击穿控制电路107和熔丝锁存器电路108抽样和保持反熔丝100的击穿/未击穿状态。在抽样操作中，首先，电位被提供给反熔丝100的接触点B。随后，即，接触点B的电位基于反熔丝100的击穿/未击穿而改变。接着，当该电位变为处于其在电位上的变化能够被判断时，判断结果被锁存器电路49保持。

例如，抽样定时是紧随在电源被提供给半导体器件后的熔丝初始化顺序。由于击穿设置信号VC是无效的，因此电压施加电路106的N沟道晶体管32是接通的。因此，反熔丝100的接触点C的电位由N沟道晶体管33控制。N沟道晶体管33由准备信号PRE的反相信号PREB1控制。

当准备信号PRE变为处于高电平(t1)时，信号PREB1、PREB2变为处于低电平，N沟道晶体管33，34变为断开，且P沟道晶体管23变为接通。接触点B通过P沟道晶体管23被充电到标准电压VH(t4)。在对反熔丝100充分充电后，当准备信号PRE变为处于低电平时(t2)，信号PREB1变为处于高电平，其使P沟道晶体管23转为断开，且使N沟道晶体管33接通，以及也使接触点C处于地电平。此时，N沟道晶体管34在由迟延电路47所迟延的时间内持续断开，且对接触点B的电位没有影响。

如果反熔丝100没有被介质击穿(实线)，那么反熔丝100的功能为电容器(condenser)，以便把接触点B的电位维持一段时间。如果反熔丝100被介质击穿(虚线)，那么反熔丝100的功能为具有一定电阻的导体。接着，由于反熔丝100通过接触点C、N沟道晶体管32和N沟道晶体管33来放电电荷，因此接触点B的电位下降。当放电向前进行(advanced)时，抽样信号SE变为处于高电平，N沟道晶体管39变为接通，且P沟道晶体管24，25变为断开。接着，测定放大器48开始工作。

被充电到标准电位VH的反熔丝100接触点B的电位被提供给测定放大器48的一个输入，且比标准电位VH略低的标准电位VH-被提供给另一输入。在电位VH和电位VH-之间的差分电位能够被测定放大器48所检测的电位，且它可以是0.1到0.2V。如图10A到10F所示，如果反熔丝100被介质击穿，且接触点B的电位是处于地电平，那么接触点B的电位低于电位VH-，把高电平提供给与或非电路45，且把低电平提供给与或非电路46。相反，如果反熔丝100没有被介质击穿并且接触点B的电位是VH，那么接触点B的电位高于电位VH-，则把低电平提供给与或非电路45，且把高电平提供给与或非电路46。也就是说，取决于反熔丝100的状态，由测定放大器48检测的差分电位值是从正和负中的一个反相到另一个。因此，测定放大器48能判断反熔丝100是否被击穿。

锁存器电路49保持有测定放大器48的输出，且输出由反相器43反相的判断结果信号REDE。因此，如果测定放大器48判断反熔丝100被击穿，那么判断结果信号REDE变为处于高电平。相反，如果测定放大器48判断反熔丝100没有被击穿，那么判断结果信号REDE变为处于低电平。

如上所述，在本实施例中，多个反熔丝按熔丝击穿顺序逐一地被击穿。同样，在熔丝初始化顺序中，对锁存器电路设置反熔丝的击穿/未击穿状态。如果对缺陷地址的访问是按冗余选择顺序，那么就要进行冗余选择，以便不会选择缺陷存储单元。

将参考图11A到11K来说明第一实施例的第一变化的操作。

图11A到11K是显示根据本发明第一实施例的第一变化的时序图。在该变化中，定时设置电路101的结构与图3中所示的相同。移位器12-0到12-n和15在移位操作中对时钟(定时信号CLK)的脉冲数进行记数，以使各自输入信号(SVTE，SH0到SHn)与时钟同步，且输出同步的各自输入信号(SH0到SHn+1)。在以上所述的第一实施例的移位操作中，同步的输入信号在一个时钟上输出。在这个变化中，移位器被设计成在两个或更多时钟上输出同步的输入信号。它启动定时电路11来产生脉冲，以对其数量相应于时钟数的反熔丝100进行编程。通过施加多个高电压给反熔丝100，反熔丝100能确实地被介质击穿。图11A到11K显示了每个移位器在两个时钟上输出同步的输入信号(SH0到SHn+1)的情况。

信号SVTE被提供给定时设置电路101。当定时信号CLK的第二脉冲被提供给移位器12-0时，移位器12-0的输出SH0被激活(ta)。移位器12-0把输出SH0输出给移位器12-1和与电路14-0。那时，由于移位器12-1不是有效的，且输出SH1是无效的，因此反相器13-0的输出是有效的。当定时信号CLK有效时，与电路14-0的输出A0是有效的。当提供定时信号CLK的第三脉冲时，移位器12-1处在与第一时钟相同的状态，其输出SH1是无效的。因此，当定时信号CLK是有效的时，输出A0是有效的(tc)，与第二脉冲输入的定时相似。当提供定时信号CLK的第四脉冲时，当定时信号CLK是有效的时，移位器12-1激活输出SH1(td)和激活输出A1(te)。由于移位器12-1的输出SH1是激活的，因此输出A0不是激活的。

相似地，当提供定时信号CLK的第五脉冲时，输出A1是激活的(tf)。直至移位器12-n，对该操作顺序地进行重复。接着，移位器12-n的输出SHn被激活，且输出An响应于定时信号CLK(th，ti)的激活而被激活。当提供时钟信号CLK的第(2n+3)脉冲时，移位器15的输出SH(n+1)是激活的，其抑制在前一级的与电路14-n。因此，在其后的输出An是未激活的(tj)。

如上所述，在第一实施例的第一变化中的定时设置电路101响应于定时信号CLK来顺序地产生多个脉冲作为每个击穿定时信号A0到An，且将它们提供给冗余熔丝电路102-0到102-n中对应的一个。基于提供给冗余熔丝电路102-0到102-n的信号，用于编程的多个高电压SVT被施加给每个反熔丝100，因此，能够确实地编程反熔丝100。

(第二实施例)

将结合图12到14在以下说明第二实施例。在该实施例中，相同的标记用于与第一实施例相同的组件(元件)，且它们的详细描述被省略。

紧随某个反熔丝100(此处，假设为反熔丝100-0)被介质击穿后，可以有高电压SVT的电位电平降低的情况。如果高电压SVT给提供给下一反熔丝100(此处，假设是反熔丝100-1)以执行介质击穿即便其电位电平仍在下降，但介质击穿反熔丝100-1是困难的。因此，第二实施例被设计成在某个反熔丝100被介质击穿后，直到其电平超出(恢复)到标准电平的高电压SVT之前，不把高电压SVT施加给反熔丝100来进行介质击穿。

图12是显示电平检测电路和其他电路相互关系的视图。如图12所示，高电压SVT被电平检测电路121的电阻R1，R2分压。分压的电位与标准电位VREF进行比较。如果分压的电位(指的是SVT’)超出了标准电位VREF(如图14D中的SVT标准电平)，则信号SVTUP变为处于低电平(参考图14E)。低电平时间段是当高电压SVT能够施加给反熔丝100的时间段。基于定时信号CLK1和定时信号CLK2，把高电压SVT施加给反熔丝100。此处，定时信号CLK1是在信号SVTUP的反相信号和定时信号CLK之间的逻辑乘积的信号。定时信号CLK2与定时信号CLK同步。

图13是显示本实施例的定时设置电路101结构的方框图。如图13所示，定时设置电路101的结构是为了使定时信号CLKA和定时信号CLKB分开。定时信号CLKA是提供给与电路14的定时信号。定时信号CLKB是提供给移位器12，15的定时信号。

图14A到14M是显示本实施例的定时设置电路101操作的时序图。

当定时信号CLK2作为定时信号CLKA提供和定时信号CLK1作为定时信号CLKB而提供给定时设置电路101时，把定时信号CLK1提供给移位器12，15。因此输出SH00，SH01，SH02...响应于定时信号CLK1的输入定时而顺序地被激活。由于定时信号CLK2被提供给与电路14，因此击穿定时信号A0，A1...在定时信号CLK2的输入定时上输出。因此，直到分压电位SVT’超出了标准电位VREF为止，从未把高电压SVT施加给反熔丝100。反熔丝100能被确实地击穿。同样，如果高电压SVT并没有施加给反熔丝100，那么也从未引入高电压SVT中电位下降。

如果定时信号CLK在高电压SVT充分恢复的时间段来提供，如图14A到14M所示，则高电压SVT在一个脉冲时施加给反熔丝100一次。

图15A到15M是第二实施例的第一变化的时序图。在第一变化中，与第二实施例相似，把定时信号CLK2提供给定时设置电路101的CLKA，且把定时信号CLK1提供给CLKB。如图15A到15M所示，如果在反熔丝的击穿之后、直到电位SVT’超出了标准电位VREF(SVT标准电平)之前的时间段很短且低于定时信号CLK的激活时间段的一半，那么当电位SVT’超出了标准电位VREF时，定时信号CLK1被激活，且高电压SVT立即施加给反熔丝100。通过在相同时钟内多次施加高电压给相同的反熔丝，反熔丝能够更确实地被介质击穿。

图16A到16M是第二实施例中的第二二变化的时序图。第二变化被设计成定时信号CLK1被提供给定时设置电路101的CLKA和CLKB。如图16A到16M所示，如果在介质击穿后、直到电位SVT’超出标准电位VREF之前的时间段比定时信号CLK的周期长，那么与定时信号CLK1同步地把电位SVT施加给下一反熔丝100。如果直到电位SVT’超出标准电位VREF的时间段比定时信号CLK的周期长，则当移位器12基于定时信号CLK2向前进行时，把当电位SVT’低于标准电位VREF时的高电压施加给反熔丝100。因此，可以有不执行介质击穿的情况。因此移位器基于定时信号CLK1来向前进行。

以上所述的第一和第二实施例是设计成把高电压SVT被施加给每个反熔丝100。然而，在本发明中，并不限于一个。例如，能够同时把高电压SVT施加给每两个(或三个或更多)反熔丝20。

(第三实施例)

将参考图17说明熔丝击穿设置电路105的结构和熔丝击穿设置电路105与其它电路的关系。图17是显示在第三实施例中的熔丝击穿设置电路105的结构和熔丝击穿设置电路105和其它电路关系的方框图。通过提供定时设置电路101的输出给两个熔丝击穿设置电路105，有可能同时编程两个反熔丝100。在这种情况下，SVT产生电路203具有足够的电流容量来编程两个反熔丝100是必需的。这样具有优点在于，同时编程能大大降低编程所必需的时间。在图17中，把来自定时设置电路101的输出提供给两个熔丝击穿设置电路105。然而，通过提供给m个熔丝击穿设置电路105，有可能编程m个反熔丝。

传统上，高电压SVT是同时施加给多个反熔丝100的全部，以对应于缺陷地址来进行介质击穿。为了这个原因，有可能出现这样的现象：在其他熔丝之前被介质击穿的反熔丝100变为电流漏泄源。这导致了施加给其他反熔丝100的电压电平的降低(由于先于其他的熔丝被介质击穿而使仅仅一个熔丝可以变成电流漏泄源的可能性)。

相反的，在本发明中，把高电压SVT同时施加给反熔丝100，该反熔丝100的数量(包括1)少于对应于缺陷地址、要被击穿的反熔丝100的数量。因此，电流漏泄源发生的可能性相对低于传统技术的可能性，且反熔丝100能进一步确实地被击穿。

以上所述的描述是通过使用反熔丝作为程序单元来加以描述。当金属熔丝作为程序单元采用时，如果把电压施加给金属熔丝来接着进行编程，那么金属熔丝变为非导电性的，且具有与反熔丝相反的极性。因此，如果施加了用于击穿多个金属熔丝的电压，那么电流分别流入各自的金属熔丝。因此，缺少了使电压下降的SVT产生电路的电流提供性能。即便在这种情况下，很显然，本申请也是能够应用的。

根据本发明的冗余控制电路，通过把程序单元编程为多个与外部信号同步的定时，有可能进一步确实地对程序单元进行编程。

根据本发明的冗余控制电路，有可能持续施加高电压来进行编程，直到目标反熔丝被介质击穿。因此，即便用于编程的高电压产生电路的电流容量有限，也有可能确实地在反熔丝上执行介质击穿。

Claims (21)

1.一种冗余控制电路，包含：

多个程序单元，其中通过由于施加电压造成介质击穿来对表示缺陷位置的缺陷地址进行编程，

电压控制部分，同时施加所述电压给多个目标程序单元中的一部分，

其中所述多个目标程序单元是对应于所述缺陷地址而要被介质击穿的所述多个程序单元的一部分。

2.根据权利要求1的冗余控制电路，其中其数量小于所述多个程序单元数量的所述多个目标程序单元中的所述部分的数量是一个，以及

所述电压控制部分逐一施加所述电压给所述多个目标程序单元中的每一个。

3.根据权利要求1的冗余控制电路，所述电压控制部分在触发信号的定时上施加所述电压给所述多个目标程序单元。

4.根据权利要求1的冗余控制电路，其中所述电压控制部分把所述电压共同地施加给所述多个目标程序单元，以及，

所述电压是由包括在所述冗余控制电路中的器件内部来产生。

5.据权利要求1-4中任一项的冗余控制电路，其中所述的电压控制部分包括：

定时设置部分，其输出表示定时的定时信号，以基于触发信号来实行所述多个程序单元中每一个的介质击穿，以及

多个元件击穿部分，其每一个是对应于所述多个程序单元中每一个来进行安装，并基于所述定时信号和所述缺陷地址来施加所述电压给所述多个程序单元中对应的一个。

6.根据权利要求5的冗余控制电路，其中每个所述的多个元件击穿部分包括：

熔丝击穿设置部分，其基于所述缺陷地址、在所述定时信号的定时上施加指定信号，其中所述指定信号表示所述多个程序单元中对应的一个是否应该被介质击穿，以及

电压施加部分，其在当所述指定信号表示所述多个程序单元中对应的一个应该被介质击穿时，响应于所述指定信号来施加所述电压给所述多个程序单元中对应的一个。

7.根据权利要求6的冗余控制电路，其中第一定时与第二定时不同，

所述第一定时是当用于所述多个程序单元中第一个的第一所述熔丝击穿设置部分输出第一所述指定信号时的定时，以及

所述第二定时是当用于所述多个程序单元中第二个的第二所述熔丝击穿设置部分输出第二所述指定信号时的定时。

8.根据权利要求7的冗余控制电路，进一步包含：

比较部分，其将所述电压与标准电压进行比较，并且输出比较结果信号，

其中所述定时设置部分在所述电压施加部分响应于在所述第一定时中所提供的所述第一指定信号来提供所述电压以后，基于所述触发信号和表示所述电压超出了所述标准电压的所述比较结果信号来产生所述第二定时。

9.根据权利要求8的冗余控制电路，其中所述定时设置部分包括：

第一计数器，其在当所述第一脉冲数是M时开始计数所述触发信号的第一脉冲数，并且当记数的所述第一脉冲数是N时输出第一控制信号，

第二计数器，其在当所述第二脉冲数是M+N时开始计数所述触发信号的第二脉冲数，并且当记数的所述第二脉冲数是N时输出第二控制信号，以及

第三计数器，其在当所述第三脉冲数是M+2xN时开始计数所述触发信号的第三脉冲数，并且当记数的所述第三脉冲数是N时输出第三控制信号，

所述第一计数器包括：第一逻辑部分，其基于所述第二控制信号和所述第一控制信号的反相信号，在当输出所述第一指定信号时输出表示定时的第一所述定时信号，以及

所述第二计数器包括：第二逻辑部分，其基于所述第三控制信号和所述第二控制信号的反相信号，在当输出所述第二指定信号时输出表示定时的第二定时信号。

10.根据权利要求1的冗余控制电路，其所述程序单元是反熔丝。

11.一种半导体存储器，包含：

冗余控制电路，其包含：

多个程序单元，其中通过由于施加电压造成的介质击穿来编程表示缺陷位置的缺陷地址，以及

电压控制部分，其同时施加所述电压给多个目标程序单元的一部分，

其中所述多个目标程序单元是对应于所述缺陷地址要被介质击穿的所述多个程序单元的一部分；

冗余字线和冗余位线的其中之一，其被来自对应于所述缺陷地址的缺陷字线和缺陷位线的其中之一所替代；以及

多个冗余存储单元，其连接于所述冗余字线和所述冗余位线的其中之一。

12.根据权利要求11的半导体存储器，其中其数量小于所述多个程序单元数量的所述多个目标程序单元中的所述部分的数量是一个，以及

所述电压控制部分逐一施加所述电压给所述多个目标程序单元中的每一个。

13.根据权利要求11的半导体存储器，所述电压控制部分在触发信号的定时上施加所述电压给所述多个目标程序单元。

14.根据权利要求11的半导体存储器，其中所述电压控制部分把所述电压共同地施加给所述多个目标程序单元，以及，

所述电压是由包括在所述冗余控制电路中的器件内部来产生。

15.根据权利要求11-14中任一项的半导体存储器，其中所述的电压控制部分包括：

定时设置部分，其输出表示定时的定时信号，以基于触发信号来实行所述多个程序单元中每一个的介质击穿，以及

多个元件击穿部分，其每一个是对应于所述多个程序单元中每一个来进行安装，并基于所述定时信号和所述缺陷地址来施加所述电压给所述多个程序单元中对应的一个。

16.根据权利要求15的半导体存储器，其中每个所述的多个元件击穿部分包括：

熔丝击穿设置部分，其基于所述缺陷地址、在所述定时信号的定时上施加指定信号，其中所述指定信号表示所述多个程序单元中对应的一个是否应该被介质击穿，以及

电压施加部分，其在当所述指定信号表示所述多个程序单元中对应的一个应该被介质击穿时，响应于所述指定信号来施加所述电压给所述多个程序单元中对应的一个。

17.根据权利要求16的半导体存储器，其中第一定时与第二定时不同，

所述第一定时是当用于所述多个程序单元中第一个的第一所述熔丝击穿设置部分输出第一所述指定信号时的定时，以及

所述第二定时是当用于所述多个程序单元中第二个的第二所述熔丝击穿设置部分输出第二所述指定信号时的定时。

18.根据权利要求17的半导体存储器，进一步包含：

比较部分，其将所述电压与标准电压进行比较，并且输出比较结果信号，

其中所述定时设置部分在所述电压施加部分响应于在所述第一定时中所提供的所述第一指定信号来提供所述电压以后，基于所述触发信号和表示所述电压超出了所述标准电压的所述比较结果信号来产生所述第二定时。

19.根据权利要求18的半导体存储器，其中所述定时设置部分包括：

第一计数器，其在当所述第一脉冲数是M时开始计数所述触发信号的第一脉冲数，并且当记数的所述第一脉冲数是N时输出第一控制信号，

第二计数器，其在当所述第二脉冲数是M+N时开始计数所述触发信号的第二脉冲数，并且当记数的所述第二脉冲数是N时输出第二控制信号，以及

第三计数器，其在当所述第三脉冲数是M+2xN时开始计数所述触发信号的第三脉冲数，并且当记数的所述第三脉冲数是N时输出第三控制信号，

所述第一计数器包括：第一逻辑部分，其基于所述第二控制信号和所述第一控制信号的反相信号，在当输出所述第一指定信号时输出表示定时的第一所述定时信号，以及

所述第二计数器包括：第二逻辑部分，其基于所述第三控制信号和所述第二控制信号的反相信号，在当输出所述第二指定信号时输出表示定时的第二定时信号。

20.根据权利要求11的半导体存储器，其中所述程序单元是反熔丝。

21.根据权利要求11的半导体存储器，其中所述半导体存储器是DRAM，以及

所述程序单元具有与所述DRAM存储单元的电容相同的结构。

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