KR19990036526A - 외부 클럭 신호에 대해고정밀도로 위상 동기한 내부 클럭 신호를 발생하는내부 클럭 신호 발생 회로를 구비하는동기형 반도체 기억 장치 - Google Patents

외부 클럭 신호에 대해고정밀도로 위상 동기한 내부 클럭 신호를 발생하는내부 클럭 신호 발생 회로를 구비하는동기형 반도체 기억 장치 Download PDF

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Abstract

내부 클럭 신호 발생 회로에 있어서, 외부 클럭 신호와 내부 클럭 신호와의 위상차를 검출하는 위상 비교기는 외부 클럭 신호에 대응하는 클럭 신호를 전송하는 신호선에 대해 트랜지스터 및 용량을 구비함과 동시에, 내부 클럭 신호에 대응하는 클럭 신호를 전송하는 신호선에 대해 트랜지스터 및 용량을 구비한다. 이에 따라, 2개의 신호선의 각각의 신호 중, 위상이 지연하고 있는 쪽 신호의 상승 타이밍이 느슨하게 된다. 이 결과, 위상차가 확대되어, 위상 비교기(14)는 고정밀도로 위상 비교기를 행할 수 있다.

Description

외부 클럭 신호에 대해 고정밀도로 위상 동기한 내부 클럭 신호를 발생하는 내부 클럭 신호 발생 회로를 구비하는 동기형 반도체 기억 장치
본 발명은 동기형 반도체 기억 장치에 관한 것으로, 특히 외부로부터 공급되는 클럭 신호에 동기하여 외부 신호의 입력을 행하는 동기형 반도체 기억 장치에 따른 것이다.
주 기억 장치로서 이용되는 다이내믹 랜덤 억세스 메모리(이하, DRAM이라 칭함)는 고속화되어 있지만, 그 동작 속도는 여전히 마이크로 프로세서(MPU)의 동작 속도의 향상에 충분히 추종할 수 없다.
이 때문에, DRAM의 억세스 타임 및 사이클 타임이 병목 현상을 일으켜, 시스템 전체의 성능이 좋아지지 않는다고 하는 문제가 있다. 그래서, 최근 고속 MPU를 위한 주 기억 장치로서, 외부로부터 공급되는 클럭 신호에 동기하여 동작하는 동기형 반도체 기억 장치(이하, SDRAM이라 칭함)가 제안되어 있다.
SDRAM에 있어서는, 외부 클럭 신호인 시스템 클럭에 동기하여, 이하에 나타낸 연속 억세스 사양이 제안되어 있다.
종래의 SDRAM에 있어서 고속 억세스의 사양을 만족시키기 위한 표준 동작에 대한 타이밍 차트이다. 도 13의 (a) 내지 도 13의 (f)를 이용하여 설명한다.
도 13의 (a) 내지 도 13의 (f)에 있어서는, 데이타 입출력 단자 DQ0 내지 DQ7의 8비트의 데이타(바이트데이타)의 입력 및 출력이 가능한 SDRAM에 있어서, 연속한 8비트의 데이타(8×8의 합계 64비트)의 기록 또는 판독 동작을 나타낸다. 연속하여 판독되는 데이타의 비트수는 버스트 길이라 불리고, SDRAM에서는 모드 레지스터에 의해 변경하는 것이 가능하다.
도 13의 (a) 내지 도 13의 (f)에 도시한 바와 같이, SDRAM에 있어서는 외부로부터 수신하는 클럭 신호 ext. CLK의 상승 엣지에서 외부로부터의 제어 신호(예를 들면, 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS, 어드레스 신호 Add 등)가 입력된다. 어드레스 신호 Add는, 행 어드레스 신호 X와 열 어드레스 신호 Y가 시분할적으로 다중화되어 공급된다. 행 어드레스 스트로브 신호/RAS가 외부 클럭 신호 ext. CLK의 상승 엣지에 있어서 활성 상태의 L이면, 그 때의 어드레스 신호 Add가 행 어드레스 신호 X로서 입력된다.
계속해서 열 어드레스 스트로브 신호 /CAS가 외부 클럭 신호 ext. CLK의 상승 엣지에 있어서 활성 상태의 L 레벨이면, 그 때의 어드레스 신호 Add가 열 어드레스 Y로서 입력된다. 이 입력된 행 어드레스 신호(도 13의 (e)에 있어서는 Xa) 및 열 어드레스 신호(도 13의 (e)에 있어서는 Yb)에 따라 SDRAM 내에서 행 및 열의 선택 동작이 실시된다.
행 어드레스 스트로브 신호 /RAS가 L 레벨로 하강하고 나서 소정의 클럭 기간(도 13의 (a)에 있어서는 3클럭 사이클)이 경과한 후, 최초의 8비트 데이타가 출력된다.
이후, 외부 클럭 신호 ext. CLK의 상승에 응답하여 데이타가 출력된다.
한편 기록 동작에 있어서는, 판독 동작과 마찬가지로 행 어드레스 신호의 입력이 행해진다(도 13의 (e)에 있어서는 Xc). 외부 클럭 신호 ext. CLK의 상승 엣지에 있어서 열 어드레스 스트로브 신호 /CAS 및 기록 허가 신호 /WE가 모두 활성 상태의 L 레벨이면, 열 어드레스 신호(도 13의 (e)에 있어서는, Yd)가 입력됨과 동시에, 그 때 공급되어 있는 데이타(도 13의 (f)에 있어서는 d0)가 최초의 기록 데이타로서 입력된다.
행 어드레스 스트로브 신호 /RAS 및 열 어드레스 스트로브 신호 /CAS의 하강에 응답하여, SDRAM 내부에 있어서는 행 및 열 선택 동작이 실행된다. 외부 클럭 신호 ext. CLK에 동기하여 순차 입력 데이타 d1, …, d7이 입력되고, 순차 메모리셀에 이 입력 데이타가 기록된다.
외부 제어 신호(행 어드레스 스트로브 신호 /RAS 및 열 어드레스 스트로브 신호 /CAS)에 동기하여 어드레스 신호 및 입력 데이타 등을 입력하는 종래의 DRAM과 달리, SDRAM에 있어서는, 외부로부터 공급되는 클럭 신호 ext. CLK의 상승 엣지에서 외부 신호(행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS, 어드레스 신호 Add 및 입력 데이타 등)를 입력한다.
이와 같이, 외부 클럭 신호에 동기하여 연속 데이타의 기록 및 판독을 실행할 수 있으면, 연속 억세스 타임을 고속화하는 것이 가능해진다.
그런데, MPU의 고속화에 따라, 시스템 전체의 성능면으로 보아도 내부 클럭 신호의 고속화의 문제는 피할 수 없게 되어간다. 이 때문에, 외부 클럭 신호 ext. CLK를 수신하여, 이것에 동기한 내부 클럭 신호를 발생시키는 것을 목적으로 한 내부 클럭 발생 회로가 제안되어 있다. 예를 들면, 「위상 비교기 및 PLL 회로(특개평7-273645호 공보)」, 「INTEGRATING PHASE DETECTOR (USP5,252,865호) 」 등을 들 수 있다.
여기서, 종래의 SDRAM에 탑재되는 내부 클럭 신호 발생 회로의 일례로서, 지연 고정 루프(이하, DLL 회로라 칭함)의 구성을 도 14를 이용하여 설명한다.
도 14에 도시한 바와 같이, 종래의 DLL 회로(900)는 클럭 버퍼(2), 지연 라인(4), 시프트 레지스터(6), 지연 회로(8) 및 위상 비교기(14)를 구비한다.
클럭 버퍼(2)는 외부로부터의 클럭 신호(이하, 외부 클럭 신호 CLK0이라 칭함)를 입력하고, 클럭 신호 ECLK를 출력한다. 지연 라인(4)은 클럭 신호 ECLK를 지연하여 클럭 신호(이하, 내부 클럭 신호 CLK1이라 칭함)를 출력한다. 지연 회로(8)는 내부 클럭 신호 CLK1을 지연하여, 클럭 신호 RCLK를 출력한다. 위상 비교기(14)는 신호선 A1을 통해 수신하는 클럭 신호 ECLK와 신호선 A2를 통해 수신하는 클럭 신호RCLK와의 위상을 비교하고, 이에 따라 시프트 레지스터(6)의 상태를 변화시킨다. 시프트 레지스터(6)는 위상 비교기(14)의 출력에 응답하여, 지연 라인(4)의 지연 시간을 변화시킨다.
구체적으로는, 외부 클럭 신호 CLK0에 대응하는 클럭 신호 ECLK에 대해, 내부 클럭 신호 CLK1에 대응하는 클럭 신호 RCLK가 지연되고 있는 경우에는, 지연 라인(4)에 있어서의 지연 시간을 짧게 한다. 한편으로, 클럭 신호 ECLK에 대해 클럭 신호 RCLK의 위상이 진행하고 있는 경우에는, 지연 라인(4)의 지연 시간을 연장시킨다. 이 결과, 외부 클럭 신호 CLK0에 위상 동기한 내부 클럭 신호 CLK1이 출력된다.
여기서, 종래의 위상 비교기(14)의 구성에 대해, 도 15를 이용하여 간단히 설명한다.
도 15에 도시한 바와 같이, 위상 비교기(14)는 지연 회로(90, 91, 92, 93), 인버터 회로(73, 74, 75, 76, 77), AND 회로(79, 80), 래치 회로(81, 82, 83, 84, 85, 86) 및 MOS 트랜지스터 N12, N13, N14, N15, N16, N17을 구비한다.
지연 회로(90)는 입력 노드 Z60의 신호를 수신하고, 이것을 지연하여 출력한다(이하, 클럭 신호 EC라 칭함). 지연 회로(91)는 입력 노드 Z65의 신호를 수신하고, 이것을 지연하여 출력한다. 지연 회로(92)는 지연 회로(91)의 출력 신호를 수신하고, 이것을 지연하여 출력한다. 지연 회로(93)는 입력 노드 Z65의 신호를 수신하고 이것을 지연하여 출력한다.
입력 노드 Z60는 도 14의 신호선 A1과 접속된다. 또한 입력 노드 Z65는 도 14의 신호선 A2와 접속된다.
인버터 회로(73, 74, 75, 76)는 직렬로 접속된다. 인버터 회로(73)는 클럭 신호 EC를 입력하여 수신한다. 인버터 회로(76)의 출력 노드는, AND 회로(79)의 제1 입력 노드 및 AND 회로(80)의 제1 입력 노드와 접속된다.
MOS 트랜지스터 N12, 래치 회로(81), MOS 트랜지스터 N15 및 래치 회로(84)는 지연 회로(92)의 출력 노드와 AND 회로(79)의 제2 입력 노드 사이에 직렬로 접속된다. MOS 트랜지스터 N13, 래치 회로(82) MOS트랜지스터 N16 및 래치 회로(85)는 지연 회로(93)와 AND 회로(79)의 제3 입력 노드 사이에 직렬로 접속된다. 인버터 회로(77)는 래치 회로(85)와 AND 회로(80)의 제2 입력 노드 사이에 접속된다. MOS 트랜지스터 N14, 래치 회로(83), MOS 트랜지스터 N17 및 래치 회로(86)는 입력 노드 Z65와 AND 회로(80)의 제3 입력 노드 사이에 직렬로 접속된다.
MOS 트랜지스터 N12, N13 및 N14의 각각의 게이트 전극은, 인버터 회로(73)의 출력 노드와 접속된다. MOS 트랜지스터 N15, N16 및 N17의 각각의 게이트 전극은 인버터 회로(74)의 출력 노드와 접속된다.
래치 회로(81, 82, 83, 84, 85, 86)는 각각 인버터 회로(95, 96)를 포함한다.
여기서, AND 회로(79)의 제2 입력 노드에 입력되는 신호를 신호 C라 칭하고, 인버터 회로(77)에 입력되는 신호를 신호 B라 칭하고, 또한 AND 회로(80)의 제3 입력 노드에 입력되는 신호를 신호 A라 칭한다.
도 15에 도시한 위상 비교기(14)에 있어서는, 클럭 신호 EC를 트리거로 하여, 입력 노드 Z60에서 수신하는 신호와 입력 노드 Z65에서 수신하는 신호와의 위상차에 기초하여 신호 A, 신호 B 및 신호 C가 변화한다.
구체적으로는, 입력 노드 Z60에서 수신하는 신호가, 입력 노드 Z65에서 수신하는 신호보다 진행하고 있는 경우에는, 신호 A가 H 레벨이고, 또한 신호 B 및 신호 C가 L 레벨로 된다. 이 결과, AND 회로(79)로부터 H 레벨의 DOWN 신호가 출력된다.
입력 노드 Z60에서 수신하는 신호에 대해 입력 노드 Z65에서 수신하는 신호가 지연되어 있는 경우에는, 신호 A, 신호 B 및 신호 C는 어느 것이나 H 레벨로 되고, 이 결과 AND 회로(80)로부터 H 레벨의 UP 신호가 출력된다.
이와 같이, 외부 클럭 신호에 응답하여 위상 동기한 내부 클럭 신호를 발생시키기 위해서는, 외부 클럭 신호와 생성된 내부 클럭 신호와의 위상을 비교할 필요가 있다.
그러나, 종래의 위상 비교기에 의하면, 구성 요소인 트랜지스터의 전환 시간이나, 래치의 반전 시간, 또한 부하 용량의 차이에 의해 위상 비교 정밀도가 제한된다고 하는 문제가 있었다.
이 때문에, 이러한 위상 비교기를 구비하는 내부 클럭 발생 회로를 탑재한 SDRAM에 있어서는 안정된 고속 동작이 실현되지 않는다.
따라서, 본 발명은 고정밀도로 위상 동기를 할 수 있는 내부 클럭 신호 발생 회로를 탑재하는, 동기형 반도체 기억 장치를 공급하는 것을 목적으로 한다.
본 발명에 따른 동기형 반도체 기억 장치는, 외부 클럭 신호에 동기하여 제어 신호, 어드레스 신호 및 입력 신호를 포함하는 외부 신호를 입력하는 동기형 반도체 기억 장치로서, 행 방향 및 열 방향으로 매트릭스형으로 배열된 복수의 메모리셀을 포함하는 메모리셀 어레이와, 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 출력하는 내부 클럭 신호 발생 회로와, 내부 클럭 신호에 동기하여 메모리셀을 선택하고, 선택된 메모리셀에 대해 데이타의 기록, 판독을 행하는 데이타 입출력 회로를 구비하고, 내부 클럭 신호 발생 회로는 외부 클럭 신호를 지연하여 내부 클럭 신호를 출력하는 지연 라인과, 외부 클럭 신호와 내부 클럭 신호와의 위상차를 검출하는 위상차 검출 회로와, 위상차 검출 회로의 검출 결과에 따라 지연 라인의 지연 시간을 조정하는 지연 제어 회로를 포함하고, 위상차 검출 회로는 외부 클럭 신호를 전송하는 제1 신호선과, 내부 클럭 신호를 전송하는 제2 신호선과, 제1 신호선에 대응하여 설치되는 제1 용량 부하와, 제2 신호선에 대응하여 설치되는 제2 용량 부하를 포함하고, 외부 클럭 신호에 따라 제2 신호선과 제2 용량 부하 사이를 흐르는 전류량을 변화시키고, 내부 클럭 신호에 따라, 제1 신호선과 제1 용량 부하 사이를 흐르는 전류량을 변화시킴으로써, 제1 신호선의 신호와 제2 신호선의 신호와의 위상차를 변화시키는 위상 제어 회로와, 제1 신호선의 신호의 레벨 변화의 타이밍과 제2 신호선의 신호의 레벨 변화의 타이밍을 비교하는 비교 회로를 포함한다.
따라서, 본 발명의 주된 이점은, 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 발생시키는 회로에 있어서, 용량 부하를 이용하여 위상 비교의 대상으로 되는 외부 클럭 신호와 내부 클럭 신호를 전송하는 2개의 신호선의 신호의 위상차를 확대함으로써 위상 비교 정밀도가 향상하기 때문에 원하는 내부 클럭 신호를 생성할 수 있어, 고속으로 동기형 반도체 기억 장치를 동작시킬 수 있다고 하는 점이다.
본 발명의 다른 국면에 따르면 동기형 반도체 기억 장치는, 외부 클럭 신호에 동기하여 제어 신호, 어드레스 신호 및 입력 신호를 포함하는 외부 신호를 입력하는 동기형 반도체 기억 장치로서, 행 방향 및 열 방향으로 매트릭스형으로 배열된 복수의 메모리셀을 포함하는 메모리셀 어레이와, 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 출력하는 내부 클럭 신호 발생 회로와, 내부 클럭 신호에 동기하여 메모리셀을 선택하고, 선택된 메모리셀에 대해 데이타의 기록, 판독을 행하는 데이타 입출력 회로를 구비하고, 내부 클럭 신호 발생 회로는 외부 클럭 신호를 지연하여 내부 클럭 신호를 출력하는 지연 라인과, 외부 클럭 신호와 내부 클럭 신호와의 위상차를 검출하는 위상차 검출 회로와, 위상차 검출 회로의 검출 결과에 따라 지연 라인의 지연 시간을 조정하는 지연 제어 회로를 포함하고, 위상차 검출 회로는 외부 클럭 신호에 대응하여 설치되는 제1 전원 전위와, 내부 클럭 신호에 대응하여 설치되는 제2 전원 전위와, 외부 클럭 신호와 내부 클럭 신호와의 도달 속도를 검출하고, 검출 결과로서 제1 전원 전위 또는 제2 전원 전위에 따른 신호를 출력하는 신호 검출 회로를 포함한다.
따라서, 본 발명의 주된 이점은 또한, 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 발생시키는 회로에 있어서, 위상 비교기의 대상이 되는 외부 클럭 신호와 내부 클럭 신호와의 도달 속도를 검출하여 이것을 위치로 변환하여 출력함으로써 고정밀도로 위상 비교를 할 수 있기 때문에, 원하는 내부 클럭 신호를 생성할 수 있고, 고속으로 동기형 반도체 기억 장치를 동작시킬 수 있다고 하는 점이다.
본 발명의 또 다른 목적, 특징 및 우수한 점은 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음의 설명으로 명백해질 것이다.
도 1은 본 발명의 실시 형태 1에 있어서의 SDRAM(1000)의 전체 구성의 일례를 나타낸 개략 블럭도.
도 2는 본 발명의 실시 형태 1에 있어서의 내부 클럭 신호 발생 회로(100)의 구체적 구성의 일례를 나타낸 개략 블럭도.
도 3은 본 발명의 실시 형태 1에 있어서의 위상 비교부의 구체적 구성의 일례를 나타낸 도면.
도 4의 (a) 내지 도 4의 (b)는 위상 제어부(12)가 수신하는 신호(ECLK 및 RCLK)의 천이의 일례를 나타낸 타이밍 차트.
도 5의 (a) 내지 도 5의 (b)는 도 4의 (a) 내지 도 4의 (b)에 도시한 2개의 클럭 신호에 대한 위상 제어부(12)의 동작에 대해 설명하기 위한 타이밍 차트.
도 6의 (a) 내지 도 6의 (b)는 위상 제어부(12)가 수신하는 신호(ECLK 및 RCLK)의 천이의 다른 일례를 나타낸 타이밍 차트.
도 7의 (a) 내지 도 7의 (b)는 도 6의 (a) 내지 도 6의 (b)에 도시한 2개의 클럭 신호에 대한 위상 제어부(12)의 동작을 설명하기 위한 타이밍 차트.
도 8은 실시 형태 1의 내부 클럭 신호 발생 회로(100)에 있어서의 위상 비교부의 다른 구체적 구성의 일례를 나타낸 도면.
도 9는 본 발명의 실시 형태 2에 있어서의 내부 클럭 신호 발생 회로(200)의 구체적 구성의 일례를 나타낸 블럭도.
도 10 내지 도 12는 본 발명의 실시 형태 2에 있어서의 위상 비교부의 구체적 구성의 일례를 나타낸 회로도.
도 13의 (a) 내지 도 13의 (f)는 종래의 SDRAM에 있어서 고속 억세스의 사용을 만족시키기 위한 표준 타이밍 차트.
도 14는 종래의 DLL 회로(900)의 기본적 구성을 나타낸 개략 블럭도.
도 15는 종래의 위상 비교기(14)의 구체적 구성의 일례를 나타낸 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
2, 110 : 클럭 버퍼
4 : 지연 라인
6 : 시프트 레지스터
8 : 지연 회로
10, 20 : 위상 비교부
12, 18 : 위상 제어부
14 : 위상 비교기
100, 200 : 내부 클럭 신호 발생 회로
120 : 컨트롤 신호 버퍼
130 : 어드레스 버퍼
140 : 컨트롤 회로
150 : 메모리 어레이
160 : 입출력 버퍼
1000 : SDRAM
[실시 형태 1]
본 발명의 실시 형태 1에 따른 SDRAM에 대해 설명한다.
우선, 본 발명의 실시 형태 1에 있어서의 SDRAM(1000)의 전체 구성에 대해 도 1을 이용하여 설명한다.
도 1에 도시한 바와 같이, SDRAM(1000)은, 클럭 버퍼(110), 컨트롤 신호 버퍼(120), 어드레스 버퍼(130), 컨트롤 회로(140), 메모리 어레이(150), 입출력 버퍼(160) 및 내부 클럭 신호 발생 회로(100)를 구비한다.
메모리 어레이(150)는 행 및 열 방향으로 매트릭스형으로 접속된 도시하지 않은 복수의 메모리셀을 포함한다. 클럭 버퍼(110)는 외부 클럭 신호 ext. CLK를 입력하고, 클럭 신호를 출력한다. 컨트롤 신호 버퍼(120)는 컨트롤 회로(140)를 구동하는 외부 제어 신호(행 어드레스 스트로브 신호/RAS, 열 어드레스 스트로브 신호/CAS, 기록 허가 신호/WE 등)를 입력한다. 어드레스 버퍼(130)는 어드레스핀 A0 내지 A10으로부터, 선택하는 메모리셀을 지정하는 어드레스 신호 Add를 입력한다. 컨트롤 회로(140)는 클럭 버퍼(110)로부터 출력되는 클럭 신호에 동기하여 메모리셀을 선택 상태로 한다.
내부 클럭 신호 발생 회로(100)는 클럭 버퍼(110)로부터 출력되는 클럭 신호에 위상 동기한 내부 클럭 신호를 출력한다. 내부 클럭 신호 발생 회로(100)로서는, DLL 회로 또는 PLL 회로가 이용된다.
입출력 버퍼(160)는, 이 내부 클럭 신호에 따라, 데이타 입출력 단자 DQ로부터 선택된 메모리셀에 기록하는 데이타를 입력하거나, 혹은 선택된 메모리셀로부터 판독한 데이타를 출력한다. 예를 들면, SDRAM(1000)은 데이타 입출력 단자 DQ로부터 8비트의 바이트 데이타를 입출력한다.
다음에, SDRAM(1000)에 탑재하는 내부 클럭 신호 발생 회로(100)의 구성의 일례에 대해 블럭도인 도 2를 이용하여 설명한다.
또, 도 14에 도시한 종래의 내부 클럭 신호 발생 회로(900)와 동일한 구성에는, 동일한 기호 및 동일한 부호를 붙여 그 설명을 생략한다.
도 2에 도시한 내부 클럭 신호 발생 회로(100)는 DLL 회로를 구성한다. 도 2에 도시한 바와 같이 내부 클럭 신호 발생 회로(100)는 클럭 버퍼(2), 지연 라인(4), 시프트 레지스터(6), 위상 비교부(10) 및 지연 회로(8)를 구비한다.
도 2에 도시한 내부 클럭 신호 발생 회로(100)는 외부로부터 입력하는 클럭 신호(이하, 외부 클럭 신호 CLK0이라 칭함)를 수신하고, 이것에 위상 동기한 클럭 신호(이하, 내부 클럭 신호 CLK1이라 칭함)를 출력한다.
위상 비교부(10)는 신호선 A1을 통해, 클럭 버퍼(2)로부터 외부 클럭 신호 CLK0에 대응하는 클럭 신호 ECLK를 수신한다. 또한, 위상 비교부(10)는 신호선 A2를 통해, 지연 회로(8)로부터 내부 클럭 신호 CLK1에 대응하는 클럭 신호 RCLK를 수신한다. 그리고 위상 비교부(10)는 이들 신호의 위상차를 확대한 후, 위상을 비교한다. 위상 비교의 결과로서 UP 신호/DOWN 신호가 출력된다. 시프트 레지스터(6)는 위상 비교부(10)로부터 출력되는 UP 신호/DOWN 신호에 따라 지연 라인(4)의 지연 시간을 조정한다.
다음에, 본 발명의 실시 형태 1에 있어서의 위상 비교부(10)의 구성의 일례(이하, 위상 비교부 10. 1이라 칭함)에 대해 도 3을 이용하여 설명한다.
도 3에 도시한 바와 같이 위상 비교부(10.1)는 위상 제어부(12) 및 위상 비교기(14)를 구비한다. 위상 제어부(12)는 신호선 A1 및 신호선 A2의 각각을 통해 전송되는 신호의 위상차를 확대한다. 위상 비교기(14)는 상술한 바와 같이, 신호선 A1 및 신호선 A2의 각각으로부터 수신하는 신호의 상승 타이밍의 차를 검출하여, 검출 결과로서 UP 신호/DOWN 신호를 출력한다.
다음에, 본 발명의 실시 형태 1에 있어서의 위상 제어부(12)의 구성에 대해 구체적으로 설명한다.
도 3에 도시한 바와 같이 위상 제어부(12)는 용량 C11 및 C12 및 MOS 트랜지스터 N11 및 N12를 구비한다.
MOS 트랜지스터 N11은 신호선 A1과 용량 C11의 한쪽 단자 사이에 접속된다. 용량 C11의 다른쪽의 단자는 접지 전위 GND와 접속된다. 또한, MOS 트랜지스터 N11의 게이트 전극은 신호선 A2와 접속된다.
MOS 트랜지스터 N12는 신호선 A2와 용량 C12의 한쪽 단자 사이에 접속된다. 또한 용량 C12의 다른쪽 단자는 접지 전위 GND와 접속된다. 또한, MOS 트랜지스터 N12의 게이트 전극은 신호선 A1과 접속된다.
실시 형태 1에 있어서는, MOS 트랜지스터 N11 및 N12는 모두 N 채널형 MOS 트랜지스터로 한다.
MOS 트랜지스터 N11은 스위칭 소자이고, 클럭 신호 RCLK에 따라 신호선 A1로부터 용량 C11에 흐르는 전류량을 제어한다. 또한, MOS 트랜지스터 N12는 스위칭 소자이고, 클럭 신호 ECLK에 따라 신호선 A2로부터 용량 C12에 흐르는 전류량을 제어한다.
구체적으로는, 클럭 신호 RCLK가 H 레벨인 경우에는, 용량 C11이 전기적으로 신호선 A1에 접속되고, 용량 C11에 신호선 A1로부터 전류가 흘러 들어간다. 또한, 클럭 신호 ECLK가 H 레벨인 경우에는, 용량 C12가 전기적으로 신호선 A2에 접속되고, 용량 C12에 신호선 A2로부터 전류가 흘러 들어간다.
다음에, 본 발명의 실시 형태 1에 있어서의 위상 제어부(12)의 동작에 대해 그 타이밍 차트인 도 4 내지 도 7을 이용하여 설명한다.
도 4의 (a) 및 도 5의 (a)는 클럭 신호 ECLK의 천이를, 도 4의 (b) 및 도 5의 (b)는 클럭 신호 RCLK의 천이를 각각 나타내고 있다.
도 6의 (a) 및 도 7의 (a)는 각각 클럭 신호 ECLK의 천이를, 도 6의 (b) 및 도 7의 (b)는 클럭 신호 RCLK의 천이를 각각 나타내고 있다.
우선 도 4의 (a) 내지 도 4의 (b) 및 도 5의 (a) 내지 도 5의 (b)를 이용하여, 클럭 신호 RCLK의 위상이 클럭 신호 ECLK의 위상보다도 진행하고 있는 경우에 대해 설명한다. 이 경우, 도 4의 (a) 내지 도 4의 (b)에 도시한 바와 같이, 클럭 신호 RCLK와 클럭 신호 ECLK와의 상승 타이밍의 차는 t1이다.
우선, MOS 트랜지스터 N11 및 N12는 모두 비도통 상태이다. 계속해서, 위상 제어부(12)가 도 4의 (a) 내지 도 4의 (b)에 도시한 관계의 클럭 신호를 수신하면, 우선 MOS 트랜지스터 N11이 H 레벨의 클럭 신호 RCLK를 수신하여 도통 상태로 된다. 이 결과, 신호선 A1과 용량 C11이 전기적으로 접속 상태로 된다. 이에 따라, 도 5의 (a) 내지 도 5의 (b)에 도시한 바와 같이, 신호선 A1을 통해 전송되는 클럭 신호 ECLK의 상승 타이밍이 느슨하게 되어, 클럭 신호 RCLK와 클럭 신호 ECLK와의 위상차(상승 타이밍의 차)가 t2 (>t1)로 된다.
다음에, 도 6의 (a) 내지 도 6의 (b) 및 도 7의 (a) 내지 도 7의 (b)를 이용하여, 클럭 신호 ECLK에 대해 클럭 신호 RCLK의 위상이 지연되고 있는 경우에 대해 설명한다. 도 6의 (a) 내지 도 6의 (b)에 도시한 바와 같이, 클럭 신호 ECLK와 클럭 신호 RCLK와의 위상차(상승 타이밍의 차)는 t3이다.
우선, MOS 트랜지스터 N11 및 N12는 모두 비도통 상태이다. 계속해서, 위상 제어부(12)가, 도 6의 (a) 내지 도 6의 (b)에 도시한 관계의 클럭 신호를 수신하면, 우선 MOS 트랜지스터 N12가, H 레벨의 클럭 신호 ECLK를 수신하여 도통 상태로 된다. 이 결과, 신호선 A2와 용량 C12가 전기적으로 접속 상태로 된다. 이에 따라, 도 7의 (a) 내지 도 7의 (b)에 도시한 바와 같이, 신호선 A2를 통해 전송되는 클럭 신호 RCLK의 상승 타이밍이 느슨하게 되어, 클럭 신호 ECLK와 클럭 신호 RCLK와의 위상차(상승 타이밍의 차)가 t 4 (>t 3)로 된다.
즉, 위상 비교부(12)에 의해, 신호선 A1 및 신호선 A2의 각각의 신호 중, 위상이 지연되고 있는 쪽의 신호의 상승 타이밍이 느슨하게 된다. 이에 따라, 위상 비교기(14)에 있어서 비교의 대상으로 되는 신호의 위상차가 확대되기 때문에, 고정밀도로 위상 비교하는 것이 가능해진다.
이에 따라, 내부 클럭 신호 발생 회로(100)는 고정밀도로 위상 동기한 내부 클럭 신호를 발생하는 것이 가능해진다.
다음에, 내부 클럭 신호 발생 회로(100)의 위상 비교부(10)의 다른 일례(이하, 위상 비교부 10. 2라 칭함)를 회로도인 도 8을 이용하여 설명한다.
도 3에 도시한 위상 비교부(10.1)와 동일한 구성 요소에는, 동일한 부호 및 동일한 기호를 붙여 그 설명을 생략한다.
도 8에 도시한 위상 비교부(10.2)는 위상 제어부(18) 및 위상 비교기(14)를 구비한다. 위상 제어부(18)는 신호선 A1 및 신호선 A2의 각각의 신호의 위상차를 확대한다. 위상 비교기(14)는 상술한 바와 같이, 신호선 A1 및 신호선 A2의 각각으로부터 수신하는 신호의 상승 타이밍의 차를 검출하여, 검출 결과로서 UP 신호/DOWN 신호를 출력한다.
다음에, 본 발명의 실시 형태 1에 있어서의 위상 제어부(18)의 구성에 대해 구체적으로 설명한다.
도 8에 도시한 바와 같이, 위상 제어부(18)는 용량 C11 및 C12, MOS 트랜지스터 N11, N12, N13 및 N14 및 인버터 회로(30, 31, 32, 33, 34, 35)를 구비한다.
MOS 트랜지스터 N11 및 N12 및 용량 C11 및 C12의 접속 관계에 대해서는, 도 3에서 설명한 바와 같다.
MOS 트랜지스터 N13은 MOS 트랜지스터 N11과 용량 C11과의 접속 노드인 노드 Z3와 접지 전위 GND 사이에 접속된다. 인버터 회로(30, 31, 32)는 신호선 A2와 MOS 트랜지스터 N13의 게이트 전극 사이에 직렬로 접속된다.
MOS 트랜지스터 N14는 MOS 트랜지스터 N12와 용량 C12와의 접속 노드인 노드 Z4와 접지 전위 GND 사이에 접속된다. 인버터 회로(33, 34, 35)는 신호선 A1과 MOS 트랜지스터 N14의 게이트 전극 사이에 직렬로 접속된다.
실시 형태 1에 있어서는, MOS 트랜지스터 N13 및 N14는 모두 N 채널형 MOS 트랜지스터로 한다.
다음에, 본 발명의 실시 형태 1에 있어서의 위상 제어부(18)의 동작에 대해 설명한다.
MOS 트랜지스터 N13은 신호선 A2의 신호(클럭 신호 RCLK)가 L 레벨로 하강하면 도통 상태로 된다. 이 MOS 트랜지스터 N13가 도통 상태가 되면, 용량 C11에 축적되어 있는 전하가 방전된다.
MOS 트랜지스터 N14는 신호선 A1의 신호(클럭 신호 ECLK)가 L 레벨로 하강하면 도통 상태가 된다. 이 MOS 트랜지스터 N14가 도통 상태가 되면, 용량 C12에 축적되어 있는 전하가 방전한다.
즉, 위상 제어부(18)에 의해, 신호선 A1 및 신호선 A2의 각각의 신호의 하강 타이밍에 따라 대응하는 용량 C11 및 용량C12에 축적된 전하를 방전할 수 있으므로, 위상 비교기(14)에 있어서 연속하여 위상 비교를 행하는 것이 가능해진다. 또한, 신호선 A1 및 신호선 A2의 각각의 신호 중, 위상이 지연되고 있는 쪽의 신호의 상승 타이밍이 느슨하게 되기 때문에, 위상 비교기(14)에 있어서 고정밀도로 위상 비교를 행하는 것이 가능해진다.
이에 따라, 내부 클럭 신호 발생 회로(100)는 고정밀도로 위상 동기한 내부 클럭 신호를 발생하는 것이 가능해진다.
보다 구체적으로는, 도 3 및 도 8에 도시한 본 발명의 실시 형태 1에 있어서의 위상 비교부(10)는 도 15에 도시한 종래의 위상 비교기(14)의 판정 한계의 약 1/4의 위상차를 판정할 수 있다. 예를 들면, 종래의 위상 비교기(14)가 1ns의 위상차까지 판정할 수 있다고 한다면, 본 발명의 실시 형태 1에 있어서의 위상 비교부(10)는, 약 0. 25ns까지 위상차를 판정할 수 있도록 된다.
이 결과, 도 1에 도시한 SDRAM(1000)에 있어서, 상기에 도시한 위상 비교부(10)를 구비하는 내부 클럭 신호 발생 회로(100)를 이용함으로써, 고속 동작을 실현할 수 있다.
또, 이상의 설명에 있어서의 구성은 구체예이고, 예를 들면, 용량은 MOS 캐패시터로 구성하는 것도 가능하다.
또한, DLL 회로를 이용하여 설명하였지만, 이것에 한하지 않고, PLL 회로에서도 적용 가능하다.
[실시 형태 2]
다음에, 본 발명의 실시 형태 2에 있어서의 내부 클럭 신호 발생 회로의 구성에 대해, 블럭도인 도 9를 이용하여 설명한다.
실시 형태 2에 있어서의 내부 클럭 신호 발생 회로(200)가 도 2에 있어서의 내부 클럭 신호 발생 회로(100)와 다른 점은 위상 비교부(10)를 대신하여 위상 비교부(20)를 구비하는 것이다.
위상 비교부(20)는 신호선 A1을 통해, 클럭 버퍼(2)로부터 외부 클럭 신호 CLK0에 대응하는 클럭 신호 ECLK를 수신한다. 또한, 위상 비교부(20)는 신호선 A2를 통해 지연 회로(8)로부터 출력되는 내부 클럭 신호 CLK1에 대응하는 클럭 신호 RCLK를 수신한다. 그리고 위상 비교부(20)는 이들 신호의 도달 속도를 검출함으로써 위상을 비교한다. 시프트 레지스터(6)는 위상 비교부(20)의 출력에 기초하여 지연 라인(4)의 지연 시간을 조정한다.
다음에, 본 발명의 실시 형태 2에 있어서의 위상 비교부(20)의 구성의 일례(이하, 위상 비교부 20. 1이라 칭함)에 대해, 도 10을 이용하여 설명한다.
도 10에 도시한 바와 같이 위상 비교부(20.1)는 MOS 트랜지스터 N1, N2, P1 및 P2를 구비한다.
MOS 트랜지스터 N1 및 N2는 각각 N 채널형 MOS 트랜지스터이다. 또한, MOS 트랜지스터 P1 및 P2는 각각 P 채널형 MOS 트랜지스터이다.
MOS 트랜지스터 N1은 내부 승압 전원 Vpp와 MOS 트랜지스터 P1의 한쪽 도통 단자 사이에 접속된다. MOS 트랜지스터 P1의 다른쪽의 도통 단자는, MOS 트랜지스터 N2의 한쪽 도통 단자와 접속된다. 또한, MOS 트랜지스터 P2는 MOS 트랜지스터 N2의 다른쪽의 도통 단자와 접지 전위 GND 사이에 접속된다.
MOS 트랜지스터 N1 및 P2의 각각의 게이트 전극은, 신호선 A1과 접속된다. MOS 트랜지스터 N2 및 P1의 각각의 게이트 전극은 신호선 A2와 접속된다.
상술한 바와 같이, 신호선 A1은 도 9에 도시한 클럭 버퍼(2)로부터 출력되는 클럭 신호 ECLK를 전송한다. 또한, 신호선 A2는 도 9에 도시한 지연 회로(8)로부터 출력되는 클럭 신호 RCLK를 전송한다.
MOS 트랜지스터 P1 및 P2로서, 동일 사이즈(예를 들면, W=10㎛, L=0. 35㎛)의 트랜지스터를 사용한다. 또한, MOS 트랜지스터 N1 및 N2로서, 동일 사이즈(예를 들면, W=5㎛, L=0. 35㎛)의 트랜지스터를 사용한다.
다음에, 본 발명의 실시 형태 2에 있어서의 위상 비교부(20.1)의 동작에 대해 설명한다.
클럭 신호 RCLK의 위상이 클럭 신호 ECLK의 위상보다도 진행하고 있는 경우에 대해 설명한다. 이 경우에는, MOS 트랜지스터 N2 및 P2가 모두 도통 상태로 되어 MOS 트랜지스터 N1 및 P1이, 모두 비도통 상태로 된다.
이에 따라, MOS 트랜지스터 P1과 MOS 트랜지스터 N2와의 접속 노드인 노드 Z5로부터 L 레벨의 신호(UP 신호)가 출력된다.
다음에, 클럭 신호 RCLK의 위상이 클럭 신호 ECLK의 위상보다도 지연되고 있는 경우에 대해 설명한다. 이 경우에는, MOS 트랜지스터 N1 및 P1이 모두 도통 상태로 되어, MOS 트랜지스터 N2 및 P2가 모두 비도통 상태로 된다.
이에 따라, 노드 Z5로부터 H 레벨의 UP 신호가 출력된다.
도 9에 도시한 시프트 레지스터(6)는, 위상 비교부(20.1)의 출력 신호가 H레벨이면, 지연 라인(4)의 지연 시간을 짧게 하여, L 레벨이면 지연 시간을 연장시키기 위한 제어를 행한다.
즉, 위상 비교부(20.1)는 신호선 A1 및 신호선 A2의 각각의 신호의 전달 속도에 응답하여 H 레벨의 신호 또는 L 레벨의 신호를 출력한다.
또한, 이와 같이 위상 비교부(20.1)를 구성함으로써, 클럭 신호 ECLK가 통과하는 회로의 부하 용량과 클럭 신호 RCLK가 통과하는 회로의 부하 용량을 같게 할 수 있어, 이에 따라 고정밀도에서의 위상 비교가 가능해진다.
또한 위상 비교부(20)의 다른 구체적 구성의 일례(이하, 위상 비교부 20. 2라 칭함)에 대해, 도 11을 이용하여 설명한다.
도 10에 도시한 위상 비교부(20.1)와 동일한 구성 요소에는, 동일한 기호 및 부호를 붙여 그 설명을 생략한다.
도 11에 도시한 바와 같이, 위상 비교부(20.2)는 유닛 U1 및 래치 회로(22)를 구비한다.
유닛 U1은 MOS 트랜지스터 N1, N2, P1 및 P2를 구비한다. 유닛 U1에 있어서의 MOS 트랜지스터 N1, N2, P1 및 P2의 접속 관계에 대해서는, 도 10에서 설명한 바와 같다.
래치 회로(22)는, 인버터 회로(24, 25)로 구성된다. 인버터 회로(24)의 입력 노드 및 인버터 회로(25)의 출력 노드는 MOS 트랜지스터 P1과 MOS 트랜지스터 N2와의 접속 노드에 대응하는 노드 Z5와 접속된다. 인버터 회로(25)의 입력 노드는 인버터 회로(24)의 출력 노드와 접속된다.
위상 비교부(20.2)는 노드 Z5로부터 UP 신호를 출력하고, 인버터 회로(24)의 출력 노드 Z6(인버터 회로 25의 입력 노드)로부터 DOWN 신호를 출력한다.
다음에, 본 발명의 실시 형태 2에 있어서의 위상 비교부(20.2)의 동작에 대해 설명한다.
클럭 신호 RCLK의 위상이 클럭 신호 ECLK의 위상보다도 진행하고 있는 경우에 대해 설명한다.
이 경우, MOS 트랜지스터 N2 및 P2가, 모두 도통 상태로 되어, MOS 트랜지스터 N1 및 P1이, 모두 비도통 상태로 된다. 이에 따라, 노드 Z5로부터 L 레벨의 UP 신호가 출력되고, 노드 Z6로부터 H 레벨의 DOWN 신호가 출력된다.
클럭 신호 RCLK의 위상이 클럭 신호 ECLK의 위상보다도 지연되고 있는 경우에 대해 설명한다.
이 경우, MOS 트랜지스터 N1 및 MOS 트랜지스터 P1이 도통 상태로 되어, MOS 트랜지스터 N2 및 MOS 트랜지스터 P2가 비도통 상태로 된다. 이에 따라, 노드 Z5로부터 H 레벨의 UP 신호가 출력되고, 노드 Z6로부터 L 레벨의 DOWN 신호가 출력된다.
또한, 클럭 신호 RCLK와 클럭 신호 ECLK가 모두 동일 레벨인 경우(H 레벨 혹은 L 레벨)에 대해 설명한다.
도 10에 도시한 위상 제어부(20.1)에 있어서는, 이 경우, 예를 들면, 양 신호가 모두 H 레벨이면, MOS 트랜지스터 N1 및 N2가 모두 도통 상태로 되고, 또한 MO 트랜지스터 P1 및 P2가 모두 비도통 상태로 된다. 반대로 양 신호가 모두 L 레벨인 경우에는, MOS 트랜지스터 P1 및 P2가 모두 도통 상태로 되고, 또한 MOS 트랜지스터 N1 및 N2가 모두 비도통 상태로 된다. 이 결과, UP 신호는 Hi-Z (하이임피던스) 상태로 된다.
한편, 도 11에 도시한 위상 제어부(20.2)에 있어서는, 래치 회로(22)에서 보유되는 신호에 따라 UP 신호/DOWN 신호가 출력된다. 이에 따라, UP 신호/DOWN 신호가 Hi-Z 상태로 되는 것을 막을 수 있다.
또, 도 11에서는, 인버터형의 래치 회로(22)에 대해 설명하였지만, NAND형 등의 래치 회로를 이용하여도 마찬가지의 효과를 얻을 수 있다.
또한, 본 발명의 실시 형태 2의 위상 비교부(20)의 다른 구체적 구성의 일례(이하, 위상 비교부 20. 3이라 칭함)에 대해, 도 12를 이용하여 설명한다.
도 11에 도시한 위상 비교부(20.2)와 마찬가지의 구성 요소에는, 동일한 기호 및 부호를 붙여 그 설명을 생략한다.
도 12에 도시한 바와 같이, 위상 비교부(20.3)는, 유닛 U1 및 U2 및 래치 회로(22)를 구비한다. 유닛 U1 및 유닛 U2는 모두, 신호선 A1의 신호(ECLK)와 신호선 A2의 신호(RCLK)와의 위상차(신호의 도달 속도)를 검출한다.
유닛 U1은 MOS 트랜지스터 N1, N2, P1 및 P2를 구비한다. 유닛 U1에 있어서의 MOS 트랜지스터 N1, N2, P1 및 P2 및 래치 회로(22)의 접속 관계에 대해서는 도 11에서 설명한 바와 같다.
유닛 U2는 MOS 트랜지스터 N3, N4, P3 및 P4를 구비한다. MOS 트랜지스터 N3 및 N4는 N 채널형 MOS 트랜지스터이다. 또한, MOS 트랜지스터 P3 및 P4는 각각 P 채널형 MOS 트랜지스터이다.
MOS 트랜지스터 N3와 MOS 트랜지스터 N4는 동일 사이즈의 트랜지스터이다. 또한, MOS 트랜지스터 P3과 MOS 트랜지스터 P4는 동일 사이즈의 트랜지스터이다.
MOS 트랜지스터 N3은 내부 승압 전원 Vpp와 MOS 트랜지스터 P3의 한쪽 도통 단자 사이에 접속된다. MOS 트랜지스터 P3의 다른 도통 단자는 노드 Z6과 접속된다. MOS 트랜지스터 P4는 접지 전위 GND와 MOS 트랜지스터 N4의 한쪽 도통 단자 사이에 접속된다. MOS 트랜지스터 N4의 다른쪽의 도통 단자는 노드 Z6에 접속된다.
MOS 트랜지스터 N3 및 MOS 트랜지스터 P4의 각각의 게이트 전극은, 신호선 A2와 접속된다. MOS 트랜지스터 P3 및 MOS 트랜지스터 N4의 각각의 게이트 전극은 신호선 A1과 접속된다.
다음에, 본 발명의 실시 형태 2에 있어서의 위상 비교부(20.3)의 동작에 대해 설명한다.
클럭 신호 RCLK의 위상이 클럭 신호 ECLK의 위상보다도 진행하고 있는 경우에 대해 설명한다.
이 경우, MOS 트랜지스터 N2 및 P2가 모두 도통 상태로 되고, MOS 트랜지스터 N1 및 P1이, 모두 비도통 상태로 된다. 또한, MOS 트랜지스터 N3 및 P3이 모두 도통 상태로 되고, MOS 트랜지스터 N4 및 P4가 모두 비도통 상태로 된다.
이에 따라, 노드 Z5로부터 L 레벨의 UP 신호가 출력되고, 노드 Z6로부터 H 레벨의 DOWN 신호가 출력된다.
클럭 신호 RCLK의 위상이 클럭 신호 ECLK의 위상보다도 지연되고 있는 경우에 대해 설명한다.
이 경우, MOS 트랜지스터 N1 및 MOS 트랜지스터 P1이 도통 상태로 되고, MOS 트랜지스터 N2 및 MOS 트랜지스터 P2가 비도통 상태로 된다. 또한, MOS 트랜지스터 N4 및 MOS 트랜지스터 P4가 도통 상태로 되고, MOS 트랜지스터 N3 및 MOS 트랜지스터 P3이 비도통 상태로 된다.
이에 따라, 노드 Z5로부터 H 레벨의 UP 신호가 출력되고, 노드 Z6으로부터 L 레벨의 DOWN 신호가 출력된다.
또한, 클럭 신호 RCLK와 클럭 신호 ECLK가 모두 동일 레벨인 경우(H 레벨 혹은 L 레벨)에는 래치 회로(22)에서 유지되는 신호에 따라 UP 신호/DOWN 신호가 출력된다. 이에 따라, UP 신호/DOWN 신호가 Hi - Z 상태로 되는 것을 막을 수 있다.
또, 도 9에 도시한 시프트 레지스터(6)는, 위상 비교부(20.3)의 출력 신호(UP 신호/DOWN 신호)에 응답하여, 지연 라인(4)의 지연 시간의 조정을 행한다.
이와 같이 위상 비교부(20.3)에 있어서는, 위상차를 검출하는 유닛 U1과 동일 구성으로 입력 신호의 순서를 교체시킨 유닛 U2를 래치 회로(22)를 사이에 두고 접속하도록 구성함으로써, 클럭 신호 ECLK와 클럭 신호 RCLK가 통과하는 회로를 완전히 대칭으로 할 수 있다. 이 결과, 클럭 신호 ECLK가 통과하는 회로의 부하 용량과 클럭 신호 RCLK가 통과하는 회로의 부하 용량이 같게 되어, 보다 고정밀도에서의 위상 비교가 가능해진다.
따라서, 도 1에 도시한 SDRAM(1000)에 있어서, 내부 클럭 신호 발생 회로(100)를 대신하여, 위상 비교부(20.1, 20.2, 20. 3)를 구비하는 내부 클럭 신호 발생 회로(200)를 이용함으로써, 마찬가지로 고속 동작을 실현하는 것이 가능해진다.
이상과 같이, 본 발명의 동기형 반도체 기억 장치에 의하면, 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 발생시키는 회로에 있어서, 용량 부하를 이용하여 위상 비교의 대상이 되는 외부 클럭 신호와 내부 클럭 신호를 전송하는 2개의 신호선의 신호의 위상차를 확대함으로써, 고정밀도로 양 신호의 위상을 비교할 수 있다. 이에 따라, 위상 비교 정밀도가 향상하기 때문에, 원하는 내부 클럭 신호를 생성할 수 있어, 고속으로 동기형 반도체 기억 장치를 동작시킬 수 있다.
또한, 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 발생시키는 회로에 있어서, 용량 부하에 축적된 전하를 추출함으로써, 연속하여 위상 비교를 행할 수 있다. 이 결과, 원하는 내부 클럭 신호를 생성할 수 있어, 고속으로 동기형 반도체 기억 장치를 동작시킬 수 있다.
또한 본 발명의 동기형 반도체 기억 장치에 의하면, 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 발생시키는 회로에 있어서, 위상 비교의 대상이 되는 외부 클럭 신호와 내부 클럭 신호와의 도달 속도를 검출하여, 이것을 전위로 변환하여 출력함으로써, 위상 비교를 할 수 있다. 이에 따라, 원하는 내부 클럭 신호를 생성할 수 있어, 고속으로 동기형 반도체 기억 장치를 동작시킬 수 있다.
또한, 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 발생시키는 회로에 있어서, 도달 속도를 검출하는 회로를 동일 사이즈의 MOS 트랜지스터로 구성함으로써, 위상 비교의 대상으로 되는 외부 클럭 신호와 내부 클럭 신호가 통과하는 회로의 부하 용량을 같이 할 수 있어, 이에 따라, 고정밀도의 위상 비교가 가능해진다.
또한, 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 발생시키는 회로에 있어서, 래치 회로를 설치함으로써, 검출되지 않는 경우에 있어서도 하이임피던스 상태의 신호를 출력하는 것을 막을 수 있다.
또한, 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 발생시키는 회로에 있어서, 상술한 검출 회로와 동일 구성으로 입력 신호의 순서를 교체시킨 검출 회로를 래치 회로를 사이에 두고 접속하도록 구성함으로써, 외부 클럭 신호와 내부 클럭 신호가 통과하는 회로를 완전히 대칭으로 할 수 있다. 이 결과, 부하 용량이 같게 되어, 보다 고정밀도에서의 위상 비교가 가능해진다.
발명의 상세한 설명항에서 행해진 구체적인 실시 태양 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명확하게 하기 위한 것으로, 그와 같은 구체예에만을 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 사항과의 범위내에서, 여러 가지 변경하여 실시할 수 있는 것이다.

Claims (3)

  1. 외부 클럭 신호에 동기하여 제어 신호, 어드레스 신호 및 입력 신호를 포함하는 외부 신호를 입력하는 동기형 반도체 기억 장치에 있어서,
    행 방향 및 열 방향으로 매트릭스형으로 배열된 복수의 메모리셀을 포함하는 메모리셀 어레이와,
    상기 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 출력하는 내부 클럭 신호 발생 수단과,
    상기 내부 클럭 신호에 동기하여 상기 메모리셀을 선택하고, 상기 선택된 메모리셀에 대해 데이타의 기록, 판독을 행하는 데이타 입출력 수단을 구비하고,
    상기 내부 클럭 신호 발생 수단은,
    상기 외부 클럭 신호를 지연시켜 상기 내부 클럭 신호를 출력하는 지연 라인과,
    상기 외부 클럭 신호와 상기 내부 클럭 신호와의 위상차를 검출하는 위상차 검출 수단과,
    상기 위상차 검출 수단의 검출 결과에 따라 상기 지연 라인의 지연 시간을 조정하는 지연 제어 수단을 포함하고,
    상기 위상차 검출 수단은,
    상기 외부 클럭 신호를 전송하는 제1 신호선과,
    상기 내부 클럭 신호를 전송하는 제2 신호선과,
    상기 제1 신호선에 대응하여 설치되는 제1 용량 부하와, 상기 제2 신호선에 대응하여 설치되는 제2 용량 부하를 포함하고, 상기 외부 클럭 신호에 응답하여 상기 제2 신호선과 상기 제2 용량 부하 사이를 흐르는 전류량을 변화시키고, 상기 내부 클럭 신호에 응답하여 상기 제1 신호선과 상기 제1 용량 부하 사이를 흐르는 전류량을 변화시킴으로써, 상기 제1 신호선의 신호와 상기 제2 신호선의 신호와의 위상차를 변화시키는 위상 제어 수단과,
    상기 제1 신호선의 신호의 레벨 변화의 타이밍과 상기 제2 신호선의 신호의 레벨 변화의 타이밍을 비교하는 비교 수단을 포함하는 것을 특징으로 하는 동기형 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 위상 제어 수단은,
    상기 제1 용량 부하에 대응하여 설치되고, 상기 내부 클럭 신호의 레벨 변화에 응답하여, 상기 제1 신호선과 상기 제1 용량 부하 사이를 흐르는 전류량을 조정하는 제1 스위치 수단과,
    상기 제2 용량 부하에 대응하여 설치되고, 상기 외부 클럭 신호의 레벨 변화에 응답하여, 상기 제2 신호선과 상기 제2 용량 부하와의 사이를 흐르는 전류량을 조정하는 제2 스위치 수단을 구비하는 것을 특징으로 하는 동기형 반도체 기억 장치.
  3. 외부 클럭 신호에 동기하여 제어 신호, 어드레스 신호 및 입력 신호를 포함하는 외부 신호를 입력하는 동기형 반도체 기억 장치에 있어서,
    행 방향 및 열 방향으로 매트릭스형으로 배열된 복수의 메모리셀을 포함하는 메모리셀 어레이와,
    상기 외부 클럭 신호에 위상 동기한 내부 클럭 신호를 출력하는 내부 클럭 신호 발생 수단과,
    상기 내부 클럭 신호에 동기하여 상기 메모리셀을 선택하고, 상기 선택된 메모리셀에 대해 데이타의 기록, 판독을 행하는 데이타 입출력 수단을 구비하고,
    상기 내부 클럭 신호 발생 수단은,
    상기 외부 클럭 신호를 지연시켜 상기 내부 클럭 신호를 출력하는 지연 라인과,
    상기 외부 클럭 신호와 상기 내부 클럭 신호와의 위상차를 검출하는 위상차 검출 수단과,
    상기 위상차 검출 수단의 검출 결과에 따라, 상기 지연 라인의 지연 시간을 조정하는 지연 제어 수단을 포함하고,
    상기 위상차 검출 수단은,
    상기 외부 클럭 신호에 대응하여 설치되는 제1 전원 전위와,
    상기 내부 클럭 신호에 대응하여 설치되는 제2 전원 전위와,
    상기 외부 클럭 신호와 상기 내부 클럭 신호와의 도달 속도를 검출하고, 검출 결과로서 상기 제1 전원 전위 또는 상기 제2 전원 전위에 따른 신호를 출력하는 신호 검출 수단을 포함하는 것을 특징으로 하는 동기형 반도체 기억 장치.
KR1019980022297A 1997-10-13 1998-06-15 외부 클럭 신호에 대해고정밀도로 위상 동기한 내부 클럭 신호를 발생하는내부 클럭 신호 발생 회로를 구비하는동기형 반도체 기억 장치 KR100293772B1 (ko)

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