TWI233632B - Semiconductor wafer and manufacturing method for the same - Google Patents

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TWI233632B TW092129014A TW92129014A TWI233632B TW I233632 B TWI233632 B TW I233632B TW 092129014 A TW092129014 A TW 092129014A TW 92129014 A TW92129014 A TW 92129014A TW I233632 B TWI233632 B TW I233632B
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Description

l233632 玖、發明說明： 【發明所屬之技術領域】 本發明係關料導體晶圓，特別是關於外周部具備適合 進行半導體裝置的製造步驟之一貫化生產管理且視認性佳 的ID(識別）標記之半導體晶圓及半導體晶圓製造方法。 【先前技術】 通常’於半導體裝置-連串的製造步”，管理製造停 T等的必要步驟可達數百項步驟之多。在半導體裝置的製 造步驟中，有每於各步驟設定嚴密的製造條件之必要。該 等製造步驟之管理，係使用包含附於半導體晶圓主面的： 部分之數字、文字或是條碼等之ID標記來進行。 為要識別半導體晶圓，ID標記通f包含顯示製造巧程之 號碼或是記號。又ID標記的作法上，一般習知者有刻印於 +導體晶圓的表面之軟標記及刻印於背面之硬標記， 皆由照射雷射光細局料切㈣成之複數的 之點所構成。 ）狀 亦即，ID標記係藉由透過光學系統於半導體晶圓 =連續脈衝雷射光束而形成、然為確保作業者的視認性 籍現狀下刻印為數職嗜咖⑽標^使元件 面積的損失頗大。 ^ 表二=㈣“X高能量的雷射光束，將半導體晶圓 、、-邛分融除去成點狀而形成。於此情況下 除去之石夕(粒子)會飛散至點週邊而再堆積於半導體晶圓： O:\88\88718.D0C4 1233632 驟之一貫化生產管理。 為了達成前述目的，本發明的第—特徵係以具備以下之 半導體晶圓為要旨：（1)相對之第一 ^及弟一主面；（2)分別形 =:!一及第二主面的外周部之第-及第二斜角部；⑺設 置於弟一斜角部的一部分之笛 ππ、 妁冲刀之苐一凹洞；及W附於第一凹洞 的底面’由突狀的第-點所構成之第_ID標記。 本發明的第二特徵係以具備以下之半導體晶圓為要旨： ⑴相對之第-及第二主面；⑺分別形成於第一及第二主面 的外周部之第一及第二斜角部；(3)附於第-及第二斜角部 中y者，由犬狀的第一點所構成之第一 ID標記；及（4) 附：弟-及第二斜角中至少一者’由穴狀的第二點所構成 之弟一 ID標記。 本發明的第三特徵係以具備以下之半導體晶圓為要旨. ⑴相對之第-及第二主面；⑺於第一及第二主面的外周部 分別形成之第地及第地斜角部；及（3)附於第—斜角部，由 具有隆起之中心部及該中心部的外周部有凹陷之第三點所 構成之第三ID標記。 本發明的第四特徵係以具備以下之半導體晶圓為要旨 •⑴相對之第-及第二主面；⑺於第一及第二主面的外周 部：別形成之第一及第二斜角部；及(3)附於第一斜角部： 由大狀的第-點及穴狀的第：點所構成之第四id標記。 本發明的第五特徵係α包含以下步驟之半導體晶圓的製 造方法為要旨：⑴於晶圓的第一及第二主面的外周部分:： 形成第-及第二斜角部者；及⑺於第一及第二斜角部的至 O:\88\88718.DOC4 -8- 1233632 少一者形成ID標記者。 【實施方式】 以下參照圖面，說明本發 ^ # 1焉知方式。以下的圖面的 记载中，對於同一或類似的 口们 一 ^ 丨刀係以同一或類似的符號表 不。惟圖面係為模式化顯示者，复 > ，、厗度和平面尺寸的關係 口增y予度的比率荨皆與現眚 見只相異。因此，具體的厚度和 尺寸應依照以下的說明進行判 ^ 所。此外，圖面彼此之間也 會包含尺寸關係與比率相显之都八 加— 千之邛分。再者，以下說明之各 個弟一〜第四ID標記，係 你具有相同碼之「ID標記」。 (第一實施方式） 本發明的第一實施方式相關 千¥體晶圓11a，如於圖 1(a)及圖1⑻所示，係具備：相對之第一主面（表面叩&及第 二主面(背面)12b;分別設於第一主面⑶及第二主面⑶的 外周部之第-斜角部13a及第二斜角部及於第一斜角 部13a’由第一點21a所構成之第一 m標記na。於第一主面 12a，形成有複數的半導體元件15。於半導體晶圓“a之外 周部的一部分，設有表示基準位置之缺口 14。於第一斜角 部13a，接近缺口 14而形成有第一凹洞16。 第一 ID標記i7a係附於第一凹洞16的底面。第一ι〇標記 17a係顯示對應於製造物之批號、製造順序及機能等之相關 資汛者，包括英數字、條碼及二維條碼等。例如，第一① 標記17a若為二維條碼時，係以縱16><橫16或是縱8><橫32構 成。第一 ID標記17a例如是由寬6 μιη、高〇·5 的微小點所 構成。弟一 ID標記17a係使用CCD相機等的光電轉換裝置予 O:\88\88718.DOC4 -9- 1233632 以監視視認。 第一凹洞16的底面係為平滑。第一凹洞丨6的底面相對於 第一主面12a之傾斜角，設定於3〇度至6〇度的範圍。該範圍 較第一主面12a及第一斜角部13a的構成角（約22度）為大，且 是為了不損及原來的斜角部之目的而設之理想範圍。再者 ，第一凹洞16較好是設在接近距缺口 14 1〇 mm以内的距離 。該距離原本並無特別限定，但若是接近缺口 14，可短縮 用以視認第一 ID標記17a的光電轉換裝置之移動時間。 以下參照圖2及圖3 ,說明第一實施方式相關之半導體晶 圓11a的製造方法。 (1)首先，如圖2所示的步驟S(n，例如上拉成長電阻係數 5-l〇i]cm的硼摻雜p型〇〇〇)矽單結晶錠。次之，於步驟別2 ’研削處料單結晶錠的外周，作成期望的直徑的晶旋。 其後於步驟S03，於晶錠上形成於顯示半導體晶圓的面内 結晶方位（通常顯* 110方位）之缺口 14。然後，對曰曰曰旋施加 步驟S04的區塊切斷處理，及步驟s〇5的切片加工處理而切 出晶圓狀。 (2) 次之，於步驟S06，於該晶圓的第一主面及第二主 面12b的外周部，分別施予斜角加工，形成第一及第二斜角 部13a、^i3b。：欠之，於步驟S07，於第一斜角部⑴的一部 分形成第-凹洞16。此時’第—凹賴如於圖3所示，使研 磨心卜邊旋轉-邊壓住第—斜角部⑴的—部分，藉此削 除第一斜角部l3a的圓周的一部分而形成。 (3) 次之’於步驟S08’對晶圓的第一及第二主面心、⑶ O:\88\88718.DOC4 -10- 1233632 以及弟一及第二斜角部13a、13b施予磨光加工。 (4)次之，於步驟s〇9，施予主要目的為除去晶圓的第一 及第二主面12a、的大起伏之蝕刻處理。蝕刻處理包含 使用驗性溶液之鹼性蝕刻及使用酸性溶液之酸性银刻。然 後’於步驟S10 ’於晶圓的第一主面i2a、第一斜角部i3a及 第1凹洞16，施予鏡面研磨處理。其後，於步驟S11，進行 晶圓洗淨及檢查。 (5)最後，於步驟812，於第一凹洞16的底面，附上如圖1 所不之第一ID標記17a。此時，構成第一1〇標記17a之點， 録其成像於第-凹洞16底面之狀態下，#由照射具有例 如同斯形狀的能量密度分布2He_Ne雷射光，經由矽表面熔 融、再結晶化之過程而形成。 根據第一實施方式相關之半導體晶圓1 la，由於是在第一 斜角部Ua設置第—凹洞16，而於該第—凹洞16的底面附有 弟一 ID標記17a，因此於CMp步驟時，研磨布不會接觸到第 凹洞16的底面，故可防止第一 id標記工〜被削去。因此能 夠維持第-ID標記17a的高度視認性，達成半導體裝置的製 造步驟之一貫化生產管理。 個ΓΓ二實施方式中，係針對於第一凹洞16的底面附有-=弟一叫記⑺之情形進行說明，然形成複數雜標記亦 (弟—實施方式之變形例一） m本發二的二—實施方式的變形例-相關之半導體晶 圖所示，其與第-實施方式之不同點在於， O:\88\88718.DOC4 •11- 1233632 接近缺口 14而設於第一斜角部13a的一部分之第一凹洞l6 的底面，進一步附有與第一 ID標記17a同一碼之第一 標記 17b。其餘則因為實質上與第一實施方式所示之半導體晶圓 11 a相同，故省略重複之記載。 第一 ID標記17a、17b係於縱方向（晶圓厚度方向）相隔約 1〇〇 μηι、於橫方向（晶圓圓周方向）相隔約5〇〇 μιη而附。第 一 ID標記l7a、17b係為100 μιηχ1〇〇 μηι，由自第一凹洞^ 的底面隆起之突狀點所構成。 在第一實施方式的變形例一中，係於半導體晶圓i lb的厚 度方向與圓周方向上錯開位置而設有同一碼的兩個第一 標記17a、17b。一般而言，以鎢（w)、鋁⑷）及銅（Cu)等的 金屬膜為對象之CMP步驟中，構成ID標記之突狀點，有越 罪近第二主面12b側越難削除之傾向。 因此，若依據第一實施方式的變形例一之半導體晶圓爪 ，即使第一主面12a側的第—ID標記nb辨識不良，仍可藉 由第二主面12b側的第—ID標記m而讀取確實的資訊，達 成半導體裝置的製造步驟之一貫化生產管理。 /於第一實施方式的變形例-中，第-ID標記17a、m 係於半導體晶圓llb的厚度方向與圓周方向上錯開位置而 =置然亦可僅於厚度方向上錯開或是僅於圓周方向上錯開 (第一實施方式之變形例二） 本發明的第一實施古1 、 万式相關之變形例二之半導體曰圓 lie，如圖5(a)及圖5(b ♦體日日囫 ()所顯示，其與第一實施方式所示的 O:\88\88718.DOC4 -12- 1233632 :‘體B曰圓11 a之不同點在於，將第二凹洞i 6b設於接近第 、斜角。卩13b的缺口 14之部分，而於該第二凹洞16b的底面 進步附有與第一 ID標記17a同一碼之第一 m標記17c。其 餘則因為實質上與第一實施方式所示之半導體晶圓He相 同’故省略重複之記載。 第二凹洞16b係於第一凹洞16a形成後，反轉半導體晶圓 c如圖3所示使旋轉研磨棒18 —邊旋轉一邊壓住與第一 洞16a相對之第二斜角部i 3b的部分，藉此削除該部分的 石夕而形成。 叹置第二凹洞16b之位置，並無特別限定，然藉由設置於 相對於第一凹洞16a之位置，可使凹洞的加工變得容易。又 由於所設之第一 ID標記17a、17〇的相互間隔變短，故可短 縮用以頃取第一 ID標記17a、17C的光電轉換裝置之移動時 間。 在第一實施方式的變形例二中，於半導體晶圓丨lc的第二 主面12b側亦設有同一碼的第標記17。。一般於以w、 A1及Cu等的金屬膜為對象之CMp步驟中，研磨布不會接觸 到半V體晶圓1 lc的背面（第二主面丨2b)，且第一 id標記17c 不會被削除而艾到保留。因此，依據第一實施方式的變形 例一相關之半導體晶圓11 c，即使第一主面i2a側的第一 ID 標記17a認識不良，但只要使用第二主面m側的第一①標 e 17c ’仍可確實地讀取資訊，達成半導體裝置的製造步驟 之一貫化生產管理。 又於第一實施方式的變形例二中，係將第一凹洞i 6a及第 O:\88\88718.DOC4 -13- 1233632 凹洞16b設於相對之位置，然設置於橫方 亦佳 (第一實施方式之變形例三） 第一實施方式的變形例三相關之半導體晶圓丨ld，如圖（ 所不其與第一實施方式所示的半導體晶圓11 a之不同點在 於，第二凹洞16c係夾著缺口 14而設於與第一凹洞16&相對 側且接近缺口 14之第一斜角部13a的一部分，而於該第三 凹洞16c的底面，進一步附有與第一 m標記i7a同一碼之第 :ID標記l7d。其餘則因為實f上與第—實施方式所示之半 導體晶圓1 la相同，故省略重複之記載。 第二凹洞16c，如圖3所示，係使研磨棒18一邊旋轉一邊 壓住包含第-凹洞16a及第三凹洞i6e之區域，藉由削除第 一斜角部13a外周部之一部分的矽而形成。 設置第三凹洞16c之位置，並無特別限定， 口14而連續設置，可使凹洞的加i變得容易。又藉由= 一⑴標記⑺、170相互接近缺口 14,可短縮讀取用的光電 轉換裝置之移動時間。因此，依據第一實施方式的變形例 …導體晶圓⑴，即使其中-者_記辨識不良，仍 另一者的1D標記來讀取資訊’達成半導《置的製
Xe步驟之一貫化生產管理。 又於第-實施方式的變形例三中，於第一凹洞心 凹洞16c中，如前述第—實施方式的變 二 橫方向上錯開設置兩個出標記亦佳，或者成：：、：縱及 方向或橫方向設置亦佳。 彳亚列於縱 〇：\88\887l8.D〇C4 -14- 1233632 (弟一實施方式） 本發明第二實施方式相曰 ，其與第-實施方式之不如圖7所示 不同點在於，於接近第-斜角部13a 之部分，並列附有··第—ID標記17e，其係由自第 一斜角部13a的表面隆起之$ 、 丨金起之大狀的弟一點21a所構成；及第 一师記22a，其係由自斜角部的表面陷沒之穴狀的第二點 ⑽所構成。其更進—步之不同點在於，第二實施方式相關 之半¥體晶圓lie’未形成圖!所示之凹洞…。其餘則因為 實質上與第-實施方式所示之半導體晶圓m相同，故省略 重複之記載。 第- ID標記i 7e與第二ID標記❿係為m點2 i & 如圖8⑷所示，係於矽表面熔融、再結晶化之過程中由斜角 部的表面隆起者。另-方面，第二點m，如圖叫)所示， 係於矽表面熔融之過程中由第一斜角部Ua的表面陷沒者 。第-點21a及第二點21b，例如係藉由透過光學系統於第 -斜角部13a的特定位置照射連續脈衝雷射光束，藉此溶融 第一斜角部13a的半導體表面而形成。第一點2ia及第二點 2lb乃藉由改變照射之雷射能量而分開製作。 圖9係於橫軸取雷射能量，於縱軸取形成之點高度，藉此 顯示雷射能量與點高度的關係。圖9中係顯示穴狀的第二點 21b對應雷射能量，而於突狀的第一點2U之高度增加之區 域與該前後的雷射能量低及高的區域中所形成之區域。 穴狀的第二點21b無論於雷射能量高的區域及低的區域 均會形成，但雷射能量越高，經熔融除去之矽（粒子）便會飛 O:\88\88718.DOC4 -15- 1233632 散而再堆積於半導體晶圓11 e表面。由於飛散之粒子會阻礙 元件形成’而有影響製品品質之虞，故以雷射能量低的區 域較為理想。 於弟一實施方式相關之半導體晶圓lie中，即使因半導體 裝置的製造步驟中重複進行之CMP步驟，造成隆起之突狀 的第一點21 a被削除，另一者的陷沒之穴狀第二點2lb仍會 因為相反形狀而不被削除。又，即使因半導體裝置的製造 步驟中重複進行之CVD與濺射等的成膜步驟，造成凹陷之 八狀的第二點21 b被堆積物埋沒，另一者的隆起之突狀第一 點21 a仍會因為相反形狀而不會埋沒。 因此，依據第二實施方式相關之半導體晶圓Ue，即使在 CMP步驟下造成第_ID標記17e視認困難之情形時，藉由讀 取第=ID標記22a即可辨識出標記的碼。又即使因成膜步驟 仏成第一 ID標圮22a視認困難之情形時，仍可藉由讀取第一 。己l7d來辨識ID標記的碼，達成半導體裝置的製造步驟 之一貫化生產管理。 =者，由於在既存的第—斜角部13a設置第一10標記17e 及第二⑴標記22a ’故無需特別之凹洞，使半導體晶圓lle 的製作變為容易。 (第二實施方式之變形例一） 本發明第二實施方式义ω 式相關的變形例一之半導體晶圓U f ’如圖10所示，盘筮-每 八/、弟一只施方式之半導體晶圓lle的不同 點在於，其係於接近第一 斜角部13a的缺口 14之部分，於半 導體晶圓Ilf的厚度方向及 J久W周方向上錯開位置而附有··第 O:\88\887l8.DOC4 -16- 1233632 奸丁己e其係由自第一斜角部13a的表面隆起之突狀 ，-點21a所構成；及第二m標記⑽，其係由自第一斜角 二3a的表面陷沒之穴狀的第二點21b所構成。其餘則因為 與第二實施方式所示之半導體晶圓iu實質相同，故省略重 複之記載。 第一 ID標記l7e及第二m標記22b係於縱方向（晶圓厚度方 向）相隔約100 _，於橫方向（晶圓的圓周方向）相隔約5〇〇脾 。於此，第一ID標記17e及第二ID標記22b的尺寸為1〇〇 x 100 μιη 〇 於第二實施方式的變形例一中，係於半導體晶圓Uf的厚 度方向及圓周方向上錯開位置而設有突狀的第一 ID標記 Pe及穴狀的第二m標記22b。一般而言，於以w、μ及 等的金屬膜為對象之CMP步驟中，由自半導體晶圓Uf表面 隆起之犬狀的點所構成之ID標記，越接近第二主面12b側， 其點越難削除。因此，即使因半導體裝置的製造步驟中重 複進行之CMP步驟使得隆起之突狀的第一點21a被削除，另 一者的陷沒之穴狀第二點21b仍會因為相反形狀而不被削 除。又，即使因半導體裝置的製造步驟中重複進行之CVD 及濺射等的成膜步驟，造成陷沒之穴狀的第二點21 b被堆積 物埋沒，另一者的隆起之突狀第一點2丨a仍不會埋沒。 因此，依據第二實施方式相關的變形例一之半導體晶圓 Uf ’即使因CMP步驟致使第一 ID標記17e的視認困難之情 形時’仍可藉由讀取第二ID標記22b來辨識ID標記。又，即 使因成膜步驟致使第二ID標記22b的視認困難之情形時，仍 O:\88\88718.DOC4 -17- 1233632 藉由讀取第一 ID標記17e來辨識 知°己，達成半導體裝置
Ik步驟之一貫化生產管理 ’係於橫方向上錯 於縱方向並列成一 再者’於第二實施方式的變形例一中 開第一 ID標記i7e及第二id標記22b，然 列设置亦佳。 (第二實施方式之變形例二） 本發明第二實施方式相關的變形例二之半導體晶圓w 如圖11所不，其與第二實施方式所示的半導體晶圓以之 不同點在於，於接近第一斜角部13a的缺口 14之部分，設置 由第一斜角部Ua的表面陷沒之穴狀的第二ID標記22:而 於相對於該第二ID標記22c相對之第二斜角部m的位置， 附有由自第二斜角部13b隆起之突狀的第—點2u所構成之 ID標記17f。其餘則因為與第二實施方式所示之半導體 曰曰圓11 e貫質相同，故省略重複之記載。 於第二實施方式相關的變形例二之半導體晶圓i ig中，一 般而言，於以W、A1&Cu等的金屬膜為對象之CMp步驟下 ，研磨布不會接觸到晶圓背面，且設置於背面之突狀的第 一 ID標記l7f不會被削除而受到保留。又，即使因半導體裝 置的製造步驟中重複進行之CVD與濺射等的成膜步驟，造 成表面側的穴狀之第二點21b被堆積物埋沒，背面側的突狀 之弟"點21 a也不會埋沒。 因此，依據第二實施方式相關的變形例二之半導體晶圓 11 g ’即使因CMP步驟致使第二id標記22c的視認困難之情 形時，仍可藉由讀取第一 ID標記17f來辨識1〇標記的碼。又 O:\88\88718.D0C4 -18- 1233632 ，即使因成膜步驟 ，仍可藉由讀取Γ 記22e的視認困難之情形時 導體裳置的製造牛驟ID標記⑽辨識ID標記的碼，達成半 v ‘之一貫化生產管理。 再者，於第-每 圓Iig的表面二只也方式的變形例二中’亦可於半導體晶 、 貝1设置第—ID標記17f，於背面側設置第一 m
標記22c。（第-誉从 彳又置弟一ID (罘一貫轭方式之變形例三）
本發日月第-者士A 一只也方式相關的變形例三之半導體晶圓} lh ’如圖12所示，苴鱼楚一— 一 、苐二貫施方式所示的半導體晶圓iie之 同占在於，於接近第—斜角部13&及第角# Ub㈣
⑨二处I列附有突狀的第一 ID標記17g及穴狀的第二ID 丁 d其餘則因為與第二實施方式所示之半導體晶圓 Ue實質相同，故省略重複之記載。 依據第二實施方式相關的變形例三之半導體晶圓Uh，除 了 CMP步驟與成膜步驟以外，於半導體裝置的其他製造步 驟中即使因第一斜角部13a及第二斜角部⑽之石夕粒子附 著或因晶圓搬運而造成損傷等，導致四個ID標記中任-個 ID^屺無法辨識時，仍可使用其他任一個π標記來辨識 標記。因此，於半導體裝置一連串的製造步驟中，即使遇 到任何狀況，依然能夠確保1〇標記的視認性，憑任一個⑴ 払圯即可確實碩取貧訊，達成半導體裝置的製造步驟之一 貫化生產管理。 (第二實施方式之變形例四） 本發明第二實施方式相關的變形例四之半導體晶圓ui ，如圖13所示，其與第二實施方式所示的半導體晶圓ne之 O:\88\88718.DOC4 -19- 1233632 不同點在於，夾著缺口 14,於接近其中一側的第一斜角部 13a的缺口 14之部分，附有第一出標記i7h，於接近與其反 對側之第一斜角部13a的缺口·14之他側上，附有第二⑴標記 22e。其餘則因4與第二實施方式所示之半導體晶圓…實 質相同，故省略重複之記载。 依據第二實施方式相關的變形例四之半導體晶圓Ui，假 設其中-方的m標記即使辨識不良，仍可憑他方的⑴標記 來讀取資訊，達成半導體袭置的製造步驟之一貫化生產管 理。 又，附有ID標記之4置，雖無特別限定，然藉由夫著缺 ”4而連續設置，可短縮用以找尋第標記m及第二 標記22e的光電轉換裝置之移動時間。 (弟二實施方式） 如圖14所示， 本發明的第二實施方式之半導體晶圓^」 其與第二實施方式所示的半導體晶圓Ue之不同點在於，接 近缺口 14而於第一斜角部13a，附有由第三㈣所構成之第 二1D標記32a，該第三點31係具有其中心部自斜角部的表面 隆起之突起部，及該突起部周邊部有自斜角部的表面凹陷 ，凹部之形狀。其餘則因為與第二實施方式所示之半導體 日日圓1 le實質相同，故省略重複之記載。 弟二點3 1例如係透過光 少 ϋ π种月邵表囬貺耵遷躓 衝雷射光束，經由熔融表面的一 ,、、 ^邛分而再結晶化之過程 形成。為了形成第三點3 1，岸將+ & 應將雷射的照射能量最適化 使石夕表㈣融而㈣形成㈣池。於溶融池方面，會產 O:\88\88718.DOC4 -20- 1233632 口炫㉚池的深度、熔融池的大小及石夕溶液的黏性等而定之 波動現象。第三點3 1係藉由波動現象，如圖1 5及圖17所示 ’形成其中心部自第一斜角部13a隆起而成突起部，且於該 突起部的周邊具有環狀的凹部之形狀。 圖16係於横軸取雷射能量，於縱軸取形成之突起部高度 及凹部深度，藉此顯示雷射能量與點高度之關係。由圖16 可知，突起部會隨著雷射能量提高而變高。又，雷射能量 一旦提高，凹部亦變深。 根據本發明的發明者等所做之實驗，點具有突起部及凹 部的ID標記，只要其高度及深度均在i〇〇 nm以上，即可穩 定進行辨識。因此’以使第三點31的突起部高度達⑽随 以上且凹部的深度達⑽_以上之目標來控制雷射能量。
由圖16可知，雷射能吾後A 田町月匕里係在250 mw以上為理想。 第三實施方式相關之半導體晶⑴，第三m標記仏的突 起部即使藉由CMP步驟肖，丨哈 ^ — /哪則除，仍可使用殘留的凹部來讀取 弟二ID標§己3 2 a的資訊。又，立 凹σ卩即使猎由成膜步驟埋沒， 仍可使用殘留的突起部來讀取第三ID標記3 半導體裝置的製造步驟之—貫化生產管理。 達成 再者，依據第三實施方式加 式相關之丰導體晶圓llj，可藉由 雷射照射而同時形成突起部 日b ^ 1及凹。卩故可減少ID標記的數 目，且讓ID標記易於製作。 (弟二貫施方式之變形例_ ) 第三實施方式的變形例一
^關之牛導體晶圓1 lk，如圖 18(a)及圖18(b)所示，其與第三 U H 一只施方式所示的半導體晶圓 O:\88\88718.DOC4 -21- 1233632 iij之不同點在於，接近於缺口 14，以與第三ID標記32a相 對之方式，同樣於第二斜角部13b設有第三ID標記32b。其 餘則因為與第三實施方式所示之半導體晶圓Uj實質相同 ’故省略重複之記載。 般而5，以W、A1及Cu等的金屬膜為對象之CMp步驟 中，由於研磨布不會接觸到第二主面12b，故第三⑴標記32b 不會被削除而受到保留。因此，依據本發明第三實施方式 的變形例一所示之半導體晶圓Uk，假設即使附於第一主面 12a之第二ID標記32a被削除而辨識不良，只要使用附於第 二主面12b之第三ID標記32b，仍可確實地讀取資訊，達成 半導體裝置的製造步驟之一貫化生產管理。 (第四實施方式） 第四實施方式相關之半導體晶圓lu，如圖19所示，其與 第三實施方式所示的半導體晶圓Uj之不同點在於，於接近 於第-斜角部13a的缺口14之㈣，附有由突狀的第一點 21a及穴狀的第二點21b所組合而構成之第四⑴標記“。其 餘則因為與第三實施方式所示之半導體晶圓111實質相同 ，故省略重複之記載。 第四ID標記41如圖2〇⑷及圖2〇(b)所示，係排列呈第一點 21a及第二點21b反轉之圖案關係。根據本發明的發明者等 所做之實驗’點為突狀及穴狀的各細標記，只要突起的 高度及::的深度均為100nm以上，即可穩定進行辨識。 依據第四實施方式相關之半導體晶圓⑴，若因CMP步驟 而使突狀的第—點2U被削除，導致ι〇標記的辨識困難之情 O:\88\88718.DOC4 -22- 1233632 形日守’仍可憑藉殘留的々壯 μ ^ 奋的八狀之弟二點21b來讀取ID標記的資 口成膜步驟使穴狀的第二點2ib埋沒，導致ι〇標記的 辨識困難之情形睹，^ ^ 守仍了心糟殘留的突狀之第一點21 a來讀 取ID才示；己的資訊，彳壷#坐彳曾nwt 、孔達成+導體裝置的製造步驟之一貫化生 產管理。 (第五實施方式） f五貝知方式相關之半導體晶圓Um如圖21所示，其與第 :施方式所不之半導體晶圓ua之不同點在於，其係於接 近第一斜角部Ua的缺口 14之平滑面51上附有第一⑴標記 171。其餘則因為與第一實施方式所示之半導體晶圓Ua實質 相同，故省略重複之記載。 帝平π面5 1係於第一斜角部Ua的所望區域照射連續脈衝 田射光束’藉此形成微小點群而形同平滑的面。根據本發 明的發明者等所做之實驗，形成微小點群之微小點的高度 為〇 nm以下、理想為5〇 nm以下時，會形同平滑面Η。形 成微小點群之微小點的互相間隔，理想為3 _左右。又f 形成平滑面51之第一 ID標記17i的第一點21a之高度，只要 在100 ηιη以上，理想為400 nm以上，即可穩定進行辨識。 如圖22的圖形中，於橫轴取雷射能量，於縱軸取形成之 點高度，顯示雷射能量及點高度的關係所示，形成平滑面 51時的雷射能量係設為1〇〇 mW〜13〇 mW。又，形成第一 1〇 標記17a時的雷射能量係設為160 mW〜320 mW。 以下參照圖23(a)〜圖23(c)，說明將第一 ID標記ni附於半 導體晶圓11 m之方法。 O:\88\887l8.DOC4 -23- 1233632 ⑴如圖23⑷所不，準備一個於第一斜角部13a刻印有錯 誤碼的錯誤ID標記53或第一斜角部m的粗链度為ι〇〇麵 以上之半導體晶圓11m。 (2)次之，如圖23(b)所示，於所欲形成第一斜角部的 平π面51之處，照射雷射能量控制為〜1儿㈤界之連 續脈衝雷射光束。 、（3)次之，如®23(c)所示，於平滑面51照射雷射能量控制 為160 mW〜320 mW之連續脈衝雷射光束。藉由以上的步驟 ’形成第一 ID標記17i。 依據第五實施方式相關之半導體晶圓1 lm，即使因作業員 錯誤及機械故障等而導致时錯誤碼之錯祕記號53時，、 仍可藉由將錯祕標記53平滑化而消去，再重新附上正確 内容的第一1D標記17i。又’即使使用第-斜角部13a的粗 I度大之半導體晶圓Um時，仍可藉由將第一斜角部⑴平 /月化而附上辨識性優越之第一 ID標記1 ^。 (其他實施方式） 、如同前述:本發明係透過第—〜第五實施方式加以記述， 、、；成二4示的。卩分之記述及圖式不得認定為限定本發 明者。當業者得以根據其開示，使用於種種代替實施方式 、實施例及運用技術。 一第-實施方式相關之半導體晶圓m’如前記载表示係將 弟-ID標記17a附於第—斜角部⑴，，然亦可只附於第 角部13b。 又於第五實施方式中，係、將錯誤碼的錯誤ID標記53予以 O:\88\88718.DOC4 -24- 1233632 平滑化之後，於同樣之處 伯曰4闫、 丨正確内合的弟一ID標記17i〇 仁疋，如圖24(a)所示，於半 ，卜主r 〇士 净體日日® lln上附有錯誤ID標記 5 3之f月形日$ ’如圖24 (b)所- w…：於錯誤ID標記53的區域照射 連，脈衝雷射光束而形忐 …… 成則、的點群。此時，藉由同等地 叹疋錯玦ID標記53的標記 4 ϋ、W 卞田射光束輸出及點間隔， 运k成錯誤ID標記53無法辨 〒喊其後，如圖24(c)所示，於 附有錯誤ID標記53之處以 、 一 卜的地方，亦可附有正確碼的第 一的第一 ID標記I7j。 又’於第一〜五的實施方式 w目關之丰導體晶圓1 la〜m之中 ’係設有缺口 14作為表示晶圓 曰日111的基準位置之基準物，然並 非特別限定者，凡是定而巫工& , 疋疋向千面與光電轉換裝置能夠辨識者 的微細刻印皆可。 又第〜五的貫施方式相關之半導體晶圓lla〜m係針對 石夕的情形加以說明，然:亦可於晶圓上使科化鎵仲岭 鱗化銦（InP)、碳切（Sic)、氧化紹（Ai2〇3)及氮化嫁（⑽） 等。 •;第五貫鈿方式相關之半導體晶圓11 m之作法，係顯示 將第-斜角部Ua予以平滑化後形成第—⑴標記⑺，然亦 可使用於第一〜四實施方式相關之半導體晶圓Ua〜卜亦即 ’可以使用第-實施方式所示的第—凹洞16a底面作為平滑 面51，亦可將第二〜四實施方式所示之出標記附於平滑面w 上。 亦即，第一〜五實施方式相關之半導體晶圓丨丨卜㈤的各個 要件，可組合使用其他實施方式的要件。 O:\88\88718.DOC4 -25- 1233632 由此可知，本發明應認定為包含於此未記載之種種實施 方式等。因此，本發明係根據此開示而僅只受到妥當的專 利申請範圍之發明特定事項所限定者。 依據本發明的半導體晶圓，可提供一種半導體晶圓及半 導體晶圓製造方法，其係可維持ID標記的高度辨識性，且 達成半導體裝置的製造步驟之一貫化生產管理。 【圖式簡單說明】 圖1係為顯示本發明的第一實施方式相關之半導體晶圓 之圖，圖1(a)係為外觀圖，圖丨⑻係為沿著圖丨⑷的A_A線 圖2係為顯示本發明的第一實施方式相關之半導體晶圓 的製造步驟之流程圖。
導體晶圓之外觀圖。
導體晶圓之圖， 的B-B線之剖面圖。 圖6係為顯示本發明第 卜努明弟一實施方式的變形例二相關之半 圖5(a)係為外觀圖，圖5(b)係為沿著圖5(a) 導體晶圓之外觀圖。 圖7係為顯示本發明的第 一實施方式的變形例三相關之半 之外觀圖。 二貫施方式相關之半導體晶圓 圖8(a)(b)係&顯示構成本發明
的第二實施方式相關之ID O:\88\88718.DOC4 -26- 1233632 標記之點的形狀之剖面圖。 圖9係為顯示形成於 ^ m 干导骽日日U < 2的形狀及雷射能量 之關係圖（其1)。 圖1 〇係為顯示本發明笛-廢^ &古— 奉毛月弟-只施方式的變形例-相關之半 導體晶圓之外觀圖。 圖11係為顯示本發明篦_與古守 、 知月弟一貝施方式的變形例二相關之半 導體晶圓的要部之剖面圖。 圖12係為顯示本發明箆一杏 、 知a弟一灵施方式的變形例三相關之半 導體晶圓的要部之剖面圖。 圖13係為顯示本發明筮-每 第一 κ施方式的變形例四相關之半 導體晶圓之外觀圖。 圖14係為顯示本發明的筮 月的弟一貝轭方式相關之半導體晶圓 之外觀圖。 圖Η係為顯示構成本發明的第三實施方式相關之①標記 之點的形狀之剖面圖。 圖係為,、、、員不形成於半導體晶圓之點的形狀及雷射能量 之關係圖（其2)。 圖17係為顯示本發明的第三實施方式相關之點的形狀之 AFM顯像。 、回係為』示本务明第二實施方式的變形例—相關之半 導體晶圓之圖’圖18⑷係為外觀圖，圖18(b)係為沿著圖 18(a)的C_C線之剖面圖。 圖19係為顯示本發明的第四實施方式相關之半導體晶圓 之外觀圖。 O:\88\88718.DOC4 -27- 1233632 圖20係為顯示本發明的第 2〇(,)^ A w, λ. 貫轭方式相關之ID標記，圖 20(a)係為點的圖案，圖2 面0 J糸為^者圖20(a)的D-D線之剖 施方式相關之半導體晶圓 圖2 1係為顯示本發明的第五實 之外觀圖。 圖叫系為顯示形成於半導體晶圓之點的形狀及雷射能量 之關係圖（其3)。 …（）（〇)係為用以形成本發明的第五實施方式相關之 半導體晶圓之步驟剖面圖。 圖24(a)〜(e)係為其他實施方式相關之半導體晶圓的步驟 外觀圖。 圖式代表符號說明】 lia 1 In 半導體晶圓 na 第一主面 12b 第二主面 13a 第一斜角部 13b 第二斜角部 14 缺口（基準位 15 半導體元件 16a 第一凹洞 16b 第二凹洞 16c 第三凹洞 17a- ^17j 第一 ID標記 18 研磨棒 O:\88\88718.DOC4 -28- 1233632 21a 第一點 21b 第二點 22a〜22e 第二ID標記 31 第三點 32a、32b 第三ID標記 41 第四ID標記 51 平滑面 53 錯誤ID標記 O:\88\88718.DOC4 -29-

Claims (1)

1233632 拾、申請專利範圍： I 一種半導體晶圓，其特徵在於具備： 相對之第一及第二主面； 分別形成於前述第一及筮-士 I 二斜角部； 主面的外周部之第-及第 設置於前述第一斜角部的—部 m ^ ^ 〜弟一凹洞；及 附於弟-凹洞的底面’以突 ID標記。 ”、、占所構成之第一 2. 如申請專利範圍第1項之半導體晶圓，其中 =一凹洞的底面係對於前述第： 靶圍的角度傾斜。 王0U度 3·如申請專利範圍第1項 守篮日日®，其中具有 於晶圓的厚度方向及圓周方向 ^ 主夕一方向上改變位 置而附於…一凹洞的底面之複 4.如申請專利範圍第1項之半導體晶圓，1中 己。 :第一 ID標記係附於設置在前述第一凹洞的底面之 5. 如申請專利範圍第4項之半導體晶圓，其中 前述平滑面係由微小點群所構成。 6. 如申請專利範圍第5項之半導體晶圓，其中 如述微小點群的高唐孫Α ς。 ^ 门度係為50nm以下，且前述第-點的 南度係為100 nm以上。 如申請專利範圍第⑴項中任—項之半導體晶圓，㈠ 進-步具備設置於前述第二斜角部之第二凹洞，而前 O:\88\88718.DOC5 1233632 8. :進一步附於前述第二凹洞底面。 夾乾圍第1至6項中任-項之半導體晶圓，1中 一文者狄置於前述晶圓的外周部之基準位置二、 丽述第一斜角部具備前 ；側的 步洞’於他側的前诚馀 斜角部具備第三凹洞； 引边弟一 、〕it弟ID標記係分別附於前述第一 面。 罘及苐三凹洞之底 9·如申請專利範圍第8項之半導體晶圓，其中 现述基準位置係表示結晶方位之基準物或 …如：請專利範圍第9項之半導體晶圓，其巾丰5己遽。 前述基準位置係為定向平面、缺口或是微細刻印。 1. 一種半導體晶圓，其特徵在於具備·· 相對之第一及第二主面； 分別形成於前述第-及第二主面的外周部 二斜角部； 布及弟 而由突狀的 而由穴狀的 附於前述第一及第二斜角部中至少一者 第一點所構成之第一 ID標記；及 附於前述第一及第二斜角部中至少一者 第二點所構成之第二ID標記。 12.如申請專利範圍第11項之半導體晶圓，其中 I前述第二出標記係於晶圓的厚度方向及圓周方向中至 少一方向上，與前述第一 ID標記改變位置而附。 13·如申請專利範圍第11項之半導體晶圓，其中 夾著設置於前述晶圓的外周部之基準位置，於—側的 O:\88\88718.DOC5 -2- 1233632 於他側的前述第 丽述第一斜角部附有前述第一 ID標記 一斜角部附有前述第二ID標記。 a二滑專利範圍第13項之半導體晶圓，其中 月J述基準位置係表示結晶方位之基準 15·如：請專利範圍第14項之半導體晶圓，其巾…號。 别述基準位置係為定向平面、缺口或是微細刻 16·:中請㈣範圍第11至15項中任-項之半導體晶圓，其 置於前述第一及 珂述第一及第二ID標記係分別附於設 第二斜角部中至少一者之平滑面。 17. 如申請專利範圍第16項之半導體晶圓，其中 月1J述平滑面係由微小點群所構成。 18. 如申請專利範圍第17項之半導體晶圓，其令 述微小點群的高唐為$ q ^ 、 门度為50 nmu下，而且前述第1點的 高度為100 nm以上。 19. 一種半導體晶圓，其特徵在於具備·· 相對之第一及第二主面； 分別形成於前述第一及第 二斜角部；及 二主面的外周部之第一及第 附於前述第一斜角部，由具有隆起的中心部及該中心 部的外周部有凹洞之第三點所構成之第三①標記。 20_如申請專利範圍第19項之半導體晶圓，其中 刖述中心部的高度係為1〇〇 nm以上，且前述凹洞的深 度係為100 nm以上。 O:\88\88718.DOC5 -3- 1233632 •如申：專利範圍第19項之半導體晶圓，其中 述第—斜角部進一步附有前述第三ID標記。 中請專利範圍第19至21項中任—項之半㈣ 中 Η 異 月!述第_ ID標記係附於設置於前 中至少一者之平滑面。 斜角部 23. 如:請專利範圍第如貝之半導體晶圓，其中 前述平滑面係由微小點群所構成。 24. 如:請專利範圍第則之半導體晶圓，其中 所述微小點群的高度係為5〇_以下，且前述第 南度係為100 runβ上 點的 25· —種半導體晶圓，其特徵在於具備： 相對之第一及第二主面； 分別形成於前述第一及第- 二斜角部；及 第—主面的外周部之第-及I 附於前述第-斜角部，由突狀的第—點及 點所構成之第四ID標記。 、第二 26.如:請專利範圍第㈣之半導體晶圓，其中 前述第-點及前述第二點係為圖案反轉 27·如:請㈣範圍第25項之半導體晶圓，其$關係。 '述第點的尚度係為100 nm以上，J义从 深度係為1〇〇 nm以上。 刖’〔第二點的 28.如申請專·圍第25至27項中任 中 、之+導體晶圓，其 O:\88\887I8.D0C5 -4- 1233632 一斜角部之平滑 W述第四ID標記係附於設置於前述第 面。 29 30. 31. 32. 33. 34. 如:請專利範圍第28項之半導體晶圓，其中 耵述平滑面係由微小點群所構成。 其中 ，且前述第一點的 如申請專利範圍第29項之半導體晶圓 刚述微小點群的高：度係為50 nm以下 高度係為1〇〇 nm以上。 -種半導體晶圓製造方法，其特徵在於包含以下步骤： 第於晶圓的第—及第二主面的外周部’分別形成第-及 弟二斜角部；及 於前述第-及第二斜角部中至少—者上形成⑴標記。 如申請專利範圍第31項之半導體晶圓製造方法，其中 於形成前述Π)標記的步驟之前，進一步包含於前述第 一斜角部形成第一凹洞之步驟； 形成前述_己之步驟係於前述第一凹洞的底 ID標記。 & 如申請專利範圍第31項之半導體晶圓製造方法，其中 於形成前述ID標記的步驟之前，進一步包含於前述第 一斜角部形成第二凹洞之步驟； 形成前述ID標記之步驟係於前述第二凹洞的底面形成 ID標記。 如申請專利範圍第32項之半導體晶圓製造方法，其中 於形成前述ID標記的步驟之前，進一步包含藉由與前 述第一凹洞夾著設置於前述第一及第二主面外周部的— O:\88\88718.DOC5 -5- 1233632 部分之基準位置之方式，而游Α、μ 乃八而形成弟三凹洞之步驟； 形成前述ID標記之步驟伤於二 乂 ^係於則述第三凹洞的底面形成 前述ID標記。 * 取 35·如申請專利範圍第31至34項中 只r仕項之丰導體晶圓製造 方法，其中 於形成前述师記的步驟之前，進一步包含於前述第 一及第二斜角部中至少-者上形成平滑面之步驟； 形成前述ID標記之步驟係於前述平滑面形成前述①標 記0 36·如申請專利範圍第31至34項中任一項之半導體晶圓製造 方法，其中進一步包含： 在透過形成丽述ID標記的步驟而形成之前述ι〇標記為 錯誤ID標記之情形下， 藉由雷射照射使前述錯誤ID標記無法辨識之步驟；及 於前述第-及第二斜角部中至少一者上形成新的⑴標 記之步驟。 O:\88\88718.DOC5 -6,
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4947248B2 (ja) * 2001-09-14 2012-06-06 Ｄｏｗａエレクトロニクス株式会社 ノッチ付き化合物半導体ウエハ
JP4034682B2 (ja) * 2002-10-21 2008-01-16 株式会社東芝 半導体ウェーハ及び半導体ウェーハ製造方法
US7786551B2 (en) * 2005-09-16 2010-08-31 Stats Chippac Ltd. Integrated circuit system with wafer trimming
TWI293194B (en) * 2005-12-16 2008-02-01 Promos Technologies Inc Structure analysis method of deep trench
JP2008084918A (ja) * 2006-09-26 2008-04-10 Casio Comput Co Ltd 半導体装置のマーク形成方法
KR101106970B1 (ko) * 2007-07-03 2012-01-20 가부시키가이샤 아드반테스트 프로브, 프로브 카드 및 프로브의 제조방법
JP2009064801A (ja) * 2007-09-04 2009-03-26 Disco Abrasive Syst Ltd ウエーハ
JP2009283617A (ja) * 2008-05-21 2009-12-03 Sumco Corp 半導体ウェーハ
JP2009283615A (ja) * 2008-05-21 2009-12-03 Sumco Corp 半導体ウェーハ
JP2010092975A (ja) * 2008-10-06 2010-04-22 Hitachi Cable Ltd 窒化物半導体基板
JP5315913B2 (ja) * 2008-10-10 2013-10-16 株式会社ニコン 積層半導体装置の製造方法
JP5293074B2 (ja) * 2008-10-20 2013-09-18 日立電線株式会社 窒化物半導体基板及び窒化物半導体基板の製造方法
JP2010141124A (ja) 2008-12-11 2010-06-24 Sumitomo Electric Ind Ltd 基板および基板の製造方法
US20100300259A1 (en) * 2009-05-29 2010-12-02 Applied Materials, Inc. Substrate side marking and identification
GB2483430B (en) * 2010-08-27 2014-08-20 Disco Corp Double-sided marking of semiconductor wafers and method of using a double-sided marked semiconductor wafer
US8570514B2 (en) * 2011-06-20 2013-10-29 Kla-Tencor Corporation Optical system polarizer calibration
KR20130026883A (ko) * 2011-09-06 2013-03-14 삼성전자주식회사 전자 장치 및 그 외부 심볼 제작 방법
CN102769068B (zh) * 2012-05-09 2015-12-16 镇江环太硅科技有限公司 太阳能电池用多晶硅片的编码方法
JP2013191893A (ja) * 2013-07-02 2013-09-26 Nikon Corp 積層半導体装置の製造方法
KR102185659B1 (ko) * 2014-02-11 2020-12-03 삼성전자주식회사 웨이퍼의 제조 방법 및 이에 의해 제조된 웨이퍼
FR3036845B1 (fr) * 2015-05-28 2017-05-26 Soitec Silicon On Insulator Procede de transfert d'une couche d'un substrat monocristallin
KR102468793B1 (ko) * 2016-01-08 2022-11-18 삼성전자주식회사 반도체 웨이퍼, 반도체 구조체 및 이를 제조하는 방법
JP6802672B2 (ja) * 2016-08-31 2020-12-16 太陽誘電株式会社 受動電子部品
US10643951B2 (en) * 2017-07-14 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mini identification mark in die-less region of semiconductor wafer
US11132787B2 (en) * 2018-07-09 2021-09-28 Instrumental, Inc. Method for monitoring manufacture of assembly units
WO2023069463A1 (en) * 2021-10-20 2023-04-27 Lam Research Corporation Adaptive positioning systems and routines using an autocalibration wafer and a calibration wafer with cutouts

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58207621A (ja) 1982-05-28 1983-12-03 Hitachi Ltd 半導体ウエ−ハ
JPH0963938A (ja) 1995-08-29 1997-03-07 Hitachi Ltd 半導体製造方法および装置
JPH10256105A (ja) 1997-03-11 1998-09-25 Super Silicon Kenkyusho:Kk レーザマークを付けたウェーハ
JP3242632B2 (ja) 1998-11-25 2001-12-25 株式会社小松製作所 レーザビームによる微小ドットマーク形態、そのマーキング方法
JP4109371B2 (ja) 1999-01-28 2008-07-02 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェハ
JP2001101337A (ja) 1999-07-26 2001-04-13 Komatsu Ltd ドットマークの読取り装置と読取り方法
JP2001118757A (ja) 1999-10-20 2001-04-27 Komatsu Ltd 微小ドットマークを有する半導体基材
FR2802213B1 (fr) 1999-12-14 2003-11-28 Univ Aix Marseille Ii Bacterie "rickettsia pulicis" methode d'isolement en culture et de diagnostic serologique
US20010038153A1 (en) * 2000-01-07 2001-11-08 Kiyofumi Sakaguchi Semiconductor substrate and process for its production
JP4614502B2 (ja) 2000-06-08 2011-01-19 株式会社東芝 凹穴型ドットマークの形成方法と同ドットマークを有する半導体ウェハ
JP4071476B2 (ja) * 2001-03-21 2008-04-02 株式会社東芝 半導体ウェーハ及び半導体ウェーハの製造方法
JP4034682B2 (ja) * 2002-10-21 2008-01-16 株式会社東芝 半導体ウェーハ及び半導体ウェーハ製造方法

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