TWI223379B - Semiconductor device - Google Patents

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TWI223379B
TWI223379B TW092118576A TW92118576A TWI223379B TW I223379 B TWI223379 B TW I223379B TW 092118576 A TW092118576 A TW 092118576A TW 92118576 A TW92118576 A TW 92118576A TW I223379 B TWI223379 B TW I223379B
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Yuuichi Hirano
Takuji Matsumoto
Takashi Ipposhi
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Renesas Tech Corp
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Description

1223379 玖、發明說明： 【發明所屬之技術領域】 本發明有關於使用矽膜作為電阻之半導體裝置。 【先前技術】 在先前技術中，形成在半導體裝置内之電阻之材料， 用例如多晶石夕膜等之石夕膜。 圖3 8和圖3 9是上面圖和剖面圖，用來表示具備有利 多晶矽膜形成之電阻之先前技術之半導體裝置。在該半 體裝置中，電阻3 0以多晶矽膜作為材料，形成在半導體 板1内之元件隔離區域2上。在電阻30之表面之兩端連 有接觸栓塞5 a，5 b。另外，各個接觸栓塞5 a，5 b分別 接到第1層間絕緣膜4a上之配線6a，6b。在配線6a， 上形成有第2層間絕緣膜4b。 另外，半導體基板1例如使用矽基板形成，元件隔離 域2例如使用氧化矽膜形成。在半導體基板1之表面， 成以高濃度植入有雜質離子之活性區域1 a，1 b。另外， 觸栓塞5 a，5 b例如使用鎢栓塞形成，配線6 a，6 b例如 用鋁配線形成。第1和第2層間絕綠膜4 a，4 b例如使用 化矽膜形成。 【發明内容】 (發明所欲解決之問題） 圖39之擴大圖MV1是使電阻30内之區域AR擴大之β 如擴大圖Μ V 1所示，在多晶石夕膜成為集合有多個部份之 結晶區域之顆粒之狀態。在各個顆粒GR間之粒界BS存 312/發明說明書(補件)/92-10/92118576 採 用 導 基 接 連 6 b 區 形 接 使 氧 單 在 6 1223379 有石夕原子之未結合鍵（dangling bond)。 亦即，在半導體裝置之製造過程中，在使半導體晶圓曝 露在氫氣環境之情況時，這時在矽原子之未結合鍵很容易 結合氫原子。圖3 9之擴大圖Μ V 2用來表示此種現象，氫原 子Η Υ進入到粒界B S。當氫原子Η Υ進入時，電阻3 0之電 阻值進行變化，會偏離設計電阻值為其問題。 本發明之目的是提供半導體裝置，可以使利用矽膜形成 之電阻之電阻值不容易產生變動。 (解決問題之手段） 本發明是一種半導體裝置，具備有以矽膜作為材料的電 阻；其中上述電阻之至少表面部份為非晶形矽；在上述表 面部份中之接觸栓塞之連接部形成有矽化物。 另外，本發明是一種半導體裝置，具備有：以矽膜作為 材料的電阻；和氮化矽膜，覆蓋在上述電阻之表面部份中 之至少一部份；其中在上述表面部份中之接觸栓塞之連接 部形成有矽化物。 另外，本發明是一種半導體裝置，具備有：以矽膜作為 材料的電阻；和被設置成接合在上述電阻的矽鍺膜。 另外，本發明是一種半導體裝置，具備有：以矽膜作為 材料的電阻；覆蓋在上述電阻的層間絕緣膜；和虛設接觸 栓塞，利用與上述層間絕緣膜不同之材料形成，一面與上 述電阻絕緣而一面覆蓋在上述電阻之表面部份中之至少一 部份。 另外，本發明之半導體裝置是在上述之半導體裝置中， 7 312/發明說明書(補件)/92-10/921185 76 1223379 更具備有虛設配線，利用與上述層間絕緣層不同之材 形成在上述虛設接觸栓塞上。 另外，本發明之半導體裝置是在上述之半導體裝置 使上述虛設接觸检塞和/或上述虛设配線之材料是金 另外，本發明之半導體裝置是在上述之半導體裝置 在上述虛設接觸栓塞内埋入有上述層間絕緣膜之一部 另外，本發明是一種半導體裝置，具備有：SOI(Sil Ο η I n s u 1 a t 〇 r )基板，具有支持基板，埋入絕緣膜，和 之積層構造；電阻，形成在上述S 01基板上，以矽膜 材料；覆蓋在上述電阻的層間絕緣膜；和虛設接觸栓 利用與上述層間絕緣膜不同之材料，形成在上述電阻 近，貫穿上述埋入絕緣膜和上述矽層。 另外，本發明之半導體裝置是在上述之半導體裝置 更具備有虛設配線，利用與上述層間絕緣膜不同之材 成，形成覆蓋在上述電阻之上方。 另外，本發明之半導體裝置是在上述之半導體裝置 使上述虛設接觸栓塞和/或上述虛設配線之材料是金 另外，本發明之半導體裝置是在上述之半導體裝置 使上述虛設接觸栓塞是多個之柱狀導體，被並排的配 另外，本發明之半導體裝置是在上述之半導體裝置 使上述虛設接觸栓塞是多個之壁狀導體，被並排的配 包夾上述電阻；和在上述多個壁狀導體之一部份或全 在其内部埋入有上述層間絕緣膜之一部份。 另外，本發明是一種半導體裝置，具備有：以矽膜 312/發明說明書(補件)/92-10/92118576 料， 中， 屬。 中， 份。 icon 矽層 作為 塞， 之附 中， 料形 中， 屬。 中， 置。 中， 置成 部， 作為 8 1223379 材料的電阻；覆蓋在上述電阻的層間絕緣膜；接觸栓塞， 利用與上述層間絕緣膜不同之材料形成，且連接在上述電 阻；配線，利用與上述層間絕緣膜不同之材料形成，且連 接在上述接觸栓塞；和虛設接觸栓塞，在上述電阻附近之 未覆蓋上述電阻之位置，利用與上述層間絕緣膜不同之材 料形成，且連接在上述配線。 另外，本發明之半導體裝置是在上述之半導體裝置中， 使上虛設接觸栓塞之材料是金屬。 【實施方式】 <實施形態1 > 本實施形態是半導體裝置，以非晶形矽膜形成電阻，在 其表面部份中之接觸栓塞之連接部形成有矽化物。 圖1表示本實施形態之半導體裝置。如圖1所示，在該 半導體裝置中^電阻3 1以非晶形碎膜作為材料’形成在半 導體基板1内之元件隔離區域2上。在電阻3 1之側面形成 有側壁絕緣膜3 6 a，在表面之兩端連接有接觸栓塞5 a，5 b。 另外，在電阻3 1之表面部份中之接觸栓塞5 a，5 b之連接 部，形成有矽化物3 2 a，3 2 b。另外，各個接觸栓塞5 a，5 b 分別連接到第1層間絕緣膜4a上之配線6a，6b。在配線 6 a，6 b上形成有第2層間絕緣膜4 b。 另外，半導體基板1例如使用矽基板形成，元件隔離區 域2例如使用氧化矽膜形成。在半導體基板1之表面，形 成有以高濃度植入雜質離子之活性區域1 a〜1 c。
另外，在圖1中亦顯示有形成在半導體基板1上之MOS 9 312/發明說明書(補件)/92-10/92118576 1223379 電晶體。該Μ 0 S電晶體具備有活性區域1 b，1 c作為源極/ 汲極，和具備有閘極絕緣膜3 5，閘極電極3 4，和側壁絕緣 膜3 6。另外，在活性區域1 a，1 b，1 c和閘極電極3 4之表 面，分別形成有石夕化物1 a s，1 b s，1 c s，3 4 s。另外，設有 連接在石夕化物1 b s，1 c s之接觸栓塞5 c，5 d。接觸栓塞5 c， 5 d分別連接到第· 1層間絕緣膜4 a上之配線6 c，6 d。 接觸栓塞5 a〜5 d例如使用鹤栓塞，配線6 a〜6 d例如使用 鋁配線。第1和第2層間絕緣膜4 a，4 b例如以氧化矽膜形 成。另外，閘極電極34例如以多晶矽膜形成。 依照本實施形態之半導體裝置時，電阻 3 1使用非晶形 矽。因此，當與使用多晶矽作為電阻之材料之情況比較時， 因為不容易取入氫原子，所以利用矽膜形成之電阻之電阻 值不容易產生變動，以此方式獲得半導體裝置。 另外，在電阻3 1之表面部份中之矽栓塞5 a，5 b之連接 部形成有矽化物3 2 a，3 2 b。因此，在利用蝕刻使接觸栓塞 5 a，5 b用之接觸孔形成在第1層間絕緣膜4 a時，不容易 對電阻3 1產生深蝕刻。 當電阻3 1之表面被蝕刻時，在接觸栓塞5 a，5 b之連接 部，接觸電阻之值容易產生變化。但是，假如形成有矽化 物3 2 a，3 2 b時，則不容易產生此種接觸電阻之電阻值之變 化，所以可以獲得使電阻3 1之電阻值更不容易產生變動之 半導體裝置。另外，從接觸栓塞 5 a，5 b之端部到矽化物 32a，32b之端部之餘裕d可以成為之程度。 另外，圖2是本實施形態之半導體裝置之變化例。如圖 10 312/發明說明書(補件)/92-10/92118576 1223379 2所示，代替圖1之以非晶形矽膜作為材料之電阻3 1者 亦可以採用使多晶矽膜作為材料之電阻 3 0之表面部份 為非晶形矽層3 3之構造。假如使電阻3 0之至少表面部 成為非晶形矽層3 3時，可以獲得防止氫原子侵入到電阻 作用。 亦即，圖3〜圖8表示本實施形態之半導體裝置之製造 法。 首先，如圖3所示，利用熱氧化法等在半導體基板1 形成元件隔離區域2。然後，在MOS電晶體之通道區域 例如以數十〜數百keV之能量植入硼等之雜質離子。其 子植入濃度可以使用1 0 12 c πΓ2之程度。然後，利用熱氧 法等在通道區域上之部份形成絕緣膜。 其次，在全面形成多晶矽膜，以數十keV程度之能量 其植入氮離子。其離子植入濃度可以使用 1015cm_2之 度。另外，在多晶矽膜，以數十k e V程度之能量植入磷 子。其離子植入濃度亦可以使用1 〇 15 c πΓ2之程度。 然後，使用光刻技術和蝕刻技術，如圖4所示，用來 成電阻3 0，閘極絕緣膜3 5和閘極電極3 4。另外，可以 閘極絕緣膜3 5之膜厚成為數n m程度，閘極電極3 4之膜 成為數百nm程度。 其次，在半導體基板1，例如以數十k e V程度之能量 入坤等之雜質離子。然後，例如利用C V D ( C h e m i c a 1 V a p D e p o s i t i ο n )法等，在全面形成氧化石夕膜等之絕緣膜，進 深蝕刻用來形成圖5所示之側壁絕緣膜3 6 a，3 6 b。然後 312/發明說明書(補件)/92-10/92118576 成 份 之 方 内 ， 離 化 對 程 離 形 使 厚 植 or 行 11 1223379 再度的在半導體基板1，例如以數十k e V程度之能量植入 砷等之雜質離子，用來形成活性區域 1 a〜1 c。活性區域 1 a〜1 c之離子植入濃度亦可以使用1 0 15 c πΓ2之程度。 其次，在電阻3 0上形成絕緣膜（例如氧化矽膜）4 a 1， 用以防止矽化物之形成。然後，在半導體基板 1，閘極電 極3 4，活性區域1 a〜1 c，和未被絕緣膜4 a 1覆蓋之電阻3 0 之各個表面，進行矽化物化，用來形成圖6所示之各個矽 化物las〜lcs， 32a， 32b， 32s。另外，在圖1和圖2中， 該絕緣層4 a 1之顯示被省略。 然後，如圖7所示，以光抗蝕劑P R1覆蓋電阻3 0以外 之部份，利用數十k e V程度之能量進行矽之離子植入I P 1。 例如對多晶矽膜之電阻3 0植入矽離子時，就產生多晶矽膜 之非晶形化此為一般習知者。因此，要製造圖2之構造時， 可以在製造圖1之構造時，使用較少能量植入石夕。另外， 其離子植入濃度可以使用1 0 15 c m _2之程度。 另外，在圖7中因為以光抗蝕劑P R1覆蓋閘極電極3 4， 所以閘極電極34成為多晶矽不變，但是對於閘極電極34 亦可以使其非晶形化。另外，可以在圖4〜圖6之任何一個 階段進行非晶形化。 然後，如圖8所示，除去光抗蝕劑P R1，用來形成第1 層間絕緣膜4 a。然後，在第1層間絕緣膜4 a之各個部份 形成接觸孔，在其内部形成鎢等之導電膜。然後，對表面 施加 CMP (Chemical Mechanical Polishing)處理，用來 形成接觸栓塞 5 a〜5 d。然後，形成鋁等之導電膜，對其進 12 312/發明說明書(補件)/92-10/92118576 1223379 行圖案製作用來形成配線6 a〜6 d。 然後，假如形成第2層間絕緣膜4 b時就可製造圖1或 圖2之構造。 <實施形態2 > 本實施形態之半導體裝置是以矽膜形成電阻，以氮化矽 膜覆蓋其表面，在其表面部份中之接觸栓塞之連接部形成 石夕化物。 圖9表示本實施形態之半導體裝置。如圖9所示，在該 半導體裝置中，電阻3 0以多晶矽膜作為材料，形成在元件 隔離區域2上在其間包夾有下墊氮化矽膜4 1。另外，以覆 蓋在電阻3 0之上面和側面之方式形成氮化矽膜4 2。 其他之構造因為與實施形態1之半導體裝置相同，所以 其說明加以省略。 氮化矽膜具有防止氫原子侵入到電阻3 0之作用。因此， 依照本實施形態之半導體裝置時，因為下墊氮化矽膜 4 1 和氮化矽膜4 2覆蓋在電阻3 0之表面，所以以矽膜形成之 電阻30之電阻值不容易產生變動。另外，在電阻30之表 面部份中之接觸栓塞5 a，5 b之連接部，形成有矽化物3 2 a， 3 2 b。因此，所獲得之半導體裝置在接觸孔形成用之蝕刻 時，不容易產生對電阻3 0之蝕刻，用來使電阻3 0之電阻 值之變動更不容易產生。 圖1 0〜圖1 5表示本實施形態之半導體裝置之製造方法。 首先，如圖1 0所示，在半導體基板 1内形成元件隔離 區域2。然後，在半導體基板1上順序的積層氧化矽膜4 3、 13 312/發明說明書(補件)/92-10/92118576 1223379 氮化矽膜41，和多晶矽膜3 0 a。另外，各個膜厚可以使用 例如數十n m，數十n m，和數百n m之程度。 然後，如圖1 1所示，形成光抗蝕劑P R 2，使用其作為蝕 刻遮罩進行蝕刻，用來形成電阻3 0。這時氧化矽膜4 3和 氮化石夕膜4 1亦被蝕刻。然後，除去光抗蝕劑P R 2。 然後，在Μ 0 S電晶體之通道區域，例如以數十〜數百k e V 之能量植入硼等之雜質離子。其離子植入濃度可以使用 1 012cnT2之程度。然後，利用熱氧化法等在通道區域上之 部份形成絕緣膜。 其次，在全面形成多晶矽膜，對絕緣膜和多晶矽膜進行 圖案製作，用來形成閘極絕緣膜3 5和閘極電極3 4 (圖1 2 )。 另外，閘極絕緣膜3 5之膜厚可以成為數十n m之程度，閘 極電極34之膜厚可以成為數百nm之程度。 然後，在半導體基板1，例如以數十k e V程度之能量植 入砷離子，用來形成活性區域1 a〜1 c之延伸區域1 a X〜1 c X。 其離子植入濃度亦可以成為1 0 15 c πΓ2之程度。 然後，在全面形成絕緣膜，進行深蝕刻用來形成側壁絕 緣膜3 6 a，3 6 b (圖1 3 )。然後，在半導體基板1，例如以數 十k e V程度之能量植入珅離子，用來形成活性區域1 a〜1 c。 其離子植入濃度亦可以成為1 0 15 c πΓ2之程度。 其次，如圖1 4所示，在電阻3 0上形成絕緣膜（例如氧化 矽膜）4 a 1，藉以防止矽化物之形成。然後，在半導體基板 1，閘極電極3 4，活性區域1 a〜1 c，和未被絕緣膜4 a 1覆蓋 之電阻3 0之各個表面，進行矽化物化，用來形成各個矽化 14 312/發明說明書(補件)/92-10/92118576 1223379 物las〜lcs，32a，32b，34s。然後，在全面形成氮化 42 ° 其次，如圖1 5所示，形成第1層間絕緣膜4 a。然 在第1層間絕緣膜4 a和氮化矽膜4 2之各個部份形成 孔，在其内部形成鎢等之導電膜。然後，對表面施加 處理，用來形成接觸栓塞 5 a〜5 d。然後，形成鋁等之 膜，對其進行圖案製作用來形成配線6 a〜6 d。 然後，假如形成第1層間絕緣膜 4b時，可以製造 之構造。另外，在圖9中未顯示氧化矽膜4 3，但是氧 膜4 3之形成可以任意的決定是否要形成。當在圖9之 3 0之下形成氮化矽膜41時，會對半導體基板1或元 離區域2之表面施加應力。因此，將用以緩和該應力 化矽膜設置作為氮化矽膜之底層，此種情況亦如圖 1 1 5所示。 另外，在本實施形態中，代替多晶矽膜之電阻3 0者 可以採用圖1之非晶形矽膜之電阻3 1或圖2之多晶矽 電阻30與非晶形矽層33之組合。 <實施形態3 > 本實施形態之半導體裝置是以矽膜形成電阻，以矽 覆蓋其下面。 圖1 6表示本實施形態之半導體裝置。如圖1 6所示 該半導體裝置中，電阻3 0以多晶矽膜作為材料，形成 件隔離區域2上，在其間包夾有矽鍺膜44。 其他之構造因為與實施形態1之半導體裝置相同， 312/發明說明書(補件)/92-10/92118576 矽膜 後， 接觸 CMP 導電 圖9 化矽 電阻 件隔 之氧 0〜圖 ，亦 膜之 鍺膜 ，在 在元 所以 15 1223379 其說明加以省略。另外，在圖 1 6中未形成有側壁絕緣膜 3 6 a 〇 矽鍺膜具有使電阻3 0内之雜質活性化之作用。因此，依 照本實施形態之半導體裝置時，因為矽鍺膜4 4被設置成接 合在電阻30之下面，所以由矽膜形成之電阻30之電阻值 可以變小。因此，所獲得之半導體裝置使電阻3 0之電阻值 不容易產生變動。 <實施形態4 > 本實施形態之半導體裝置是以矽膜形成電阻，其表面中 之被配線和接觸栓塞包夾之區域，被與電阻絕緣膜之虛設 接觸栓塞覆蓋。 圖17是上面圖，用來表示本實施形態之半導體裝置。另 外，圖1 8和圖1 9分別為圖1 7内之剖斷線X V I I I - X V I I I， XIX-XIX之剖面圖。 如圖17〜圖19所示，在該半導體裝置中，電阻30以多 晶矽膜作為材料，形成在元件隔離區域2上。另外，形成 有氧化矽膜45和氮化矽膜46，成為覆蓋在電阻30之上面 和側面。在氮化矽膜4 6上，形成有虛設接觸栓塞5 e，經 由氧化矽膜4 5和氮化矽膜4 6成為與電阻3 0絕緣，和形成 有位於該虛設接觸栓塞5 e之上之虛設配線6 e。另外，虛 設接觸栓塞5 e，與接觸栓塞5 a，5 b同樣的，例如可以由 鎢栓塞形成，另外，虛設配線6 e，與配線6 a，6 b同樣的， 例如可以由紹配線形成。 其他之構造因為圖9所示之實施形態2之半導體裝置相 16 312/發明說明書(補件)/92-10/92118576 1223379 同，所以其說明力Π以省略。另外，在圖1 8和圖1 9中形成 有側壁絕緣膜3 6 a。 依照本實施形態之半導體裝置時，在電阻3 0之表面部份 中之被配線6 a，6 b和接觸栓塞5 a，5 b包夾之區域，由與 覆蓋在電阻3 0之第1和第2層間絕緣膜4 a，4 b不同之材 料形成，被與電阻3 0絕緣之虛設接觸栓塞5 e和虛設配線 6 e覆蓋。因此，因為虛設接觸栓塞5 e和虛設配線6 e由與 第1和第2層間絕緣膜4 a，4 b不同之材料形成，所以可以 防止氫原子侵入到電阻3 0。特別是虛設接觸栓塞5 e和/或 虛設配線6 e假如如上述方式的由鎢或鋁之金屬形成時，上 述之防止作用可以更優良。另外，假如利用金屬時，虛設 接觸栓塞5 e和/或虛設配線6 e之形成變為容易。因此， 在所獲得之半導體裝置中，以矽膜形成之電阻3 0之電阻值 不容易產生變動。 另外，虛設接觸栓塞 5 e和虛設配線 6 e因為與電阻 3 0 絕緣，所以不會影響到由矽膜形成之電阻3 0之電阻值，可 以使該電阻值更不容易產生變動。 另外，本實施形態之氮化矽膜4 6，因為與實施形態2之 氮化矽膜4 2同樣的，成為用來防止氫原子侵入到電阻3 0 之膜。另外，氮化石夕膜4 6下之氧化石夕膜4 5，亦與圖1 1所 示之氧化矽膜4 3同樣的，成為用來缓和對電晶體（圖中未 顯示）之應力之膜。 圖2 0至圖2 5表示本實施形態之半導體裝置之製造方法。 首先，如圖2 0所示，在半導體基板1内形成元件隔離區 17 312/發明說明書(補件)/92-10/921185 76 1223379 域2。然後，在鄰接之Μ 0 S電晶體（圖中未顯示）之通道區 域植入離子。然後，利用熱氧化法等在通道區域上之部份 形成絕緣膜。 其次，在全面形成多晶矽膜，對絕緣膜和多晶矽膜進行 圖案製作，用來形成圖中未顯示之MOS電晶體之閘極絕緣 膜和閘極電極，及電阻3 0。另外，亦可以在多晶矽膜，例 如以數十〜數百k e V程度之能量植入離子。另外，其離子植 入濃度可以使用例如1 0 15 c πΓ2之程度。 其次，在全面形成氧化矽膜等，進行深蝕刻，如圖 21 所示，用來在電阻3 0之周圍形成側壁絕緣膜3 6 a。然後， 在半導體基板1植入離子，用來形成活性區域1 a，1 b。另 外，在電阻3 0上形成絕緣膜（例如氧化矽膜）4 a 1，藉以防 止石夕化物之形成。 然後，如圖2 2所示，對半導體基板1，圖中未顯示之Μ 0 S 電晶體之閘極電極，活性區域1 a，1 b，和未被絕緣膜4 a 1 覆蓋之電阻3 0之各個表面，進行石夕化物化，用來形成各個 石夕化物1 a s，1 b s，3 2 a，3 2 b。然後，在全面形成氧化石夕膜 4 5和氮化矽膜4 6，用來形成第1層間絕緣膜4 a。 然後，如圖2 3所示，在第1層間絕緣膜4 a上形成光抗 蝕劑PR3，對其進行虛設接觸栓塞5e形成用之圖案製作。 然後進行深蝕刻，用來在第1層間絕緣膜 4 a形成接觸孔 OP1 ° 其次，如圖2 4所示，在全面形成光抗蝕劑P R 4，對其進 行接觸栓塞5 a，5 b形成用之圖案製作。然後進行深蝕刻用 18 312/發明說明書(補件)/92-10/92118576 1223379 來在第1層間絕緣膜4 a，氮化矽膜4 b和氧化矽膜4 5形成 接觸孔0P2。 然後，如圖2 5所示，在接觸孔Ο P 1，Ο P 2之内部形成鎢 等之導電膜，對其表面施加C Μ P處理，用來形成接觸栓塞 5 a，5 b和虛設接觸栓塞5 e。然後，形成鋁等之導電膜，對 其進行圖案製作用來形成配線6 a，6 b和虛設配線6 e。 然後，假如形成第2層間絕緣膜4 b時，可以製造圖1 7〜 圖1 9之構造。 另外，在本實施形態中，代替多晶矽膜之電阻3 0者，亦 可以採用圖1之非晶形矽膜之電阻3 1或圖2之多晶矽膜之 電阻30，與非晶形矽層33之組合。 另外，接觸栓塞5 a，5 b和虛設接觸栓塞5 e，以及配線 6a，6b和虛設配線6e之材料，亦可以採用例如銅、鈦、 鎳、鈷等，用來代替鎢、鋁。 <實施形態5 > 本實施形態是實施形態4之半導體裝置之變化例，成為 在圖1 7〜圖1 9之虛設接觸栓塞5 e内埋入有第1層間絕緣 膜4a之一部份。 在虛設接觸栓塞5 e之情況，如圖2 3所示，使該接觸孔 0 P1之開口部變大。當開口部變大時，不能進行導電膜之 完全埋入，會產生埋入不足。當產生埋入不足時，在埋入 不足之部份，會有CMP處理時所產生之異物等進入，會影 響到元件特性。本實施形態之半導體裝置使用不容易產生 此種埋入不足之構造。 19 312/發明說明書(補件)/92-10/92118576 1223379 圖26是上面圖，用來表示本實施形態之半導體裝置。 外，圖2 7和圖2 8分別是圖2 6内之剖斷線X X V I I - X X V I XXVI I I-XXVI I I 之剖面圖。 如圖26〜圖28所示，在該半導體裝置中，形成具有中 形狀之虛設接觸栓塞5 f，用以代替圖1 7〜圖1 9所示之接 孔之開口部變大之虛設接觸栓塞5 e。另外，虛設接觸栓 5 f亦與接觸栓塞5 a，5 b同樣的，例如可以以鎢栓塞形4 另外，在虛設接觸栓塞5 f之中空部内，埋入有第1層間 緣膜4 a之一部份。 其他之構造因為與圖1 7〜圖1 9所示之實施形態4之半 體裝置相同，所以其說明加以省略。 依照本實施形態之半導體裝置時，在虛設接觸栓塞 内埋入有第1層間絕緣膜4 a之一部份。利用此種構成， 為可以只在包圍埋入有第1層間絕緣膜 4 a之一部份之 份，進行導電膜之埋入，所以在虛設接觸栓塞 5 f 之形 時，不容易產生埋入不足。因此，可以減少異物侵入到 設接觸栓塞5 f之可能性。 <實施形態6 > 本實施形態亦是實施形態4之半導體裝置之變化例， 圖1 7〜圖1 9之虛設接觸栓塞5 e和虛設配線6 e設置成為 層。 圖2 9是本實施形態之半導體裝置之剖面圖。如圖2 9 示，在該半導體裝置之第2層間絕緣膜4b内，於虛設配 6 e之上更設有虛設接觸栓塞 5 g。另外，在虛設接觸栓 312/發明說明補件)/92-10/92118576 另 I， 空 觸 塞 〇 絕 導 5f 因 部 成 虛 將 多 所 線 塞 20 1223379 5 g和第2層間絕緣膜4 b之上更設有虛設配線6 f。另外， 在第2層間絕緣膜4 b之上亦形成有配線6 g，6 h。 其他之構造因為與圖1 7〜圖1 9所示之實施形態4之半導 體裝置相同，所以其說明加以省略。 依照本實施形態之半導體裝置時，因為在虛設配線 6e 上更形成有虛設接觸栓塞5 g，所以所獲得之半導體裝置可 以更進一步的防止氫原子侵入到電阻3 0，以矽膜形成之電 阻30之電阻值更不容易產生變動。 <實施形態7 > 本實施形態之半導體裝置是當在 SOI (Silicon On I n s u 1 a t o r ) 基板上，形成以石夕膜作為材料之電阻之情況 時，在該電阻之附近形成虛設接觸栓塞。 圖30和圖31是表示本實施形態之半導體裝置之上面圖 和剖面圖。另外，圖3 1是圖3 0内之剖斷線X X X I - X X X I之 剖面圖。 如圖30和圖31所示，在該半導體裝置中，半導體基板 成為SOI基板，具有積層構造其中積層有石夕基板等之支持 基板1 1，氧化石夕膜等之埋入絕緣膜1 2，和石夕層1 3。 另外，電阻3 0以多晶矽膜作為材料，形成在矽層1 3中 之元件隔離區域2上。在電阻3 0之側面形成有側壁絕緣膜 3 6 a，在表面之兩端例如連接有鎢栓塞之接觸栓塞 5 h。另 外，在電阻3 0之表面部份中之接觸栓塞5 h之連接部，形 成有矽化物3 2 b。另外，各個接觸栓塞5 h分別連接到第1 層間絕緣膜4 a上之例如鋁配線之配線6 i。在第1層間絕 21 312/發明說明書(補件)/92-10/92118576 1223379 緣膜4 a和配線線6 i上，形成有第2層間絕緣膜4 b。 另外，元件隔離區域2例如由氧化矽膜形成。另外，在 S Ο I層1 3之表面，形成有以高濃度植入雜質離子之活性區 域。在活性區域1 a，1 b之表面亦形成有矽化物1 a s，1 b s。 亦即，在本實施形態中，虛設接觸栓塞5 j，5 k形成在電 阻3 0之附近，貫穿第1層間絕緣膜4 a，埋入絕緣膜1 2和 形成在矽層1 3内之元件隔離區域2。另外，在第1層間絕 緣膜4 a上，亦形成有虛設配線6 k，6 j分別連接到虛設接 觸栓塞5 j，5 k。 在第2層間絕緣膜4b中，亦形成有另外之虛設接觸栓塞 5 i，5 1分別連接到虛設配線6 k，6 j。另外，在第2層間絕 緣膜4 b上，亦形成虛設配線6 1，覆蓋在電阻3 0之上方， 共同連接到虛設連接栓塞5 i，5 1。 另外，虛設接觸栓塞5 i〜5 1，與接觸栓塞5 h同樣的，例 如可以以鎢栓塞形成，虛設配線6 j〜6 1，與配線6 i同樣的， 例如可以以鋁配線形成。另外，虛設接觸栓塞5 i〜5 1為並 排配置之多個柱狀導體。 依照本實施形態之半導體裝置時，虛設接觸栓塞 5 i〜5 1 和虛設配線6 j〜6 1是利用與第1和第2層間絕緣膜4 a，4 b 不同之材料（具有可以防止氫原子侵入到電阻3 0之作用之 金屬等之材料），形成在電阻3 0之附近。因此，虛設接觸 栓塞5 i〜5 1和虛設配線6 j〜6 1可以防止氫原子侵入到電阻 3 0，所獲得之半導體裝置可以使利用矽膜形成之電阻 3 0 之電阻值不容易產生變動。 22 312/發明說明書(補件)/92-10/921185 76 1223379 另外，虛設接觸栓塞5 i〜5 1和虛設配線6 j〜6 1之材料假 如以金屬形成時，可以使防止氫原子侵入到電阻3 0之作用 更優良。另夕卜，因為是金屬，所以虛設接觸栓塞5 i〜5 1和 虛設配線6 j〜6 1之形成變為容易。 另外，虛設接觸栓塞5 j貫穿S Ο I基板之埋入絕緣膜1 2 和矽層1 3。因此，可以更確實的防止氫原子從S Ο I基板内 部侵入電阻3 0。 另外，因為使虛設配線6 1成為覆蓋在電阻3 0上方，所 以可以更確實的防止氫原子從上方侵入到電阻3 0，所獲得 之半導體裝置可以使利用矽膜形成之電阻 3 0之電阻值不 容易產生變動。 另外，虛設接觸栓塞 5 i〜5 1是並排配置之多個柱狀導 體。在圖3 0中，假定各個虛設接觸栓塞不被分割成為多個 柱狀導體而是成為一體時，需要將導電膜埋入到大開口 部。在這種情況，如實施形態5所述，不能進行導電膜之 完全埋入，需要考慮產生埋入不足之可能性。但是，假如 虛設接觸栓塞5 i〜5 1是並排配置多個柱狀導體之構造時， 各個之埋入開口部變小，在虛設接觸栓塞 5 i〜5 1之形成 時，不容易產生埋入不足。因此，可以減少異物侵入到虛 設接觸栓塞5 i〜5 1之可能性。 <實施形態8 > 本實施形態是實施形態7之半導體裝置之變化例，將圖 3 0和圖 3 1之虛設接觸栓塞 5 i〜5 1，替換成為以包夾電阻 3 0之方式並排配置之多個壁狀導體。另外，在該壁狀導體 23 312/發明說明書(補件)/92-10/92118576 1223379 之一部份設有中空部，在其内部埋入有第1或第2層間絕 緣膜4a，4b之一部份。 圖32和圖33是表示本實施形態之半導體裝置之上面圖 和剖面圖。另外，圖3 3是圖3 2内之剖斷線X X X I I I - X X X I I I 之剖面圖。 如圖32和圖33所示，在該半導體裝置中，形成有壁狀 導體之虛設接觸栓塞5 m〜5 p，用來代替圖3 0和圖3 1之柱 狀導體之虛設接觸栓塞5 i〜5 1。 其中，虛設接觸栓塞5 η，5 p貫穿第1層間絕緣膜4 a， 埋入絕緣膜1 2和形成在矽層1 3内之元件隔離區域2。另 外，虛設接觸栓塞5 η，5 p被並排配置成為包夾電阻3 0。 虛設接觸栓塞5 m，5 〇亦被並排配置成為包夾電阻3 0。 另外，虛設接觸栓塞5 η，5 p連接到第1層間絕緣膜4 a 上之虛設配線6 k，6 j，在第2層間絕緣膜4 b中，其他之 虛設接觸栓塞5 m，5 〇分別連接到虛設配線6 k，6 j。另外， 在第2層間絕緣膜4 b上，虛設配線6 1連接到虛設接觸栓 塞 5 m，5 〇。另外，虛設接觸栓塞5 m〜5 p亦與接觸栓塞5 h 同樣的，例如可以以鎢栓塞形成。 另外，在本實施形態中，如圖3 2所示，在虛設接觸栓塞 5m，5n設有多個之中空部HL。在中空部HL内埋入有第1 或第2層間絕緣膜4 a，4 b之一部份。其他之構造因為與實 施形態7之半導體裝置相同，所以其說明加以省略。 在本實施形態之半導體裝置中，虛設接觸栓塞5 m〜5 p是 多個之壁狀導體，被並排的配置成包夾電阻3 0。因此，當 24 312/發明說明書(補件)/92-10/92118576 1223379 與實施形態7之柱狀導體之情況比較時，可以更確實的 止氫原子侵入到電阻3 0。 另外，在虛設接觸栓塞5 m，5 η設有中空部H L，在其 部埋入有第1或第2層間絕緣膜4 a，4 b之一部份。利用 種構成，因為可以只在包圍中空部HL之部份進行導電膜 埋入，所以在虛設接觸栓塞5 m，5 η之形成時，不容易產 埋入不足。因此，異物侵入到虛設接觸栓塞之可能性可 減少。 <實施形態9 > 本實施形態是實施形態7和8之半導體裝置之變化例 在電阻30附近之未覆蓋電阻30之位置，更形成有虛設 觸栓塞，連接到對電阻3 0之配線6 i。 圖3 4表示實施形態7之半導體裝置之問題點。在實施 態7之半導體裝置之情況時，在包夾電阻3 0之區域形成 虛設接觸栓塞5 i〜5 1和虛設配線6 j，6 k，在電阻3 0之 方形成有虛設配線6 1。因此，可以防止來自任何方向之 原子侵入到電阻。 但是，如圖3 4之區域A R所示，在經由接觸栓塞5 h連 到電阻3 0之配線6 i之引出區域，因為未設有虛設接觸 塞，所以氫原子會有從該部份進入，侵入到電阻3 0之可 性。 因此，在本實施形態中，在該區域設有虛設接觸栓塞 接到對電阻3 0之配線。圖3 5和圖3 6是表示本實施形態 半導體裝置之上面圖和剖面圖。另外，圖36是圖35内 312/發明說明書(補件)/92-10/92118576 防 内 此 之 生 以 接 形 有 上 氫 接 栓 能 連 之 之 25 1223379 剖斷線X X X V I - X X X V I之剖面圖。 如圖3 5和圖3 6所示，在該半導體裝置中，使連接到對 電阻3 0之接觸栓塞5 h之配線6 η之形狀，成為在虛設配線 6 1之終端部附近（亦即，配線6 i之引出部份中之未覆蓋 電阻3 0之位置）進行擴大，在該部份更形成有虛設接觸栓 塞5 q，5 r。另外，虛設接觸栓塞5 q形成在第2層間絕緣 膜4 b内之配線6 η上。另外，虛設接觸栓塞5 r形成貫穿第 1層間絕緣膜4 a，埋入絕緣膜1 2，和形成在矽層1 3内之 元件隔離區域2。在第2層間絕緣膜4 b上亦形成有連接到 虛設接觸栓塞5 q之虛設配線6 m。 另外，虛設接觸栓塞5 q，5 r亦與接觸栓塞5 h同樣的， 例如可以由鎢栓塞形成。另外，虛設配線 6m亦與配線 6n 同樣的，例如可以由鋁配線形成。 依照本實施形態之半導體裝置時，連接到對電阻3 0之配 線6 η之虛設接觸栓塞5 q，5 r，利用與第1和第2層間絕 緣膜4 a，4 b不同之材料，形成在電阻3 0附近之未覆蓋電 阻3 0之位置。因此，該虛設接觸栓塞5 q，5 r可以防止氫 原子侵入到電阻，可以更確實的防止氫原子從配線6n之延 伸方向侵入到電阻3 0。因此，所獲得之半導體裝置可以使 利用矽膜形成之電阻3 0之電阻值不容易產生變動。 另外，虛設接觸栓塞5 q，5 r之材料假如以金屬形成時， 則可以使防止氫原子侵入到電阻3 0之作用變為更優良。另 外，因為是金屬，所以虛設接觸栓塞5 q，5 r之形成變為容 易。 26 312/發明說明書(補件)/92-10/921185 76 1223379 另外，在美國專利案5530418號揭示有與圖34之上面 類似之構造，該發明不採用S 0 I基板而且採用大塊基板 構造。本實施形態亦可以使用該種構造。 圖37是剖面圖，用來表示本實施形態之半導體裝置之 化例。在圖3 7中，採用大塊基板之半導體基板1用以代 圖36之SOI基板。在半導體基板1内形成有元件隔離區 2和活性區域 1 a。在活性區域 1 a之表面亦形成有矽化 1 a s。採用大塊基板，在第1層間絕緣膜4 a内形成接合 元件隔離區域2之虛設接觸栓塞5 s，用以代替貫穿第1 間絕緣膜4 a，埋入絕緣膜1 2和元件隔離區域2之虛設 觸栓塞5 r。另外，同樣的在第1層間絕緣膜4 a内形成 合在矽化物1 a s之虛設接觸栓塞5 t，用以代替貫穿第1 間絕緣膜4 a，埋入絕緣膜1 2和元件隔離區域2之虛設 觸栓塞5 j。其以外之構造因為與圖3 6相同，所以其說 加以省略。 在此種構造之情況，連接到對電阻3 0之配線6 η之虛 接觸栓塞5 q，5 s，可以更確實的防止氫原子從配線6 η 延伸方向侵入到電阻3 0，因此，所獲得之半導體裝置可 使利用矽膜形成之電阻3 0之電阻值不容易產生變動。 依照本發明時，使以矽膜作為材料之電阻之至少表面 份成為非晶形矽。因此，當與以多晶矽作為電阻之材料 情況比較時，使氫原子不容易取入，所獲得之半導體裝 可以使以矽膜形成之電阻之電阻值不容易產生變動。 外，在電阻之表面部份中之接觸栓塞之連接部形成有矽 312/發明說明書(補件)/92-10/92118576 圖 之 變 替 域 物 在 層 接 接 層 接 明 設 之 以 部 之 置 另 化 27 1223379 物。因此，在接觸孔形成用之蝕刻時，不容易對電阻產 深蝕刻，所獲得之半導體裝置可以使電阻之電阻值更不 易產生變動。 依照本發明時，利用具有防止氫原子侵入到電阻之作 之氮化矽膜，覆蓋在電阻之表面部份中之至少一部份。 此，所獲得之半導體裝置可以使以矽膜形成之電阻之電 值不容易產生變動。另外，在電阻之表面部份中之接觸 塞之連接部，形成有矽化物。因此，在接觸孔形成用之 刻時，不容易對電阻深蝕刻，所獲得之半導體裝置使電 之電阻值更不容易產生變動。 依照本發明時，將具有電阻内之雜質之活性化作用之 鍺膜，設置成接合在電阻。因此，可以使電阻之電阻值 小，所獲得之半導體裝置使以矽膜形成之電阻之電阻值 容易產生變動。 依照本發明時，利用與層間絕緣膜不同之材料，形成 阻之表面部份之至少一部份，覆蓋與電阻絕緣之虛設接 栓塞。因此，虛設接觸栓塞假如使用具有防止氫原子侵 到電阻之作用之材料時，所獲得之半導體裝置使以矽膜 成之電阻之電阻值不容易產生變動。另外，因為虛設接 栓塞與電阻絕緣，所以不會對以矽膜形成之電阻之電阻 造成影響，可以使其電阻值更不容易產生變動。 依照本發明時，利用與層間絕緣膜不同之材料在虛設 觸栓塞上形成虛設配線。因此，虛設配線假如使用具有 止氫原子侵入到電阻之作用之材料時，所獲得之半導體 312/發明說明書(補件)/92-10/92118576 生 容 用 因 阻 栓 I虫 阻 矽 減 不 電 觸 入 形 觸 值 接 防 裝 28 1223379 置使以矽膜形成之電阻之電阻值不容易產生變動。 依照本發明時，虛設接觸栓塞和/或虛設配線之材料是 金屬。因此，使防止氫原子侵入到電阻之作用成為更優良。 另外，因為是金屬，所以虛設接觸栓塞和/或虛設配線之 形成變為容易。 依照本發明時，在虛設接觸栓塞内埋入有層間絕緣膜之 一部份。因此，在虛設接觸栓塞形成時，不容易產生埋入 不足，可以減少異物侵入到虛設接觸栓塞之可能性。 依照本發明時，虛設接觸栓塞利用與層間絕緣膜不同之 材料形成在電阻之附近。因此，假如虛設接觸栓塞由具有 防止氫原子侵入到電阻之作用之材料形成時，所獲得之半 導體裝置可以使利用矽膜形成之電阻之電阻值不容易產生 變動。另外，虛設接觸栓塞貫穿SO I基板之埋入絕緣膜和 矽層。因此，可以更確實的防止氫原子從S 0 I基板内部侵 入到電阻。 依照本發明時，更具備有虛設配線，利用與層間絕緣膜 不同之材料形成，成為覆蓋在電阻之上方。因此，假如虛 設配線利用具有防止氫原子侵入電阻之作用之材料形成 時，可以更確實的防止氫原子從上方侵入到電阻，所獲得 之半導體裝置使利用矽膜形成之電阻之電阻值不容易產生 變動。 依照本發明時，虛設接觸栓塞和/或虛設配線之材料使 用金屬。因此，可以使防止氫原子侵入電阻之作用成為更 優良。另外，因為是金屬，所以虛設接觸栓塞和/或虛設 29 312/發明說明書(補件)/92-10/92118576 1223379 配線之形成變為容易。 依照本發明時，虛設接觸栓塞是多個之柱狀導體，被並 排的配置。因此，在虛設接觸栓塞形成時，不容易產生埋 入不足，可以減少異物侵入到虛設接觸栓塞之可能性。 依照本發明時，虛設接觸栓塞是多個之壁狀導體，被並 排的配置成包夾電阻。因此，當與柱狀導體之情況比較時， 可以更確實的防止氫原子侵入到電阻。另外，在多個壁狀 導體之一部份或全部，使層間絕緣膜之一部份被埋入到其 内部。因此，在虛設接觸栓塞之形成時不會產生埋入不足， 可以減少異物侵入到虛設接觸栓塞之可能性。 依照本發明時，連接到對電阻之配線之虛設接觸栓塞， 利用與層間絕緣膜不同之材料，形成在電阻附近之未覆蓋 電阻之位置。因此，虛設接觸栓塞假如利用具有防止氫原 子侵入到電阻之作用之材料形成時，可以更確實的防止氫 原子從配線之延伸方向侵入到電阻，所獲得之半導體裝置 使利用矽膜形成之電阻之電阻值不容易產生變動。 依照本發明時，虛設接觸栓塞之材料使用金屬。因此， 防止氫原子侵入到電阻之作用成為更優良。另外，因為是 金屬，所以虛設接觸栓塞之形成變為容易。 【圖式之簡單說明】 圖1是剖面圖，用來表示實施形態1之半導體裝置。 圖2是剖面圖，用來表示實施形態1之半導體裝置之變 化例。 圖3表示實施形態1之半導體裝置之製造方法。 30 312/發明說明書(補件)/92-10/92118576 1223379 圖 4表 示 實 施 形 態 1之 半 導 體 裝 置 之 製 造 方 法 〇 圖 5表 示 實 施 形 態 1之 半 導 體 裝 置 之 製 造 方 法 〇 圖 6表 示 實 施 形 態 1之 半 導 體 裝 置 之 製 造 方 法 〇 圖 7表 示 實 施 形 態 1之 半 導 體 裝 置 之 製 造 方 法 〇 圖 8表 示 實 施 形 態 1之 半 導 體 裝 置 之 製 造 方 法 0 圖 9是 剖 面 圖 用來表 示 實 施 形 態 2 之 半 導 體 裝 圖 10 表 示 實 施 形 態 2 之 半 導 體 裝 置 之 製 造 方 法 0 圖 11 表 示 實 施 形 態 2 之 半 導 體 裝 置 之 製 造 方 法 0 圖 12 表 示 實 施 形 態 2 之 半 導 體 裝 置 之 製 造 方 法 0 圖 13 表 示 實 施 形 態 2 之 半 導 體 裝 置 之 製 造 方 法 〇 圖 14 表 示 實 施 形 態 2 之 半 導 體 裝 置 之 製 造 方 法 〇 圖 15 表 示 實 施 形 態 2 之 半 導 體 裝 置 之 製 造 方 法 〇 圖 16 是 剖 面 圖 > 用 來 表 示 實 施 形 態 3 之 半 導 體 裝 置 〇 圖 17 是 上 面 圖 > 用 來 表 示 實 施 形 態 4 之 半 導 體 裝 置 0 圖 18 是 剖 面 圖 > 用 來 表 示 實 施 形 態 4 之 半 導 體 裝 置 〇 圖 19 是 另 剖 面 圖5 ，用 來 表 示 實 施 ^形 態 4 之 半 導 體 裝 置。 圖 20 表 示 實 施 形 態 4 之 半 導 體 裝 置 之 製 造 方 法 〇 圖 21 表 示 實 施 形 態 4 之 半 導 體 裝 置 之 製 造 方 法 〇 圖 22 表 示 實 施 形 態 4 之 半 導 體 裝 置 之 製 造 方 法 〇 圖 23 表 示 實 施 形 態 4 之 半 導 體 裝 置 之 製 造 方 法 0 圖 24 表 示 實 施 形 態 4 之 半 導 體 裝 置 之 製 造 方 法 〇 圖 25 表 示 實 施 形 態 5 之 半 導 體 裝 置 之 製 造 方 法 0 圖 26 是 上 面 圖 5 用 來 表 示 實 施 形 態 5 之 半 導 體 裝 置 〇 圖 27 是 剖 面 圖 用 來 表 示 實 施 形 態 5 之 半 導 體 裝 置 〇 312/發明說明書(補件)/92-10/92118576 31 1223379 導 8 « i η ο g g 圖2 8是另一剖面圖，用來表示實施形態5之半； 圖2 9是剖面圖，用來表示實施形態6之半導ί 圖30是上面圖，用來表示實施形態7之半導ί 圖3 1是剖面圖，用來表示實施形態7之半導ί 圖32是上面圖，用來表示實施形態8之半導ί 圖3 3是剖面圖，用來表示實施形態8之半導ΐ 圖3 4表示實施形態7之半導體裝置之問題點 圖35是上面圖，用來表示實施形態9之半導ί 圖3 6是剖面圖，用來表示實施形態9之半導i 圖3 7是剖面圖，用來表示實施形態9之半導體 化例。 圖38是上面圖，用來表示先前技術之半導體J 圖39是剖面圖，用來表示先前技術之半導體J (元件符號之說明） 體裝置。 裝置。 裝置。 裝置。 裝置。 裝置。 裝置。 裝置。 裝置之變 置。 置。 1 半 導 體 基 板 1 a〜 1 c 活 性 區 域 las 〜1 c s , 34s 矽 化 物 2 元 件 隔 離 區域 4 a 第 1 層 間 絕緣 膜 4al 絕 緣 膜 ( 層） 4b 第 2 層 間 絕緣 膜 5 a、 5b 接 觸 栓 塞 5 c、 5d 接 觸 栓 塞 5 e〜 5g、5 i〜5s 虛 ό又 接 觸栓 塞 312/發明說明書(補件)/92-10/92118576 32 1223379 5 h 接觸栓塞 6a、6 b 6c、6 d 6 e、6 f、6 j 6 i 6n 11 12 13 30 > 3 1 配線 配線 6 m虛設配線 配線 配線 支持基板 埋入絕緣膜 砍層 電阻 32a、 32b、 32c矽化物 3 3 非晶形石夕層 3 4 閘極電極 35 閘極絕緣膜 3 6 a、3 6 b 側壁絕緣膜 41 42 > 46 43 44 45 PR1 PR2 OP1 氮化矽膜 氮化矽膜 氧化矽膜 矽鍺層 氧化矽膜 光抗姓劑 光抗姓劑 接觸孔 312/發明說明書(補件)/92-10/92118576 33

Claims (1)

1223379 拾、申請專利範圍： 1. 一種半導體裝置，其具備有以矽膜作為材料的電阻 (30， 31 );其中 上述電阻之至少表面部份為非晶形矽（3 1，3 3 ); 在上述表面部份中之接觸栓塞之連接部形成有矽化物 (32a，32b) ° 2. —種半導體裝置，其具備有： 以矽膜作為材料的電阻（3 0 );和 被設置成接合在上述電阻的矽鍺膜（4 4 )。 3. —種半導體裝置，其具備有： 以矽膜作為材料的電阻（3 0 ); 覆蓋在上述電阻的層間絕緣膜（4 a， 4 b );和 虛設接觸栓塞（5 e )，利用與上述層間絕緣膜不同之材料 而且具有可以防止氫原子侵入到上述電阻之作用之材料形 成，一面與上述電阻絕緣而一面覆蓋在上述電阻之上方部 份中之至少一部份。 4. 如申請專利範圍第3項之半導體裝置，其中，更具備 有虛設配線（6 e )，利用與上述層間絕緣膜不同之材料而且 具有可以防止氫原子侵入到上述電阻之作用之材料，形成 在上述虛設接觸栓塞上。 5. 如申請專利範圍第3或4項之半導體裝置，其中，上 述虛設接觸栓塞和/或上述虛設配線之材料是金屬。 6. 如申請專利範圍第3項之半導體裝置，其中，在上述 虛設接觸栓塞内埋入有上述層間絕緣膜之一部份。 34 312/發明說明書(補件)/92-10/92118576 1223379 7. —種半導體裝置，其具備有： SOI (Silicon On Insulator)基板，具有支持基板（11)， 埋入絕緣膜（1 2 )，和矽層（1 3 )之積層構造； 電阻（3 0 )，形成在上述S 0 I基板上，以矽膜作為材料； 覆蓋在上述電阻的層間絕緣膜（4 a， 4 b );和 虛設接觸栓塞（5 j )，利用與上述層間絕緣膜不同之材料 而且具有可以防止氫原子侵入到上述電阻之作用之材料， 形成在上述電阻之附近，貫穿上述埋入絕緣膜和形成在上 述矽層内之元件隔離區域。 8 .如申請專利範圍第7項之半導體裝置，其中，更具備 有虛設配線（6 1 )，利用與上述層間絕緣膜不同之材料而且 具有可以防止氫原子侵入到上述電阻之作用之材料形成， 且覆蓋在上述電阻之上方。 9.如申請專利範圍第7或8項之半導體裝置，其中，上 述虛設接觸栓塞和/或上述虛設配線之材料是金屬。 1 0.如申請專利範圍第7項之半導體裝置，其中，上述 虛設接觸栓塞是多個之柱狀導體，被並排配置。 1 1 .如申請專利範圍第7項之半導體裝置，其中： 上述虛設接觸栓塞是多個之壁狀導體，被並排配置成包 夾上述電阻； 在上述多個壁狀導體之一部份或全部，在其内部埋入有 上述層間絕緣膜之一部份。 1 2 . —種半導體裝置，其特徵是具備有： 以矽膜作為材料的電阻（3 0 ); 35 312/發明說明書(補件)/92-10/92118576 1223379 覆蓋在上述電阻的層間絕緣膜（4 a， 4 b ); 接觸栓塞（5 h )，利用與上述層間絕緣膜不同之材料形 成，且連接在上述電阻； 配線（6 η )，利用與上述層間絕緣膜不同之材料形成，且 連接在上述接觸栓塞；和 虛設接觸栓塞（5 q〜5 s )，在上述電阻附近之未覆蓋上述 電阻之位置，利用與上述層間絕緣膜不同之材料而且具有 可以防止氫原子侵入到上述電阻之作用之材料形成，且連 接在上述配線。 1 3.如申請專利範圍第1 2項之半導體裝置，其中，上述 虛設接觸栓塞之材料是金屬。 36 312/發明說明書(補件)/92-10/92118576
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