TW558829B - Reduced potential generation circuit operable at low power-supply potential - Google Patents

Description

i、發明說明（1 ) 本發明背景 1.本發明領域 本發明一般係關於電源供應電路和半導體元件，並且 特別是關於-種用以產生内部被降低電位的電源供應電路 以及關於一種使用此電路之半導體元件。 2 ·相關技術說明 在半導體元件中，例如DRAM ,從元件外部被供應之 電源供應電位在内部被減低，因而利用在内部被減低的電 位而驅動一些電路元件，例如記憶體核心元件。 產生被降低電位之内部降低電位產生電路一般使用一 系列之電阻器以分割從外部電源供應之供應電位，並且設 疋疋義所產生之降低電位範圍的上限和下限。内部降低電 位產生電路使用一電流鏡電路以控制其輸出電位以至於其 停留在上限和下限之間。 第1圖是展示相關技術之内部降低電位產生電路組態 之電路圖。 第1圖之内部降低電位產生電路1〇包含PM〇s電晶體 11至14、NMOS電晶體15至18、NMOS電晶體21至24、 PMOS電晶體25至27、一反相器3卜一 PM〇s電晶體32、 一 NMOS電晶體33、以及電阻器R1至R3。 電阻器R1至R3被串聯，因而形成一電位分壓器，其 分割在電位VF和電位vss之間的電位。電位VF從外部 電源供應電位VDD被產生，並且是無關於VDD之固定電 位。電位分壓器產生下限參考電位vl作為降低電位之下限 558829 五、發明說明（2) 以及一上限參考電位vu作為降低電位之上限。 PMOS電晶體11至14以及NMOS電晶體15至18 — 起構成一作用如同比較器之NMOS型式電流鏡電路。 NMOS型式電流鏡電路具有NMOS電晶體15閘極之一輸 5 入節點，其從電位分壓器接收下限參考電位vl。NMOS電 晶體21至24以及PMOS電晶體25至27 —起構成一作為 比較器之PMOS型式電流鏡電路。PMOS電晶體25之閘極 作為PMOS型式電流鏡電路之輸入節點，並且從電位分壓 器接收上限參考電位vu。 10 在下限側之NMOS型式電流鏡電路產生一被供應至 PMOS電晶體32閘極之輸出。在上限側之PMOS型式電流 鏡電路的輸出被供應至NMOS電晶體33之閘極。PMOS 電晶體32和NMOS電晶體33的排極彼此連接，並且一降 低電位vp從這些電晶體之間的接合點被輸出。該被產生之 15 降低電位vpr被供應至半導體元件之内部電路，並且同時 被饋送回到下限側之NMOS型式電流鏡電路以及上限側之 PMOS型式電流鏡電路。 下限側之NMOS型式電流鏡電路比較被產生之降低電 位vpr與下限參考電位vl。如果降低之電位vpr是在下限 20 參考電位vl之下，則NMOS電晶體15成為導通而將節點 n0之電位拉下至低位。這導致PMOS電晶體32之導通而 拉高被降低之電位vpr。如果降低電位vpr是在下限參考電 位vl之上，則NMOS電晶體15成為非導通以便將節點n0 電位保持在高位，因而使得PMOS電晶體32成為非導通。 五、發明說明（3) 在上限側之PMOS型式電流鏡電路比較被產生之降低 電位νΡΓ與上限參考電位vu。如果被降低之電位vpr是在 上限參考電位vu之上，則PM0S電晶體25成為導通而將 節點nl電位拉高至高位。這導致NM〇s電晶體33導通而 拉低被降低之電位vpr。如果被降低電位vpr是在上限參考 電位vu之下，則PM〇s電晶體25成為非導通以便將節點 nl電位保持在低位，因而使得NM〇s電晶體33成為非導 通。 當半導體元件被設定為低電源消耗模式時，信號ulp 10成為高位。當低電源消耗模式進入信號ulp轉至高位時， NMOS電晶體21和24成為導通，並且pM〇s電晶體w 成為非導通。結果，在上限側之PM〇s型式電流鏡電路停 止操作。在節點nl之電位被改變至低位，其使得nm〇s 電晶體33成為非導通。這防止一洩漏電流從降低電位vpr 15流動至接地電位VSS。利用相同之情況，PMOS電晶體1} 矛14被導通，並且nm〇S電晶體18被切斷。這改變節點 n〇之電位至高位，因而使得pM〇s電晶體32成為非導通。 利用上述之操作，内部降低電位產生電路1 〇產生並且 控制降低電位vpr以至於降低電位—落至上限參考電位 VU和下限參考電位V1之間。 現今之半導體元件通常具有被設定為相對地低之外部 電源供應電位以減低電源消耗。第丨圖之内部降低電位產 生電路10使用在上限側之PM〇s型式電流鏡電路。當外 部電源供應電位VDD被降低時，在上限參考電位μ和電 =供應電位VDD之間的差量成為較小，導致在PM0S電 豆牙26中不凡全地導電0結果’在上限側之PMOS 聖式電流鏡電路可能無法具有足夠之增益。 因此，需要-電源供應電路和半導體元件，即使當外 部電源供應電位是相對地低時其仍可適當地產生一内部減 低電位。 主_發明之撅气 、曾本^明之-般目的在提供一種電源供應電路和一種半 導體7L件’其顯著地排除由於相關技術之限制和缺點所導 致之一種或多種問題。 之後將說明本發明之特徵和優點，並且其中部份將由 說：和附圖而將更明顯，或者可以依據說明中所提供之技 術貫施本發明而獲悉本發明之特徵和優點。熟悉本發明一 般技術者將明白’本發明之目的以及其他特徵和優點將可 利用在說明中直接、清楚、簡明、以及確切的專門名詞而 特別地指出之電源供應電路和半導體元件而被實現與達 成。

為依據本务明目的達成本發明這些特徵和優點，如此 處之實施例及概括說明，依據本發明之電源供應電路包含 -組比較第-電位與第二電位之第— NM0S型式電流鏡電 路、-組比較第-電位與第三電位之第二讀⑽型式電流 鏡電路、以及-電位設定電路，其反應於第—和第二NM0S 型式電流鏡電路之輪出而調整第一電位，以至於第—電位 落在第二電位和第三電位之間。 五、發明說明（5) 在上述之電源供應電路中，電位設定電路包含一 PMOS電晶體以及一 NM〇s電晶體，其被串連以在電源供 應電位和接地電位之間形成電晶體串列，第一 NM〇s型式 電流鏡電路之輸出被耦合至電晶體串列之pM〇s電晶體= 極，第二NMOS型式電流鏡電路之輸出被耦合至電晶體串 列之NMOS電晶體閘極，並且第一電位在電晶體串列之 PMOS電晶體和NM0S電晶體間之一接合點產生。 進一步地，上述之電源供應電路進一步地包含反應於 一預定信號之確定而擱置第二NM〇s型式電流鏡電路之操 作的電路，以及-NMQS電晶體，其被連接在接地電位和 電晶體串列的NMOS電晶體閘極之間，並且反應於預定信 號之確疋而成為導通以連結電晶體串列之Nmq$電晶體閘 極至接地電位。 上述之電源供應電路產生並且控制降低電位（亦即，第 一電位），以至於該降低電位落在下限參考電位（亦即，第 二電位）和上限參考電位（亦即，第三電位）之間。本發明之 組悲使用纟±限側以及在下限側之NM〇s㉟式電流鏡電 路因而即使S在上限參考電位和電源供應電位之間的 差量由於外部電源供應電位降低之結果而成為較小時，在 NMOS型式電流鏡電路中被使用之nm〇s電晶體亦可完全 地導通因此’即使當外部電源供應電位由於減低電源消 耗目的而被。又定為相對低之電位時，在上限側之觀⑽型 式電流鏡電路亦可得到一充分的增益。 進步地§低電源消耗模式進入信號（亦即，預定信 五、發明說明（6) 號）被確疋時，上限側之NMOS型式電流鏡電路停止操作。 當這發生時，在電晶體串列NMOS電晶體閘極之電位可能 不完全地下降至低位準。在本發明中，提供一反應於低電 源消耗模式進入信號之確定而成為導通之NM〇s電晶體， 因而使閘極電位完全地下降至低位準並且切斷電晶體串列 之NMOS電體電源。這防止洩漏電流從降低電位流動至 接地電位。 §配合附圖閱讀下面的詳細說明時，本發明之其他目 的以及進一步的特徵將更明顯。 _圖形之概要說明 第1圖是展示相關技術之内部降低電位產生電路組態 之電路圖； 第2圖是展示本發明提供之内部降低電位產生電路之 半導體元件範例之方塊圖； 第3圖是展示依據本發明之内部降低電位產生電路組 態的電路圖；以及 第4A至4C圖是展示一 NM〇s型式電流鏡電路以及一 PMOS型式電流鏡電路的特性曲線圖。 趋^實施例說明 下面，本發明將參考附圖而說明實施例。 第2圖是展示本發明提供之内部降低電位產生電路之 半導體儿件範例之方塊圖。雖然第2圖展示作為半導體 凡件範例之半導體記憶體元件，但本發明之半導體元件並 不受限制於半導體記憶體元件。 五、發明說明（7) 第2圖之半導體記憶體元件20包含一輸入/輸出界面 21位址疋址解碼器22、一資料控制23 ' —記憶體核心 24、以及一電源供應電路25。輸入/輸出界面21從元件外 口P接收位址疋址^號、輸人資料信號、以及控制信號，並 且供應輸出資料信號至元件外部。所供應之位址定址信號 被位址定址解碼器22所解碼。 5己憶體核心24包含記憶胞、字組線、位元線、感應放 大器等等。在一資料讀取操作之情況中，一字組線反應 於被位址定址解碼器22所解碼之列位址定址而被引動，並 且資料從對應的記憶胞被讀取，經由位元線被供應至感應 放大器。資料從對應至被位址定址解碼器22所解碼之行位 址所定址的感應放大器被讀取，並且接著經由資料控制23 和輸入/輸出界面被供應至元件外部。 在貝料寫入操作之情況中，一字組線15反應於被位 址疋址解碼器22所解碼之列位址定址而被引動，並且從對 f的記憶胞被讀取之資料將經由位元線被供應至感應放大 器。之後’資料經由資料控制23被寫入對應至被位址定址 解碼器22所解碼之行位址所定址的感應放大器中，接著在 感應放大器中之資料被儲存或者被存回記憶胞。 電源供應電路25包含本發明之内部降低電位產生電 路，並且供應預定的電源供應電位至半導體記憶體元件2〇 之各部份。利用電源供應電路25内部降低電位產生電路所 產生之降低電位被供應至記憶體核心24，例如，並且被使 用作為記憶胞板電位與作為將位元線預充電之預充電電 558829

五、發明說明（Ο 位。 ，S k it件外部供應之控制信號指示進人低電源消耗模 式時，輸入/輸出界面21確定低電源消耗模式進入信號 ulp。反應於低電源消耗模式進入信號uip之確定，電源供 應電路25處理例如在半導體記憶體元件2〇各單元之中操 作被櫚置的預定單元的電源供應之擱置。

第3圖是展示依據本發明内部降低電位產生電路組態 之電路圖。 第3圖之内部降低電位產生電路3〇包含pM〇s電晶體 10 3 1至34、NMOS電晶體35至38、PMOS電晶體41至44、 NMOS電晶體45至47、一反相器5卜一 PMOS電晶體52、 一 NMOS電晶體53、以及電阻器ri至R3。

電阻器R1至R3被串連，因而形成分割在電位VF和 電位vss之間電位的一電位分壓器。電位VF從外部電源 供應電位VDD產生，並且是與VDD無關之固定電位。電 位分壓器產生作為降低電位之下限的下限參考電位vl以 及作為降低電位之上限的上限參考電位vu。 20 PMOS電晶體31至34以及NMOS電晶體35至38 — 起構成作用如同一比較器之NMOS型式電流鏡電路。 NMOS型式電流鏡電路具有為nm〇S電晶體35閘極之一 輸入節點，其從電位分壓器接收下限參考電位vl。PM〇S 電晶體41至44以及NMOS電晶體45至47 —起構成作為 一比較器之NMOS型式電流鏡電路。NMOS電晶體45閘 極作為NMOS型式電流鏡電路之輸入節點，並且從電位分 11 558829 五、發明說明（9) 壓器接收上限參考電位VU。 以這方式，本發明採用NMOS型式電流鏡電路於下限 側及上限側。 在下限側之NMOS型式電流鏡電路產生被供應至 5 PMOS電晶體52閘極之輸出。在上限側之NMOS型式電 流鏡電路的輸出被供應至NMOS電晶體53之閘極。RMOS 電晶體52和NMOS電晶體53的排極彼此連接，並且一降 低電位vp從這些電晶體之間的接合點被輸出。所產生之降 低電位vpr被供應至半導體元件之内部電路，並且同時也 10 被饋送回至下限側之NMOS型式電流鏡電路以及在上限側 之NMOS型式電流鏡電路。在下限侧之NMOS型式電流鏡 電路比較被產生之降低電位vpr與下限參考電位vl。如果 被降低電位vpr是在下限參考電位vl之下，則NMOS電 晶體35成為導通以將節點n0之電位拉低至低位。這導致 15 PMOS電晶體52導通而拉高被降低電位vpr。如果被降低 電位vpr是在下限參考電位vl之上，則NMOS電晶體35 成為非導通以便將節點n0電位保持在高位，因而使得 PMOS電晶體52成為非導通。 在上限側之NMOS型式電流鏡電路比較被產生之降低 20 電位vpr與上限參考電位vu。如果降低電位vpr是在上限 參考電位VU之上，則NMOS電晶體45成為非導通以便將 節點nl電位保持在高位。這導致NMOS電晶體53導通而 拉低被降低電位vpr。如果被降低電位vpr是在上限參考電 位vu之下，則NMOS電晶體45成為導通以便將節點nl 12 558829 五、發明說明（10 電位^低至低位，因而使得N M 0 s電晶體5 3成為非導通。 成為導:元件被設定為低電源消耗模式時，信號* 成為二。當低電源消耗模式進入信號叫轉至高位時， 電晶體41 # 43成為非導通。結果，在上限侧之 NMOS型式電流鏡電路停

赍曰碰 保忭田乂發生時，因為NMOS 曰體47之電阻效應，在節點nIf位可能不完全地下降 [〇 15 ❿ ^準。在本發明中，NM〇S電晶體54反應於低電源消 t進入/號，之高位準而成為導通，以便使在節點 “位王地下降至低位準，因而切斷购〇s電晶體 心這防Μ漏電流從降低電位^流動至接地電位 VSS。利用相同之情況，PM〇Sf晶體31和34被導通， 並且N M 0 S電晶體3 8被切斷。這改變節點η 0之電位至高 位’因而使得PMOS電晶體52成為非導通。 …在上限側之NM0S型式電流鏡電路中，當降低電位▼ :較低於上限參考電位⑼時，最好是使NMOS電晶體53 =全地非導通。為了達成這目的，在節U之電位需要被 ▼至VSS位準。在第3圖展示之本發明内部降低電位產生 電路3 〇中’ N M 〇 S電晶體4 7被製作而具有如此之特性， 亦即當降低電位vpr是較低於上限參考電壓μ時，nm〇s 電晶體53完全地成為非導通。 利用上述之操作，内部降低電位產生電路30產生並且 控制降低電位vpr以至於降低電位vpr落在上限參考電位 w和下限參考電位vl之間。本發明之組態使用在上限側 及在下限侧之NMOS型式電流鏡電路，因而即使當在上限 13 558829 五、發明說明（11) 參考電位vU和電源供應電位VDD之間的差量由於外部電 源供應電* VDD降低而成為較小時，NM〇s電曰曰曰體45和 46亦可完全地導電，因此，即使當外部電源供應電位因減 低電源消耗目的而被設定為相對低的電位時，在上限側之 5 NMOS型式電流鏡電路亦可具有充分的增益。 第4A至4C圖是展示NM0S型式電流鏡電路和pM〇s 型式電流鏡電路特性之曲線圖。

第4A圖展示NMOS型式電流鏡電路和pM〇s型式電 流鏡電路增益之頻率特性。實線展示NM〇s型式電流鏡電 10路之增显，並且點線展示PMOS型式電流鏡電路之增益。 如第4A圖之展示，這兩組電流鏡電路在整個頻率範圍之 上大致地具有相同之增益。

第4B圖展示其中外部電源供應電位VDD是2·5ν之 情況。貫線展示NMOS型式電流鏡電路增益之頻率特性， 15並且點線展不PMOS型式電流鏡電路增益之頻率特性。如 第4A和4B圖之展示，當電源供應電位VDD下降時，pM〇s 型式電流鏡電路之增益在高頻率區域稍微地下降。但是， 比較於NMOS型式電流鏡電路，只是觀察到輕微的下降。 第4C圖展示其中外部電源供應電位vdd是1·6ν之情 20況。實線展示NM0S型式電流鏡電路增益之頻率特性，並 且點線展示PMOS型式電流鏡電路增益之頻率特性。如第 4C圖之展示，當電源供應電位vdd下降時，比較mNm〇S-型式電流鏡電路，PMOS型式電流鏡電路增益在整個頻率 區域顯著地下降。在這樣的電源供應電位狀況中，第！圖 14 558829

五、發明說明（l2) 之内部降低電位產生電路10無法適當地操作以產生足夠 之降低電位vpr。

本發明之内部降低電位產生電路使用在上限側和下限 側兩者之NMOS型式電流鏡電路。利用這供應，即使當外 部電源供應電位VDD下降至如第4C圖展示之大約為1.6V 日守’内部降低電位產生電路亦可適當地操作以產生一降低 電位vpr 〇 進一步地，本發明不受限制於這些實施例，但本發明 可有各種變化和修改而不背離本發明之範疇。 本申請是依據曰本專利局2〇〇1年η月29日建檔之曰 本優先權申請編號第2001-364683的檔案，其整個内容特 此配合為本發明之參考。 主件標號對照袅 10......内部降低電位產生電路

11至14......PMOS電晶體 b至18......NMOS電晶體 21至24......NMOS電晶體 25至27......PMOS電晶體 31 ......反相器 32 ......PMOS電晶體 33 ......NMOS電晶體 R1至R3......電阻器 2〇......半導體記憶體元件

15 558829 五、發明說明（π) 21……輸入/輸出界面 22……位址定址解碼器 23……資料控制 24......記憶體核心 5 25……電源供應電路 30……内部降低電位產生電路30 31至34……PMOS電晶體 35至38……NMOS電晶體 41至44……PMOS電晶體 10 45至47……NMOS電晶體 51……反相器 52……PMOS電晶體 53……NMOS電晶體 54……NMOS電晶體 15 16

Claims (1)

1. 六、申請專利範圍 1 · 一種電源供應電路，其包含： 其比較第一電位與 其比較第一電位與 一組第一 NMOS型式電流鏡電路， 第二電位； 一組第二NMOS型式電流鏡電路 第三電位；以及 一和第二NMOS 以至於該第一電 一組電位設定電路，其反應於該等第 型式電流鏡電路之輸出而調整第一電位， 位落在該第二電位和該第三電位之間。 2.如申請專利範圍第i項之電源供應電路，其中該第 一 NMOS型式電流鏡電路包含·· 、、且NMOS電晶體，其在其閘極接收第一電位；以及 -組NMOS電晶體，其在其閘極接收第二電位， 並且其中該第二NMOS型式電流鏡電路包含： 、、且NMOS電晶體，其在其閘極接收該第_電位；以 一組NMOS電晶體，其在其閘極接收該第三電位。 3·如申請專利範圍第2項之電源供應電路，其中該電 2設定電路包含被串接之一 PM〇s電晶體以及一讀⑽電 晶體以在電源供應電位和接地電位之間形成一組電晶體串 J /第NM0S型式電流鏡電路之輸出被耦合至該電晶 體串歹】之PM〇S電晶體閘極，該第二NMOS型式電流鏡電 路之輸出被耦合至該電晶體串列之NM〇s電晶體之閘極， ^第電位產生在該電晶體串列之PMOS電晶體和 NMOS電晶體之間的接合點。 558829 六、申請專利範圍 4·如申請專利範圍第3項之電源供應電路，其中該第 - NMOS型式電流鏡電路之輸出是在其間極接收第二電位 之NMOS電晶體之排極節點，並且該第二nmqs型式電流 鏡電路之輸出是在其閘極接收第三電位之N M 〇 s電晶體之 排極節點。 5_如申凊專利範圍第3項之電源供應電路，其進一步 地包含： 組電路，其反應於一預定信號之確定而擱置該第二 NMOS型式電流鏡電路之操作；以及 組NMOS電晶體，其被連接於接地電位與該電晶體 串列之NMOS電晶體閑極之間，並且反應於該預定信號之 確疋而成為導通以轉合該電晶體串列之NM〇s電晶體問極 至接地電位。 6. —種半導體元件，其包含： 一組電源供應電路，其產生一組第一電位；以及 一組内部電路，其被該第一電位所驅動，其中該電源 供應電路包含： -組第- NMOS型式電流鏡電路’其比較第一電位與 第二電位； 、 -組第二NMOS型式電流鏡電路，其比較第一電位與 第三電位；以及 、 一組電位設定電路，其反應於該等第一和第二nm〇s 型式電流鏡電路之輸出而調整該第一電位，以至於兮第一 電位落在該第二電位和該第三電位之間。 18 558829 六、申請專利範圍 7·如申請專利範圍第6項之半導體㈣，其中該内部 電路是一組記憶體核心電路。 8.如申請專利範圍第6項之半導體元件，其中該第一 NMOS型式電流鏡電路包含·· ~ 一組NMOS電晶體，其在其閘極接收第一電位；以及 一組NMOS電晶體，其在其閘極接收第二電位， 並且其中該第二NM0S型式電流鏡電路包含.· 一組NMOS電晶體，其在其閘極接收第一電位；以及 一組NMOS電晶體，其在其閘極接收第三電位。 9·如申請專利範圍第8項之半導體元件，其中該電位 設定電路包含被串接以在電源供應電位和接地電位之間带 成電晶體串列之一 PMOS電晶體以及一 NMOS電晶體，其 中該第一 NMOS型式電流鏡電路之輸出被耦合至該電晶體 串列之PMOS電晶體閘極’該第二NMOS型式電流鏡電路 之輸出被耦合至該電晶體串列之NMOS電晶體之閘極，並 且該第一電位在該電晶體串列之PMOS電晶體和NM〇s電 晶體之間的一接合點產生。 10.如申請專利範圍第9項之半導體元件，其進一步 地包含： 一組電路，其反應於低電源消耗模式之設定而確定_ 預定信號， 一組電路，其反應於預定信號之確定而搁置該第— NMOS型式電流鏡電路和該第二NMOS型式電流鏡電路之 操作；以及 558829 六、申請專利範圍 一組NMOS電晶體，其被連接在接地電位和該電晶體串列 之NMOS電晶體閘極之間，並且反應於該預定信號之確定 而成為導通以搞合該電晶體串列之NMOS電晶體閘極至接 地電位。

   20