TW546731B - Method of manufacturing a semiconductor integrated circuit device - Google Patents

Method of manufacturing a semiconductor integrated circuit device Download PDF

Info

Publication number
TW546731B
TW546731B TW090124115A TW90124115A TW546731B TW 546731 B TW546731 B TW 546731B TW 090124115 A TW090124115 A TW 090124115A TW 90124115 A TW90124115 A TW 90124115A TW 546731 B TW546731 B TW 546731B
Authority
TW
Taiwan
Prior art keywords
etching
integrated circuit
insulating film
semiconductor integrated
manufacturing
Prior art date
Application number
TW090124115A
Other languages
English (en)
Inventor
Takenobu Ikeda
Masahiro Tadokoro
Masaru Izawa
Takashi Yunogami
Original Assignee
Nec Corp
Hitachi Ltd
Nec Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corp, Hitachi Ltd, Nec Electronics Corp filed Critical Nec Corp
Application granted granted Critical
Publication of TW546731B publication Critical patent/TW546731B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

546731 A7 B7 五、發明説明（1 ) ----- 發明之技術領域 本發明係有關半導體積體電路裝置的製造技術，尤其是 有關應用在半導體積體電路裝置製造步驟中之二 稱孔等）形成方法的有效技術。 再（乂下 先前技術 本發明人所檢討之孔等形成方法如下。亦即，爲在層間 絕緣挺上形成钱刻掩膜後，使用具有碳氣化物系氣體及氧 的蝕刻氣體，蝕刻除去自蚀刻掩膜露出的層間絕緣膜以形 成孔者。然而’此時會發生孔之一部分變大的問題（内凹） 及蝕刻掩膜被削除的問題（選擇比降低）。針對這些問題， 減少蝕刻氣體中氧對碳氟化物系氣體的比重，固=可提高 聚合物層的沉積性，但是提高沉積性時，又發生蝕刻無法 ^行（蝕刻停止）的新問題。因而，係在蝕刻處理的初期階 段，減少上述氧量，而在中途作微調整，增加上述氧量， 來避免上述内凹或選擇比降低的發生。 發明所欲解決之課題 然而，本發明人發現上述孔等的形成技術中存在以下的 問題。亦即，隨孔等之縱橫尺寸比提高或隨孔等之鄰接間 隔縮小，發生孔等形成困難的問題。 此外，本發明人依據本發明結果，從孔等形成方法的觀 點調查一般實例。此種技術記載於特開平1〇-2〇9124號公報 ’其中揭不：在層間氧化膜上形成通孔使下層之氮化鈦膜 之一邵分露出時，在第一階段層間氧化膜與氮化鈦膜之蚀 刻選擇比低，而係在各向異性強的條件下钱刻除去約層間 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546731 A7 B7 五、發明説明（2 ) 氧化膜之總膜厚的8〇%，在第二階段各向異性弱，係在# 刻選擇比问的條件下姓刻除去剩餘的層間氧化膜，來形成 孔的技術。 本發明（目的在提供一種可形成高縱橫尺寸比之孔或溝 的技術。 本發明之上述及其他目的與新特徵，從本説 及附圖中即可瞭解。 j j > 解決課題之手段 本專利申請所揭示之主要發明的概要簡單説明如下。 亦p本發明係藉由使用具有竣氣化物系氣體及氧之蚀 =1 體虚Γ積在半導體基板上之氧切系絕緣膜實施電 水政刻處理’選擇性姓刻加工上述氧切系絕緣膜時，首 2以聚合物層之沉積性弱的條件進行㈣處理，繼續轉換 成聚合物層之沉積性強的條件來進行蝕刻處理。 此外，本發明係藉由使用具有碳氟化物系氣體及氧之姓 刻氣體，對堆積在半導體基板上之 漿蝕刻處理，選擇性蝕刻加工上，… 緣膜只施電 ㈣性蚀幻加工上述氧化梦系絕緣膜時 應c F系之附著物量轉換蝕刻條件來進行蝕刻。 此外，本發明藉由使用具有碳氟化物系氣 氣體：對堆積在半導體基板上之氧切系絕緣膜實施= 钱刻處理’選擇性触刻上述氧切系絕緣膜，在上 石夕系絕緣膜上形成孔或溝時，依序執行： ⑷於第-步驟，將上述蚀刻氣體中之氧的流量 一流量比’穿孔（形成）至孔或溝之中途深度的步躁；及· 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 546731
發明説明（3 (^)於弟—步驟，在使上述餘刻氣體中之氧流量比低於上 返弟机里比的狀怨下，藉由實施姓刻處理，形成上述孔 或溝的步驟。 友此外纟發明藉由使用具有碳氟化物系氣體及氧之钱刻 乳體’對堆積在半導體基板上之氧切系絕緣膜實施電聚 蝕刻處理，選擇性蝕刻上述氧化矽系絕緣膜，在上述氧化 矽系絕緣膜上形成孔或溝時，依序執行： ⑷於第-步驟，將上述蝕刻裝置之上下部電極間之偏功 率作爲第-偏功率，穿孔（形成）至孔或溝之中途深 驟；及 (b)於第一步驟，在使上述蝕刻裝置之上下部電極間之偏 功率低於上述第-偏功率的狀態下，冑由實施蚀刻處理， 形成上述孔或溝的步驟。 此外，本發明《經過上述蚀刻纟理之孔或溝的最後縱橫 尺寸比大於1 2。 、 此外，本發明之經過上述蚀刻處理之孔或溝的最後縱橫 尺寸比大於1 4。 此外，本發明之經過上述蝕刻處理之孔或溝的最後縱橫 尺寸比大於1 6。 此外，本發明之上述碳氟化物系氣體爲匸5?8。 此外，本發明之上述蝕刻氣體包含氬氣。 發明之實施形態 於詳細説明本專利發明之前，先説明本專利術語之定義 如下： -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公 546731 A7 B7 五、發明説明（4 ) 1 .所謂裝置面，係指半導體晶圓的主面，在該面上藉由 光刻形成有對應於數個晶片區域的積體電路圖案。亦即與 「背面」相反之面，即稱之爲主面。 2 .所謂半導體積體電路晶圓或半導體晶圓，係指半導體 積體電路製造上使用之單結晶矽基板（一般爲概略圓形）、 藍寶石基板、玻璃基板及其他絕緣、半絕緣或半導體基板 等與上述之複合基板。此外，提及「半導體積體電路裝置 」（或「電子裝置」、「電子電路裝置」等）時，除在單結 晶矽基板上製作者之外，除非特別明示並非如此，否則亦 包含上述各種基板或絕緣體上矽（SOI; Silicon On Insulator) 基板、薄膜電晶體（TFT; Thin Film Transistor)液晶製造用基 板、超絞向列（STN; Super Twisted Nematic)液晶製造用基 板等之其他基板上所製作者。 3 .提及氮化碎（Silicon Nitride)時，除Si3N4之外，亦包含 以矽之氮化物類似組成的絕緣膜。 4.蝕刻氣體包含反應氣體、稀釋氣體與其他氣體。反應 氣體主要爲促進蝕刻與堆積兩者反應的氣體，且可分類成 主反應氣體與添加反應氣體。自我對準接觸（SAC; Self Aligned Contact)處理及高縱橫尺寸比接觸（HARC; High Aspect Ratio Contact)處理上使用之主反應氣體爲竣氟化物 系氣體，添加反應氣體則爲包含氧（02)的氣體。該碳氟化 物系氣體可區分成飽和型與不飽和型。 5 .所謂電極配線，係指構成積體電路圖案之電極或配線 的總稱，爲形成電信號路徑的構件。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 546731 A7 B7 五、發明説明（5 ) 在以下的實施形態中，於必要時，係區分成數個部分或 實施形態來説明，不過，除特別明示之外，彼此並非無關 連，而是屬於其中一個爲另一個之部分或全部的類似例、 詳細、補充説明等的關係。 此外，以下實施形態中，於提及要素的數量等（包含個數 、數値、量、範圍等）時，除特別明示時及原理上顯然限定 於特定數量時之外，並不限定於該特定數量，亦可爲特定 數量以上或以下。 再者，以下實施形態中，其構成要素（包含要素步驟等） 除特別明示時及認爲原理上顯然爲必須之外，當然不見得 爲必須。 同樣的，以下實施形態中，提及構成要素等之形狀、位 置關係等時，除特別明示時及認爲原理上顯然並非如此之 外，亦包含實質上近似或類似於其形狀等者。有關此，上 述數値及範圍亦同。 此外，用於説明本實施形態之全部圖式中，具有相同功 能之構件，註記相同符號，並省略其重複説明。此外，以 下實施形態，除特別必要時，原則上不重複相同或同樣部 分的説明。 以下，參照圖式詳細説明本發明的實施形態。 第一種實施形態 圖1顯示用於説明本發明人檢討之深孔蚀刻形成方法之I果 題的試料重要部分剖面圖。 在包含氧化矽膜的絕緣膜100上形成有掩膜圖案101。掩 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 χ 297公釐） 546731 A7 B7 五、發明説明（6 ) 膜圖案101爲構成蚀刻掩膜的圖案，可使用如鴣膜、光阻 膜、氮化矽膜或多結晶矽膜。該絕緣膜100上，藉由電衆 蝕刻處理形成有孔1 02。蝕刻氣體使用CSF8與氧（〇2)與氯 (A〇的混合氣體。另外，圖1中的黑色圓表示αγ+，劃斜線 的圓表示CFX，劃X的圓表示氧（0)。 圖1 (a)顯示CJ8相對較多，亦即，〇2相對較少。此時， CFX( χ = 〇〜2)的聚合物層103過多，厚厚的堆積（附著）在掩 膜圖案1 0 1的表面（上面及開口側面）及孔i 〇2的内面（内側 面及底面）。因而，聚合物層103的堆積程度大於蝕刻反應 程度，致使蝕刻停止（Etch Stop)。 另外，圖1 (b)顯示QF8相對較少，亦即，〇2相對較多。 此時’ CFx(x = 0〜2)的聚合物層1 〇 3薄薄的堆積（附著）在掩 膜圖案1 0 1的表面（上面及開口側面）及孔丨〇 2的内面（内側 面及底面）。此時，由於孔1 〇 2内側面之聚合物層1 〇 3的沉 積性低，保護效果降低，因而藉由斜線成分之ΑΓ+與氟（F) 進行孔1 0 2之内側面的蝕刻（内凹形狀）。此外，由於掩膜 圖案101上面的聚合物層1〇3也很薄，保護效果降低，因而 也進行掩膜圖案1 0 1的蝕刻（掩膜選擇比降低）。 其次，圖2及圖3顯示藉由蝕刻處理實際形成深孔時之試 料的重要部分剖面圖。 圖2在氧相對量少的條件，亦即上述聚合物層之沉積性強 的條件（開口性差的條件）下進行蝕刻處理時之蚀刻初期階 段的試料重要部分剖面圖。 在掩膜圖案1 0 1的表面（上面及開口侧面）及孔i 〇 2之上部 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱） 546731 A7 一 B7 五、發明説明（7 ) 的内側面上，主要有CFx(x = 〇)之碳（C)的聚合物層l〇3a附 著，在孔1 0 2之下部的内側面及底面主要有CFX( X = 1，2 )的 聚合物層103b附著。自蝕刻初期階段，增強沉積性時，造 成蚀刻停止。 圖3在氧相對量多的條件，亦即上述聚合物層之沉積性弱 的條件（開口性佳的條件）下進行蝕刻處理時之蚀刻各階段 的試料重要部分剖面圖。 圖3 (a)顯示蚀刻的初期階段。此時，係在抑制 CFx(x = 〇〜2)之沉積性的條件下開始蚀刻，以避免蝕刻停止 。在掩膜圖案1 0 1的表面及孔1 0 2之上部的内側面主要有 CFx(x==0)之碳（C)的聚合物層103a附著，孔1 02之下部的内 側面及底面主要有CFx(x= 1，2)的聚合物層l〇3b附著。圖 3 (b)顯示蝕刻的次階段。此時於區域F 1内，孔1 〇 2内側之 保護用聚合物層103b的附著量減少。此外，在孔1〇2上部 的區域F2内產生掩膜圖案101的折角塌陷。圖3(c)顯示蚀 刻的中期階段。由於聚合物層1 〇3b主要附著在孔1 〇 2的底 部，因此，區域F 1内之孔1 0 2内側面之保護用聚合物層 l〇3b的附著量不足。此外，在孔1 〇 2上部的區域f 2内，掩 膜圖案101之折角增加，無法發揮掩膜功能。圖3(d)顯示 蝕刻的後期階段。在區域F 1内，孔1 〇 2内側面之保護用聚 合物層103b的附著量不足，以致蝕刻在該區域fi内進行， 造成大的内凹。此外，由於掩膜圖案1〇1上面之保護用聚 合物層103a也不足，以致掩膜圖案1 〇 1的剩餘膜減少（掩膜 選擇比降低）再者，由於區域F2内之掩膜圖案1〇1的折角塌 -10 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 546731 A7 B7 五、發明説明（8 ) 陷，造成孔1 0 2的開口徑增加。 其次，圖4顯示本發明人檢討之蚀刻技術，亦即考慮上述 課題之深孔蝕刻形成處理時的試料重要部分剖面圖。 圖4(a)顯示該技術的蝕刻初期階段。此時，係在蝕刻氣 體中之〇2相對量少的條件下進行触刻。此時，如上所述， 聚合物層103a，103b的附著量雖多，由於孔102之縱橫尺寸 比低，以致供給至孔1 0 2内的02量較多，部分蚀刻進行。 圖4 (b)顯示蝕刻的次階段。此時，係在比圖4 (a )之階段時 增加若干Ο 2量的條件下進行蝕刻。亦即，在圖4 ( a)的條件 下，於發生姓刻停止之前增加〇2的流量。藉此，可減少若 干聚合物層103a，103b的附著量，因此可避免蚀刻停止。 圖4 ( c )顯示蚀刻的次階段。此時，係在比圖4 (b )之階段時 再度增加若干02量的條件下進行蝕刻。亦即，爲求避免發 生蝕刻停止，而繼續減少聚合物層l〇3a，103b的附著量。 如此，由於此種技術之蝕刻停止與孔1 〇 2的縱橫尺寸比關 係密切，當孔1 0 2之縱橫尺寸比提高時，很難爲了避免發 生蝕刻停止來抑制〇2的流量，以致無法形成孔。此外，亦 容易發生掩膜圖案的厚度及尺寸不穩定，無法控制孔1 〇 2 的形成。 此時，本發明人再度檢討包含氧化矽等之絕緣膜的蚀刻 原理。圖5爲顯示該原理的試料重要部分剖面圖。蝕刻氣體 係使用C5F8、〇2及Ar的混合氣體。 圖5 (a)模型顯示CFX& Ar +及氧（0)射入孔1 〇2内的狀態 。分解成氣體的CFx(x = 〇〜2)、氣（F)及氧（〇)進入孔1〇2内 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 546731 A7 _____B7 五、發明説明（9 ) ' -- 。(:5f8分解所形成的CFx附著在孔1〇2内之絕緣膜1〇〇的表 面（孔102内侧面及底面）及掩膜圖案1〇丨的表面（上面及開 口側面）’形成聚合物層1()3。電聚中離子化，被偏壓 加速，而進入孔102内。此外，〇2被分解，形成 由 基。 圖5(b)模型顯示CFx及Ar+的功能。附著在絕緣膜ι〇〇表 面（孔i〇2之内側面及底面）之CFx的聚合物層ι〇3與絕緣膜 100之氧化矽因ΑΓ離子的能量而引起反應。如以化學式顯 示時，則如以下所示。 化學式1 圖5(0模型顯示氧（0)的功能。氧（〇)及氟（1?)與（：1^反應 ，$制CFX之聚合物層103的量。聚合物層1〇3較薄時，蝕 刎合易進行，較厚時，則阻礙蝕刻。如以化學式顯示時， 則如以下所示。 化學式2 其/人，本發明人依據上述檢討技術之課題及蝕刻原理的 再檢討結果，藉由蚀刻形成深孔時，則如下所示。亦即， 於最初的蝕刻步驟中，係以聚合物層（CFx(x=〇〜2))之沉積 性弱（開口性佳）的條件進行蝕刻處理，於後續的蚀刻步驟 中，轉換成聚合物層之沉積性強（開口性差）的條件進行蚀 刻處理（多步驟蝕刻）。 圖6顯示其具體範例。蝕刻氣體係使用C5F8、〇2&Αγ的混 口氣體。圖6(a)，（b)顯示第一步驟時的試料重要部分剖面 圖，圖6(c)，（d)顯示第二步驟時的試料重要部分剖面圖。 -12- 546731 A7 _______ B7 五、發明説明) M例中的第一步驟係在〇2對C5F8之相對量多的條件下進行 蚀刻處理’第二步驟係轉換成〇2對C5F8之相對量少的條件 下進行蚀刻處理。絕緣膜1包含氧化矽（Si〇2)等，其上面形 成有包含嫣膜、光阻膜、氮化矽膜或多結晶矽膜的掩膜圖 案2 〇 圖6 (a)顯示第一步驟的蝕刻初期階段。正在絕緣膜1上穿 孔之孔3内同時附著了 CFx(x = 〇)之碳（c)的聚合物層“與 CFx(x= 1，2)的聚合物層4b。此外，在掩膜圖案2的表面（ 上面及開口端面）上附著了碳的聚合物層4a。本階段中需要 適切的〇2流量，以避免因上述聚合物層4a，4b附著過多而 發生蝕刻停止。圖6 (b)顯示繼續圖6 (昀之第一步驟的蝕刻 階段。在孔3的底部主要僅有CFx(x；=：1，2)的聚合物層灿附 著。孔3底邵之聚合物層4 b減少，蝕刻停止困難。在孔3的 内側面發生保護用之CFx(x=1，2)之聚合物層灿不足的區 域〇 圖6(c)顯示繼續圖6(b)之第二步驟的蝕刻初期階段。此 時’孔3底邵之CFX的聚合物層4b量增加。此外附著在掩膜 圖案2表面上的碳聚合物層增加。孔3變深時，由於到達孔 3底邵（CFX量減少，因而蚀刻停止困難。於蚀刻不停止時 減少0 2，增加孔3之内侧面之保護用CFx的聚合物層4 b量。 圖6(d)顯示繼續圖6(c)之第二步驟的蝕刻後期階段。此時 顯示形成所需深度之孔3的完成狀態。調整孔3底部之CFx 的聚合物層4 b量，避免發生蝕刻停止，同時進行蝕刻，則 内凹減少，且可實施掩膜圖案2之殘餘量多的加工。 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546731 A7 B7 五、發明説明（11 ) 圖7爲顯示比較上述本發明之技術構想之具體範例與圖4 説明之蝕刻技術，所顯示之蝕刻時間與氧量的關係圖。圖4 中説明的技術係氧量隨蝕刻的時間增加而增加，而本發明 之技術構想的具體範例則是氧量隨蚀刻時間的增加而減少。 此外，圖8顯示本發明人進行實驗所獲得之第一步驟的時 間與第二步驟之氧流量的一種關係。第一步驟中之氧流量 如爲28 cm3/min且保持固定。第一步驟的蚀刻時間設定爲 3 0秒時，形成有深度約300 nm的孔。該階段轉換成第二步 驟，將氧流量減少爲24 cm3/min或2 6 cm3/min時，均無法 穿孔至所需的深度。使氧流量與第一步驟同樣的爲2 8 cm3/min時，形成孔之開口的掩膜圖案完全消失。 其次，將第一步驟的蝕刻時間設定爲1分鐘時，可形成深 度約600 nm的孔。在該階段轉換成第二步驟，並將氧流量 減少至2 4 cm3 / min時，無法穿孔至所需的深度。此外，將 第二步驟之氧流量減少至26 cm3/min時，可在保持掩膜選 擇比，且不發生大的内凹的狀態下，有效穿孔至所需深度 。再者，使第二步驟之氧流量與第一步驟同樣爲28 cm3/min時，形成孔之開口的掩膜圖案完全消失。 其次，將第一步驟的蝕刻時間設定爲2分鐘時，可形成深 度約1.2 # m的孔。在該階段轉換成第二步驟，並將氧流量 減少至24 cm3/min或2 6 cm3/min時，均可在保持掩膜選擇 比，且不發生大的内凹的狀態下，有效穿孔至所需深度。 再者，使第二步驟之氧流量與第一步驟同樣爲28 cm3/min 時，形成孔之開口的掩膜圖案完全消失。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546731 A7 ____ _B7 五、發明説明（12 ) " 此時，係以蚀刻時間來進行自第一步驟切換至第二步驟 。因而，宜爲圖6(b)之孔3的深度（此時爲在絕緣膜i上開 口之孔3的深度與掩膜圖案2之厚度的相加値）di約達丨^㈤ ，亦即完成時之孔3深度的一半，或絕緣膜i之一半厚度的 蝕刻時間。亦可在比上述較淺的位置進行步驟轉換。當然 亦可在更深的位置進行步驟的轉換。根據本發明人之檢討 ，立在圖6 (b )階段（步驟轉換之前的階段)之孔3的縱橫尺寸 比爲2〜14，或4〜12，或爲6〜10時，自上述第一步驟轉換 至第二步驟。此外，根據本發明人之檢討，圖6(d)階段（最 後階段）之孔3的縱橫尺寸比爲10以上、12以上或14以上或 16以上時較適用本發明的技術構想。 採用本發明此種方法可獲得如下的作用。蝕刻時構成 c5f8等藉由電漿分解成碳（CF〇)、氟（F)及CFx(x=1，2)與 〇2與Ar的關係。其中的碳於蝕刻的初期階段，附著在孔3 之上邵的内側面及掩膜圖案2的表面，保護孔3的内侧面及 掩膜圖案2。CFX附著在孔3的底部及下部的内側面，與被 蚀刻材料反應進行蝕刻。氧與碳及CFX反應，調整附著量。 Ar形成離子促進反應。碳雖於孔3淺的位置附著於孔3的内 侧面及掩膜圖案2的表面，但是幾乎未到達深孔3的底部。 另外，CFX未附著在孔3淺的位置，而到達深孔3的底部。 再者，氧（0 )在孔3的上部較多，在孔3的底部較少。爲求 減少孔3内側面及掩膜圖案2的蚀刻量，雖宜使碳及CFX多 於氧（0 )，不過，若是過多則會造成蝕刻停止。因此，在 蚀刻的初期階段，由於孔3内存在碳及〇?\兩種沉積性物質 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 546731
’容易造成蝕刻停止，因此以增加氧比率(亦即，減少碳、 CFX的比率）的條件來防止蝕刻停止。孔3深達相當程度時， 碳未到達孔3的底部，|乎均變成CFx，且π附著在孔3底 那的量也減少。因&，藉由在避免發生蚀刻停止的前提下 增加CFJ附著量，可以進行孔3底部的蚀刻。㈣，雖也 同時增加碳，不過其作用僅在保護孔3的内側面及掩膜圖案 2因而了以形成南縱檢尺寸比的孔3。尤其可避免在孔3 内形成内凹，避免過度削除掩膜圖案2,且避免導致孔3上 部直徑增加下，形成高縱橫尺寸比的孔3。 上述範例係將蝕刻區分成兩步驟，不過並不限定於此， 亦可增加步驟數。此時，由於更細密控制氧的流量，因此 可更良好的形成高縱橫尺寸比的孔3。 此外’上述範例中，係説明藉由轉換氧流量來進行 CFx(x = 〇〜2)之聚合物層之沉積性弱（開口性佳）之條件與聚 合物層之沉積性強（開口性差）之條件的轉換，不過並不限 定於此，可作各種改變。 例如，亦可在第一步驟與第二步驟中保持氧的流量，而在 第二步驟中增加多於第一步驟之C5F8等CF系的氣體流量。 亦可在第二步驟中減少低於第一步驟之蝕刻裝置之上下 電極間的偏功率（高頻功率）。 再者，亦可結合改變該偏功率的技術與上述改變氧流量 或C F系之氣體流量的技術。 其次，參照圖9説明本實施形態使用之蚀刻裝置。 該蝕刻裝置如爲雙頻激勵反應性離子蝕刻（RIE; Reactive -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546731 A7 ___B7 五、發明説明（14 )
Ion Etching)裝置（東京 ELECTRON 公司製的 UNITY-IIS- 8501) 5 。 由於區 分驅動 頻率與 偏頻， 因此可 單獨控 制電漿 I生成及分解與射入半導體晶圓（以下簡稱晶圓）6的離子能 量。該蝕刻裝置5在驅動頻率爲6〇 MHz，偏頻爲2 MHz時爲 最佳化工作狀態。藉此，對應於高縱橫尺寸比氧化膜蝕刻 處理，可以更低壓（〜IPa)穩定生成高密度（〜1〇llcm-3)的電 聚。並進行大排氣化改革（渦輪分子泵排氣速度：自 1300(l/s)改革成 2200(l/s)。 形成琢蝕刻裝置5之蝕刻處理室的處理室5a，包含形成圓 筒形狀的鋁，其表面實施防蝕鋁處理（陽極氧化處理）。該 處理室5 a被接地。該處理室5 a的底部介由陶瓷等絕緣板， 設有概略圓柱狀的承受器支撑台，並在其上設有構成下部 黾極的承受器5b。上述承受器支撑台的内部設有冷卻室， 該冷卻室内導入、循環有液態氮等冷媒，藉由其冷熱介由 承文器5 b傳導至晶圓6，來控制晶圓6主面（相當於上述裝 置面）的溫度，以設定成所需溫度。 承受器5b的上面中央形成凸起的圓板狀，其上設有晶圓 6與平面形狀概略相同的靜電夾盤5c。晶圓6藉由在介於該 靜電夾盤5c之絕緣板間的電極上施加有指定之直流電壓， 例如介由庫倫力被靜電吸附。上述絕緣板、承受器支撑台 、承受器5b及靜電夹盤5c上形成有用於將氦氣（He)等導熱 媒體供給至晶圓6背面的氣體通路，承受器5 b的冷熱介由 為導熱媒體傳導至晶圓6，使晶圓6保持在指定溫度。上述 承受器5 b的上面邊緣部上配置有環狀的聚焦環，圍繞靜電 -17- I紙中國國家標準(CNS) M規格(21G χ 297公爱) ---- 546731 A7 ______B7 五、發明説明（15 ) 夾盤5C上的晶圓6。該聚焦環包含與晶圓6相同材料的矽等 ，具有使晶圓ό主面内之蝕刻均勻性提高的功能。 承爻咨51)的上方設有上部電極5d，與該承受器汕平行相 對。該上部電極5d介由絕緣材料支撑在處理室。的上部， 〃、有包極板5dl與支撑其之電極支撑體5(12。電極板5(1]1包 。石夕碳化碎（siC)或非晶碳，配置於承受器5 b的對面，具 有許多孔5d3。此外，電極支撑體5d2包含鋁（A1)，其表 面經過防蚀銘處理。該蝕刻裝置5之承受器5b(下部電極） 與上邵電極5d的間隔（以下稱電極間隔）可在17 mm 的範圍内變更。另外，電極板5 d i的材料宜使用在上述材 料中亦可進行換氣的矽。 上α卩電極5d之電極支撑體5d2的中央設有氣體導入口， 孩氣體導入口上連接有氣體供給管，且在該氣體供給管上 ’介由閥門及上述質量流量控制器，機械性連接有處理氣 體供給源。自該處理氣體供給源供給有蝕刻氣體。該處理 l：5a的一部分上設有氣體排氣管5e。該氣體排氣管“具備 滿輪分子泵等眞空泵，藉此構成處理室5&内形成指定之減 壓環境（如1〜13.3Pa)的眞空狀態。眞空泵的排氣速度爲 2200( L / s )，可實施大排氣化。此外，處理室5 a的侧壁設有 拇型閥。晶圓6在打開該柵型閥的狀態下，於處理室5 a與 鄰接的加載互鎖室之間搬運。 上部電極5d上，介由匹配器及高通濾波器HPF，電性連 接有第一高頻電源5 f。該第一高頻電源5 f可設定5 0〜150 MHz範圍内的頻率，因而藉由施加高頻電壓，可在處理室 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 546731 A7 _ —_B7 五、發明説明（16 ) 5 a内形成適切分解狀態且高密度的電漿，可在比過去更低 壓的條件下進行電漿蝕刻處理。該第一高頻電源5f的頻率 且爲50〜80 MHz，傳統上使用60 MHz或其類似値。 作爲下邵電極之承受器5 b上，介由低通濾波器及匹 配器，電性連接有第二高頻電源5 g。該第二高頻電源$ g可 叹定1〜4 MHz範圍内的頻率，並藉由施加該範圍内之頻率 的黾壓，可對晶圓6提供不致造成損傷的適切離子作用。該 第二高頻電源5 g的頻率宜爲丨〜3 mHz，傳統上使用2 MHz 或其類似値。 如上所述的，如藉由Barraton眞空計測定該蝕刻裝置5中 之本説明書中所揭示的處理壓力。該Bairaton眞空計設置在 處理1： 5 a内的側壁，與上下電極稍微分離。因此，上述處 理壓力與彼此相對之上邵電極5d與承受器5b(下部電極）間 的壓力截然不同。 钱刻裝置5的構造並不限定於上述所説明者，可作各種改 變，縱使使用其他平行平板型的蝕刻裝置，亦可適用本發 明。 其次’説明一種將本發明之技術構想應用在具有DRAM之 半導體積體電路裝置的製造方法上。圖i 〇顯示DRAM製造 步驟中之晶圓6(半導體基板6S)的整體平面圖。晶圓6形成 平面概略成圓形，其部分外圍設有用於對準等的缺口 6a。 晶圓6的直徑約爲200 mm。不過，晶圓6的直徑並不限定於 此，可作各種改變，例如，亦可使用直徑爲3 〇〇 mm的大尺 寸晶圓。另外，圖1 0中的晶圓6上劃有假設的X軸與垂直其 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 546731 A7 __B7 五、發明説明（17 ) 的Y軸。X軸爲向圖10左右橫向延伸的軸，γ軸爲向圖10 上下垂直方向延伸的轴，並配置成通過上述的缺口 6a。以 後使用之剖面圖中，註記X，X者表示係沿著該圖1 〇之X軸 方向的重要部分剖面圖，註記γ，γ者，表示係沿著圖1 〇之 Y軸方向的重要部分剖面圖。 圖1 1及圖1 2分別顯示本實施形態之dram製造步驟中之 晶圓6之記憶體單元區域之上述X，X及γ，γ的重要部分剖 面圖。首先，在包含p型，且電阻比約爲cm之單結晶 碎的半導體基板6 S (本階段，平面爲概略圓形的晶圓6)的 主面上形成分離部7後，在半導體基板6 S上形成p井PW。 分離邵7的形成，係藉由在乾式触刻元件分離區域之半導體 基板6 S的裝置面，形成指定深度的溝後，以化學汽相沉積 (CVD; Chemical Vapor Deposition)法，在包含該溝内部之 半導體基板6S的裝置面上堆積包含氧化矽膜等的絕緣膜， 繼續’以化學機械研磨（Chemical Mechanical Polishing; CMP )法等研磨該絕緣膜，保留溝内部的絕緣膜（溝渠獨立） 。此外，p井PW的形成，係藉由在半導體基板65上離子注 入如棚（B)等雜質’繼續將半導體基板6S予以退火（熱處理） ，使該雜質擴散。 繼續，使用氟酸（H F)系的洗淨液洗淨p井p w的表面後， 將半導體基板6 S予以濕式氧化，在ρ井pw的表面形成潔淨 的閘極絕緣膜8。該閘極絕緣膜8包含氧化矽，其厚度以二 氧化矽換算膜厚計算，約爲6 nm。 亦可由該閘極絕緣膜8取代氧化碎膜，以氧氮化碎膜構成 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 546731 A7 B7 五、發明説明（18 ) 。藉此’可提高閘極絕緣膜之耐熱載子性，可使耐絕緣性 提高。形成氧氮化矽膜時，可在NO、NO]或Nh3等含氮氣 體％境中對半導體基板6S實施熱處理。此外，形成包含氧 化矽之閘極絕緣膜8後，在上述含氮氣體環境中對半導體基 板6S實施熱處理’在閘極絕緣膜8與半導體基板6S的界面 上使氮分離，亦可獲得與上述相同的效果。 此外，亦可以氮化矽膜或氧化矽膜與氮化矽膜的複合絕 緣膜來形成閘極絕緣膜8。包含氧化矽之閘極絕緣膜8的膜 厚薄至以二氧化矽換算膜厚計算在5 nm以下，甚至3 nm以 下時，會因直接產生隧道電流及壓力引起的熱載子等造成 耐絕緣壓顯著降低。由於氮化矽膜的介電常數高於氧化矽 膜，因此其實際膜厚可比二氧化矽換算膜厚更厚。亦即具 有氮化矽膜時，縱使爲實體性的厚度，仍可獲得與相對^生 較薄之二氧化矽膜相同的電容。因此，藉由以單一的氮化 矽膜或其與氧化矽膜的複合膜構成閘極絕緣膜8，由於其實 際膜厚比由氧化矽膜所構成之閘極絕緣膜更厚，因此，可 改善隧迢漏電流的發生及因熱載子造成的耐絕緣壓降低。 之後，在閘極絕緣膜8上形成閘極9 (字線w L )，繼續，在 閘極9兩側的p井PW上形成低雜質濃度的n型半導體區域 l〇a，1〇b。該閘極9(字線WL)的形成，係藉由以cvd法在 半導體基板6S上堆積摻雜磷等雜質的多結晶矽膜，其次， 以濺射法在其上部堆積氮化鎢（WN)膜與鎢（w)膜，再以 CVD法在其上部堆積包含氮化矽膜等的罩膜丨丨後，將光阻 膜作爲掩膜，乾式蝕刻這些膜。構成該閘極9之多結晶矽膜 '21 - 546731 A7 ________B7 五、發明説明（19 ) 的厚度約爲50〜1〇〇 nm，氮化鎢膜的厚度約爲數11111，鎢膜 的厚度約爲5 0〜100 nm。此外，罩膜〖丨係堆積厚度約12〇 nm的氮化碎膜。此外，n型半導體區域i〇a，i〇b的形成， 係藉由在ρ井PW内離子注入碎（As)等雜質。 其次’以低壓CVD法等在半導體基板6S上堆積厚度約 40〜60 nm之包含氮化矽膜等的絕緣膜12。本階段之絕緣膜 1 2的形成，係在避免埋入彼此鄰接之字線w乙間的狀態下 ’覆盖半導體基板ό S的裝置面、閘極9的側面及罩膜丨丨的 表面（上面及側面）。 繼續，以CVD法等在半導體基板6S的裝置面上堆積包含 氧化矽膜的絕緣膜1 a後，藉由以CMP法等使其上面平坦化 ，以形成絕緣膜1 a。顯示絕緣膜丨a厚度的尺寸D 2約爲6〇〇 nm。繼續，以旋轉塗敷法等，在絕緣膜丨a上堆積厚度約 50〜200 nm的防反射膜15a後，再藉由旋轉塗敷法等，在其 上堆積厚度約400〜800 nm的光阻膜，將其予以圖案化，形 成光阻圖案（以下簡稱光阻圖案）2 a。光阻圖案2 a爲接觸孔 形成用的掩膜圖案’並藉由一般的曝光處理予以圖案化。 光阻圖案2 a的孔徑邵形成平面概略圓形，接觸孔形成區域 自該孔徑邵露出，其他區域被覆蓋。光阻圖案2 a之孔徑部 尺寸D3及其孔徑部之鄰接間隔尺寸d4約爲16〇 nm。 心後，如圖13及圖14所示，將上述光阻圖案2&作爲掩膜 ，蝕刻除去防反射膜1 5 a。蝕刻裝置係使用形狀與上述圖9之 雙頻激勵平行平板型RIE裝置之施加頻率木同的蝕刻裝置。 其’人，使用上述本發明的蝕刻技術，在絕緣膜丨a上形成 -22- 本紙浪尺度適财關家鮮(CNS) Μ規格(21()χ 297公董) 546731 A7 B7 五、發明説明（2〇 接觸孔（SAC處理）。 首先，將晶圓6設置在上述圖9所示之蚀刻裝置5(雙頻激 勵平行平板型RIE裝置）内。繼續，藉由對晶圓6實施上述第 一步驟的蝕刻處理，如圖15及圖16所示，將上述光阻圖案 2 a及防反射膜丨5 a作爲蝕刻掩膜，蝕刻除去自其露出的絕 緣膜la。蝕刻條件如下：蝕刻處理室内的壓力約爲2 66pa ，蝕刻氣體及其氣體流量爲C5F8 : 〇2 : Ar = 1 ό : 1 8 : 800 cm3/min，高頻功率方面，上部電極5d(參照圖幻約爲8〇〇w ，承受器5b(參照圖9)約爲700W，電極間隔約爲21。 此外，電漿密度約爲l〇H/cm3。 本階段實施之第一步驟的蝕刻處理，係使接觸孔“的底 部（深度）到達概略爲字線WL上之罩膜丨丨上面的高度。因 此，在本階段之接觸孔3a的底部殘留有絕緣膜u。2該第 一步驟的蝕刻處理中，使接觸孔3 a的底部到達上述深度， 係如圖17(a)所示，從蝕刻處理室内之電漿的發光中二觀 察氟化矽（SiF，波長440 nm)，藉由其波形的下降來自動檢 測。此外，接觸孔3"達上述深度時，由於包含氮切之 絕緣膜12的一部分露出，因此，如圖17(b)所示，觀察電 漿中的CN(波長388 nm)，亦可藉由其波形的上昇自 = 繼續，於自動檢測接觸孔3a已到達上述深度後，保持電 漿放電，繼續改採上述第二步驟的蝕刻處理。亦即，在上 述第一步驟的蝕刻條件中，將I的流量轉換成Η cm3/mm(減低），如圖18及圖19所示的蝕刻除去剩餘的絕 緣膜la。此時的蝕刻時間係檢測，如圖2〇(a)所示，自電 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -23- 546731
漿^光中，觀察SlF，將波形的下降作爲絕緣膜h姓剑 結束料當時間，再加上實施約1G秒的過度㈣而成。此 外’ $亥蚀刻時間，由於^益绍络胳1 nj. 田於我絕緣膜la時，包含下層之氮化矽 膜的絕緣膜1 2露出，因此‘同，Λ / u、、 路印U此如圖20(b)所示，亦可爲觀察電 漿中的CN(波長388 nm)，檢測將其波長的上昇作爲絕緣膜 la蚀刻結束的適當時間，再加上實施約⑽的過度蝕刻而 成。 在孩第二步驟的蝕刻處理中，晶圓6藉由自其背面之承受 器5b(參照圖9)之氣體通路所供給之氦氣（Η〇的壓力及流 量或靜電電壓的設定，而保持在〜12〇r。該晶圓6的溫度 爲蝕刻處理中之晶圓6之裝置面的溫度，熱主要由電漿供給 。茲溫度可自晶圓6之裝置面的中央、外圍及其之間的三點 上貼附溫度測試用溫度板，平均三點的測試溫度而得。 經過該第二步驟的蝕刻後，接觸孔3&尚未完全形成，接 觸孔3a的底部殘留有作爲蝕刻停止膜的絕緣膜12。此外， 該階段之接觸孔3a内的絕緣膜U表面（接觸孔3&的内面（底 面及内側面））覆蓋有薄的CFx(x = 〇〜2)聚合物層4。 本階段之接觸孔3 a的下部直徑約爲60 nm。由於上述絕緣 膜1 a之厚度尺寸D 2 (參照圖1 1)爲600 nm，因此，本階段 之接觸孔3 a的縱橫尺寸比約爲深度600/寬度6 0 = 1 0。根 據本發明人的檢討，該縱橫尺寸比大於1〇時，或大於丨2時 ’甚至大於1 4時，可以適用本發明。此外，以上係説明減 少第二步骤的氧流量，不過如上所述的，亦可在第二步驟 時，使施加在蚀刻裝置5之承受器5 b (參照圖9)上的偏功率 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 546731 A7 ___B7 五、發明説明（22~) ~ (高頻功率）低於在第一步驟時施加在承受器5 b上的偏功率 ，亦可結合改變該偏功率之技術與改變上述氧流量或(：1?系 氣體流量的技術。 於蝕刻結束後’計算氧化矽膜對氮化矽膜的選擇比。此 時之選擇比爲圖2 1所示之蝕刻時，爲（氧化矽膜（絕緣膜 1 a)的蝕刻率）/ (閘極上肩部之氮化矽膜（絕緣膜i 2)的蚀刻 率）。閘極9上肩部之氮化矽膜的蝕刻率係依據圖2 1所示之 垂直方向之削除爲最大部分之削除尺寸D 5算出。因而與比 較例相比’可使掩膜選擇比大幅提高。另外，圖2 1爲圖i 8 的重要部分放大剖面圖。圖21中，爲便於觀察圖式，並未 顯不n型半導體區域1〇a，10b、聚合物層4、防反射膜15a 及光阻圖案2a等。 因而，本實施形態可以不產生内凹的良好垂直形狀，形 成高縱橫尺寸比的接觸孔3 a。此外，亦可在確保足夠之掩 膜選擇比的狀態下有效的形成高縱橫尺寸比的接觸孔3 a。 此外’亦可在避免增加其上部孔徑的情況下形成高縱橫尺 寸比的接觸孔3 a。因此，可使DRAM的成品率及可靠性提 南。此外，由於可促進微細化，因此亦有助於DRAM之性 能及積體度的提高。 繼續，於上述蝕刻處理後，保持眞空狀態，繼續除去上 述聚合物層4。藉此，如圖2 2及圖2 3所示，使絕緣膜1 a， 1 2的表面自接觸孔3 a的内面（側面及底面）露出。此時的處 理條件爲僅聚合物層4被除去，而光阻圖案2a未被除去的 條件。此時的蝕刻裝置也使用上述圖9的蝕刻裝置5。 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546731 A7 ____Β7 五、發明説明（23 ) 之後，保持眞空狀態，繼續將光阻圖案2a作爲蚀刻掩膜 ’姓刻除去接觸孔3 a底邵的絕緣膜1 2。藉此，如圖2 4及圖 25所示’使半導體基板6S的部分裝置面（η型半導體區域 l〇a，l〇b)自接觸孔3a的底面露出，完成接觸孔3a。此時 的餘刻裝置也使用上述圖9的蝕刻裝置1。 採用本實施形態，亦可使閘極9與接觸孔3&的短邊（Sh〇rt
Margin)提南。上述短邊係測試圖2 6所示之閘極9與接觸孔 3 a之距離最小部分的尺寸d 6。本實施形態的短邊約可獲得 3 0〜40 nm。當然’也不致造成接觸孔3 a的開口不良。因此 ’可使高積體、高性能之DRAM的成品率及可靠性提高。 另外，圖26爲圖24的重要部分放大剖面圖。圖26中，爲便 於觀察圖式，並未顯示防反射膜15a及光阻圖案2a等。 其次，藉由灰化處理除去光阻圖案以及防反射膜15a後 ’以CVD法等在晶圓6的裝置面上堆積η型的摻雜多晶碎膜 ’再藉由CMP法等研磨該摻雜多晶矽膜，如圖27及圖28所 不’在接觸孔3a内，形成以摻雜多晶矽所形成的插腳16a， 16b ° 繼續’藉由對晶圓6實施熱處理，使插腳i6a，16b中的 雜質（如磷或砷）擴散至半導體基板6S上。藉此，在半導體 基板6S上自我對準形成，將n +型半導體區域1〇^重疊在源 極、没極用的n型半導體區域1〇a，1〇1)上。藉由至此的步 驟’在晶圓6之各晶片的記憶體區域内完成數個記憶體單元 選擇MISQs。 繼續’如圖2 9及圖3 0所示，藉由使用TEOS氣體之電漿 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 546731 A7 B7 五、發明説明（24 ) CVD法等，在絕緣膜1 a及插腳1 6 a，1 6 b上堆積包含氧化碎 膜的絕緣膜1 7。之後，在該絕緣膜1 7上形成通孔，使插腳 1 0a的一部分露出後，以濺射法或CVD法或同時使用此兩 種方法’在該通孔内及絕緣膜1 7上堆積鎢等金屬膜，再藉 由CMP法等研磨該金屬膜，僅保留通孔内的金屬膜。藉此 ，在通孔内形成插腳。該插腳與上述插腳16a電性連接。 其次，藉由CVD法等，在該絕緣膜1 7上堆積厚度約5 〇 nm之包含氮化矽的絕緣膜18後，藉由使用1£〇5氣體之電 漿CVD法等’在其上堆積包含氧化♦的絕緣膜1 9。繼續， 在孩絕緣膜1 8，1 9上形成位元線形成用溝後，藉由濺射法 等，在該溝内及絕緣膜19上堆積鎢等金屬膜，再藉由CMP 法等研磨該金屬膜，僅保留上述溝内的金屬膜。藉此，在 位元線形成用的溝内形成包含鎢等的埋入位元線B l。該位 元線BL介由形成在上述絕緣膜17上之通孔内的插腳，與插 腳1 6 a電性連接，並與記憶體單元選擇MISQs的一個n型半 導體區域10a、n+型半導體區域1〇c電性連接。之後，藉由 電漿CVD法等，在絕緣膜丨9及埋入位元線B L上堆積厚度約 100 nm之包含氮化矽的絕緣膜2〇。 其次’藉由光刻技術及乾式蚀刻技術，在絕緣膜丨7〜2 〇 上形成通孔21，使插腳16b的上面露出。通孔21形成平面 概略橢圓形。繼續，藉由CVD法等，在通孔21内及絕緣膜 2 0上堆積摻雜多晶矽膜後，藉由cmp法等加以研磨，僅保 留通孔2 1内的掺雜多晶矽膜。藉此，在通孔2丨内形成包含 摻雜多晶矽膜的插腳22a。插腳22a與插腳16b電性連接。 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 546731 A7 —— __B7 五、發明説明（25 ) 繼續’藉由使用TEOS氣體的電漿CVD法等，在絕緣膜20 隹積厚度在2.0〜3.0 //m，此處使用2.3 y 111之包含氧化硬膜 的絕緣膜lb。之後，藉由CVD法等，在絕緣膜11}上堆積厚 度約200〜400 nm，此處使用33〇 nmi包含摻雜多晶矽膜等 的掩膜形成膜MA。藉由將掩膜形成膜μα作爲摻雜多晶矽 膜 了降低/亏染，且加工容易。掩膜形成膜ΜΑ可使用鎢 等金屬膜。此時’較爲堅硬，削除困難，且容易獲得與其 他材料的選擇比，因此可使絕緣膜（氧化膜）的加工精度提 南0 其次，藉由旋轉塗敷法等，自下層起依序在掩膜形成膜 ΜΑ上堆積厚度約50〜2〇〇 nm，此處使用3〇 nm的防反射膜 15b及厚度約400 nm的光阻膜pr。光阻膜pR藉由一般的曝 光處理，於上述堆積處理後予以圖案化，使電容器孔形成 區域被露出’其他區域被覆蓋。圖31顯示本階段之晶圓6 的重要部分平面圖。圖31中爲求便於觀察圖式，在光阻膜 P R上劃較粗的篩網狀陰影，在防反射膜丨5 b上劃較細的篩 網狀陰影。圖31中電容器孔形成用之孔徑部的長度方向尺 寸D11約爲250 nm，其寬度方向尺寸〇12約爲130nm，電容 器孔形成用孔徑部之長度方向的鄰接尺寸D13約爲1 7 0 nm ’電容器孔形成用孔徑部之寬度方向的鄰接尺寸（分離寬度 )D 14約爲13 0 nm。根據本發明人的檢討，上述分離寬度約 爲150 nm或約爲140 nm，尤其是約爲130 nm或其以下的製 品可採用上述本發明的蚀刻方法。此因，若該鄰接間隔較 狹窄時，各鄰接電容器孔會因内凹而短路，應用在減少或 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546731 A7 B7
完全無内凹的本發明即可防止其發生。藉由形成電容器孔 伎之蚀刻及洗淨處理，由於孔内的側面也被部分蚀刻，因 此分離寬度狹窄時（如130 nm)，本發明的蝕刻方法特別有 效。 繼績，如圖32及圖33所示，將上述光阻膜？尺作爲掩膜， 蚀刻除去防反射膜1 5 b。此時的餘刻條件如下。亦即，姓 刻裝置及條件與上述防反射膜1 5 a相同。 之後’將光阻P R作爲蚀刻掩膜，藉由蚀刻除去自其露出 的摻雜多晶矽膜，如圖34及圖35所示的，形成硬掩膜圖案 2b 〇 之後，如圖36及圖37所示的藉由灰化處理等，除去光阻 膜PR。圖38爲本階段之晶圓6的重要部分平面圖。圖38中 ，爲便於觀察圖式，在硬掩膜圖案2b上劃篩網狀陰影。在 硬掩膜圖案2b上規則的排列有平面圓角之方形的數個孔徑 部。絕緣膜1 b自該孔徑部露出。自該孔徑部露出的部分形 成有電容器孔。 / 其次，使用上述本發明之蝕刻技術，如圖39及圖4〇所示 ，將硬掩膜圖案2b作爲蚀刻掩膜，藉由蝕刻除去自其露出 的絕緣膜lb，形成電容器孔3b(HARC處理）。 該H A R C處理時的姓刻條件如下。首先進行上述第 步 驟的蚀刻處理，到達電容器孔3b的中途深度。此時的姓刻 氣體及其氣體流量爲C5F8 : 〇2 : Αγ = 24 · · ziJ ： 700 cm3/min，偏功率（高頻功率）方面，上部電極5d(參照圖5) 約爲1800W，承受器5b(參照圖9)約爲l500w，處理時間約 -29-
546731 A7 ____B7 _ 五、發明説明（27 ) 爲2分鐘。此外，電漿密度約爲5 x 1〇11/cm3。並以處理時 間來進行步驟的轉換。本階段之接觸孔3 b的深度约達完全 挖掘時的一半，亦即，蝕刻處理至i A m。因此，本階段之 接觸孔3 b的底部殘留有絕緣膜i b。 繼續，於上述蚀刻處理時間後，保持電漿放電，繼續改 採上述第二步驟的蝕刻處理。亦即，在上述第一步騍的蚀 刻條件中，僅將〇2的流量轉換成24 cm3/min(減少），蚀刻 除去剩餘的絕緣膜1 b。藉此完成電容器孔3 b。 第二步驟的蚀刻條件亦可採如下的條件來取代上述的條 件。亦即，在上述第一步驟的蝕刻條件中，亦可藉由僅將
Csh的流量轉換成28 cm3/min(增加），來相對減少〇2的流 量0 此外，還可採用的其他手段爲，在上述第—步驟的蝕刻 條件中，僅將供給至承受器5b(參照圖9)的偏功率（高頻功 率）轉換成1200W(降低）。 此外，還可採用的其他手段爲，在上述第—步驟的蝕刻 條件中，僅將供給至上部電極5d(參照圖9)的偏功率（高頻 功率）轉換成2000W(增加）。 此外，還可採用的其他手段爲，適切組合改變上述蝕刻 裝置5之上下電極之偏功率（高頻功率）的手段，與改變上述 蚀刻氣體之氧或C F系氣體流量的手段。 第二步驟之蚀刻時間爲，自電聚的發光中觀察氮化破 (CN)，將包含底層之氮化碎等的絕緣膜2〇露出時之波形的 上昇作爲氧化矽膜（絕緣膜3 e)的蝕刻結束適當時間Y實施 -30- 本紙浪尺度適用中國國家標準(CNS) A4規格（210 X 297公釐) ' -------- 546731 A7
_BV 五、發明説明（28 ) 3 Ο %的過度蝕刻處理。 經過此種第一、第二步驟之蝕刻處理後之硬掩膜圖案2b ，與蚀刻處理前相比，其上部被削除。因而硬掩膜圖案几 的厚度被削除成愈接近電容器孔3b愈薄。圖41顯示該處理 後之晶圓6的重要部分平面圖。圖〇中，爲便於觀察圖式 ，在硬掩膜圖案2b及插腳22a上劃篩網狀陰影。插腳22a 的上部及絕緣膜20自電容器孔3b的底面露出。 於凡成此種第二步驟的蝕刻後，計算氧化矽膜（絕緣膜 lb)對多晶矽膜（硬掩膜圖案2b)的選擇比。該選擇比於圖 42所示的蝕刻時，可以（氧化矽膜（絕緣膜ib)之蚀刻率 多晶矽膜（硬掩膜圖案2 b )之蝕刻率）算出。多晶矽膜（硬掩 膜圖木2b)的姓刻率依據圖42所示之部分的尺寸di5算出。 因而可使選擇比提鬲。例如，僅以上述第一步驟的條件完 全形成電容器孔3b時，上述多晶矽膜（硬掩膜圖案2b)的剩 餘膜厚，於指定區域中各位置的平均値約爲39 53 nm。此 外，也有邵分區域的上述多晶矽膜（硬掩膜圖案2 b )完全消 失。而採本實施形態之步驟蝕刻處理（改變蝕刻氣體流量手 段）時，上述多晶矽膜（硬掩膜圖案2b)的剩餘膜厚，於指定 區域中各位置的平均値約爲93 〇2 nm。此外，採用本實施 形悲之步躁餘刻處理（改變對施加在蝕刻裝置5之上下電極 上又偏功率（高頻功率）的手段）時，上述多晶矽膜（硬掩膜 圖案2b)的剩餘膜厚，於指定區域中之各位置的平均値約爲 76.74 nm。均可大幅增加上述多晶矽膜（硬掩膜圖案2b)的 剩餘膜厚。此外’上述多晶矽膜（硬掩膜圖案2 b )也均不致 -31 - 本紙張尺度適用中國國家標準(CNs) A4規格(21〇χ297公釐) 546731 A7 __________B7 五、發明説明（29 ) 在指定區域上消失。 此外’測試因内凹等，鄰接之電容器孔3 b間之絕緣膜j b 厚度爲最小的邵位（最小尺寸），結果僅以上述第一步驟的 條件完全形成電容器孔讣時，上述最小尺寸於指定區域中 各位置的平均値約爲56 98 nm。反之，本實施形態之步驟 蝕刻處理（改變蝕刻氣體流量手段）時，上述最小尺寸於指 足區域中各位置的平均値約爲23 nm。此外，本實施形 態之步驟蝕刻處理（改變對施加在蝕刻裝置5之上下電極上 足偏功率（高頻功率）的手段）時，上述最小尺寸於指定區域 中各位置的平均値約爲79.07 nm。均可大幅增加最小尺寸。 此外’電容器孔3 b的孔底尺寸（直徑）〇 A，僅以上述第一 步驟的條件形成電容器孔3b時，於指定區域中各位置的平 均値約爲73.67 nm。反之，本實施形態之步驟蝕刻處理（改 變蝕刻氣體流量手段）時，上述孔底尺寸〇 A於指定區域中 各位置的平均値約爲7 2 nm。此外，本實施形態之步驟蚀刻 處理（改變對施加在蝕刻裝置5之上下電極上之偏功率（高頻 功率）的手段）時，上述孔底尺寸DA於指定區域中各位置的 平均値約爲64.67 nm。因此，可獲得與上述僅以第一步讓 形成電容器孔3 b時概等的孔徑性。 因而，採用本實施形態不致在高縱橫尺寸比的接觸孔3 b 上發生内凹，此外，縱使發生内凹，亦可形成允許範圍内 的良好垂直形狀。此外，亦可在確保足夠之掩膜選擇比的 狀態下，有效形成高縱橫尺寸比的接觸孔3 b。此外，亦可 在避免增加其上部孔徑的情況下形成南縱橫尺寸比的接觸 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 546731 A7 ____ _ B7 五、發明説明（3〇 ) 孔3 b °因此可使dram的成品率及可靠性提高。此外，由 於可促進微細化，因此亦有助於DRAM之性能及積體度的 提高。 圖43及圖44顯示在電容器孔3b内形成資訊儲存用電容元 件24時的剖面圖。資訊儲存用電容元件24具有：下部電極 24a形成於其表面的電容絕緣膜24b與板極24c。下部電 極24a包含摻雜多晶矽膜，並通過插腳22a, 16b，與記憶 體單疋選擇MISQs的一個η型半導體區域i〇b、n +型半導體 區域1〇C電性連接。電容絕緣膜2 4b包含氮化矽膜、氮化矽 膜與氧化矽膜之疊層膜或氧化鋰膜（Ta05)等。板極24c包 含氮化鈥等金屬膜。 然而，上述之本實施形態iSAC及Harc處理的各種蝕刻 條件僅爲本發明人所實施之其中一種最佳條件的組合。上 述各種條件，彼此存在改變其中一個値，也需改變其他値 的金切關係’並不限定於上述者，還可作各種改變。 因此，以下説明本發明人對上述SAC及HARC處理之各種 蝕刻條件的檢討結果。 首先，説明電漿密度。電漿密度過低時，因蚀刻氣體分 k成蚀刻劑（CXFy)的生成量不足，此外，供給姓刻劑與 被蚀刻膜（氧化碎膜（s i〇2))反應所需之能量的離子供給量 不足。造成被蝕刻膜（氧化矽膜）的蝕刻率降低，同時造成 蚀刻停止。另外，電漿密度過高時，由於蝕刻氣體分解過 多，在被蝕刻膜（氧化矽膜）上之堆積膜過厚，以致無法進 行触刻。 -33- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546731 A7 __________B7 五、發明説明（31 ) 爲求蝕刻氣體分解並形成蚀刻劑，需要形成CxFy之碳（c) 與救（F)結合的分子。若過度分解，即變成碳與/的單體， 孩單體無法進行氧化矽膜的蝕刻。如Si〇2 + Mb—以匕+ 2C0 4 考慮以上情況，電漿密度宜爲1〇ιο〜1〇13/cm3，甚至爲 101〇〜1〇12/01113，或爲5><1〇1〇〜5><1〇11/邮3。 、其次，説明蝕刻裝置的上下電極間隔。該電極間隔具有 控制上述電漿密度的功能。例如，電極間隔在4〇麵以上 2，電漿密度及電漿的均勻性降低。因此，考慮上述電漿 密度時，上述電極間隔宜約爲17〜3〇 mm，對電漿的密度 及均勾性較爲有利。 2次，説明蝕刻氣體中的碳氟化物系氣體。該碳氟化物 系氣體可區分成飽和型與不飽和型。飽和型爲碳原子全 部爲單結合者，可使用的蝕刻氣體爲CF4, CHF3, cH2F2, ch3f, c2f6，c3f8，c4f8。此外’不飽和型爲碳（匸）原子具 有雙重或二重結合者’可使用的蚀刻氣體爲C5F8或。 上述實施形態中，主要反應氣體採用c5F8的理由如下。 首先，碳數量愈多，堆積物（CxFy)的沉積性愈佳，可使氮 化矽選擇比提高。此外，亦可使該氮化矽選擇比與孔之垂 直形狀（可比堆積膜（CxFy)提高孔側壁的保護性）提高，蝕 刻反應與堆積反應保持良好均衡。此外，由於光阻膜上覆 蓋有堆積膜（CxFy)，可使光阻膜的保護性提高，因此可使 孔之加工形狀及加工尺寸精確。再者，C5Fs氣體在地球溫 室效應（GWP) (9〇〜100)之空氣中的壽命（丨年）遠低於cF4 -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546731 A7 B7 五、發明説明（32 ) (GWP; 6500，壽命；50000 年）、C4F8(GWP; 870，壽命； 3 200年）。且無易燃性、爆炸性、毒性上的問題。不過，亦 可不單獨使用C5F8，而添加上述的CF4，CHF3，CH2F2，c4f8 。亦即，藉由添加具有氟（F)的氣體，可除去上述堆積物 (CxFy)，抑制沉積性。 此外，蝕刻氣體中的稀釋氣體除在電漿中電離成離子化 ，促進蝕刻劑與被蚀刻膜的反應之外，還具有稀釋蚀刻氣 體中的反應氣體濃度，避免造成過度蝕刻及產生堆積反應 的功能。使用氬氣作爲稀釋氣體，係因其爲惰性氣體，不 致因化學反應而與其他氣體產生反應生成物。此外，亦可 藉由在氬氣中添加氦氣，來控制反應。此外，亦可使用氦 氣等惰性氣體來取代氬氣。 以上，係依據實施形態具體説明本發明人之發明，不過 本發明並不限定於上述的實施形態，只要在不脱離其要旨 的範圍内，當然可做各種改變。 例如，上述實施形態係説明應用本發明以形成孔，不過 並不限定於此，亦可應用本發明以形成配.線形成用的溝。 此外，以上説明主要係將本發明人之發明應用在屬於其 背景之使用領域的DRAM上做説明，不過並不限定於此， 例如，亦可適用於具有靜態隨機存取記憶體（SRAM; Static Random Access Memory)或快閃記憶體（電子可抹除可程式 唯謂1己憶體（EEPROM; Electric Erasable Programmable Read Only Memory))等記憶體電路之半導體積體電路裝置的製造 方法、具有互補型場效電晶體（CMIS; Complementary MIS) -35- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇Χ 297公釐) 546731 A7 ________B7 五、發明説明（33 ) %路<半導體積體電路裝置的製造方法或具有微處理器等 邏輯電路之半導體積體電路裝置的製造方法，或將記憶體 電路與邏輯電路設置在同—個半導體基板上之混合型半導 體積體電路裝置的製造方法。 發明效果 本專利申請所揭示之主要發明所獲得的效果簡單説明如 下。 採用本發明，藉由對堆積在半導體基板上之氧化矽系絕 緣膜，使用具有碳氟化物系氣體及氧的蝕刻氣體，實施電 漿蝕刻處理，選擇性蝕刻上述氧化矽系絕緣膜，以形成孔 或溝時，藉由初期以聚合物層之沉積性弱的條件進行蝕刻 處理，繼續轉換成聚合物層沉積性強的條件進行蝕刻處理 ’可形成高縱橫尺寸比的孔或溝。 圖式之簡要説明 圖1(a)及（b)爲説明本發明人檢討之深孔蚀刻形成處理之 課題的試料重要部分剖面圖。 圖2爲在氧相對量少的條件，亦即聚合物層等之沉積性強 的條件（開口性差的條件）下進行蚀刻處理時之蝕刻初期階 段的試料重要部分剖面圖。 圖3(a)〜（d)爲在氧相對量多的條件，亦即聚合物層等之 沉積性弱的條件（開口性佳的條件）下進行蝕刻處理時之姓 刻各階段的試料重要部分剖面圖。 圖4(a)〜（c)爲本發明人檢討之蝕刻技術，亦即考慮姓刻 處理時課題之深孔蝕刻形成處理時的試料重要部分剖面圖。 -36- 54673i
發明説明（34 圖5 ( a)〜（c )顯示包含氧化碎等絕緣膜之蚀刻原理的試料 重要部分剖面圖。 圖6(a)〜（d)爲本發明一種實施形態之蚀刻處理時的試料 重要部分剖面圖。 圖7爲顯示比較本發明之技術構想之具體範例與圖4說明 之蝕刻技術，所顯示之蝕刻時間與氧量的關係圖。 圖8爲顯示本發明人進行實驗所獲得之一種第一步驟之蝕 刻時間與第二步驟之氧流量關係的説明圖。 圖9爲本實施形態使用之一種蝕刻裝置的説明圖。 圖1 0爲DRAM製造步驟中之晶圓的整體平面圖。 圖11爲本發明一種實施形態之半導體積體電路裝置之製 造步驟中的重要部分剖面圖。 圖12爲與圖11相同之半導體積體電路裝置之製造步驟中 之垂直於圖11之面的重要部分剖面圖。 圖13爲繼續圖11之半導體積體電路裝置之製造步驟中的 重要部分剖面圖。 圖14爲與圖13相同之半導體積體電路裝置之製造步驟中 之垂直於圖13之面的重要部分剖面圖。 圖15爲繼續圖13之半導體積體電路裝置之製造步驟中的 重要部分剖面圖。 圖16爲與圖15相同之半導體積體電路裝置之製造步驟中 之垂直於圖15之面的重要部分剖面圖。· 圖1 7 ( a)及（b )爲顯示檢測第一步骤之蚀刻處理結束時使 用之蝕刻時間與發光強度的關係圖。 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546731 A7 B7 五、發明説明（35 ) 圖18爲繼續圖15之半導體積體電路裝置之製造步驟中的 重要部分剖面圖。 、圖19爲與圖18相同之半導體積體電路裝置之製造步驟中 <垂直於圖18之面的重要部分剖面圖。 圖2 0(a)及（b)爲顯示檢測第二步騍之蚀刻處理結束時使 用之蝕刻時間與發光強度的關係圖。 圖21爲圖18之半導體積體電路裝置之製造步驟中的重要 部分剖面圖。 圖22馬繼續圖18之半導體積體電路裝置之製造步驟中的 重要部分剖面圖。 圖23與圖22相同之半導體積體電路裝置之製造步驟中之 垂直於圖22之面的重要部分剖面圖。 圖24爲繼續圖22之半導體積體電路裝置之製造步驟中的 重要部分剖面圖。 圖25與圖24相同之半導體積體電路裝置之製造步驟中之 垂直於圖24之面的重要部分剖面圖。 1 圖26爲圖24之半導體積體電路裝置之製造步驟中的重要 部分剖面圖。 圖27爲繼續圖24之半導體積體電路裝置之製造步驟中的 重要部分剖面圖。 圖28與圖24相同之半導體積體電路裝置之製造步驟中之 垂直於圖24之面的重要部分剖面圖。 圖29爲繼續圖27之半導體積體電路裝置之製造步驟中的 重要部分剖面圖。 -38- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546731 A7 ______B7 ____ 五、發明説明（36 ) 圖30與圖29相同之半導體積體電路裝置之製造步驟中之 垂直於圖2 9之面的重要部分剖面圖。 圖31爲圖29及圖30之半導體積體電路裝置之製造步驟中 的半導體晶圓重要部分平面圖。 圖32爲繼續圖29之半導體積體電路裝置之製造步骤中的 重要部分剖面圖。 圖33與圖32相同之半導體積體電路裝置之製造步驟中之 垂直於圖32之面的重要部分剖面圖。 圖34爲繼續圖32之半導體積體電路裝置之製造步驟中的 重要部分剖面圖。 圖35與圖34相同之半導體積體電路裝置之製造步驟中之 垂直於圖34之面的重要部分剖面圖。 圖36爲繼續圖34之半導體積體電路裝置之製造步驟中的 重要部分剖面圖。 圖37與圖36相同之半導體積體電路裝置之製造步驟中之 垂直於圖36之面的重要部分剖面圖。 圖38爲圖36及圖37之半導體積體電路裝置之製^步驟中 的半導體晶圓重要部分平面圖。 ^ 圖39爲繼續圖36之半導體積體電路裝置之製造步驟中的 重要部分剖面圖。 圖4〇與圖39相同之半導體積體電路裝置之製造步聲中之 垂直於圖39之面的重要部分剖面圖。 圖41爲圖39及圖40之半導體積體電路装置之製造步驟中 的半導體晶圓重要部分平面圖。 39- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546731 A7 B7 五、發明説明（37 ) 圖42爲圖39之半導體積體電路裝置之製造步驟中的重要 邵分放大剖面圖。 圖43爲繼續圖39之半導體積體電路裝置之製造步驟中的 重要部分剖面圖。 圖44與圖43相同之半導體積體電路裝置之製造步骤中之 垂直於圖43之面的重要部分剖面圖。 元件符號之説明 1, la, lb 絕緣膜 2 掩膜圖案 2a 光阻圖案 2b 硬掩膜圖案 3 孔 3 a 接觸孔 3b 電容器孔 4，4a，4 b 聚合物層 5 蝕刻裝置 5 a 處理室 5b 承受器 5 c 靜電夾盤 5d 上部電極 5dl 電極板 5d2 電極支撑體 5d3 孔 5e 氣體排氣管 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 546731 A7 B7 五、發明説明（38 ) 5f 第一高頻電源 5g 第二高頻電源 6 半導體晶圓 6S 半導體基板 7 分離部 8 閘極絕緣膜 9 閘極 10a，10b n型半導體區域 10c n+型半導體區域 11 罩膜 12 絕緣膜 15a 防反射膜 16a，16b 插腳 17 絕緣膜 18 絕緣膜 19 絕緣膜 20 絕緣膜 2 1 通孔 22a 插腳 24 資訊儲存用電容元件 24a 下部電極 24b 電容絕緣膜 24c 板極 100 絕緣膜 -41 -本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 546731 A7 B7 五、發明説明（39 ) 101 掩膜圖案 102 孔 103，103a， l〇3b 聚合物層 HPF 高通濾波器 LPF 低通濾、波器 PW P井 Qs 記憶體單元選擇MIS _ FET WL 字線 ΜΑ 掩膜形成膜 PR 光阻膜 -42- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 54^m 09.9m i 、，|I5號專利申請案 中^^_利範圍替換本(91年12月)
    六、申請專利範圍 1 . 一種+導體積體電路裝置之墊 ,^ m _ 直之製造万法，其特徵為··藉 由使用具有碳氟化物系氣體 精 在半道触其& μβ 及虱又蝕刻氣體，對堆積 在牛寸姐基板上之乳化矽系笮 ,, ,, /尔、、、巴緣胰實施電漿蝕刻處理 選擇性I虫刻加工上述曼仆 Μ 卜 上1^乳化矽系絕緣膜時，具有依序 進仃罘一、第二步騾的步騾； 4第#驟以永合物層之沉積性較上述第二步騾 2的料進行蚀刻處理，繼續在第二㈣㈣成聚 Ρ層I ’儿和性較上述第一步驟為強的條件來進蝕 刻處理。 如申請專利範圍第1項之半導體積體電路裝置之製造方 法’其：使上述第二步騾之蝕刻氣體中的氧流量比低 於上述第一步騾之蝕刻氣體中的氧流量比。 置 申明專利範圍第1項之半導體積體電路裝置之製造方 去，其中使施加在上述第二步騾之蝕刻裝置之下部 極上的南頻功率低於施加在上述第一步驟之姓刻裝 之下部電極的高頻功率。 4. 如申清專利範圍第i項之半導體積體電路裝置之製造方 其中藉由上述氧化石夕系絕緣膜的蚀刻加工，在氧 化矽系絕緣膜上形成孔或溝。 如申请專利範圍第4項之半導體積體電路裝置之製造方 去’其中在上述第一步騾中形成之孔或溝的縱橫尺寸 比為2〜1 4。 6 如申請專利範圍第4項之半導體積體電路裝置之製造方 去’其中在上述第一步騾中形成之孔或溝的縱橫尺寸 X 297公釐） 本紙張尺度適财® ®家標準(CNS) Α4規格(21〇 546731 A8 B8 C8
    半導體積體電路裝置之製造方 比為㈠〇。W步驟中形成之孔或溝的縱橫尺寸 8 . 如申請專利範圍第4项之半導體積體電路裝置之 法’其中在上衫二步驟中形成之孔 万 比大於10。 ^尺寸 9 ^半導體積體電路裝置之製造方法，其特 由使用具有碳氟化物系氣體及氧之姓刻氣體，斟堆= 在半導體基板上之氧化石夕系絕緣膜實旅電衆蚀刻處二 ，選擇性㈣加工上述氧切系絕緣膜時，具有因應 CF系之附著物量依序進行第—步驟之㈣及第二步驟 之姓刻的步驟，並使上述第二步驟之姓刻氣體中的氧 流量比低於上述第-步驟之姓刻氣體中的氧流量比。 10.如中請專利第9項之半導體積體電路裝置之製造方 法，其中藉由上述氧化矽系絕緣膜的蝕刻加工，在氧 化矽系絕緣膜上形成孔或溝。 1 1 .如申請專利範圍第i 〇項之半導體積體電路裝置之製造 万去，其中在上述第-步驟中形成之孔或溝的縱橫尺 寸比為2〜1 4。 1 2 ·如申請專利範圍第丨〇項之半導體積體電路裝置之製造 万法，其中在上述第-步驟中形成之孔或溝的縱橫尺 寸比為4〜1 2。 13.如申請專利範圍第10項之半導體積體電路裝置之製造 -2-
    546731 六、申請專利範圍 方法其中在上述第一步驟中形成之孔或溝的縱橫尺 寸比為6〜10。 1 4 .如申請專利範圍第i 〇項之半導體積體電路裝置之製造 方法其中在上述第二步騾中形成之孔或溝的縱橫^ 寸比大於1 0。 15. 一種半導體積體電路裝置之製造方法，其特徵為：藉 由使用具有碳氟化物系氣體及氧之蝕刻氣體，對堆積 在半導體基I上之氧化矽系絕緣膜實施電裝姓刻處理 ，選擇性蝕刻上述氧化矽系絕緣膜，在上述氧化矽系 絕緣膜上形成孔或溝時，依序具有： #' (a) 於第一步騾的蝕刻步騾中，藉由將蝕刻氣體中之 氧的流量比作為第一流量比，實施蝕刻處理，穿孔至 孔或溝之中途深度的步驟；及 (b) 於第二步騾的蝕刻步騾中，在使上述蝕刻氣體中 之氧流量比低於上述第一流量比的狀態下，藉由實施 I虫刻處理，形成上述孔或溝的步騾； 上述第一步驟中形成之孔或溝的縱橫尺寸比為2〜^ 4 〇 1 6 .如申請專利範圍第丨5項之半導體積體電路裝置之製造 方法’其中在上述第二步驟中形成之孔或溝的縱橫尺 寸比大於1 0。 i 7.—種半導體積體電路裝置之製造方法，其特徵為··藉 由使用具有碳氟化物系氣體及氧之蝕刻氣體，對堆^ 在半導體基板上之氧化石夕系絕緣膜實施電裝㈣處$ -3 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐Γ-~—------ —
    546731 A8 B8 C8
    ，逑擇性蚀刻上述氧化石夕系絕緣膜，在上述氧化石夕系 丨 絕緣膜上形成孔或溝時，依序具有： ” ： (a) 於第一步騾的蝕刻步騾中，藉由將蝕刻氣體中之 | 氧的流量比作為第一流量比，實施蝕刻處理，穿孔至 ·丨 孔或溝之中途深度的步騾；及 .丨 (b) 於第二步騾的蝕刻步騾中，在使上述蝕刻氣體中 | 又氧流量比低於上述第一流量比的狀態下，藉由實施 ； 姓刻處理’形成上述孔或溝的步驟； 丨 上述第一步騾中形成之孔或溝的縱橫尺寸比為4〜12 ； 〇 * 18. 如申請專利範圍第17項之半導體積體電路裝置之製造 f 方法，其中在上述第二步騾中形成之孔或溝的縱橫尺 j 寸比大於1 0。 ； 19. 一種半導體積體電路裝置之製造方法，其特徵為：藉 γ 由使用具有碳氟化物系氣體及氧之蝕刻氣體，對堆積 | 在半導體基板上之氧化矽系絕緣膜實施電漿蝕刻處理 ； ，選擇性蝕刻上述氧化矽系絕緣膜，在上述氧化矽系 · 絕緣膜上形成孔或溝時，依序具有： ’' : (a) 於第一步騾的蝕刻步騾中，藉由將蝕刻氣體中之 i 氧的流量比作為第一流量比，實施蝕刻處理，穿孔至 丨 孔或溝之中途深度的步騾；及 厂 (b) 於第二步驟的蝕刻步騾中，在使上述蝕刻氣體中 卜 之氧流量比低於上述第一流量比的狀態下，藉由實施 丨 蝕刻處理，形成上述孔或溝的步驟； s ： -4 - 本紙張尺度制中國國家鮮(CNS) A4規格(2腦297公董) 546731六、申請專利範圍 ABCD 以弟一步驟中形成之孔或溝的縱橫尺寸比為6〜10 〇 2〇.如申請專利範圍第19項之半導體積體電路裝置之製造 万法’其中在上述第二步驟中形成之孔或溝的縱橫尺 寸比大於1 0。 .-種半導體積體電路裝置之製造方法，其特徵為具有： ⑷記憶體單元選擇用場效電晶體形成步驟，其係形 成在半導體基板上； (b)氮化矽系絕緣膜堆積步驟，其係堆積在上述半導 體基板上，覆蓋上述記憶體單元選擇用場效電晶體之 閘極表面及半導體基板的表面； ⑷氧切系絕緣膜堆積步驟，其係堆積在上述半導 體基板上，覆蓋上述氮化矽系絕緣膜；及 ⑷因應CF系附著物的量，依序進行第—步驟之㈣ 及第二步驟之I虫刻的步驟，其係藉由使用具有碳氣化 物系氣體及氧之蝕刻氣體，對堆積在半導體基板上之 氧化秒系絕緣膜實施電漿姓刻處理，選擇性姓刻上述 氧化石夕系絕緣膜，在上述氧化石夕系絕緣膜上形成孔或 溝時進行； ”使上述第二步驟之1虫刻氣體中的氧流量比低於上述 第一步騾之蝕刻氣體中的氧流量比。 22.如申請專利範圍第21項之半導體積體電路裝置之製造 方法’其中上述第一步驟轉換成第二步驟係藉由檢測 蚀刻處理時檢測出之氟切或氮化碳的發^強度
    -5- 546731
    中請專利範圍 遵行° 2 3 .如申請專利範圍第2 1項之半導醴積體電路裝置之製造 方法，其中在上述第一步騾中形成之孔的深度高於上 述記憶體單元選擇用場效電晶體的閘極高度。 2 4 .如申請專利範圍第2 1項之半導體積體電路裝置之製造 方法，其中在上述第一步騾中形成之孔的縱橫尺寸比 為2〜1 4 0 2 5 ·如申請專利範圍第2 1項之半導體積體電路裝置之製造 方法，其中在上述第一步騾中形成之孔的縱橫尺寸比 為4〜1 2。 2 6 ·如申請專利範圍第2 1項之半導體積體電路裝置之製造 方法，其中在上述第一步驟中形成之孔的縱橫尺寸比 為6〜1 〇 〇 - 7 .如申請專利範圍第2 1項之半導體積體電路裝置之製造 方法其中在上述第一步驟中形成之孔的縱橫尺寸比 大於1 0。 28…種半導體積體電路裝置之製造方&，其特徵為具有 形 (a)圮憶體早兀選擇用場效電晶體形成步騾，其係 成在半導體基板上； ~ 憶 =)氧化矽系絕緣膜堆積步驟，其係堆積在上述記 體單元選擇用場效電晶體的上層；及 ::)因應CF系附著物的量，依序進行 及弟二步驟之㈣的步驟，其係藉由使用具有碳氣化 6- 546731 中請專利範圍 ^氣體及氧之蚀刻氣體，對堆積在半導體基板上之 石夕系絕緣膜實施電_刻處理，選擇性㈣上述 夕系&緣膜，在上述氧切系絕緣膜上形成資訊 蒂存用電容元件用孔時進行； 」吏上述第二步騾之蝕刻氣體中的氧流量比低於上述 2 9罘一步騾之蝕刻氣體中的氧流量比。 9.如申請專利範圍第28項之半導體積體電路裝置之製“ Z法’其中上述第一步驟轉換成第二步騾係依據蝕刻 處理時間來進行。 如申清專利範圍第2 8項之半導體積體電路裝置之製造 :法，其中上述第—步驟中所形成之孔的深度為上 氧化矽系絕緣膜厚度的一半或更淺。 .如申清專利範圍第2 8項之半導體積體電路裝置之製 万法，其中上述第一步騾中所形成之資訊儲存用電 元件用孔的縱橫尺寸比為2〜1 4。 ^2.如申請專利範圍第28項之半導體積體電路裝置之製 万法，其中上述第一步騾中所形成之資訊儲存用電 元件用孔的縱橫尺寸比為4〜1 2。 見 33.如申請專利範園第28項之半導體積體電路裝置之製 方法，其中上述第一步驟中所形成之資訊儲存用電容 元件用孔的縱橫尺寸比為6〜1 〇。 ^ 4 ·如申請專利範圍第2 8項之半導體積體電路裝置之製造 方法，其中上述第二步騾中所形成之資訊儲存用電 元件用孔的縱橫尺寸比大於1 2。 i 造 述 造 容 訂 造 容 造 容 參 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 8 8 8 8 A B c D 546731 六、申請專利範圍 3 5 . —種半導體積體電路裝置之製造方法，其特徵為具有 (a) 記憶體單元選擇用場效電晶體形成步驟，其係形 成在半導體基板上； (b) 氮化矽系絕緣膜堆積步騾，其係堆積在上述半導 體基板上，覆蓋上述記憶體單元選擇用場效電晶體之 閘極表面及半導體基板的表面； (c )氧化矽系絕緣膜堆積步騾，其係堆積在上述半導 體基板上，覆蓋上述氮化矽系絕緣膜；及 (d)因應CF系附著物的量，依序進行第一步騾之蝕刻 及第二步騾之蝕刻的步騾，其係藉由使用具有碳氟化 物系氣體及氧之蝕刻氣體，對堆積在半導體基板上之 氧化矽系絕緣膜實施電漿蝕刻處理，選擇性蝕刻上述 氧化矽系絕緣膜，在上述氧化矽系絕緣膜上形成孔或 溝時進行； 使施加在上述第二步騾之蝕刻裝置之下部電極的高 頻功率低於施加在上述第一步騾之蝕刻裝置之下部電 極的高頻功率。 3 6 . —種半導體積體電路裝置之製造方法，其特徵為具有 (a) 記憶體單元選擇用場效電晶體形成步騾，其係形 成在半導體基板上； (b) 氧化矽系絕緣膜堆積步騾，其係堆積在上述記憶 體單元選擇用場效電晶體的上層；及 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 546731 申請專利範圍 (J)因應CF系附著物的量，依序進行第一步騾之蝕刻 及第二步騾之蝕刻的步驟，其係藉由使用具有碳氟化 ^系氣體及氧之蝕刻氣體，對堆積在半導體基板上之 氧化矽系絕緣膜實施電漿蝕刻處理，選擇性蝕刻上述 氧化石夕系絕緣膜’在上述氧化石夕系絕緣膜上形 儲存用電容元件用孔時進行； /。 使施加在上述第二步騾之蝕刻裝置之下部電極的高 頻功率低於施加在上述第一步騾之蝕刻裝置之下部電 極的高頻功率。 一種半導體積體電路裝置之製造方法，其特徵為：藉 由使用具有碳氟化物系氣體、氧及氬之蝕刻氣體，^ 堆積在半導體基板上之氧化矽系絕緣膜實施電漿蝕刻 處理，選擇性蝕刻加工上述氧化矽系絕緣膜時，具有 依序進行第一、第二步驟的步騾； 上述第一步驟以蝕刻氣體中氧之流量比為使得聚合 物層之沉積性較上述第二步驟為弱的第丨流量比進行蝕 刻處理，繼續在第二步騾轉換成蝕刻氣體中氧之流量 比為使得聚合物層之沉積性較上述第一步騾為強之較 上述第1流量比為低之第2流量比來進行蝕刻處理。 3 8 .如申請專利範圍第3 7項之半導體積體電路裝置之製造 方法，其中使施加在上述第二步騾之蝕刻裝置之下部 電極上的高頻功率低於施加在上述第—步騾之蝕刻裝 置之下部電極的高頻功率。 39.如申請專利範圍第37項之半導體積體電路裝置之製造 9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 竭731 中 A BCD 在 :去，其中藉由上述氧化矽系絕緣膜的蝕刻加工 4 _匕政系系巴緣膜上形成孔或溝。 、申4專利範圍第3 9項之半導體積體電路裝置之製造 :去，其中在上述第一步驟中形成之孔或溝的縱橫尺 寸比為2〜1 4。 、 I如申請專利範圍第39項之半導體積體電路裝置之製造 方去，其中在上逑第一步騾中形成之孔或溝的縱橫尺 寸比為2〜1 4。 2.如申請專利範圍第3 9項之半導體積體電路裝置之製造 万去，其中在上述第一步騾中形成之孔或溝的縱橫尺 寸比為6〜1 0。 4 J ’如申請專利範圍第3 9項之半導體積體電路裝置之製造 万法，其中在上述第二步驟中形成之孔或溝的縱橫尺 寸比大於1 0。 4 4. 一種半導體積體電路裝置之製造方法，其特徵為：藉 由使用具有碳氟化物系氣體、氧及氬之蝕刻氣體，對 堆積在半導體基板上之氧化矽系絕緣膜實施電漿蝕刻 處理，選擇性蝕刻加工上述氧化矽系絕緣膜時，具有 因應C F系之附著物量依序進行第一步騾之蝕刻及第二 中 量 步騾之姓刻的步騾，並使上述第二步騾之姓刻氣體 的氧流量比低於上述第一步驟之蝕刻氣體中的氧流 比° 造 4 5 .如申請專利範圍第4 4項之半導體積體電路裝置之製 方法，其中藉由上述氧化矽系絕緣膜的蝕刻加工，在 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 546731 AB c D 六、申請專利範圍 ' 氧化矽系絕緣膜上形成孔或溝。 4 6 ·如申請專利範圍第4 5項之半導體積體電路裝置之製造 方法’其中在上述第一步騾中形成之孔或溝的縱橫尺 寸比為2〜1 4。 4 7 .如申请專利範圍第4 5項之半導體積體電路裝置之製造 方法，其中在上述第一步驟中形成之孔或溝的縱橫尺 寸比為4〜1 2。 4 8 .如申請專利範圍第4 5項之半導體積體電路裝置之製造 方法’其中在上述第一步騾中形成之孔或溝的縱橫尺 寸比為6〜1 〇。 4 9 .如申請專利範圍第4 5項之半導體積體電路裝置之製造 方法’其中在上述第二步騾中形成之孔或溝的縱橫尺 寸比大於1 0。 50. —種半導體積體電路裝置之製造方法，其特徵為：藉 由使用具有碳氟化物系氣體、氧及氬之蝕刻氣體，對 堆積在半導體基板上之氧化矽系絕緣膜實施電漿蝕刻 處理，選擇性蝕刻上述氧化矽系絕緣膜，在上述氧化 石夕系絕緣膜上形成孔或溝時，依序具有： (a)於第一步驟的蝕刻步驟中，藉由將蝕刻氣體中之 氧的流量比作為第一流量比，實施蝕刻處理，穿孔至 孔或溝之中途深度的步驟；及 (b )於第二步騾的蝕刻步騾中，在使上述蝕刻氣體中 之氧流量比低於上述第一流量比的狀態下，藉由實施 蚀刻處理，形成上述孔或溝的步騾；
    上述第一步驟中形成之孔或溝的縱橫尺寸比為2〜14 〇 5 1 .如申請專利範圍第5 〇項之半導體積體電路裝置之製造 万法，其中在上述第二步驟中形成之孔或溝的縱橫尺 寸比大於1 0。 52· —種半導體積體電路裝置之製造方法，其特徵為：藉 由使用具有碳氟化物系氣體、氧及氬之蝕刻氣體，對 堆積在半導體基板上之氧化矽系絕緣膜實施電漿蝕刻 處理，選擇性蝕刻上述氧化矽系絕緣膜，在上述氧化 硬系絕緣膜上形成孔或溝時，依序具有： (a )於第一步驟的|虫刻步騾中，藉由將|虫刻氣體中之 氧的流量比作為第一流量比，實施蝕刻處理，穿孔至 孔或溝之中途深度的步驟；及 (b)於第二步驟的|虫刻步驟中，在使上述|虫刻氣體中 之氧‘ τ比低於上述第一流量比的狀態下’藉由實施 蝕刻處理，形成上述孔或溝的步騾； 上述第一步騾中形成之孔或溝的縱橫尺寸比為4〜12 〇 5 3 ·如申請專利範圍第5 2項之半導體積體電路裝置之製造 方法，其中在上述第二步騾中形成之孔或溝的縱橫尺 寸比大於1 0。 54. —種半導體積體電路裝置之製造方法，其特徵為：藉 由使用具有碳氟化物系氣體、氧及氬之蝕刻氣體，對 堆積在半導體基板上之氧化碎系絕緣膜實施電漿蝕刻 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公爱) 一 " " ' ---- 546731
    申請專利範圍 處理，選擇性蝕刻上述氧化矽系絕緣膜，在上述氧化 矽系絕緣膜上形成孔或溝時，依序具有： (a) 於第一步騾的蝕刻步驟中，藉由將蝕刻氣體中之 氧的流量比作為第一流量比，實施蝕刻處理，穿孔至 孔或溝之中途深度的步騾；及 (b) 於第二步騾的蝕刻步騾中，在使上述蝕刻氣體中 又氧流量比低於上述第一流量比的狀態下，藉由實施 蝕刻處理，形成上述孔或溝的步騾； 上述第一步騾中形成之孔或溝的縱橫尺寸比為“ i 〇 •如申請專利範圍第5 4項之半導體積體電路裝置之製造 方法，其中在上述第二㈣中形成之孔或溝的縱橫尺° 寸比大於1 0。 56 裝 .-種半導體積體電路裝置之製造方法，其特徵為具有： (a) 記憶體單元選擇用場效電晶體形成步騾，其係形 成在半導體基板上； 〃 ^〆 (b) 氮化矽系絕緣膜堆積步騾，其係堆積在上述半導 體基板上，€蓋上述記憶體單元選擇用場效電晶體之 閘極表面及半導體基板的表面； (c) 氧化矽系絕緣膜堆積步驟，其係堆積在上述半導 體基板上，覆蓋上述氮化矽系絕緣膜；及 寸 (J)因應CF系附著物的量，依序進行第一步騾之蝕刻 Mm之㈣的步驟’其係藉由使用具有碳氣化 物系氣體、氧及氬之蚀刻氣體’對堆積在半導體基板 -13- t @ __(^74規格㈣ Χ29·^^ 546731
    、、氧化矽系絕緣膜實施電漿蝕刻處理，選擇性蝕刻 <氧化硬系絕緣膜，在上述氧化碎絕緣膜上形成 孔或溝時進行； "使上述第二步驟之姓刻氣體中的氧流量比低於上述 第一步驟之蝕刻氣體中的氧流量比。 7.如申叫專利範圍第5 6項之半導體積體電路裝置之製造 方去，其中上述第一步騾轉換成第二步騾係藉由檢測 u處理時檢讲！出之氟化々或氮化碳的發光強度自動 進行。 5 8 .如申凊專利範圍第5 6項之半導體積體電路裝置之製造 方去’其中在上述第一步騾中形成之孔的深度高於上 述记憶體單元選擇用場效電晶體的閘極高度。 5 9 .如申請專利範圍第5 6項之半導體積體電路裝置之製造 方去’其中在上述第一步驟中形成之孔的縱橫尺寸比 為2〜1 4 〇 6 0 .如申請專利範圍第5 6項之半導體積體電路裝置之製造 方法’其中在上述第一步驟中形成之孔的縱橫尺寸比 為4〜1 2。 6 1 ·如申請專利範圍第5 6項之半導體積體電路裝置之製造 方法’其中在上述第一步^我形成之孔的縱橫尺寸比 為6〜1 〇。 6 2 .如申請專利範圍第5 6項之半導體積體電路裝 置之製造方法，其中在上步驟中形成之孔的縱 橫尺寸比大於1 〇。 '14- S 家標準(CNS) A4規格(21G X 297^5^ — 、、申請專利範圍 63.—種半導體積體電路裝置 : 万法，其特徵為具有 (a)^憶體單元選擇用曰 成在半導體基板上； 文％日日岐形成步驟，其係形 (b )氧化矽系絕緣膜堆積 體單元選擇料效電晶體的上層；^料積在上述記憶 及(二應附著物的量，依序進行第-步驟之姓刻 罘一步驟又蝕刻的步騾，並 物系素，g ， /、係藉由使用具有碳氟化 手“及w姓職體’對堆積在半導體基板上 虱化矽系絕緣膜實施電漿 土 氧化矽手…^ h 選擇性1虫刻上述 儲存上=述氧切系絕緣膜上形成資訊 仟用包谷兀件用孔時進行； 使上述第二步騾之蝕刻氣 第_牛 乳中的虱泥f比低於上述 罘步驟心蝕刻氣體中的氧流量比。 4 ·如申清專利範圍第6 3項 方 艾牛導隨積體電路裝置之製造 ‘ /、中上述第一步驟韓拖士、Μ μ 處理時間來進行。4換成呆二步驟係依據姓刻 65.=請專利範圍第63項之半導體積體電路裝置之製造 氧化2中上34第一步驟中所形成之孔的深度為上述 乳化矽系絕緣膜厚度的一半或更淺。 .如申清專利範圍第6 3項之半 、 心千寸隨積體電路裝置之製造 2 ’其中上述第一步驟中所形成之資訊儲存用電容 兀件用孔的縱橫尺寸比為2〜丨4。 67.如申請專利範圍第63項之半導體積體電路裝置之製造 A娜㈣ -15- 546731 申請專利範園 68·如申請專利範園第μ項之半遒踏 、 ::用=上述第’Ϊ5形成之^ 兀件用孔的縱橫尺寸比為|ff0 居孖用甩谷 69.:申，專利範圍第63项^ 置之製造方法，其中上述編步界電路裝 存用電容元件用孔的縱橫;11、大於12 資訊儲 :半寸把^私路裝置之製造方法，其特徵為具有 ⑷記憶體單元選擇用場效電晶 成在半導體基板上； 驟其係形 (b)氮化㈣絕錢堆積㈣，其 體基板上，覆蓋上述記憶體單元選擇效^^ 導 閘極表面及半導體基板的表面； ⑷氧化堆積㈣，其係堆積在 體基板上，覆蓋上述氮化m緣膜；及 ⑷因應附著物的量’依序進行第 及第二步驟之㈣的步驟，其係藉由使用具有碳=虫匕刻 物系氣體、氧及氬之蚀刻氣體，對堆積在半道p基板 上之氧切系絕緣膜實施電漿姓刻處理，選=蚀刻 上述氧化石夕系絕緣膜，在上述氧化石夕系絕緣膜上形成 孔或溝時進行； 使族加在±述第二步驟之蚀刻$置之下部電極的高 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(21^97公董 546731 7 A8 B8 C8 D8 申請專利範圍 頻功率低於施加在上述第一步騾之蝕刻裝置之下部電 極的高頻功率。 1. 一種半導體積體電路裝置之製造方法，其特徵為具有 (a) 記憶體單元選擇用場效電晶體形成步騾，其係形 成在半導體基板上； (b) 氧化矽系絕緣膜堆積步騾，其係堆積在上述記憶 體單元選擇用場效電晶體的上層；及 (c )因應C F系附著物的量，依序進行第一步騾之蝕刻 及第二步驟之蝕刻的步騾，其係藉由使用具有碳氟化 物系氣體、氧及氬之蝕刻氣體，對堆積在半導體基板 上之氧化矽系絕緣膜實施電漿蝕刻處理，選擇性蝕刻 上述氧化矽系絕緣膜，在上述氧化矽系絕緣膜上形成 資訊儲存用電容元件用孔時進行； 使施加在上述第二步騾之蝕刻裝置之下部電極的高 頻功率低於施加在上述第一步騾之蝕刻裝置之下部電 極的高頻功率。 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 546731
    2a 第090124115號專利申請案 中文申請專利範圍修正頁（91年12月) 15a-—i 4 3a-
    4 /
    12 WL(9)
    10b 8 10a 8
    10b j PW 6S⑹
    圖 18 X
TW090124115A 2000-09-29 2001-09-28 Method of manufacturing a semiconductor integrated circuit device TW546731B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000299854A JP2002110647A (ja) 2000-09-29 2000-09-29 半導体集積回路装置の製造方法

Publications (1)

Publication Number Publication Date
TW546731B true TW546731B (en) 2003-08-11

Family

ID=18781606

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090124115A TW546731B (en) 2000-09-29 2001-09-28 Method of manufacturing a semiconductor integrated circuit device

Country Status (4)

Country Link
US (1) US6506674B2 (zh)
JP (1) JP2002110647A (zh)
KR (1) KR100757652B1 (zh)
TW (1) TW546731B (zh)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050211385A1 (en) 2001-04-30 2005-09-29 Lam Research Corporation, A Delaware Corporation Method and apparatus for controlling spatial temperature distribution
KR100430472B1 (ko) * 2001-07-12 2004-05-10 삼성전자주식회사 듀얼 다마신 공정을 이용한 배선 형성 방법
US6787475B2 (en) * 2001-09-06 2004-09-07 Zhuxu Wang Flash step preparatory to dielectric etch
JP2003282540A (ja) * 2002-03-25 2003-10-03 Tokyo Electron Ltd プラズマエッチング方法
US20040161946A1 (en) * 2002-06-24 2004-08-19 Hsin-Yi Tsai Method for fluorocarbon film depositing
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
KR100979229B1 (ko) * 2003-04-23 2010-08-31 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US7405521B2 (en) * 2003-08-22 2008-07-29 Lam Research Corporation Multiple frequency plasma processor method and apparatus
US7144521B2 (en) * 2003-08-22 2006-12-05 Lam Research Corporation High aspect ratio etch using modulation of RF powers of various frequencies
DE102004020834B4 (de) * 2004-04-28 2010-07-15 Qimonda Ag Herstellungsverfahren für eine Halbleiterstruktur
US7169256B2 (en) * 2004-05-28 2007-01-30 Lam Research Corporation Plasma processor with electrode responsive to multiple RF frequencies
US7723238B2 (en) * 2004-06-16 2010-05-25 Tokyo Electron Limited Method for preventing striation at a sidewall of an opening of a resist during an etching process
US7790334B2 (en) * 2005-01-27 2010-09-07 Applied Materials, Inc. Method for photomask plasma etching using a protected mask
DE102005004409B4 (de) * 2005-01-31 2011-01-20 Advanced Micro Devices, Inc., Sunnyvale Technik zur Erhöhung der Prozessflexibilität während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika mit kleinem ε
JP4663368B2 (ja) * 2005-03-28 2011-04-06 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP4552835B2 (ja) * 2005-11-14 2010-09-29 エルピーダメモリ株式会社 キャパシタの製造方法
KR100650899B1 (ko) * 2005-12-13 2006-11-27 동부일렉트로닉스 주식회사 플래시 메모리 셀의 제조 방법
US7608195B2 (en) * 2006-02-21 2009-10-27 Micron Technology, Inc. High aspect ratio contacts
US20070246795A1 (en) * 2006-04-20 2007-10-25 Micron Technology, Inc. Dual depth shallow trench isolation and methods to form same
US7517804B2 (en) 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
JP2008085092A (ja) * 2006-09-28 2008-04-10 Elpida Memory Inc 半導体装置の製造方法
US20080105203A1 (en) * 2006-09-28 2008-05-08 Tokyo Electron Limited Component for substrate processing apparatus and method of forming film on the component
KR100886641B1 (ko) 2006-09-29 2009-03-04 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
JP4922718B2 (ja) 2006-10-04 2012-04-25 株式会社日立ハイテクノロジーズ 絶縁膜ドライエッチング方法
JP5192209B2 (ja) 2006-10-06 2013-05-08 東京エレクトロン株式会社 プラズマエッチング装置、プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
JP5568209B2 (ja) * 2007-03-01 2014-08-06 ピーエスフォー ルクスコ エスエイアールエル 半導体デバイスの製造方法および製造装置
JP5065787B2 (ja) * 2007-07-27 2012-11-07 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、および記憶媒体
US7846846B2 (en) 2007-09-25 2010-12-07 Applied Materials, Inc. Method of preventing etch profile bending and bowing in high aspect ratio openings by treating a polymer formed on the opening sidewalls
US20100330805A1 (en) * 2007-11-02 2010-12-30 Kenny Linh Doan Methods for forming high aspect ratio features on a substrate
US8614151B2 (en) * 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
US8120137B2 (en) * 2008-05-08 2012-02-21 Micron Technology, Inc. Isolation trench structure
US7998869B2 (en) * 2008-10-31 2011-08-16 Samsung Electronics Co., Ltd. Contact patterning method with transition etch feedback
KR101795658B1 (ko) * 2009-01-31 2017-11-08 어플라이드 머티어리얼스, 인코포레이티드 에칭을 위한 방법 및 장치
US8475673B2 (en) * 2009-04-24 2013-07-02 Lam Research Company Method and apparatus for high aspect ratio dielectric etch
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法
US8470635B2 (en) * 2009-11-30 2013-06-25 Micron Technology, Inc. Keyhole-free sloped heater for phase change memory
JP5670177B2 (ja) * 2010-12-27 2015-02-18 株式会社アルバック プラズマエッチング方法
DE102011004581A1 (de) * 2011-02-23 2012-08-23 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Technik zur Reduzierung der plasmahervorgerufenen Ätzschäden während der Herstellung von Kontaktdurchführungen in Zwischenschichtdielektrika durch modifizierten HF-Leistungshochlauf
US8252684B1 (en) * 2011-05-30 2012-08-28 Nanya Technology Corp. Method of forming a trench by a silicon-containing mask
US9224618B2 (en) * 2012-01-17 2015-12-29 Lam Research Corporation Method to increase mask selectivity in ultra-high aspect ratio etches
US9165785B2 (en) * 2013-03-29 2015-10-20 Tokyo Electron Limited Reducing bowing bias in etching an oxide layer
JP6199670B2 (ja) * 2013-09-17 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9059092B2 (en) * 2013-09-17 2015-06-16 Taiwan Semiconductor Manufacturing Company Limited Chemical dielectric formation for semiconductor device fabrication
JP6230898B2 (ja) * 2013-12-13 2017-11-15 東京エレクトロン株式会社 エッチング方法
JP6549765B2 (ja) 2014-06-16 2019-07-24 東京エレクトロン株式会社 処理方法
JP6373150B2 (ja) * 2014-06-16 2018-08-15 東京エレクトロン株式会社 基板処理システム及び基板処理方法
TWI658509B (zh) * 2014-06-18 2019-05-01 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude 用於ｔｓｖ／ｍｅｍｓ／功率元件蝕刻的化學物質
CN105719965A (zh) * 2014-12-04 2016-06-29 北京北方微电子基地设备工艺研究中心有限责任公司 二氧化硅基片的刻蚀方法和刻蚀设备
KR102480002B1 (ko) 2015-09-23 2022-12-22 삼성전자주식회사 반도체 소자 및 그 제조방법, 그리고 패턴 형성 방법
US10163719B2 (en) * 2015-12-15 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming self-alignment contact
JP6840041B2 (ja) * 2017-06-21 2021-03-10 東京エレクトロン株式会社 エッチング方法
KR102487054B1 (ko) 2017-11-28 2023-01-13 삼성전자주식회사 식각 방법 및 반도체 장치의 제조 방법
KR20200039074A (ko) 2018-10-04 2020-04-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11158571B2 (en) * 2018-12-20 2021-10-26 Micron Technology, Inc. Devices including conductive interconnect structures, related electronic systems, and related methods
US20220301853A1 (en) * 2019-07-03 2022-09-22 Lam Research Corporation Method for etching features using a targeted deposition for selective passivation
KR102622412B1 (ko) * 2019-07-05 2024-01-09 삼성전자주식회사 관통 홀을 포함하는 반도체 패키지 및 이의 제조 방법
JP7535408B2 (ja) 2020-08-12 2024-08-16 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム
CN113035836B (zh) * 2021-03-01 2022-03-08 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN114628323B (zh) * 2022-05-05 2023-01-24 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2024204321A1 (ja) * 2023-03-28 2024-10-03 東京エレクトロン株式会社 エッチング装置及びエッチング方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194325B1 (en) * 1992-09-08 2001-02-27 Applied Materials Inc. Oxide etch process with high selectivity to nitride suitable for use on surfaces of uneven topography
KR0126801B1 (ko) * 1993-12-22 1998-04-02 김광호 반도체 장치의 배선 형성방법
DE69732157T2 (de) * 1996-02-28 2005-12-29 Ebara Corp. Transportroboter mit Tropfwasserschutz
JP3798491B2 (ja) * 1997-01-08 2006-07-19 東京エレクトロン株式会社 ドライエッチング方法
JPH10209124A (ja) 1997-01-21 1998-08-07 Mitsubishi Electric Corp ドライエッチング方法
US5786276A (en) * 1997-03-31 1998-07-28 Applied Materials, Inc. Selective plasma etching of silicon nitride in presence of silicon or silicon oxides using mixture of CH3F or CH2F2 and CF4 and O2
US5817579A (en) * 1997-04-09 1998-10-06 Vanguard International Semiconductor Corporation Two step plasma etch method for forming self aligned contact
US6117786A (en) * 1998-05-05 2000-09-12 Lam Research Corporation Method for etching silicon dioxide using fluorocarbon gas chemistry
US6074952A (en) * 1998-05-07 2000-06-13 Vanguard International Semiconductor Corporation Method for forming multi-level contacts
JP2001077086A (ja) * 1999-08-31 2001-03-23 Oki Electric Ind Co Ltd 半導体装置のドライエッチング方法

Also Published As

Publication number Publication date
KR20020025761A (ko) 2002-04-04
KR100757652B1 (ko) 2007-09-10
JP2002110647A (ja) 2002-04-12
US20020039843A1 (en) 2002-04-04
US6506674B2 (en) 2003-01-14

Similar Documents

Publication Publication Date Title
TW546731B (en) Method of manufacturing a semiconductor integrated circuit device
TW533502B (en) Manufacturing method of semiconductor integrated circuit device
US7470628B2 (en) Etching methods
KR101691717B1 (ko) 다중 막층을 갖는 스페이서를 형성하기 위한 에칭 방법
TWI301644B (en) Self-aligned contact etch with high sensitivity to nitride shoulder
US6589879B2 (en) Nitride open etch process based on trifluoromethane and sulfur hexafluoride
US20060043066A1 (en) Processes for pre-tapering silicon or silicon-germanium prior to etching shallow trenches
US20030207585A1 (en) Method of etching silicon nitride spacers with high selectivity relative to oxide in a high density plasma chamber
JP2001517868A (ja) フルオロプロペンまたはフルオロプロピレンを用いた酸化物の選択的エッチングプラズマ処理
TW200402846A (en) Method for fabricating a notch gate structure of a field effect transistor
JP4852213B2 (ja) 高選択性のｓａｃのエッチングの方法
TW521335B (en) Etching method for insulation film
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
JP2009267432A (ja) 半導体集積回路装置の製造方法
KR101155841B1 (ko) 이중 도핑된 게이트 애플리케이션에서 프로파일 제어 및ｎ／ｐ 로딩을 개선하는 방법
JP2002520848A (ja) ２ステップ自己整合コンタクトエッチング
TWI342045B (en) Methods of reducing photoresist distortion while etching in a plasma processing system
US7115518B2 (en) Method for fabricating semiconductor device comprising forming holes in a multi-layer insulating film
US5908320A (en) High selectivity BPSG:TiSi2 contact etch process
US20080050871A1 (en) Methods for removing material from one layer of a semiconductor device structure while protecting another material layer and corresponding semiconductor device structures
JP2006080355A (ja) 半導体装置の製造方法
JP2005136097A (ja) 半導体装置の製造方法
KR20040077272A (ko) 실리콘 질화막 식각방법
US20060057785A1 (en) Method of manufacturing semiconductor device
KR100632631B1 (ko) 반도체 소자의 트렌치 형성방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees