TW531898B - Semiconductor device and its manufacturing method - Google Patents

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TW531898B
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Taiwan
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film
gate
layer
memory cell
insulating film
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TW090124095A
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English (en)
Inventor
Shin-Ichi Nakagawa
Mitsuteru Iijima
Original Assignee
Fujitsu Ltd
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Description

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、發明説明彳 ) 【發明領域】 、本卷月關於種用以製造一具有多功能之半導體裝置 的方法，更特別地其關於一種用以製造一半導體裝置的方 法，在該半導體裝置上已異種地鑲嵌由一雙閘極型半導體 70件等所構成的一非揮發記憶體晶胞及由-單閘極型半導 體70件等所構成的一邏輯電路單元。 【習知技藝說明】 就半導體記憶體裝置如簡單快閃記憶體及 EEPROM(電性可重新寫入非揮發記憶體晶胞）而論，近年 $關於各個裝置之應用寧藉以依使用者實用所定製各個功 μ用/、有週邊電路功能之附加價值的單晶片產品（例 如邏輯裝置等)已產生相當多的要求，然而單閘極型電晶 體元件成為用於邏輯裝置的核心電路元件，並且因為 可滿足必要的電路邏輯需要之可靠結合下被組成，所以於 電路中的電晶體兀件不必在一按次序方式下形成。相比下 -記憶體裝置係藉形成作為在字線和位域交又處之記憶 體元件的記憶體晶胞電晶體所提供，因此於電路中的紀憶 體晶胞電晶體通常在-按次序方式下形成。就半導體記憶 體裝置如簡單快閃記憶體及EEpR〇M(電性可重新寫入非 揮發記憶體晶胞)而言，此外，雙閘極型電晶體通常被且體 化成記憶體晶胞，反之單間極型電晶體通常被具體化成邏 輯裝置。因此在提供常見及簡短的程序用以形成電晶體間 極之背景下，發展前所未有之程序係必要的。 除了前述的因素，進一步為了降低本身的閘極電極電 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐、 (請七閲讀背面之注意事項再本頁) 訂 ------ -4- 五、發明説明# ) 阻及因此提高裝置速度之㈣，正開始創新地藉由形成具 有一導電金屬材質之閘極電極改變閘極電極形成程序的嚐 識。為了對-異種地鑲嵌之半導體裝置採取如此新颖的技 術，一種用以盡可能縮短及簡化其製程之相關新的計劃成 為必要的。 接著，將說明兩個習知技藝的例子，即一種用以製造 一快閃記憶體的方法及一種用以製造一根據金屬鑲嵌閘極 處理的單閘極型電晶體所構成之裝置的方法。 第1圖至第3圖係提供用以說明一種用於製造一快閃記 憶體之習知技藝方法的各個程序之圖式。第1(a)_1(c)圖顯 示沿著在第1 (a)圖頂部所顯示之上平面表示圖中之α_α，橫 截面在適當順序下之程序。一週邊電晶體係顯示在頂部圖 的左邊，而一非揮發記憶體晶胞區係顯示在其右邊，如第 1 (a)圖所示。 首先’一熱氧化物薄膜（Si〇2)及一絕緣薄膜（例如μ3ν4 專）係分別長成12nm及200nm之厚度在一賦予導電型（p+)之 半導體基底上，並且一足夠深之通道係形成於一用乾蝕刻 之絕緣區藉由利用一仿照其所得到之硬光罩。沉積一氧化 物薄膜其厚度係大的足以完全填滿此通道，並且為了使表 面平坦的目的’用 CMP(chemical mechanical polish ;化學 機械研磨）將突出該通道之一部份氧化物薄膜除去。接著， 除去該熱氧化物薄膜（Si〇2)，其當作一阻止薄膜，及該絕 緣薄膜（Si3N4)，因此得到一 STI(shallow trench isolation ; 淺溝渠隔離）形式之埋藏氧化物薄膜結構，如第丨（b)圖所 五、發明説明彳 ) 示0 接下來，參考第1(c)圖，-雜質離子被植入該週邊電 晶體區然後熱擴散，因此形成一合適形狀的井。然後，在 根據熱氧化方法之該半導體基底整個平面上形成一薄的氧 化物薄膜，其將成為該非揮發記憶體之第—間極絕緣薄膜 (隧道閘極絕緣薄膜，TNOX)。 接下來，參考第2⑷圖，根據CVD(chemical — 化學汽相沉積)方法，在整個平面上形成一第 夕sa系夕;H然後’在隔離非揮發記憶體之浮動閉極 的背景下’為了形成一抗餘劑光罩之目的，根據照相平版 印刷方法初步地摹製—抗_。接著，藉利用此抗敍劑光 罩乾餘刻及摹製該第一多晶系石夕薄膜，一氧化物層(或一 ΟΝΟ薄膜[氧切薄膜/氮切薄膜/氧切薄則)在該第一 二夕薄膜上I成作為—第二閘極絕緣薄膜第一導 線層Η>Β(第二導線層）間隙内層絕緣薄膜）。根據照相平版 印刷方法’接著摹製該抗姑劑薄膜其毯覆整個平面。 接下來#考第2(b)圖，藉利用所得到的抗餘圖案作 為一光罩在—適當順序下乾蚀刻及摹製該第二閘極絕緣薄 摸（ΡΑ(第導線層)_ΡΒ(第二導線層）間隙内層絕緣薄膜）及 第夕曰β系矽薄膜G示浮閘極)，而在一閘極圖案將選擇性 地僅形成於非揮發記憶體及該第二閘極絕緣薄膜及第一多 晶系石夕薄膜將完全地從殘留物被移除的方式下，上述第二 閘極絕緣薄膜及第-多晶系㈣膜剩下部份未㈣。 接下來，參考第2⑷圖’用—預備的程序除去於週邊
-6- 五、發明説明4 電晶體區的箆 ΡΒ α 並且在制驗置上長出— /専的弟二閘極、絕緣層（GOX)。 -夕?Γ來’參考第3⑷圖，在整個平面上形成-厚的第 -夕晶系矽薄膜，且於其後的程序期間，一不僅作為一抗 ==Γ亦作I乾㈣阻絕薄膜之用的si〇n薄膜立刻 昭 之位置，並且接著一光阻劑被形成圖案。根 、目"版印刷方法，於非揮發記憶體晶胞區中摹製一浮 铁^電極及-控制閘極電極。然後，以—新圖案光罩代 曰般的光罩，且根據照相平版印刷方法，於週邊電晶體 區内摹製閘極電極。 〃接下來參考第3(b)圖，藉由植入石申化氫，其導電性 係相反於基底之雜質離子，在一自我匹配方式下形成一用 於非揮發兄憶體晶胞區的源極_沒極擴散層^十擴散層）。 〆參考第3(b)圖，根據化學汽相沉積法接著已長成一厚 的氧化物薄膜之後，整個平面被非等向性地餘刻以此側壁 絕緣層將留在週邊電晶體區的閘極電極侧壁和非揮發記憶 體晶胞區之洋動閘極鋒、第^閘極絕緣薄膜及控制閑極 電極的側壁上並且該氧化物薄膜將自殘留物移除之方式。 然後，藉由利用一抗蝕劑圖案當第二多晶系矽層係用來作 為局邛光罩部分時其上已負性地形成非揮發記憶體晶胞 區之源極區的圖案，部分地除去該隔離絕緣薄膜，由於在 一自我匹配方式下形成一共源極區（所謂“自我對齊源極 (SAS)區”）。然後，藉由離子植入砷化氫其導電性係相反 於在一自我匹配方式下之基底形成一週邊電晶體源極_汲 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公奢） 531898 A7 ____ B7 _ 五、發明説明纟 ) 極擴散層（n+擴散層），砷化氫係相伴地輸入先前已除去隔 離絕緣薄膜的位置，一電晶體源極區和一共源極導線層係 在一自我匹配方式下形成。然後，一薄Co(鈷）-TiN(氮化鈦） 層係生長在整個平面上，其後用RTA(rapid thermal annealing ;迅速熱回火）形成一高熔點金屬矽化物層（於此 情況中的CoSi(矽化鈷）層），而未反應的[Co(鈷）_TiN(氮化 鈦）]被乾蝕刻並除去，所獲得的產品更易受根據RTA之回 火，結果在一自我匹配方式下高熔點金屬矽化物層（所謂 “自我對準矽化物（salicide)層”）係形成在閘極電極和源 極-沒極擴散層之上。 接下來，一夠厚的内層絕緣薄膜係毯覆地形成在整個 平面，雖然其後的程序未圖解示出，藉由在該内層絕緣薄 膜鑽一接觸洞且形成一電極導線，得到一非揮發半導體記 憶體裝置，前述的程序包含用以製造一快閃記憶體之習知 技藝方法。 接下來，將說明根據金屬鑲嵌閘極處理用以製造一單 層閘極元件之習知技藝方法。 第4圖係一概要表示圖，其顯示用以製造一具有金屬鑲 嵌閘極之單層閘極元件之習知技藝方法，第4(a)圖至第4(h) 圖顯示在適當順序各個程序之橫截面圖。用於每一程序之 圖式顯示一第一電晶體（圖左）及第二電晶體（圖右）之橫截 面圖，於對應的程序期間其具有明顯的問#絕緣薄膜及問 極電極。於日本專利申請公開案號第尺敘“ Hei u_743369 說明第4圖所示之方法，且關於此以下將提供說明。 Μ祕⑵GX29· ~-- (請t閲讀背面之注意事項再本頁) 、" -8- 五、發明説明f ) 首先，在半導體基底（201)之上形成一井區及一具有 STI結構特徵之隔離區（圖中未示），接著根據熱氧化方法形 成閘極氧化物層（203)之薄層，之後根據CVD(化學汽相沉 積）法以適當順序在其上沉積多晶矽薄膜（2〇句及氮化矽薄 膜（205)。接下來，根據照相平版印刷法將多晶矽薄膜（2〇4) 及氮化石夕薄膜（205)所構成之疊製結構被幕製成一間極電 極圖案之形狀。接下來，根據離子植入法藉用有圖案的閘 極電極作為一光罩將一導電雜質導入半導體基底内 部，並且所得到的結構被設計作為一 ldd⑴的办d〇^d drain;少量摻雜汲極）層在以後場合之用。隨後，侧壁絕 緣薄膜(207)，其由一氧化矽薄膜所構成，係形成在有圖案 之閘極電極的側壁上，藉由利用一由仿造的間極電極及側 壁絕緣薄膜（207)所構成之仿造的閘極結構作為一光罩，離 子植入一導電雜質，接著用熱回火形成源極-汲極擴散區 (206)。接下來，由於根據CVD法在整個平面上形成氧化矽 薄膜（208)，所以整個仿造的閘極結構呈掩蓋，由於隨後以 CMP(化學機械研磨）法藉由利用氮化矽薄膜（2〇5)作為一蝕 刻阻絕往回蝕刻氧化矽薄膜（2〇8)，所以其整個平面呈平坦 狀，如第4(b)圖所示。 接著，參考第4(c)圖，在將形成一第一電晶體上的區 域被覆以光阻劑（209)，並且在適當的順序下除去氮化矽薄 膜（205)及多晶矽薄膜（2〇4)，由於如此所以形成通道單元 (210)。 參考第4(d)圖，一通道離子植入操作係有效地完成經 五、發明説明（7 ) 由閘極氧化物層（203)，其係裸露於通道單元（21〇)之底平 面’且隨後除去此裸露區的閘極氧化物層（2〇3)。接著，根 據熱氧化法在裸露區内之半導體基底（2〇1)表面上形成閘 極氧化物薄膜（211)，且鎢薄膜（212)係進一步形成在整個平 面上。 接著，參考第4(e)圖，根據CMP(化學機械研磨）法除去 已形成在通道單元（210)之外的鎢薄膜（212),由於如此鎢薄 膜（212)僅餘留在通道内。 參考第4(f)圖，在多晶矽薄膜（2〇4)上的氮化矽薄膜 (205)被剝除，由於如此多晶矽薄膜（2〇4)呈裸露，且形成通 道單元（213)。 接著，參考第4(g)圖，鎢薄膜（214)係沉積在整個平面 上。 接著，參考第4(h)圖，根據CMp(化學機械研磨）法嫣薄 膜(214)被研磨，由於如此鎢薄膜(214)僅餘留在第一電晶體 通道内。 接著，形成-厚内層絕緣薄膜，且在其上形成一接觸 洞之後，進—步形成—電極導線，由於如此得到-非揮發 為了提而電晶體速度 流驅動能力係絕對必要的 百先，將分別說明習知技藝之邏輯單元電晶體及習知 技藝之快閃單元電晶體的特有問題，並接著討論當異種地 鑲嵌邏輯及快閃單元二者時所必須解決的問題。 降低閘極電極的電阻及改進電 為了將低閘極電阻，可減少矽 531898 A7 __________B7 五、發明說明（~ ^ -一- 夂孤4膜的厚度，在如此的情況下，在處理一閘極變得困 難時尺寸減少係不確定的背景下，閘極高度變得極度有關 、 由於此一為了改進電流驅動能力之目的的尺寸減 夕旨忒甚至在一呈不可避免的較低電壓下，確保形成一 ^夠的通道係必要的，並且因此有必要使閘極絕緣薄膜之 厚度減到最小。當氧化矽薄膜的厚度被減少至5um或更少 夺可疋漏電流增加，其在電晶體表現惡化下係不確定的。 因此能夠描繪邏輯單元電晶體特有的主要問題。 將說明與一快閃記憶體晶胞閘極之電阻被降低的情形 有關聯的問題。就一 LSI其上已異種地鑲嵌一快閃記憶體及 邏輯裝置而言，增加不僅邏輯單元以及快閃記憶體晶胞 之速度係絶對必要的。當就邏輯單元而言，為了降低問極 電阻的目的增加矽化物薄膜的厚度係必要的，但於此一情 、下閘極之鬲度與其長度呈極大關係，由於如此處理一閘 極變得困難。就以一浮動閘極和一控制閘極之薄片結構為 特徵之快閃吕己憶體而言，此一傾向較邏輯單元更為明顯。 接著，將說明與快閃記憶體之耦合率及資料保留能力 有關聯的問題。當浮動閘極之電位被定義為VFG時，控制 閘極之電位為VCG，半導體基底與浮動閘極間之電容為 Co,且浮動閘極與控制閘極間之電容為q，於VpG和Vcg之 間能夠確定以下關係·· VF〇 1/(1+C〇/Ci)xVcg , Vfg/Vcg^I/CI+Co/Ci) ； Vfg/Vcg 將被指示為“耦合率，，。 當CoCcCi保持時，則應理想地保持c〇/Ci4〇，並且在 本紙張尺度適用中國國家標準（哪）A4規格（21〇><297公1) (請先閱讀背面之注意事項再本買) 訂 %- -11- 五、發明説明$ ) 伴同遍佈的Co/C!与 在 。 下傳遞在vCG的電位應非空乏地傳遞 在二tr’低時，是不可能於資料編碼期間降低傳遞 =:=的電…管減少的元件大小確保關於 决閃e己隐體之插作。於邏輯單元之電消耗可減至最少，但 因對於快閃記憶體晶胞—高電壓係必要的，所以不可能降 低整個晶片的電消耗。再者，在一用以將一低電源電壓轉 變成-高係必要下晶片面積必然呈擴大的，當由於邏 輯早兀逐漸尺寸減少電源電壓減小時，此傾向更為明顯。 絕緣薄膜之厚度可為了提高上述C1並因此改進輕合率 之目的而減少，然而在如此的情況下，漏電流必然增加， 由於如此資料保留能力惡化。 為了提间上述(^增加浮動閘極和控制閘極間的接觸面 積似乎亦可行，然而在如此的情況下，晶胞面積的擴大及 結構的複雜變得不確定。 最後，將說明與用來製造一異種地鑲嵌有快閃記憶體 之邏輯LSI操作有關聯的問題。關於被用於邏輯單元之電曰曰 體’ ^已報導同時利用一由其電容率高於氧化石夕薄膜之 TaW5所構成的閘極絕緣薄膜時，如在A. Yanagishita，μ ^ IEDM Tech. Dig.? 1998, pp. 785-788 ； A. Chatterjee, et al IEDM Tech· Dig·，1998, pp. 777-780 中所敘述，根據 _ 其電 阻小於矽化物薄膜之W(鎢）薄膜的形式之電晶體測試結果 係根據CMPC化學機械研磨）法形成。 然而這些報導被限定於非積體電晶體所構成之測_ & 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） 531898 A7 ----— B7 _ 五、發明説明（Ο ) 樣之揭露，並且因此未能提及可應用至異種地鑲嵌有快閃 記憶體之邏輯LSI的方法。 §上述南電各率薄膜及金屬閘極僅單獨地用於邏輯單 元時，可疋在對於準備一快閃記憶體需要將一程序自其分 隔開下’程序的數量及成本增加。 再者’由一對應於浮動閘極電極高度的邊緣快閃記憶 體晶胞的高度變得大於邏輯單元電晶體之高度。由於伴隨 招致的步驟差別，對於將形成於之後場合之開一接觸洞及 形成一金屬導線之處理安全限度，由於如此可靠度及良率 下降。 總括以上分析如下： 1) :當在一習知技藝異種地鑲嵌有快閃記憶體之邏輯 LSI中的一快閃記憶體晶胞及一邏輯單元電晶體之閘極長 度被減少時，在單獨遍佈一矽化物薄膜下不可能降低閘極 電極電阻係不確定的。 此外’當為了降低閘極電極電阻的目的增加上述石夕化 物薄膜之厚度時，關於侧邊尺寸（通道方向）之縱尺寸的比 率增加至一過度的準位，其在處理閘極電極變得困難下係 不確定的。 2) : ON或ΟΝΟ係用來作為一在習知技藝異種地鑲嵌有 快閃記憶體邏輯LSI之非揮發記憶體晶胞的浮動閘極和控 至閘極間的絕緣薄膜，並且因此僅藉由減少該絕緣薄膜厚 度或擴大上述C!電容器面積能夠提高耦合率。可是可靠度 在一減少的薄膜厚度下降低，而該面積擴大需要記憶體晶 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） I-： 閲 -·· 讀 ： 背· · 面 ： 5 : >王 » 意 ！ 事 ·· 項 ！
訂 -13- 531898 五、發明説明 胞面積增加及/或程序的驅於複雜。結果，降低傳遞在控制 閘極電極的電壓係不可能的，在不可能將電消耗減至最小 下其係不確定的。 3) ·關於用以製造習知技藝異種地鑲嵌有快閃記憶體 之邏輯LSI的方法，當一高電容率薄膜係用來作為一閘極絕 緣層同時為了提高在邏輯區内電晶體表現的目的一金屬 (例如W，A1荨）係用以作為一閘極電極材質時，分擔非揮 發纪憶體晶胞程序係不可能，由於如此程序的數量增加， 並且在招致可靠度減低及成本增加下其亦為不確定的。 此外，藉由對應於浮動閘極高度的邊緣，快閃記憶體 晶胞的高度超過邏輯單元電晶體之高度。由於伴隨招致的 步驟差別，對於將形成於之後場合之開一接觸洞及形成一 金屬導線的處理安全限度縮減，由於如此可靠度及良率下 降。 【發明概要】 於是本發明之目的係提供一種具有高度整合及高可 度之異種地鑲嵌有快閃記憶體的邏輯L s〗其以簡單及花 不多的機構為根據能夠解決上述的問題，及其製造方法 當嚐試應用上述方法用以製造一簡單快閃記憶體至 異種地鑲嵌裝置之生產時，為了提高在記憶體外之週邊 B體速度之目的’減》_閘極絕緣薄膜的厚度變得絕對 要’但由於閘極電極的空乏閘極絕緣薄膜的有效厚度必 呈大的’因此不可能提高閉極電容超越_特定極限值飞 增加閉極電容的觀點，利用一無伴隨空乏之金屬材質作為 費 電 必 然 從 本紙張I度適财酬家鮮
(請先閲讀t面之注意事項再本頁) 訂 .---------
-14- 531898 五、發明説明 因 此 =極：極似乎是可行的，但是建立一種製造方法已變得 :迫’其中在形成快閃記憶體晶胞期間由一未整合閘極電 體斤、且成之週邊電晶體能夠伴隨地形成，並且其中根據 -簡單程序能夠形成一金屬閘極。此外當一以多晶矽化金 屬或多晶石夕金屬結構為特徵之閘極電極於協財試減少縱 閘極結構的厚度而非金屬閘極下被形成時，減少多晶石夕層 的厚度變得必要。可是當此_以多晶石夕化金屬或多晶㈣ 屬結構為特徵之閘極電極係取決於在形成電晶體閘極的一 间/皿回火#作器時’在多晶矽薄膜之上的金屬層係經薄的 多晶石夕薄膜擴散，由於氧化物薄膜惡化之可能性增加。 此對於閘極形成程序採用高溫回火操作係絕對必要的。 用 金屬鑲嵌閘極處理至一裝置其上異種地鑲嵌一快閃記〜 體和-邏輯電晶體時，無任何已知的閘極電極結構由兩個 電性隔開層之導電薄膜藉由一絕緣薄膜所構成，雖然單 由導電薄膜（多晶石夕+鶴）構成一薄片問極結構係已知的。 在異種地鑲嵌一週邊電晶體其必須滿足高要求的作… 速度需要及一非揮發記憶體晶胞其包含一薄片閘極作為在 一單晶片上不可缺少的元件之背景下，當嚐試藉由匹配其 程序同時平行地形成各個元件並且用金屬鑲嵌程序一起形 成此二者不同類的元件時，關於週邊電晶體在非揮發記 體晶胞之縱的閘極結構高度超過週邊電晶體的高度下， 證一假閘極其高度等於非揮發記憶體晶胞之高度係必 的。然而當形成一單層假閘極時，縱横比係高的，並且
外當嚐試應用上述方法用以製造—未整合閘極元件其利 憶 獨 用 憶 保 要 因 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公董） -15- 531898 A7
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531898 五、發明説明（5 ) 石夕層的塗佈薄膜係有可能形成作為在程序⑷的該假閉極 圖案，並且對於程序⑷係有可能以保留該絕緣薄膜且除去 關於上述機構（2)的該上矽層之方式執行。再者，對於一程 序藉以在該第-導電層之上形成一中間絕緣薄膜係有可能 被額外地包含在程序（e)及⑴間。
附帶地，當於上述機構⑺之程序⑷中執行一乾蚀刻操 作、同時非週邊部分之記憶體晶胞區被一抗敍劑選擇性地 毯覆時，不僅側壁薄膜而且一毯覆源極-汲極區之塗佈薄膜 能被招致以保留於記憶體晶胞區。在此塗佈薄膜持續的擴 散下，能夠預期避免週邊電晶體之金屬矽化擴散進入記憶 訂 體晶胞區（即選擇性的金屬矽化）以及防止由於源極-汲極 離子植入之損害的效果。 上述說明討論用以解決問題之本發明機構，接下來， 將詳細地討論關於應用實施例之詳細問題解決機構。 一普通的非揮發記憶體晶胞（雙閘極型）係形成於一非 揮發記憶體晶胞區和一週邊電晶體區藉由利用一雙層假閘 極圖案（其部分地構成非揮發記憶體晶胞）連同該非揮發記 憶體晶胞區和週邊電晶體區。在此一情況下，非揮發記憶 體晶胞區和週邊電晶體區之各個閘極高度一致，並且於一 藉由研磨内層絕緣層之單一CMP(化學機械研磨）處理中能 夠裸露非揮發記憶體晶胞區和週邊電晶體區之假閘極的頂 部。每一非揮發記憶體晶胞區和週邊電晶體區的第二導電 薄膜[PB(第二導線層）（上假閘極層）]及第二閘極絕緣薄膜 [在PA(第一導線層）_pb(第二導線層）間隙中的假絕緣薄膜] 本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公着: -18- 531898 A7 ---------— B7 _ 五、發明説明（6 ) 因此被除去，並且然後，藉由利用非揮發記憶體晶胞區作 為一光罩除去第-導電薄膜[PA(第-導線層)(低假閘極 層）]和第一閘極絕緣薄膜[ΤΝ〇χ]。在此一情況下，非揮發 記憶體晶胞區的第一導電薄膜[ρΑ(第一導線層用來作為 一元件）]和第一閘極絕緣薄膜[ΤΝ〇χ]係導致保留在其能 夠被用以作為部分元件之方式下。接著，高電容率薄膜， 其分別作為一在週邊電晶體區内的閘極絕緣薄膜及一在非 揮發記憶體晶胞區内的第二閘極絕緣薄膜[在ρΑ(第一導線 層）-ΡΒ(第二導線層）間隙中的絕緣薄膜]，係同時形成（包含 根據平版印刷及/或蝕刻處理週邊電晶體區内的閘極絕緣 薄膜和非揮發記憶體晶胞區的第二閘極絕緣薄膜之各個構 造及厚度係導致不同的情況）。一金屬因此被沉積在整個平 面（包含藉由形成一在高電容率薄膜之上的第三導電薄膜 (多晶矽）及之後藉由沉積一金屬閘極在整個平面上所得到 的一薄板的情況），並且用一 CMP(化學機械研磨）處理研磨 所產生的表面後，低阻質金屬閘極係分別形成於非揮發記 憶體晶胞區和週邊電晶體區。 一普通的非揮發記憶體晶胞（雙閘極型）結構係形成於 一非揮發記憶體晶胞區和一週邊電晶體區中的每一個，藉 由利用一雙層導電薄膜（為了隔開目的已部分地分隔非揮 發記憶體晶胞區的第一導電薄膜）用以該非揮發記憶體晶 胞區和週邊電晶體區。在此一情況下，非揮發:己憶體晶： 區和週邊電晶體區之各個閘極高度一致，並且於一藉由研 磨内層絕緣層之單一CMP(化學機械研磨）處理中能夠裸露 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再本頁) ••裝- 、可| -19- 五、發明説明（7 ) 非揮發記憶體晶胞區和週邊電晶體區之假閘極的頂部。然 而（2)之機構係獨一無二的，於當該非揮發記憶體晶胞區之 雙層導電薄膜保持完整無缺時第二導電薄膜[PB(第二導線 層）（上假>閘極層）]/第二閘極絕緣薄膜[在Μ(第一導線 層）-PB(第二導線層）間隙中的絕緣薄膜]/第—導電薄膜 [PA(第一導線層）（低假閘極層}]/只有週邊電晶體之第一閘 極絕緣薄膜[TN0X]部分被除去，並且一冑冑容率薄膜接著 已形成在整個平面（包含在週邊電晶體區侧上的通道）之 後，一金屬被沉積在整個平面上然後用一 CMP(化學機械研 磨)處理研磨’由於一多晶矽化金屬閘極係形成在非揮發記 憶體晶胞之控制閘極電極上’而—低電阻金屬閘極係形成 於週邊電晶體區。 一普通的非揮發記憶體晶胞（雙閘極型）結構係形成於 一非揮發記憶體晶胞區和一週邊電晶體區中的每一個，藉 由利用一雙層導電薄膜（為了隔開目的已部分地分隔非揮 發圮憶體晶胞區的第一導電薄膜）用以該非揮發記憶體晶 胞區和週邊電晶體區。在此一情況下，非揮發記憶體晶胞 區和週邊電晶體區之各個閘極高度一致，並且於一藉由研 磨内層絕緣層之單一CMP(化學機械研磨）處理中能夠裸露 非揮發記憶體晶胞區和週邊電晶體區之假閘極的頂部。第 二導電薄膜[PB(第二導線層）（上假閘極層）]及第二閘極絕 緣薄膜[在PA(第一導線層）_PB(第二導線層）間隙中的假絕 緣薄膜]自每一非揮發記憶體晶胞區和週邊電晶體區被除 去，並且然後，藉由利用非揮發記憶體晶胞區作為一光罩 531898 A7 -------------B7 五、發明説明（；8 ) " -- 除去第一導電薄膜[PA(第一導線層）（低假問極層）]和週邊 電晶體區的第一閘極絕緣薄膜[TNOX]。在此-情況下，非 揮發記憶體晶胞區的第一導電薄膜[pA(第一導線層）（用來 作為70件）]和第一閘極絕緣薄膜[TNOX]係導致保留在 f將被用以作為部分元件之方式下。接著，同時形成高電 容率薄膜，其分別作為週邊電晶體區的閘極絕緣薄膜及非 揮發記憶體晶胞區的第二閘極絕緣薄膜[在pA(第一導線 層:)_ΡΒ(第二導線層）間隙中的絕緣薄膜]。在該高電容率薄 膜之上接著形成一第三導電薄膜[多晶矽]之後，當只有非 揮發記憶體晶胞區正被罩住時僅週邊電晶體區的第三導電 薄膜被蝕刻根據一照相平版印刷術，並且一金屬被沉積在 整個平面之後，其表面用一 CMp(化學機械研磨）處理研 磨，由於不同的結構係形成作為非揮發記憶體晶胞區的控 制閘極電極結構和週邊電晶體區的閘極電極結構。 當一雙層假閘極結構被具體實施於週邊電晶體區及非 揮發記憶體晶胞區時，能夠匹配其各個閘極高度，並且能 夠容易地執行一用以研磨一内層絕緣薄膜表面的CMP處理 和一用以研磨金屬表面的CMP處理，其對於金屬鑲嵌閘極 方式係不可缺的。 因假閘極係由一其中夾著一絕緣薄膜之雙導電薄膜結 構所構成，當挖一條深金屬鑲嵌通道時，能夠達成一適合 的餘刻控制力（於蝕刻上導電薄膜期間，被導電薄膜所夾著 的絕緣薄膜當作一阻絕薄膜，根據當不同的蝕刻屬性被指 定的時候能夠逐步蝕刻薄片薄膜，根據不平整能夠被減至 本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公菱） (請先^讀背面之注意事項本頁) 裝丨 、可| -21- 五、發明説明γ ) 最小並且能夠方便控制）。 根據利用金屬鑲嵌金屬開極處理，於非揮發記憶體晶 胞區及週邊電晶體區内能夠形成低阻值閘極電極。在藉由 Β金屬閘極結構表示閘極結構下能夠避免閘極空乏的問 題。 、Ρ使田其厚度相當大時，由於利用高電容率（高k)薄膜 作為週邊電曰曰體區的閘極絕緣薄膜和非揮發記憶體晶胞區 、（第導線層）-PB(第二導線層）閘極絕緣薄膜（抵禦 S!〇2薄膜之厚度減少限制的對策），對於週邊電晶體區的間 極絕緣薄膜實現-高閘極電容係有可能的。此外，能夠預 期增進非揮發記憶體晶胞區之搞合率（藉由增進輕合率，能 夠改進非揮發記憶體晶胞之資料編碼及抹除的執行）。 當不同地指定各個週邊電晶體區的閘極絕緣薄膜及非 揮發記憶體晶胞區的PA(第一導線層>ρΒ(第二導線層）閘 極絕緣薄膜之構造及厚度時，對於各個元件能夠提供具不 同客觀存在之薄膜特性的薄膜構造（週邊電晶體區：抵禦 • 〇2薄膜之厚度減少限制的對策/非揮發記憶體晶胞區：當 獲得ΡΑ(第一導線層）_ΡΒ(第二導線層）間隙之必要絕緣電 壓電阻時增進耦合率的必要性）。藉由改變週邊電晶體區之 閘極電極薄膜及非揮發記憶體晶胞區之控制閘極電極薄膜 的各個構造和厚度，能夠選擇匹配各個元件執行的不同閘 極電極薄膜厚度。 【圖示之簡單說明】 第1(a)-1(d)圖係有關一種用以製造一習知技藝快閃記 531898 五、發明説明60 憶體之方法的概要表示圖； 第2(a)_2(c)圖係有關該用以製造一習知技藝快閃記憶 體之方法的概要表示圖； 第3(a)-3(c)圖係有關該用以製造一習知技藝快閃記憶 體之方法的概要表示圖； 第4(a)-4(h)圖係有關一種用以製造一具有一金屬鑲嵌 閘極的習知技藝半導體裝置之方法的概要表示圖； 第5(a)_5(d)圖係有關一種用以製造一遵照本發明第一 應用實施例半導體裝置之方法的概要表示圖； 第6(a)-6(c)圖係有關該用以製造一遵照本發明第一靡 用實施例半導體裝置之方法的概要表示圖； 第7(a)-7(c)圖係有關該用以製造一遵照本發明第一應 用實施例半導體裝置之方法的概要表示圖； 第8(a)-8(d)圖係有關該用以製造一遵照本發明第一應 用實施例半導體裝置之方法的概要表示圖； 第9(a)-9(d)圖係有關該用以製造一遵照本發明第一應 用實施例半導體裝置之方法的概要表示圖； 〜 第l〇(a)-10(c)圖係有關該用以製造一遵照本發明第— 應用實施例半導體裝置之方法的概要表示圖； 第11⑷·Η⑷圖係有關該用以製造一遵照本發明第— 應用實施例半導體裝置之方法的概要表示圖· 第12⑷·12⑷圖係有關該用以製造—遵照本發明第一 應用實施例半導體裝置之方法的概要表示圖. _(a)-13⑻圖係有關該用以製/遵照本發明第— 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項本頁) 訂--- -23- 531898 A7 ___B7 五、發明説明P ) 應用實施例半導體裝置之方法的概要表示圖； 第14(a)-14(d)圖係有關該用以製造一遵照本發明第一 •應用實施例半導體裝置之方法的概要表示圖； 第15(a)-l 5(c)圖係有關該用以製造一遵照本發明第一 應用實施例半導體裝置之方法的概要表示圖； 弟16(a)-16(d)圖係有關該用以製造一遵照本發明第一 應用實施例半導體裝置之方法的概要表示圖； 第17(a)-17(b)圖係有關該用以製造一遵照本發明第一 應用實施例半導體裝置之方法的概要表示圖； 第1 8(a)-18(d)圖係有關一種用以製造一遵照本發明第 二應用實施例半導體裝置之方法的概要表示圖； 第19(a)-19(d)圖係有關該用以製造一遵照本發明第二 應用實施例半導體裝置之方法的概要表示圖； 第20(a)-20(d)圖係有關一種用以製造一遵照本發明第 三應用實施例半導體裝置之方法的概要表示圖； 第21(a)-21(d)圖係有關該用以製造一遵照本發明第三 應用實施例半導體裝置之方法的概要表示圖； 第22(a)-22(c)圖係有關該用以製造一遵照本發明第三 應用實施例半導體裝置之方法的概要表示圖； 第23(a)-23(b)圖係有關該用以製造一遵照本發明第三 應用實施例半導體裝置之方法的概要表示圖； 第24(a)-24(d)圖係有關一種用以製造一遵照本發明第 四應用實施也ί¥導體裝置之方法的概要表示圖； 第25(a)-2、5(^圖係有關該用以製造〆遵照本發明第四 '·, '·； ； Λ ___ ____ 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公楚） _24_ 531898 A7 _____B7 五、發明説明ρ ) 應用實施例半導體裝置之方法的概要表示圖； 第26(a)-26(b)圖係有關一種用以製造一遵照本發明第 一至第四應用實施例半導體裝置之方法的概要表示圖； 第27(a)-27(d)圖係有關一種用以製造一遵照本發明第 五應用實施例半導體裝置之方法的概要表示圖； 第28(a)-28(c)圖係有關該用以製造一遵照本發明第五 應用實施例半導體裝置之方法的概要表示圖； 第29(a)-29(b)圖係有關該用以製造一遵照本發明第五 應用實施例半導體裝置之方法的概要表示圖； 第30(a)-30(b)圖係有關該用以製造一遵照本發明第五 應用實施例半導體裝置之方法的概要表示圖； 第3 1 (a)-3 1 (b)圖係有關該用以製造一遵照本發明第五 應用實施例半導體裝置之方法的概要表示圖； 弟32(a)-32(b)圖係有關該用以製造一遵照本發明第五 應用實施例半導體裝置之方法的概要表示圖； 第33(a)-33(b)圖係有關該用以製造一遵照本發明第五 應用實施例半導體裝置之方法的概要表示圖； 第34(a)-34(c)圖係有關一種用以製造一遵照本發明第 六應用實施例半導體裝置之方法的概要表示圖； 【較佳實施例之詳細說明】 第5到8圖顯示根據金屬鑲嵌閘極技術形成於本發明第 一應用實施例之元件區的橫截面圖[A-A，方向]，並且其顯 示在適當順序下各個程序期間之元件區的橫截面圖。第9 到13圖顯示根據金屬鑲嵌閘極技術本發明第一應用實施例 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐^ - -25- 五、發明説明f3 之一部份非揮發記憶體晶胞區的橫截面圖[B-B，方向]，一 隔離絕緣薄膜已從圖域除去（共雜區），並且在適當顺 序下各個备序期間其顯示該部份非揮發記憶體晶胞區的梅 截面圖’-隔離絕緣薄膜已從圖上被除去（共源極區）。第 14到17圖顯示根據金屬鑲嵌閘極技術本發明第一應用實施 例之非揮發記憶體晶胞區之字線方向的橫截面圖[a，方 向]’並且在適當順序下各個程序期間其顯示非揮發記憶體 晶胞區之字線方向的橫截面圖。 首先，參考第5⑻’ 9⑻及14(b)圖，一熱氧化物薄膜 (Si〇2)和一絕緣薄膜（例如等）係分別長在一所賦予導 電型悲（P )厚度l2nm和2〇〇nm的半導體基底之上並且用 藉由利用其作為-硬光罩之#刻於_隔離區形成_3〇〇職 通道。一氧化物薄膜（例如HDP等）係以一 7〇〇nm厚度沉積在 此通道上然後並且用CMP(化學機械研磨）(sti :淺溝竿隔 離）被平坦化。接著，除去當作—阻絕薄膜之熱氧化物薄膜 (si〇2)及絕緣薄膜（Si3N4)。 胞 接著，參考第5(c)，9⑷及l4(c)圖，根據熱氧化法一 具l〇nm厚度之氧化物薄膜係形成作為非揮發記憶體晶 區之第一閘極絕緣薄膜（隧道閘極絕緣薄膜，ΤΝ〇χ)。曰 接著’參考第6⑷及1〇(a)圖，例如第一多晶系石夕薄膜 係以一 9〇nm之厚度形成在整個平面上，並且接著—2如瓜 氧化物薄膜係形成在該第-多晶系碎薄膜之上作為一假絕 緣薄膜(於導線層間的絕緣薄膜)。也有可能用—摻雜二 晶形矽薄膜代替該第一多晶系矽矽薄膜。接著，形成二 五、發明説明f4 ) lOOnm第二多晶系薄膜（假控制閘極），緊接著在其之上根據 照相平版印刷術跟隨一 150nm第二氮化矽薄膜（siN薄膜）， 其不僅當作一抗反射薄膜同時也當作一於一 SAS(自我對 準源極）蝕刻程序期間之阻絕物。也有可能用一摻雜非結晶 形矽薄膜代替該第二多晶系矽薄膜。 參考第10(b)圖，一浮動閘極電極和一假控制閘極電極 係仿造形成於每一週邊電晶體區及非揮發記憶體晶胞區。 接著，一用於非揮發記憶體晶胞區之源極_汲極擴散層 (η擴政層）在一自我匹配方式下被形成，根據雜質輸入技 術，其用砷它的導電性係相反於基底，在一5〇keV的加速 電壓及3.0xl016dose/cm2的摻雜下。 接著，參考第6(b)及10(b)圖，根據化學汽相沉積法長 出一lOOnmSiN薄膜，整個平面的非等向性蝕刻跟隨在後， 由於如此側壁絕緣薄膜係形成在週邊電晶體區的閘極電極 側壁和非揮發記憶體晶胞區之浮動閘極電極、假閘極絕緣 薄膜及假控制閘極電極的側壁上。接著，藉由利用非揮發 吕己憶體晶胞區之閘極作為一部份光罩用乾蝕刻（3〇〇nm+約 10%)部分地除去隔離絕緣薄膜（SAS I自我對準源極）。接 著，一用於週邊電晶體區之源極_汲極擴散層（n+擴散層）在 一自我匹配方式下被形成，根據雜質輸入技術，其用珅它 的導電性係相反於基底，在一 60kev的加速電壓及 3·0χ10 dose/cm2的摻雜下。雜質係伴隨地輸入先前已除去 隔離絕緣薄膜的部分，由於如此電晶體之源極區及一共源 極導線區係在自我匹配方式下被形成。 531898 五、發明説明θ ) 接著，參考第 6(c)、11(a)及 15(a)圖，[Co (9nm) + TiN (30nm)]係長在整個平面上，並且用rtA (500°C，N2, 30 sec) 隨後形成一金屬反應層（於此情況中的CoSi層）之後，在整 個平面上蝕刻未反應的（Co + TiN)，並且隨後執行一 RTA(800°C，％，30 sec)回火處理[形成在一源極-汲極擴 散層上之金屬反應層（矽化物處理）]。 接著，參考第7(a)、丨丨^^及丨5…）圖，一内層絕緣薄膜 (SiO，l，〇〇〇nm)被形成。 隨後，參考第7(b)、11(c)及15(c)圖，用一 CMP(化學機 械研磨）處理往回蝕刻800nm直到假控制閘極（第二多晶系 石夕薄膜）呈裸露[於此CMP(化學機械研磨）處理期間，部分地 研磨並除去在第二多晶系石夕薄膜之上的SiN及在它的側壁 上的SiN]。 接著，參考第16(a)圖，每個週邊電晶體區和非揮發記 憶體晶胞區的假控制閘極（第二多晶系矽薄膜）以及在其下 面的假絕緣薄膜被餘刻並除去約2〇nmi深度。 接著，參考第7(c)、12(a)及16(b)圖，藉由利用一照相 平版印刷術遮蔽非揮發記憶體晶胞區（除了用以隔離目的 所獲得之第-多晶系石夕薄膜第二多晶系石夕薄膜間隙的面 積）。 參考第8(b)、12〇5)及16⑷圖，用餘刻處理（藉此非揮 發記憶體晶胞區的浮動間極係導致保持完整無缺的處理） 二地除去每個週邊電晶體區和非揮發記憶體晶胞區的第 一多晶系矽層和第一閘極絕緣薄膜。 本紙張標準⑽)A4規格7^97公釐) ............—— (請先閲讀背面之注意事項寫本頁) 、可丨 -28- 531898 A7 ------ - B7____ ______ _ 五、發明説明产 ) 接著’參考第8(b)、12(c)及16(d)圖，一1.5nm薄的Si〇2 薄膜係形成在上述餘刻部分之通道上，形成一厚度近2nm 之SiON層跟隨在後，之後並且在其之上形成一 6nm高電容 率薄膜（例如Ta2〇5)作為一閘極絕緣薄膜。例如可由 TiN(50nm)所構成之一金屬層係形成在它之上。 如第8(c)、13(a)及17(a)圖所示，例如可由w(嫣）所構 成之一層隨後被形成形成。 接著，參考第8(d)、13(b)及17(b)圖，用一CMP(化學 機械研磨）處理研磨已形成在整個平面上之金屬層（例如w 層及TiN層），某種程度上它們將只保留在週邊電晶體區和 非揮發§己憶體晶胞區的問極位置上。 接著，用一CVD(化學汽相沉積）毯覆式形成一9〇〇nm BPSG薄膜，形成一接觸洞跟隨在後，並且接著形成一電極 導線之後，得到一非揮發半導體記憶體裝置。 一NOR-型非揮發記憶體於之前應用實施例已討論過 (第5到8圖、第9到13圖及第14到17圖），而至於一NAND-型非揮發記憶體’於第9到13圖所示之sAS(自我對準源極） 姓刻程序月b夠被免除，因此單獨地參考第5到8圖及第&到13 圖能夠說明其程序。此外在本應用實施例中已揭露一金屬 矽化物處理（形成一金屬反應層在一源極-汲極擴散層 上）（第5到8圖、第9到13圖及第14到17圖），但即使當本發 明應用至一非金屬矽化物處理時，能夠獲得相似的結果。 附帶地，只要關於第一多晶系矽薄膜或假閘極絕緣薄膜能 獲得一適當的蝕刻選擇率，假閘極（第二多晶系矽薄膜）並 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐)
、tr— (請先閲讀背面之注意事項寫本頁) r;線----- -29- 531898 A7
A7 發明説明私 絕緣薄膜]。接著，形成一 l〇〇nm第二多晶系矽薄膜（包含 DAS之假控制閘極），並且根據一照相平版印刷術立刻在其 上 >儿積一不僅作為一抗反射薄膜亦作為一於一 Sas(自我 對準源極）蝕刻程序期間之阻絕薄膜的15〇nmSiN薄膜。 一浮動閘極電極及一控制閘極電極係仿造式形成於每 個週邊電晶體區和非揮發記憶體晶胞區。 接著，一用於非揮發記憶體晶胞區之源極_汲極擴散層 (η擴散層）在一自我匹配方式下被形成，根據一雜質輸入 技術，其用砷它的導電性係相反於基底，在一 50keV的加 速電壓及3.0xl〇15dose/cm2的摻雜下。 接著，根據化學汽相沉積法長出一 l〇〇nmSiN薄膜，整 個平面的非等向性蝕刻（1 〇〇nm蝕刻）跟隨在後，由於如此側 壁絕緣薄膜係形成在週邊電晶體區的閘極電極侧壁和非揮 發5己憶體晶胞區之浮動閘極電極、假閘極絕緣薄膜及假控 制閘極電極的側壁上。接著，藉由利用非揮發記憶體晶胞 區之閘極作為一部份光罩用乾敍刻（3〇〇nm+約10%)部分地 除去隔離絕緣薄膜（SAS :自我對準源極）。接著，一用於週 邊電晶體區之源極-及極擴散層（n+擴散層）在一自我匹配方 式下被形成，根據雜質輸入技術，其用砷它的導電性係相 反於基底，在一 60keV的加速電壓及3.0xl〇15dose/cm2的掺 雜下。雜質係伴隨地輸入先前已除去隔離絕緣薄膜的部 分，由於如此一用於電晶體之源極區及一共源極導線區係 在自我匹配方式下被形成（形成一共源極區）。如第6(b)圖所 示0 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） -31- 531898 A7 __________B7_ 五、發明説明扣 ） 接著，參考第6(c)圖，Co (9nm) + TiN (30nm)係長在 整個平面上，並且用RTA (5〇(rc，n2，3〇 sec)隨後形成一 金屬反應層（於此情況中的CoSi層）之後，在整個平面上蝕 刻未反應的（Co + TiN)，一 額外的 RTA(800°C，N2，30 sec) 回火處理[形成在一源極_汲極擴散層上之金屬反應層（矽 化物處理)]跟隨在後。 接著，參考第7(a)圖，一内層絕緣薄膜（Si0, ιοοοη— 被形成。 隨後，參考第7(b)圖，用一 CMP(化學機械研磨）處理往 回蝕刻80〇nm直到假控制閘極（第二多晶系矽薄膜）呈裸露 [於此CMP(化學機械研磨）處理期間，部分地研磨並除去在 第二多晶系矽薄膜之上的SiN及在它的側壁上的SiN]。 接著，參考第7(c)圖，週邊電晶體區和非揮發記憶體 晶胞區的假控制閘極（第二多晶系矽薄膜）以及在其下面的 假絕緣薄膜被除去。 接著，藉由利用一照相平版印刷術遮蔽非揮發記憶體 曰曰胞區（除了用以隔離目的所獲得之第一多晶系矽薄膜-第 二多晶系矽薄膜間隙的面積），並且用蝕刻處理（藉此非揮 發記憶體晶胞區的浮動閘極係導致保留的處理）部分地除 去每個週邊電晶體區和非揮發記憶體晶胞區的第一多晶系 矽薄膜和第一閘極絕緣薄膜。如第18(b)圖所示。 接著，參考第18(c)圖，一 1〇11111絕緣薄膜（例如〇N〇薄 膜等）係形成在上述姓刻部分之通道上。 接著參考第1 8(d)圖，根據一照相平版印刷術單獨遮 :紙狀錢用票準(⑽)---- 繁· 閲 讀 背- 年 意 事 項
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蔽非揮發記憶體晶胞區。 著多考第l9(a)圖，用一蝕刻處理自週邊電晶體區 除去絕緣薄膜。 —著多考第19(b)圖，一 l.5nm薄的Si02薄膜係形成 在母個週邊電晶體區和非揮發記憶體晶胞區，形成一 2細_層跟隨在後，之後並且在其之上形成一—高電 容率薄膜（例如Ta2〇5)作為一問極絕緣薄膜。在此情況下， 週邊：晶體區之閘極絕緣薄膜係僅由一絕緣薄膜層所構 $ H絕緣薄膜薄片結構係呈現於非揮發記憶體晶胞 區[亦有可能體現一結構其中週邊電晶體係由一 Ta2〇5/非 揮發記憶體晶胞區所構成，並且其中當週邊電晶體區係正 以一抗蝕劑毯覆時，在此藉由除去Ta2〇5的背景下，p A(第 一導線層）_PB(第二導線層）間隙絕緣薄膜係由ΟΝΟ所構 成]0 接著’參考第19(c)圖，例如可由TiN(50nm)所構成之 一金屬層係形成在它之上，跟隨在後形成一 W層在它之上。 接著，參考第19(d)圖，用一CMP(化學機械研磨）處理 研磨已形成在整個平面上之該等金屬層，某種程度上它們 將只保留在週邊電晶體區和非揮發記憶體晶胞區的各個閘 極位置上。 接著，一90〇nmBPSG薄膜被形成。 隨後形成一接觸洞，跟隨在後形成一電極導線，由於 如此獲得一非揮發半導體裝置[未圖解顯示應用例2之隔離 區的橫截面圖，因其完全相同於顯示於第5到8圖之應用例 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 531898 A7 B7 五、發明説明〇 1 ’包含例外的週邊電晶體區和非揮發記憶體晶胞區之第二 閘極絕緣薄膜的組成和厚度在内]。 於一用以製造一非揮發半導體裝置的另一實施例（未 不於該圖中），執行以下程序：於以上所說明之第二應用實 施例中，如第19(a)圖所示已形成週邊電晶體區之閘極絕緣 薄膜的第一層和非揮發記憶體晶胞區的絕緣薄膜薄片結構 之後，當週邊電晶體區單獨被遮蔽時用一照相平版印刷術 選擇性地除去非揮發記憶體晶胞區的高電容率薄膜（隨後 的程序係完全相同於第二應用實施例），由於如此週邊電晶 體區之閘極絕緣薄膜和ΡΑ(第一導線層）_ρβ(第二導線層） 間隙絕緣薄膜不同。 此外，於以上（第19圖）所討論之第二應用實施例中已 揭露一 NOR-型非揮發記憶體，而至於一NAND-型非揮發記 憶體，能夠免除SAS(自我對準源極）姓、刻程序，並且因此參 考除第9到13圖以外之圖式能夠說明它的程序。此外，於上 述第二應用實施例（第1 8及19圖）中已討論一金屬石夕化物處 理（形成一金屬反應層在一源極-沒極擴散層之上），但當相 同原則被應用至一非金屬石夕化物處理時，相似的結果亦能 達成。 接著，參考第2 0到2 3圖將連續地說明本發明第三應用 實施例。 第2 0及2 3圖顯示根據一金屬鎮嵌閘極技術本發明第三 應用實施例之元件區範圍的橫截面圖[E-E‘方向]，並且於 第20(a)到23(b)圖中在適當的程序下顯示於各個顯示之程 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再 本頁) 、可| -34- A7
五、發明説明) 序期間根據金屬鑲嵌閘極形式元件區範圍的橫截面圖。 首先，參考第20(b)圖，一熱氧化物薄膜（Si〇2)及一絕 緣薄膜（例如ShN4等）係分別長在一所賦予導電型態（p[-]) 居度12nm和200nm的半導體基底之上，並且接著藉由利用 其作為硬光罩在隔離區上形成一 300nm通道。一 700nm 氧化物薄膜（例如HDP等）係沉積在此通道上，然後並且用 CMP(化學機械研磨）處理（STI :淺溝渠隔離）被平坦化。接 著，除去當作一阻絕薄膜之熱氧化物薄膜（Si〇2)及絕緣薄 膜（Si3N4)。 接著，參考第20(c)圖，根據熱氧化法形成— 1〇nm厚度 之氧化物薄膜作為非揮發記憶體晶胞之第_間極絕緣薄^ (隧道閘極絕緣薄膜，TNOX)。 接著，參考第21(a)圖，例如一厚度可為9〇nm之第一多 晶系石夕薄膜係形成在整個平面上，並且根據—照相平版印 刷術隨後#刻且仿造—用於第—多晶“薄膜（浮動間極） 之抗蝕齊卜由於如此非揮發記憶體晶胞區的帛一多晶系石夕 薄膜被仿造。亦有可能用—摻雜非結晶形㈣膜代替該第 一多晶系矽薄膜。 伐有，I考第21(b) 呀狀你桫成在上 夕阳系⑦薄膜之上作為—閘極絕緣薄膜[PA(第-導 線層KPB(第二導線層)間隙絕緣薄膜]。接著，藉由利用一 :相平版印刷術形成一 100nm第二多晶系妙薄膜。亦有可 …摻雜非結晶形石夕薄膜代替該第二多晶系石夕薄膜。 -洋動閘極電極及-控制閘極電極係仿造式形成於每 本紙張尺度適 -35- A7 發明説明 個週邊電晶體區和非揮發記憶體晶胞區。 接著，一用於非揮發記憶體晶胞區之源極―汲極擴散層 (n+擴散層）在一自我匹配方式下被形成，根據一雜質輸入 技術，其用砷它的導電性係相反於基底，在一 5〇keV的加 速電壓及3.0xl015d〇Se/cm2的摻雜下。 接著’參考第21 (c)圖，根據化學汽相沉積法長出一 1 OOnmSiN薄膜’其非等向性姓刻跟隨在後，由於如此侧壁 絕緣薄膜係形成在週邊電晶體區的閘極電極側壁和非揮發 記憶體晶胞區之浮動閘極電極、假閘極絕緣薄膜及假控制 閘極電極的侧壁上。接著，一用於非揮發記憶體晶胞區之 源極-汲極擴散層（n+擴散層）在一自我匹配方式下被形 成，根據雜質輸入技術，其用砷它的導電性係相反於基底， 在一 60keV的加速電壓及3.0x1015dose/cm2的摻雜下。 接著’參考第21(d)圖，一 [Co (鈷，9nm) + TiN (氮化 鈦，30nm)]係長在整個平面上，並且用rta (快速熱回火； 500°C，N2空氣，30 sec)—金屬反應層（於此情況中的c〇Si 層）已形成在它之上之後，在整個平面上往回蝕刻未反應的 [Co(鈷）+ TiN(氮化鈦）]，並且隨後執行一額外的rTa(快速 熱回火；800°C，N2空氣，30 sec)處理[形成在源極_汲極之 上及在閘極之上的金屬反應層（矽化物處理）]。 接著，參考第22(a)圖，一大量的内層絕緣薄膜（SiO， l，000nm)被形成。 隨後，參考第22(b)圖，用一CMP(化學機械研磨）處理 往回蝕刻800nm的大量内層絕緣薄膜直到閘極呈裸露。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -36- 531898 A7 B7 五、發明説明“) 接著，參考第22(c)圖，根據一照相平版印刷術形成一 毯覆非揮發記憶體晶胞區抗蝕劑圖案，並且除去週邊電晶 體區的[CoSi/第二多晶系矽薄膜/在第二多晶系矽薄膜之 下的閘極絕緣薄膜/第一多晶系矽薄膜/T〇NX薄膜；|部分。 接著’參考第23(a)圖，一 1.5nm薄的Si02薄膜係形成 在上述餃刻部分之通道之上，跟隨在後形成一2nmSiON薄 膜’並且在其之上形成一 56nm高電容率薄膜（例如Ta205) 作為一閘極絕緣薄膜。一金屬層（例如，50nm)已形成 在其之上之後，例如可由W(300nm)所構成的一層係形成在 其之上。 接著，參考第23(b)圖，用一CMP(化學機械研磨）處理 研磨已形成在整個平面上之該等金屬層（W層及TiN層），某 種程度上金屬閘極將只保留在週邊電晶體區的閘極位置 上。 接著’一 900nmBPSG(boro-phospho-silicate glass ;硼 磷矽酸鹽玻璃）薄膜被形成。再進一步已形成一接觸洞之 後，一金屬導線被形成，由於如此獲得一非揮發半導體記 憶體裝置。 關於以上所討論之第三應用實施例已揭露一矽化物處 理（形成金屬反應層在源極-汲極擴散層之上及閘極電極之 上）（弟2〇到23圖），但至於一非金屬石夕化物處理時，亦能達 到相似的結果。 接著’參考第5到7圖以及第24到25圖，將說明本發明 第四應用實施例半導體裝置之各個製造程序。它的程序上 本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公楚） (請先閲讀背面之注意事項再本頁) 訂- -37- 531898 A7 B7 五、發明説明私 至一中間階段係完全相同於第5(a)到7(c)圖所顯示的上述 程序，並且因此於之前的說明已論及之第5到7圖將再論及 一次。 第24及25圖顯示根據一金屬鑲嵌閘極技術本發明第四 應用實施例之元件區範圍的橫截面圖方向]，並且於 第24(a)-2 5(b)圖中在適當的程序下顯示於各個顯示之程序 期間根據金屬鑲嵌閘極形式元件區範圍的橫截面圖。 首先，一熱氧化物薄膜（Si〇2)及一絕緣薄膜（例如 等）係分別長在一所賦予導電型態（P+)厚度1211111和2〇〇11111的 半導體基底之上，並且藉由利用其作為一硬光罩在隔離區 上形成一 300nm通道。一 700nm氧化物薄膜係沉積在此通道 上，並且根據CMP(化學機械研磨）方法研磨及平坦化氧化 物薄膜的表面。由於此平坦化處理，一淺溝渠隔離（STI) 被形成。關於藉此以700nm厚度所沉積之氧化物薄膜的類 型，利用一 HDP薄膜（高密度電漿CVD氧化物薄膜）特別令 人滿意的是能夠達成一高密度。接著，除去當作一阻絕薄 膜之熱氧化物薄膜（si〇2)及絕緣薄膜（以^4)。如第5(b)圖所 示0 接著’參考第5(c)圖’根據熱氧化法形成一 i〇nm厚度 之氧化物薄膜作為非揮發記憶體晶胞之第一閘極絕緣薄膜 (隧道閘極絕緣薄膜，TNOX)。 接著，參考第6(a)圖，例如厚度可為9〇nm之一第一多 晶系矽薄膜係形成在整個平面上，並且一 2〇nm氧化物薄膜 係形成在上述第一多晶系矽薄膜之上作為一閘極絕緣薄膜 閲 讀 背· 之 注 意 事 項
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-38- 五、發明説明纟6 ) [PA(第一導線層）-PB(第二導線層）間隙絕緣薄膜]。接著， 形成一 1 OOnm第二多晶系矽薄膜（控制閘極），並且藉由利用 照相平版印刷術在其上立刻沉積一丨5〇nmSiN(氮化矽）薄 膜，其不僅當作一抗反射薄膜同時也當作一於一 SAS(自我 對準源極）蝕刻程序期間之阻絕物。亦有可能用一摻雜非結 晶形石夕薄膜代替該第-或第二多晶系㈣膜之多晶系石夕了 一浮動閘極電極及一控制閘極電極係仿造式形成於每 個週邊電晶體區和非揮發記憶體晶胞區。 接著，一用於非揮發記憶體晶胞區之源極_汲極擴散層 (n+擴散層）在一自我匹配方式下被形成，根據一雜質輸入 技術，其用砷它的導電性係相反於基底，在一50keV的加 速電壓及3.0xl〇15dose/cm2的摻雜下。 接著’參考第6(b)圖，根據化學汽相沉積法隨後長出 一 lOOnmSiN(氮化矽）薄膜，整個平面的非等向性蝕刻（往回 蝕刻超過lOOnm之深度）跟隨在後，由於如此侧壁絕緣薄膜 係形成在週邊電晶體區的閘極電極側壁和非揮發記憶體晶 胞區之浮動閘極電極、假閘極絕緣薄膜及假控制閘極電極 的側壁上。接著’藉由利用非揮發記億體晶胞區之閘極作 為一部份光罩用乾蝕刻（3〇〇nm+約1〇%)部分地除去隔離絕 緣薄膜（SAS :自我對準源極）。接著，一用於週邊電晶體區 之源極d及極擴散層（n+擴散層）在一自我匹配方式下被形 成’根據雜質輸入技術，其用珅它的導電性係相反於基底， 在一 60keV的加速電壓及3e0xl0i5d〇se/cm2的摻雜下。雜質 係伴隨地輸入先前已除去隔離絕緣薄膜的部分，由於如此 531898 A7 ----------- B7 _ 五、發明説明扣 ) 一用於電晶體之源極區及一共源極導線區係在自我匹配方 式下被形成（形成一共源極區）。 接著’參考第 6(d)圖，[Co (9nm) + TiN (30nm)]係長 在整個平面上，並且用RTA (快速熱回火；500〇c，N2空氣， 30 sec)—金屬反應層（於此情況中的c〇si層）已形成在它之 上之後，在整個平面上往回蝕刻未反應的（c〇 + TiN)，跟 隨在後一額外的RTA(800°C，N2，30 sec)回火處理[形成在 S/D擴散層之上的金屬反應層（矽化物處理）]。 接著，參考第7(a)圖，一内層絕緣薄膜（Si〇, l，〇〇〇nm) 被形成。 隨後，參考第7(b)圖，用一 CMP(化學機械研磨）處理隨 後往回钱刻80〇nm直到假閘極（第二多晶系矽薄膜）呈裸露 [於此CMP(化學機械研磨）處理期間部分地研磨並除去在 第二多晶系石夕薄膜之上的SiN以及在其侧壁上的SiN]。 接著’參考第7(c)圖，每個週邊電晶體區和非揮發記 憶體晶胞區的假控制閘極（第二多晶系矽薄膜）和在其下的 假閘極絕緣薄膜被除去。 隨後’參考第24(b)圖，藉由利用一照相平版印刷術遮 蔽非揮發記憶體晶胞區（除了用以隔離目的所獲得之第一 多晶系矽薄膜-第二多晶系矽薄膜間隙的面積），並且用餘 刻處理（藉此非揮發記憶體晶胞區的浮動閘極係導致保留 的處理）部分地除去每個週邊電晶體區和非揮發記憶體晶 胞區的第一多晶系矽薄膜和第一閘極絕緣薄膜。 接著，參考第24(c)圖，一 1·5ηηι薄的Si〇2薄膜係形成 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -40- 531898 A7 ---- —__B7_____ 五、發明説明私 ) 在上述餘刻部分之通道之上，跟隨在後形成一 2nmSI0N薄 膜’並且在其之上形成一6nm高電容率薄膜（例如Ta205)作 為一閘極絕緣薄膜。由於如此一第三多晶系矽薄膜被形成。 接著，參考第24(d)圖，一金屬層（例如TiN，50nm)係 形成在它之上。 參考第25(a)圖，例如可由W(300nm)所構成的一層被形 接著，參考第25(b)圖，用一CMP(化學機械研磨）處理 研磨已形成在整個平面上之該等金屬層（W層及TiN層），某 種程度上僅週邊電晶體區及非揮發記憶體晶胞區的閘極位 置將保留。 接著，一 900nmBPSG薄膜被形成。 接著，形成一接觸洞，隨後已形成一電極導線之後， 獲得一非揮發半導體裝置[當非揮發記憶體晶胞區單獨地 以一抗蝕劑毯覆時，藉由除去該抗蝕劑並且形成一 TiN[層](5〇nm)及一 W層（300nm)，在形成第三多晶系矽薄 膜之後’藉由除去週邊電晶體區的多晶系Si薄膜亦有可能 區分非揮發記憶體晶胞區及週邊電晶體區間之控制閘極和 浮動閘極材質]。 於一用以製造一非揮發半導體記憶體裝置的另一實施 例（未示於該圖中），執行以下程序··於第24(b)圖所示之應 用實例4中已形成第三多晶系矽薄膜之後，當非揮發記憶體 晶胞區單獨被遮蔽時，用一照相平版印刷術單獨地蝕刻及 除去週邊電晶體區的第二多晶系石夕薄膜（隨後的程序係完 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閱讀背面之注意事項再本頁} 訂丨 -41- 531898 A7
全相同於應用例4)，由於如此週邊電晶體區之閘極電極鲈 構和非揮發記憶體晶胞區的控制閘極電極結構不同。 此外，於本應用例中已圖解地表示一N〇R-型非揮發記 憶體（第24圖），而至於一NAND_型非揮發記憶體，無任何 SAS(自我對準源極）蝕刻程序被免除，並且因此參考除第9 到13圖以外之圖式能夠說明它的程序。 於本應用例中已圖解地表示一金屬矽化物處理（形成 一金屬反應層在一 S-D擴散層之上）（第24圖），但一非金屬 矽化物處理的事實亦在本發明之範圍内。 接著，參考第27到33圖將連續地說明本發明第五應用 實施例。第27到33圖顯示根據一金屬鑲嵌閘極技術本發明 第五應用實施例之元件區範圍的橫截面圖[A_A‘方向]，並 且藉此顯示於各個程序期間該元件區範圍之橫截面圖。關 於這些圖式的橫截面表示，邏輯單元之n—型電晶體係顯示 在左邊，而快閃記憶體單元之晶胞電晶體係顯示在右邊。 如第27(b)圖所示。 根據一習知LOCOS隔離法或溝渠隔離法，隔離區（2) 係形成在P-型半導體基底（1)之上。如第27(c)圖所示。 接著，參考第27(d)圖，根據一習知熱氧化法，將被用 來作為一用於快閃記憶體之隧道氧化物薄膜的氧化石夕薄膜 (3)以近l〇nm之厚度被形成。 參考第28(b)圖，根據一習知CVD法，多晶系石夕層（4)， 其包含一濃度6xl02G[atoms/cm2]的磷，隨後係形成在整個 平面之上以一近50nm之厚度。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -42- 531898 A7 、發明^^)~一 ~—- 接著，參考第28(c)圖，根據一習知照相平版印刷法， 僅在陕閃s己憶體單元之上形成抗餘劑圖案（6)。 、藉由利用抗蝕劑圖案（5)作為一光罩，根據一習知蝕刻 不僅除去快閃記憶體單元多晶系矽層（4)的一部份而且 除去邏輯單疋的多晶系石夕層（4)和氧化石夕薄膜（3)，P遺後並除 去抗蝕劑圖案（5)。 口此陕閃5己憶體單元的多晶系石夕層（4)係以一呈細條 方式在一平行隔離區（2)之方向形成，如第28圖之平面圖所 指示。 接著，參考第29(b)圖，根據一習知CVD法，以一近 25〇nm之厚度形成一氮化矽薄膜（6)，並且隨後根據一習知 CMP(化學機械研磨）法，研磨並除去它的表面層近l〇〇nm。 接著，參考第3 0(a)圖，根據一習知照相平版印刷法， 一抗蝕劑圖案（7)依照邏輯單元及快閃記憶體單元之閘極 電極的形狀被形成。之後，藉由利用抗蝕劑圖案（乃作為一 光罩，根據一習知蝕刻法，蝕刻抗蝕劑圖案（6)。 隨後已除去抗蝕劑圖案（7)之後，根據一習知照相平版 印刷法，形成抗蝕劑圖案某種程度上它將毯覆邏輯單 元、 接著，根據一習知蝕刻法，藉由利用之前已被處理成 一閘極電極形狀的抗蝕劑圖案（6)作為一光罩在一自我匹 | 配方式下蝕刻快閃記憶體單元的多晶系矽層（4)。因此，多 曰曰系矽層（4)假定為浮動閘極的形狀。附帶地，邏輯單元保 留伴隨未蝕刻其中用抗蝕劑圖案（8)毯覆。 本紙張尺度適用中關家標準（⑽）A4規格⑵GX297公爱） ---- -43-
、訂— (請先閲讀背面之注意事項再 本頁) 531898 A7 B7 五 、發明說明〇 (請先閲讀背面之注意事項再本頁) 隨後，當抗蝕劑圖案（8)及快閃記憶體單元的主要狀態 係用來作為光罩時，根據一習知離子植入法，一神離子被 植入快閃記憶體單元以一近lxl〇15至lxl0i6[i〇ns/cm-2]的 濃度在30至50keV下，因此快閃記憶體單元的源極擴散層（9) 和汲極擴散層（1〇)被形成。 ‘吾人希望分別地形成快閃記憶體單元的源極和沒極 雜質擴散層時，在已形成一覆蓋源極或汲極之抗蝕劑圖案 後，可執行一離子植入操作。如第30(b)圖所示。 、τ· 參考第31(a)圖，除去抗蝕劑圖案（8)後，形成一抗蝕劑 圖案（11)某種程度上它將毯覆快閃記憶體單元，並且根據 一習知離子植入法，一砷離子被植入邏輯單元電晶體之源 極·汲極區以一近lxl〇13至lxl0i4[ions/cm·2]的濃度在3〇至 50keV下，因此LDD擴散層（12)被形成。 參考第31(b)圖，除去抗蝕劑圖案、(11)後，根據一習知 CVD法，以一近10〇11111之厚度形成一氧化矽薄膜，並且隨 後根據一習知蝕刻法，側壁氧化物薄膜（13)係形成在它之 上。接著，根據一習知照相平版印刷法，形成抗钱劑圖案 (14)某種程度上它將毯覆快閃記憶體單元，跟隨在後將石申 離子植入邏輯單元電晶體之源極-汲極區以一近1χ1〇15至 3xl015[ions/cm_2]的濃度在1〇至5〇keV下，因此邏輯單元源 極-汲極擴散層（15)被形成。除去抗蝕劑圖案後，根據 一習知回火法在一 850至1，0〇〇〇C的溫度範圍為了擴散及活 化雜質之目的，執行一熱處理。因此當為了擴散及活化雜 質之目的初步地執行一高溫處理時，可排除對於高電容率 -44- 53l898
薄膜及金屬閘極損害的擔憂。 接著，根據一習知CVD法，形成一厚度近3〇〇nm之氧 化矽薄膜（16)。 接著，參考第32(a)圖，根據一習知CMp(化學機械研 磨）法，研磨並平坦化氧化矽薄膜（13)的表面直到氮化矽薄 膜呈裸露。 接著，參考第32(b)圖，根據一習知濕蝕刻法，藉由一 磷酸溶液選擇性地除去氧化矽薄膜（丨3)，因此快閃記憶體 單元之多晶系矽層（4)及邏輯單元之p-型半導體基底（丨）的 各個表面呈裸露。 根據一習知熱氧化法，在如此裸露半導體基底（丨）之上 隨後形成厚度近2nm的氧化矽薄膜（丨7)。於此狀況下，多晶 系石夕的氧化率係為半導體基底（單晶系石夕）的兩倍之高，並 且因此厚度近4nm的氧化矽薄膜（17)係形成在多晶系矽層 (4)之上。接著，根據一習知cvd法，分別以近i〇nni、50nm 及300nm之厚度形成TaA5薄膜（18)、TiN薄膜（19)及W薄膜 (20)。氧化矽薄膜（17)當作一在p-型半導體基底⑴及τα2〇5 薄膜（18)間的緩衝層。此外，Ta205薄膜係一高電容率薄膜 其特殊的電容率是氧化物層的近5倍之高。TiN薄膜（19)當 作一用於W薄膜（2〇)的阻擋層金屬。 附帶地，一 SiON薄膜、ON薄膜或ΟΝΟ薄膜藉此可被 用來代替氧化矽薄膜（17)。當形成一 SiON薄膜時，根據一 習知離子植入法，一氮離子被離子植入半導體基底〇)，並 且隨後根據一習知熱氧化法，氧化半導體基底（丨）。當形成 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -45- 五、發明説明彳3 ) 薄膜時，根據一習知熱氮化法在形成氧化矽薄膜（17) 之後可氮化氧化石夕薄膜（i 7)的表面。當形成一⑽〇薄膜 時，根據一習知CVD法在形成氧化石夕薄膜〇7)之後，例如 可形成氮化矽薄膜，跟隨在後根據一習知熱氧化法，氧化 氮化石夕薄膜的表面。如第33(幻圖所示。 接著，根據一習知習知CMP(化學機械研磨）法，研磨 Ta2〇5薄膜（18)、TiN薄膜（19)及貿薄膜（2〇)直到氧化石夕薄膜 (16)呈裸露，因此閘極電極（21)係同時形成在邏輯單元及快 閃記憶體單itJi。因各個快閃記憶體單元及邏輯單元的間 極電極咼度能夠在一單一處理中同時被弄平，所以之後平 坦化處理變得不必要。如第33〇))圖所示。 在隨後均勻地形成内層絕緣薄膜（22)後，接觸窗（23) 被打開，跟隨在後毯覆式形成導線層（24)。接著，毯覆式 形成内層絕緣薄膜（25)，在此方式下它覆蓋導線層，跟隨 在後打開接觸窗（26)。進一步形成一上絕緣薄膜（未示於圖 中），因此得到異種地鑲嵌在半導體裝置結構一完成的快閃 記憶體-邏輯單元。 邏輯單元電晶體之閘極絕緣薄膜厚度，其能以氧化矽 薄膜（17)及Ta205薄膜（is)之和來表示，係（2+1〇=)12nm，但 因Ta2〇5特殊電容率是氧化矽薄膜的近5倍之高，根據氧化 物薄膜標準總薄膜厚度為（2 +10/5=)4nm。 換言之，在一 12nm的薄膜厚度下能夠實現可媲美4nm 氧化矽薄膜的一絕緣薄膜電容，並且因此能夠實現一結構 其比起只用一氧化矽薄膜之結構更可抵抗歸咎於漏電流之 五、發明説明彳4 ) 電晶體表現的惡化。 關於快閃記憶體單元之浮動閘極.控制閘極間隙絕緣 薄膜的厚度，在另-方面，多晶㈣之氧化率是半導體基 底（1)(單晶系梦）的兩倍之冑，並且因此當一2nm氧化石夕薄 膜被形成在半導體基底⑴之上時，在多晶系矽層⑷之上的 氧化矽薄膜（17)厚度成為近4nm。 換吕之，氧化矽薄膜（17)&Ta2〇5薄膜（18)的總厚度為 (4+10=)14nm，而根據氧化物薄膜標準厚度為 (4+10/5=)6nm(因此浮動閘極_控制閘極間隙絕緣薄膜的厚 度變得大於邏輯單元電晶體之閘極絕緣薄膜的厚度，但不 須減少它的厚度至一媲美邏輯單元電晶體之該閘極絕緣的 大小；相反地，在考慮快閃記憶體資料保持要求上更喜歡 此不對稱）。 當一氮化矽薄膜被用來代替上述Ta2〇5薄膜（18)時，在 另一方面，氮化矽薄膜的特殊電容率是氧化矽薄膜的近兩 倍之咼，並且因此根據氮化物薄膜標準厚度為 (4+l〇/2=)9nm。 換言之，在一 14nm的薄膜厚度下能夠實現一媲美於一 6nm氧化矽薄膜或9nmON薄膜的絕緣薄膜電容。 當探測在一所賦予薄膜厚度下之Ci(於浮動閘極和控 制閘極間之電容）時，關於CKSiO2)能夠確定以下公式，其 係明確地歸因於一 14nm氧化石夕薄膜：
Ci(Si02) = εΟ X ssi02 X S/d."(〇)。 當εΟ被定義為真空電容率、£si〇2為氧化矽薄膜之特定 531898 A7 _____ _B7 __ 五、發明説明¢5 ) 電容率、S為浮動閘極和控制閘極間之接觸面積、及d為浮 動閘極和控制閘極間之絕緣薄膜的厚度其在此實施例為 14nm時，公式（〇)能改變表示如下：
Ci(Si〇2) = ε0 X ssi〇2 X s/14."(l) 〇 因按照上述基本理由根據氧化物薄膜標準，14nmON 薄膜的厚度為9nm，能確定以下： CKON) = ε〇 X Ssi02 X S/9."(2) 〇 此外，根據（1)及（2)，能確定以下： CJON) = CKSiOD X 14/9 = CKSiOQ X 1.56。 相反地，根據氧化物薄膜標準，上述氧化矽薄膜（17) 及Ta2〇5薄膜（18)的結合厚度為6nm，並且因此能確定以下·· CJON) = ε〇 X Ssi〇2 x s/6…(3)。 此外，根據（1)及（2)，能確定以下： C1(Si02+Ta205) = C^SiOa) x 14/6 = Ci(Si02) x 2.33 =CJON) x 9/6 = CKSiOJ x 1·50。 如同以上所提，與習知技藝相比能提高快閃記憶體單 元之C!值（即，較高耦合率），並且因此傳遞在控制閘極上 之電壓大小能被降低。 一種NOR型已被用來作為上述應用例之快閃記憶體單 元的3己憶體晶胞，雖然能夠有效地利用所有藉由薄片浮動 閘極所獲得的非揮發記憶體應是顯而易見的。 此外，TiN已被用來作為閘極電極的阻擋層金屬，但 亦可能利用石夕化物或包含W、Mo、Ti、Ta等的金屬薄膜以 及導電薄膜其成份係以它的組合物為基礎。 本紙張尺度翻中關家標準（CNS) A4規格（210X297公董) -48- 531898 五、發明説明¢6 C Πμ間極電極並不限於W，並且亦可能利用包含A1、
Cu荨的金屬薄膜。 此外’在上述應用例中僅展示邏輯單元Nch電晶體， 但只，雜質離子等之類型被最佳化Pch電晶體係相同地有 效應是顯而易見的。
I 此外^上述應用例的氮化♦薄膜⑹、側壁氧化物薄膜 (13)、及乳切薄膜（16)可由其他薄膜所代替，只要選擇能 夠在無光罩方式下選擇性地除去任一個的絕緣薄膜之組合 物。 "當金屬組合物被交換時’即當_氧切薄膜被用來取 代氮化矽薄膜⑹並且當氮化矽薄膜係分別用來最為如侧 訂 壁^化物薄膜（13)及氧化石夕薄膜⑽時，藉由利用於第蹋 及第2圖的氫氟酸溶液，僅抗钱劑圖案⑺可被選擇性地除 去。 、 此外，用乾蝕刻而非濕蝕刻，任一薄膜可被選擇性地 除去，只要能夠獲得一充分的蝕刻選擇率。 此外，一較簡單的多晶矽金屬閘極結構可被假定為第 五應用實施例之一進步的說明。 於 的 開始的程序係完全相同於程序（a)到⑴圖解地顯示 第27⑷到32(a)圖，並且於此文中應涉及先前第五應用例〜 說明。因此，接下來將說明跟隨在顯示於第32(勾圖的程序 之後的程序。 已 一薄片薄膜係形成在一閘極電極組成平坦區用以模擬 形成於第32(b)圖所示之程序的結構，並且在一塗佈薄膜 本紙張尺度顧t關家鮮⑽)Α4—Ϊ^Κ)Χ297公釐) -49- 531898 A7 f五、發明説明令7~) --- >儿積在它之上後’根據一 CMp(化學機械研磨）法，間極電 極的表面被平坦化。換言之，第五應用例之各個程序基本 上係重複除了用以形成一閘極電極之程序，以及在此程序 前後可能完全相同之程序。 A 了進#詳細說明，厚度近5·之氧化石夕薄膜（川 係形成在藉由一習知熱氧化法而裸露的半導體基底⑴之 上。一厚度近10nm之氧化矽薄膜係相伴地形成在多晶系矽 層（4)之上’其中多晶系石夕的氧化率為半導體基底（單晶系 矽）的兩倍之高。亦可能藉此利用一 si〇N薄膜、〇N薄膜、 或ΟΝΟ薄膜代替氧化矽薄膜（17)。 例如當形成一 SiON薄膜時，根據一習知離子植入法， 一氮離子被植入半導體基底（1)，跟隨在後根據一習知熱氧 化法氧化半導體基底（1)。此外，至於一 〇N薄膜，首先形 成氧化矽薄膜（17)，並且根據一習知CVD法在形成氧化矽 薄膜（17)之上形成一氮化矽薄膜，跟隨在後根據一習知熱 氧化法氧化該氧化矽薄膜。接著，根據一習知CVD法，形 成厚度近50nm且包含2x6xl020[at〇ms/cm2]磷之多晶系矽薄 膜（32)。此外當一 N-型多晶系矽及一 p_型多晶系矽係分開 地且個別地形成於Nch電晶體區及Pch電晶體區時，藉此能 | 夠緩和對於半導體基底的功函數差。為了達到此目的，一 厚度近50nm之無摻雜多晶系薄膜係形成以取代上述多晶 | 系矽薄膜（32)。接著，根據一習知離子植入法當邏輯單元
Pch電晶體被一抗蝕劑圖案遮蔽時，一磷離子被植入上述無 摻雜多晶系薄膜以一近lxl〇15至5xl〇15[i〇ns/cm-勺的濃度 本紙張尺度適用中國國家標準（⑽）A4規格（21〇χ297公釐)' ' -- -50- (請先閱讀背面之注意事項本頁)
•、可I 531898 五、發明説明和) 在1至lOkeV下。接著，根據一習知離子植入法當除了邏輯 單元Pch電晶體的面積被一抗蝕劑圖案遮蔽時，一磷離子被 植入上述無摻雜多晶系薄膜以一近1χ1〇15至 5xl015[i〇ns/cm-2]的濃度在^1〇kev下。隨後，根據一習知 為了擴散及活化雜質用途的回火法，在85〇至i，〇〇〇〇c下執 行一熱處理。接著，根據一習知回火法，形成TiN薄膜(33) 及W薄膜（34)其分別的厚度近5〇nm及30nm。接著，根據一 習知CMP(化學機械研磨）法，研磨多晶系矽薄膜（32)、TiN 薄膜（33)、及W薄膜（34)直到氧化矽薄膜（16)呈裸露，因此 具同一高度的閘極電極（4 5 )係同時形成在邏輯單元極快閃 5己憶體單元上。其後的程序係同於以上已詳細討論之程序 及一顯示於第33圖中的相關橫截面圖。 以下將說明關於第34圖之本發明第六應用實施例。第 34圖係一根據金屬鑲嵌閘極技術本發明第六應用實施例半 導體裝置之製造程序附屬的展示圖（該裝置的橫截面圖）， 邏輯裝置區之單一電晶體的橫截面圖係顯示在每張圖的左 邊’而快閃記憶體區之兩個晶胞電晶體的橫截面圖係顯示 在每張圖像的右邊，各個程序係單獨地顯示。第六應用例 代表一種藉由用以製造本發明之半導體裝置的方法整合一 自行對準矽化物（self-aligned silcide)技術以降低源極_汲 極擴散層電阻所作嚐試的例子。 第六應用例開始階段的各個程序（示於第27(a)到31(a) 圖）係完全相同於其第五應用例之對應的程序，並且因此將 不重述其說明。因而以下在適當順序下將說明跟隨在第 本紙張;财關雜準_織格（21〇^^) 531898 A7 --------------- B7___ 五、發明説明和) " 一 3 1 (b)圖所示程序之後的各個程序。 參考第34(b)圖，在除去抗蝕劑圖案（14)後，根據一習 知為了擴散及活化雜質用途的回火法，在85〇至^oovc下 執行一熱處理，並且根據一習知濺鍍法，在結構剩餘物的 整個平面上形成其厚度範圍從3至611111的Ti(鈦）[薄膜](41)。 接著，參考第34(b)圖，根據一習知回火法，在6〇〇至 7〇0°C下執行一熱處理，因此半導體基底（1)之該丁丨和以呈 起反應的，並且形成丁丨矽化物層（Tisi2)(42)。 在根據一習知濕敍刻法隨後除去Ti石夕化物層之外的Ti 後’根據一習知為了降低矽化物層電阻之用途的回火法， 在600至800QC下執行一熱處理。 因此僅在邏輯單元源極-汲極（12)、快閃記憶體源極 (9)、及汲極（1〇)上形成低電阻矽化物層。 其後的程序係完全相同於第31(b)圖所示第五應用例 之對應的程序並越過第3 1(b)圖所示之第五應用例。當額外 地執行上述第34(a)-34(c)圖所示之程序時，能夠降低邏輯 單元極快閃5己憶體晶胞區各個源極-沒極擴散層的電阻，以 此為基礎進一步能夠增進表現。 上述應用例的Ti亦可由另一能夠和以形成一矽化物之 金屬（例如Co、Pt、Ni等）所代替。 此外，參考每一個上述應用實施例，一暫時形成在整 個平面上的絕緣薄膜被往回敍刻，直到在形成侧壁薄膜的 月景下基底平面呈裸露，因此完成的側壁薄膜係完全從基 底平面被割斷。然而本發明並不限於此隔離側壁薄膜，並 Ϊ紙張尺度it財關家鮮⑽）纖格（應297公爱) " - -52- 531898 A7
且也可能形成一側壁薄膜其特徵在於一相對基底平面的變 尖的形狀（即，形成一未完全從基底平面被割斷的側壁）用 以達成相似效果。在此情況下，一毯覆記憶體晶胞區和源 極-汲極區之侧壁薄膜的塗佈薄膜能導致保留藉由利用_ 作為光罩之圖案其毯覆該記憶體晶胞區並且其具有一對應 於一週邊區之開口。當此一塗佈薄膜係導致保留時，能夠 預期阻止週邊電晶體金屬矽化壕溝進入記憶體晶胞區 (即，選擇性的金屬矽化）以及避免歸咎於源極-汲極離子植 入之損害的效果。 除了 一上所討論的各個實施例外，可以想見，本發明 不同的其他變化形式能夠預期產生附屬的功能及效果。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -53- 531898 A7
【發明結果】 依照上述已展示之說明，當根據本發明形成一非揮發 半導體6己憶體晶胞裝置時，一單-閘極cmos Tr.及一具有 一浮動閘極之非揮發記憶體Tr•能夠被鑲嵌在一起，在藉由 利用一金屬鑲嵌金屬閘極處理製造一異種地記憶體鑲嵌之 LSI的背景下。根據當減少閘極氧化物薄膜厚度時閘極電阻 增亦能被抑制至一最小值，對於一 Tr.閘極空乏之對策其不 同樣地伴隨一提高的週邊電晶體速度因此係提供給此非揮 發表面記憶體裝置。此外，根據非揮發記憶體晶胞區閘極 電極構造的最佳化，能達成降低閘極電阻和增進記憶體晶 胞可靠度的效果，而根據非揮發記憶體晶胞之資料編碼及 抹除表現能相應地被改進，當一PA(第一導線層）_PB(第二 導線層）閘極絕緣薄膜的構造被最佳化時，能夠增進_合 率。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -54- 531898 A7 B7 五、發明説明扣 ) 【元件標號對照 表】 習知技藝部分 201 ...半導體基底 208…氧化矽薄膜 203 ...閘極氧化物層 209···光阻劑 204 …多晶矽薄膜 211, ...閘極氧化物薄膜 205 ...氮化石夕薄膜 212, ...鎢薄膜 206 ...源極- >及極擴散區 213, ...通道單元 207 ...側壁絕緣薄膜 214, ...鐵薄膜 本發明部分 1··· P-型半導體基底 15·· .源極-沒極擴散層 2… 隔離區 16·· .氧化矽薄膜 3 · ·. 氧化矽薄膜 17·· •氧化矽薄膜 4··· 多晶系石夕層 18·· • Ta205薄膜 5··· 抗餘劑圖案 19·· .TiN薄膜 6... 抗蝕劑圖案 20.. .W薄膜 7··· 抗蝕劑圖案 21.. .閘極電極 8...抗蝕劑圖案 22.. .内層絕緣薄膜 9··· 源極擴散層 23·· .接觸窗 10. ..汲極擴散層 24.. .導線層 11. ..抗蝕劑圖案 25·· .内層絕緣薄膜 12. ..LDD擴散層 26.. .接觸窗 13. ..側壁氧化物薄膜 27·· .導線層 14. ..抗餘劑圖案 31.. .氧化矽薄膜 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -55- 531898 A7 B7 五、發明説明Θ ) 32...多晶系矽薄膜 41...Ti 薄膜 33...TiN 薄膜 42... Ti矽化物層 34...W薄膜 45···閘極電極 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -56-

Claims (1)

  1. 531898 A8 B8 C8
    -57- 六、申請專利範園 該浮動閘極電極由多曰备 枉雷朽… 所組成’並且其中該控制開 極電極及该弟二開極層係由金屬所組成。 專利範圍第〗項或第2項所述之半導體裝置，更包 二胞區，係包含該雙間極型非揮發記憶體晶 胞該週邊電晶體之週邊電晶體區當其㈣隔離 絕緣薄膜所隔離及定義的同時，並且其中在該記憶體晶 胞區之該控制閘極電極厚度超過在該隔_緣薄膜之上 的该控制閘極電極厚度。 8·一種用以製造一丰導〆發里Μ 士丄 千蛉體裝置的方法，該方法包含以下步 驟： (a) —步驟藉以在一記憶體晶胞區及一已定義在一半 導體基底之上的週邊電晶體區上形成_假閘極圖案其由 複數層所組成且具有一第一導電層作為最低層； (b) —步驟藉以形成一毯覆該假閘極圖案之塗佈薄 膜； (c) 一步驟藉以乾蝕刻該塗佈薄膜以一閘極側壁薄膜 將選擇性地保留在該假閘極圖案之側平面上的方式； (d) —步驟藉以在經由之前的程序所形成之殘留物結 構上毯覆式形成一内層絕緣薄膜； (e) —步驟藉以根據化學機械研磨法往回餘刻該内層 絕緣薄膜表面直到該内層絕緣薄膜表面及該假閘極圖案 表面實際上呈連續且平坦的； (f) 一步驟藉以部分除去該假閘極圖案以該假閘極圖 案將從該週邊電晶體區被除去但將保留於該記憶體晶胞 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -58- 六、申請專利範園 區且該閘極側壁薄膜將保留於該記憶體晶胞區及該週邊 電晶體區之方式； (g) 一步驟藉以在經由之前的程序所形成且包含已除 去該假閘極圖案的區域之殘留物結構上毯覆式形成一第 二導電層；及 (h) —步驟藉以根據化學機械研磨法往回蝕刻該内層 絕緣薄膜表面直到該内層絕緣薄膜表面及該第二導電層 表面實際上呈連續且平坦化的。 9·如申請專利範圍第8項所述之製造一半導體裝置的方 法其中一薄膜其具有夾住一絕緣薄膜之一上矽層及一 下矽層係形成作為在程序（a)的該假閘極圖案，並且其中 步驟（e)係以保留該絕緣薄膜且除去該上矽層之方式 執行。 10·如申請專利範圍第8項所述之製造一半導體裝置的方 法，更包含步驟：一程序藉以於步驟⑷及⑴間在該第 一導電層之上形成一中間絕緣層。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -59-
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