TW531882B - Nonvolatile semiconductor memory device and its manufacturing method - Google Patents

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Hiroyuki Moriya
Toshio Kobayashi
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Description

531882 A7 B7 五、發明説明（ 【發明之技術領域】 本發明係有關在通道形成區域的兩端具有包含使數個電 介鶩膜$層之電荷儲存膜的兩個記憶部，對該記憶部可單 獨記憶2位元資訊的非揮發性半導體記憶裝置及其製造方法 【先前技術】 已知先刖有所謂金屬氧氮氧半導體（M〇N〇s; Metal_〇xide_ Nitride-Oxide-Semiconductor)型等’具有使數個電介質膜疊層之 電荷儲存Μ，控制儲存在該電荷儲存膜内之電荷㈣内的 電荷量，以記憶資訊的非揮發性半導體記憶元件。 最近揭示有’著眼於以先前之通道熱電子（CHE; ch_ei _ EleCtr〇n)注入方式，可將電荷注入離散性電荷陷阱之部分分 布區域内，藉由在電荷儲存膜之源極端與汲極端單獨寫入2 值資訊.，一個記憶體單元可單獨記憶2位元的技術。 如 “2000 Symposium on VLSI Technology，ρρ· 122_123” 中揭示： 於源極端没極極端分離設置電荷儲存膜，在電荷儲存膜上 設置控制電極，且在控制電極間之通道中央部，介由不具電 荷保持能力之單層電介質膜的狀態下，設置字閘極。字閘2 連接於字線，控制電極在與字線直交的方向上配線，與字閘 極單獨被控制。因此，可提高電荷注入位置的控制性及電荷 注入效率，而達成快速寫入。 該記憶體單元稱之為雙monos單元，具有在列方向以一 定間隔反覆的字閘極，在其列方向兩側的壁面具有側壁形 導電層’該側壁形導電層的正下方具有氧氮氧（0N0; -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 玎
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Nitride-Oxide)膜，亦即具有電荷保持功 字閘極的正下方形成有單層的電介質 具備電荷保持功能。 能的電荷儲存膜。另在 膜，因此，這個部分不 將側壁形導電層與字閘極作為掩膜， 壁形導電層間的基板位置上摻雜N型雜質 的N*"雜質區域。 在表露於鄰接之側 ’形成源極或汲極 【發明所欲解決之課題】 上述論文中並未揭示具體的製造方法 疋存在如下之製造上及構造上的問題。 而該雙MONOS單 琢雙_s單元係於形成字閘極後，在其側面形成例辟 形導電層。因此，以後還需要將字閘極與字線連接的步驟广 此外，該雙MONOS單元内的字閘極，初期需要在行方向上 形成長平行線狀的圖案。此時，通㈣於堆積字閘極材料後 ’在其上形成光阻圖案，將該光阻作為掩膜，以反應性離子 蝕刻(赃;Reactive Ion Etching)等各向異性強的蝕刻方法，對字 閘極材料實施加工。光阻圖案的剖面形狀，通常其側面形成 正錐形’此外’由於蝕刻時的光阻多少會後退，因此，加工 後之字閘極的側面也形成正錐形。此外，縱使不採用光阻， 而於姓刻時採用不後退的材料，則因㈣時之側壁附著物 的影響，在加工後之字間極的側面仍然容易形成正錐形。 該字閘極在以後，如將字線予以圖案化時，同時需要實施 加工，在早兀間分離。，然而，由於此時已對字閑極的側壁， 在介由絕緣膜的狀態下’形成控制電極，因此，必須挖掘具 有台狀之剖面形狀的孔’同時藉由選擇性蝕刻除去字閘極’:
裝
-5- 五 、發明說明（ 、因此，於該蝕刻時，反錐 難，該部分沿著控制電極:容===下_困 〉查屋生時’造成字線間的短路不良。⑨^。導電性殘 此外’側壁形導電芦 圍形成環狀4 "〜在構成竽閘極之線狀導電層周 的控制電極與沒極端的成控制笔極時，源極端 在源成電性短路狀態。因此， 必須分離、 ，電極上施加不同電壓時， 驟= 線電極。由於該分離步驟無法與其他步 導1 ^, 5，進订’13此需要形成僅在字間極之線狀 2=邵:ΓΓ㈣刻掩膜，通過該開口部，除去覆 斷的步驟广的緣肤〈後’藉由蝕刻導電層來實施切 膜再：：t於雙M〇N〇S單元在側壁形導電層正下方形成ΟΝΟ ;因此連料通道形成區域的咖膜係沿著側壁形導電層 :万向延伸。挺作時’在與通道交叉的ΟΝΟ膜區域(以下 二=)注入電荷進行寫入，並對該記憶部，藉由將儲存 :何抽除至基板端’注人反導電型電荷來進行刪除。於反覆 ,次該重寫操作後，電荷容易固定性積存在記憶部的鄰接 £域内。而m電荷容易在通道的外側形錢漏路徑”乂電子 自整個通道抽除所儲存的電荷時，與記憶部同樣的，該鄰接 區域也受到控制電極的影響，由於積存在_區域内之電 、=同卜寺被4除’不致造成問題。不過，特別為除去所儲存 之私荷而4r反極性電荷〉王入記憶部日寺，具有開啟通道方向 之極性的電荷’如N型通道時之正孔積存在記憶部的鄰接區 531882 A7 B7
五、發明説明 5時#易產生淺漏路控：一〜〜义鄉付性降低的网项。 在於，藉由可在構造上與字線（第二控 制ίΓ月之第一目的在於’措由可在構造上與字線（第二担 %旬一體形成字閘極，而省略連接字閘極與字嗥的+驟 路二的在於’構造上省㈣止造成字:泉二 控制電極間的步驟。 ㈣在门τ兀内〈兩個 2明之第三目的在於形成’對記憶部沿著控制電極方 σ勺都接區域或記憶部間防止不f要的電荷積存 漏電流的構造。 I王 【課題之解決手段】 裝 線 為求達到上逑第一及第二目的，本發明第一觀點之 =性半導ft記憶裝置具有記憶體單元，該記憶體單S且有· ===，其係包含半導體;電荷儲存膜，其係包含疊 :八數個“質膜且具有電荷保持功能；兩個記憶部，並係 =上述通道形成區域之兩端部上之上述電荷諸存 早層電介質膜，其係在上述記憶部間連接於上述通 要區域上；兩個第-控制電極，其係使彼此相對之面的 要區域形成正錐形狀，而分別在上述記憶部上形成；及第 ;;制電極’其係在與各第-控制電極絕緣的狀態下埋入 質2個第-控制電極間之空間’且連接於上述單層電介 =，上述記憶體單元還具有：兩個雜質區域，其係包本 成區域與反導電型的半導體，並夫住通道形^ 彼此分離’及兩個辅助層，其係分別形成在上述兩個 531882
雜質區域上，並接近上述 單元外側的各面。 憶體 上述輔助層宜在介由雷八μ 思η貝膜的狀態下接近上述第一控 制電極，包含導電層或摻 … ^ 型雜質的多晶矽或非晶質矽a二述雜貝㉟域〈相同導電 ± if m 一 > ^㈢。或是，上述輔助層包含接近 上迷弟一控币彳電極的電介質展 ^亍列狀配置數個記憶體單元的構造中，自寬度方向兩 #祛疋兩個記憶體單元間共用之上 層的兩個上述第-㈣電接，亦可將其形狀形成側壁形，亦 可：成在輔助層的上方彼此連接的形狀。後者形狀的第一 制電極包含覆蓋上述辅助層之兩個側面與上面的導電声 ，與側壁形比較，其配線電阻較低。 曰 為求達到上述第…，本發明第二觀點 導體記憶裝置具有數個記憶體單元，各記憶體單元且有·： :开:成區域’其係包含第一導電型半導體；第—及第二雜質 區域’其係包含第二導電型半導體，夾住上述通道形成區域 而彼此分離;控制電極’其係在與上述第一及域 《分離方向成直交之方向上延伸配置，由數個記情體單： :共二及電人荷儲存膜’其係包含形成在上述控制電極正下 層&數個“質膜’於重4在上述通道形成區域上之部八 記憶資訊；與上述第一及第二雜質區域之分離 ： 方向上鄰接之記憶體單㈣由電介質分離層被雷性人 被上述電介質分離層分離之上述鄰接記憶體單^之上、^ 個第-雜質區域及上述各個第二雜質區域分別以導電=連
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531882 五、發明説明（ 〜接。 為求達到上述第一及筮一 發性丰道触々&举$ A & 的，本發明第三觀點之非揮 裝置的製造方法具有··通 包έ罘一導電型半導體；兩個 ，、係 型半導體，並夾住上述通道、:”…、包含第二導電 控制電極，其係於介由包本數:區域而彼此分離’·兩個第- =形成在接近上述兩個雜質區域之上述通道= 域的兩端部上，·及第二控制 人 。成& 的狀態下，在上述第“ 早層電介質膜 相對，於上=；^ 間之上述通道形成區域上 法包八以下Γ! 離方向上延伸配置；上述製造方 忐包含以下各步驟，亦即. 衣、乃 雜質區诚的主@ώ 雜質區域上或形成有上述 離方^域上形成具有在與上述雜質區域之分 ::: 万向上成長綠形狀的辅助層，·在上述辅助， 述通道形成區域表面上形成上述電輪膜： 述第一控制電極;藉由將上;；形成上 -刻，除去電荷像存膜的一部分;在；==為 嘹山、L 4 ^除去上逑電荷儲存膜而 :上：成區域的表面與上述第-控制電極的表 輔助斧上r:'介質版’及在上述單層電介質膜上與上述 ,㈢上形成上述第二控制電極等各步驟。 為求達到上述第三目的，上述第、 體記._的製造方法中還包含= = 成長平行線狀的電介質分離層‘含 -夕印石夕或非晶質石夕的辅助^，在與上述電介 » . y · 本紙張尺度適ϋ?ϋ?^^(2ιοχ297公爱) -9- 531882 A7 B7 五、發明説明（7 ) 〜 質分離層直交的方向上形成表平行線狀；及在上述電介質 分離層之間，與上述輔助層之配置區域重疊的半導體位置 上形成第二導電型的上述雜質區域等各步驟。 本發明第一觀點之非揮發性半導體記憶裝置及第三觀點 之非揮發性半導體記憶裝置的製造方法，由於構成一個記 憶體單元之兩個第一控制電極之相對面的主要區域形成正 錐形狀，因此於第二控制電極實施加工時，不產生造成第二 控制電極間短路之導電物質的殘渣。且僅需對第二控制電 極實施加工即可形成字線。 本發明第二觀點之非揮發性半導體記憶裝置，對構成記 憶部之電荷儲存膜部分，鄰接於第一控制電極之長度方向 兩側的電荷儲存膜區域係配置在通道形成區域間的電介質 分離層上。電介質分離層的厚度僅需約數十nm，縱使在該鄰 接區域上儲存有電荷時，該電荷對電介質分離層正下方之 半導體的影響程度遠低於先前的裝置。 【發明之實施形態】 以下，以使用N型通道之記憶體單元，記憶體單元陣列方 式為虛擬接地(VG; Vertual Ground)型的非揮發性記憶體為例， 並參照圖式說明本發明的實施形態。 圖1 (A)為記憶體單元的平面圖，圖1 (B)為沿著圖1 (A)之A-A線的剖面圖。此外，圖2 (A)為沿著圖1 (A)之B-B線的剖面圖 ，圖2 (B)為沿著圖1 (A)之C-C線的剖面圖。 上述圖中的符號SUB表示P型半導體基板、P型井或矽絕緣 體（SOI; Silicon〇n Insulator)層等P型各種半導體層。為求方便， -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 531882 A7 B7 五、發明説明（ 以下稱基板SUB。 _ 在基板SUB上，於圖之橫方向（列方向）上形成有長平行線 條狀的電介質分離層ISO。電介質分離層ISO以矽局部氧化 (LOCOS; Local Oxidation of Silicon)法、淺溝渠隔離（STI; Shallow Trench Isolation)法或攔隔離（Field Isolation)法形成。此處係採用 襴隔離法，在基板SUB上形成有厚度約數10 nm的電介質膜 (電介質分離層ISO)。該電介質分離層ISO間之列方向上長線 狀的區域為該記憶體單元的半導體活性區域。 半導體活性區域内，以指定間隔形成有摻雜N型雜質的源 極、汲極區域S/D。源極、汲極區域S/D間的半導體活性區域 為電晶體的通道形成區域CH。 包含摻雜有高濃度N型雜質之多晶矽的位元線BL1，BL2係 以與列方向直交之圖上縱方向（行方向）上形成長平行線狀的 圖案所形成。位元線BL1，BL2橫切電介質分離層ISO上，並與 行方向之記憶體單元的源極、汲極區域S/D接觸，供給共用 之源極電壓或汲極電壓至這些記憶體單元上。構成位元線 BL1，BL2之多晶石夕的厚度約為1〇〇 nm〜5〇〇 nm。該多晶石夕的表 面被電介質膜DF1覆蓋。 包含數個電介質膜的電荷儲存膜CSF，以連接於該位元線 BL1，BL2側面之電介質膜DF1與通道形成區域之端部上的狀 態而形成。電荷儲存膜CSF具有剖面形成L狀，其底部形成有 側壁形狀的第一控制電極（以下稱控制閘）CG1，CG2。控制閘 CG1，CG2沿著電荷儲存膜CSF與位元線BL1，BL2，在行方向上 延伸配置。控制閘CG1，CG2在以電介質膜DF1及電荷儲存膜 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210x297公釐)
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線 531882 A7 B7 五、發明説明（9 ) ^ CSF覆蓋位元線BL1，BL2表面的狀態下，堆積多晶矽膜，並藉 由將其予以回蝕而形成，詳細内容如後述。控制閘CG1，CG2 在介由電介質膜的狀態下支撐在位元線BL1，BL2的側面。因 此，位元線BL1, BL2對控制閘CG1，CG2發揮”輔助層，’的功能 。此外，被控制電極CG1，CG2與通道形成區域CH夾住的電荷 儲存fe部分’亦即電何儲存艇CSF的底部構成注入儲存有電 荷以記憶資訊的“記憶部”。 控制閘CG1，CG2間之相對面的主要區域形成正錐形。該相 對面形成正錐形的優點如後述。在控制閘CG1，CG2的相對面 上及通道形成區域CH上形成有單層的電介質膜DF2。 藉由埋入該控制閘間之空間内的導電物質，形成有字線 WL。字線WL橫切位元線BL1，BL2上之電介質膜DF1上，同時 以與半導體活性區域概略相同的圖案形成。此外，在字線 WL之寬度方向兩側的側面形成有包含導電物質的側壁WL’。 設置側壁WL’的理由如下： 使行方向之單元尺寸為最小時，均宜以光刻之解像限度 等所決定之最小線寬F形成電介質分離層ISO的線與空間、字 線WL的線與空間。此時，必須電介質分離層ISO之空間寬度 之半導體活性區域的寬度與字線WL的寬度概略一致，兩者 間合併時沒有餘裕。因此，在圖2 (B)所示之控制閘CGI, CG2 間的相對空間中，字線WL對半導體活性區域（通道形成區域 CH)在寬度方向偏移時，通道形成區域CH的一部分形成未與 字線WL重疊的區域。由於該區域會受到字線WL之電場的影 響，因此，形成源極與汲極間的洩漏路徑，形成無法關閉通 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 531882 A7 B7 五、發明説明（Η)) . 道的狀態。尤其是，因字線在寬度方向偏移，在記憶部上形 成沒有注入熱電子的區域。然而，使用熱孔注入加以消除時 ，僅其正下方之半導體部分的臨限值電壓大幅降低，造成通 過此處的漏電流增加。 此外，還有因字線WL位置偏移造成通道寬度縮小的問題 。字線寬度縮小隨伴讀出電流降低，再加上漏電流增加，導 至加快讀出信號之S/N比降低的缺點。 本實施形態藉由在字線WL的側面設置實質上擴大字線WL 寬度的側壁WL，，除可以最小線寬F形成字線WL之外，還可 防止上述洩漏路徑的形成及通道寬度的縮小。而為求達到 該目的，側壁WL’的寬度需要等於或大於光刻的合併餘裕。 此外，為求達到該目的，於字線WL實施加工時，應避免連續 蝕刻至其底層的電介質膜DF2。此因，若電介質膜DF2未完全 覆蓋通道形成區域CH的表面，於圖2 (B)中之字線WL在寬度 方向偏移時，側壁WL’將直接接觸通道形成區域CH的表面， 這是為了避免此種情況的發生。 此種構造之記憶體單元中，串聯形成有將字線WL作為閘 極之中央的字電晶體WT，與夾住自電晶體WT而位於兩側， 將控制閘CG1或CG2作為閘極的兩個記憶體電晶體MTa，MTb。 亦即，在操作時，使字電晶體WT發揮將兩個記憶體電晶體 MTa，MTb之通道作為源極與汲極的功能，使記憶體電晶體 MTa，MTb發揮將源極、汲極區域S/D之其中一個與字電晶體 WT之通道作為源極與沒極的功能。 圖3為包含控制閘之電極引出用電極蟄顯示記憶體單元陣 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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列的平面圖。 幻圖Γ係對應於以同電位控制各位元線兩側之控制開cgi =_閘CG2及各控制閘CG3的控制方法。本實施形態由於 含形成於位元線周圍之側壁形導電層，因此，—個 =早…兩個控制閘’亦即控制閘⑽與CG2，或控制 」MCG3,㈣制閘形成時已經分離。因此，不需要切斷 個冗憶體單元内的兩個控制閘。 形成控制⑽〗，CP2, CP3時，料控制閘形成時，堆積構 成控制閑的導電膜之後，在形成控制塾⑵，CP2, CP3的區域 裝 上形成面積大之矩形圖案的姓刻保護層，之後進行回姓。回 蚀後除去㈣保護層時，該部分上殘留控制塾CP1CP2 CP3 。圖3為-種形成控制塾以連接於環狀之控制閘短邊的例子。 另外’為求在列方向之記憶體單元間提高串列存取的彈 性，於鄰接之單間，希望在控制閘上單獨施加不同的電壓 k 時’則需要實施切斷位元線兩側之控制閘的步驟，還需要對 切斷之控制閘分別形成控制塾。 圖4為放大顯示記憶體單元主要部分的剖面圖。 下 氮 膜 入 存 如圖4所示，電荷儲存膜CSF如由三層電介質膜構成。最 層之底層膜BTM及最上層之頂層膜τ〇ρ如包含二氧化矽、 氧化矽（silicon oxynitride)或電荷陷阱少的氮化矽等。底層狀 BTM具有在與基板間形成電位隔層的功能，頂層膜丁具有 儲存電荷抽出至問極端，防止不需要的電荷自閘極端進 的功能。中間膜CS上包含許多電荷㈣，主要擔任電荷儲仔 的功能。中間膜CS由包含許多電荷陷阱之氮化矽及氧氮化 -14- 本k張尺度適财關家標準(CNS) A4規格(21GX297公f)— 531882 A7 B7 五、發明説明（12 ) ^ 矽或包含金屬氧化物的絕緣性物質（電介質）等構成。 寫入時，注入電荷至記憶部1内時，在位元線BL1上施加正 的汲極電壓，在位元線BL2上施加基準電壓，控制閘CG1, CG2上分別施加最佳化的正電壓，字線WL上施加能形成通道 的正電壓。此時，自連接於位元線BL2之源極、汲極區域S/D 供給至通道的電子在通道内被加速，在連接於位元線BL1之 源極、汲極區域S/D端形成高能量，穿越底層膜BTM的電位隔 層，被注入、儲存在記憶部1内。 注入電荷至記憶部2時，切換控制閘CG1，CG2間的電壓，並 切換位元線BL1，BL2間的電壓。藉此，電子的供給端與電子 能量性變熱端與上述相反，電子被注入記憶部2内。 讀出時，在位元線BL1，BL2間施加指定的讀出汲極電壓， 使寫入有讀出對象之位元的記憶部端形成源極。此外，雖可 使通道開啟，不過，未達使記憶體電晶體MTa，MTb的臨限值 電壓改變的程度，且在控制閘CG1，CG2與字線WL上施加分 別予以最佳化的正電壓。此時，通道的導電率依讀出對象之 記憶部之儲存電荷量或有無電荷的差異而有效改變，因而 記憶資訊被轉換成汲極端的電流量或電位差被讀出。 讀出另一個位元時，藉由切換位元線.電壓與切換控制閘 電壓，使寫入有該位元的記憶部端形成源極.，進行與上述相 同的讀出。 刪除時，施加與上述寫入時相反方向的刪除電壓，使通道 形成區域CH與源極、汲極區域S/D端高，控制閘極CG1及/或 CG2端低。藉此，兩個或其中一個記憶部的儲存電荷抽出至 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
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線 531882 A7 B7 五、發明説明（13 ) 基板SUB端，記憶體電晶體恢復成刪除狀態。另外，其他的 刪除方法亦可採用，藉由以控制閘電場的吸引，將源極、汲 極區域S/D或基板内部之圖上未顯示之PN接合附近產生之與 儲存電荷極性相反的高能電荷注入記憶部的方法。 其次，參照圖5至圖11所示的剖面圖來說明記憶體單元的 製造方法。 首先，如圖1 (A)及圖3所示，在基板SUB上形成於行方向為 長平行線條狀的電介質分離ISO。如圖5所示，在整個電介 質分離層ISO上及電介質分離層ISO間之半導體活性區域上依 序形成墊層PAD、氧化阻止層0S及犧牲層SF。氧化阻止層0S 為不容易氧化的缴密膜，如包含厚度約50腿的氮化碎膜。 其下的墊層PAD為基於對氧化阻止層0S之基板SUB提高黏合 性及降低應力之目的，因應需要所形成的薄膜，如包含厚度 約5 nm〜8 nm的二氧化矽膜。犧牲層SF為對氧化阻止層〇S蝕 刻時選擇性高的材料，如包含二氧化矽膜，其膜厚因應位元 線的高度來決定。 以光阻等作為掩膜，將此疊層膜PAD、OS及SF予以圖案化 ，形成在行方向為長平行線條狀的開口部。該開口部内，沿 著其長度方向，電介質分離層ISO及半導體活性區域交互排 列露出。 堆積厚的摻雜有高濃度N型雜質的多晶矽，藉由自表面對 其研磨或回蝕，在犧牲層SF表面分離。藉此，如圖7所示，形 成有埋入疊層膜PAD、〇S及SF之開口部的位元線BL1，BL2。並 藉由位元線BL1，BL2電性連接有在開口部底面露出的半導體 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 531882 A7 B7 五、發明説明（14 ) 一 活性區域。 一- 選擇性除去犧牲層SF後，將露出之位元線BL1, BL2的面加 以熱氧化，形成如厚度約為數10 nm的電介質膜DF1。藉由將 電介質膜DF1與氧化阻止層OS的膜厚予以最佳化，縱使氧化 阻止層OS的端面上積極進行氧化，仍可藉由足夠厚度的電 介質膜DF1完全覆蓋位元線BL1，BL2的表面。此外，在該加熱 步驟中，將構成位元線BL1，BL2的多晶矽作為固態擴散源，N 型雜質擴散至半導體活性區域，因而形成有源極、汲極區域 S/D。另外，因該擴散造成源極、汲極區域S/D的深度及雜質 濃度不足時，亦可繼續實施加熱，或是在上述圖6的步驟中 ，藉由通過開口部的離子注入，預先將所需濃度的雜質注入 半導體活性區域内。 依序除去氧化阻止層OS及墊層PAD，在包含露出之通道形 成區域CH與電介質膜DF1的整個表面上形成電荷儲存膜CSF 。另外，以圖4所示之三層構造，藉由熱氧化底層膜BTM以形 成電荷儲存膜CSF時，僅在通道形成區域CH表面形成有底層 膜 BMT。 堆積厚的換雜有足夠雜質的多晶碎’在多晶碎上的必要 位置上形成用於形成圖3所示之上述控制墊CP1，CP2, CP3···的 蝕刻保護層後，將多晶矽加以回蝕。藉此，在介由電介質膜 DF1，CSF的狀態下，對位元線BL1，BL2的兩側面形成有側壁 形狀的控制閘CG1，CG2。同時，形成有適切連接於控制閘 CG1，CG2, CG3,···的控制墊CP1，CP2, CP3…。由於此時之摻雜 有足夠雜質之多晶矽的厚度將決定控制閘寬度，因此須嚴 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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線 531882 A7 B7 五、發明説明（15 ) 一 格加以控制。 _ 之後，除去li刻保護層。 為求形成圖1 (B)的構造，首先，將控制閘CG1，CG2作為掩 膜，來蝕刻電荷儲存膜CSF。藉此，控制電極CG1，CG2間之通 道形成區域CH上的電荷儲存膜部分與位元線BL1，BL2上方的 電荷儲存膜部分被除去。其次，實施熱氧化，在控制電極 CGI, CG2表面與控制閘CG1，CG2間露出之通道形成區域CH的 表囬形成《一氧化珍纟旲。精此^雖在多晶碎或早結晶碎的表面 形成有單層的電介質膜DF2，不過，因其他部分為電介質膜 ，因此幾乎未被熱氧化。另外，由於摻雜有雜質之多晶矽的 熱氧化膜厚約為單結晶碎之熱氧化膜厚的兩倍，因此，縱使 中央之MOS電晶體的閘極氧化膜厚薄，仍可確保配線間足夠 的絕緣性。 繼續.，整個面上堆積厚的構成字線WL之導電材料，在其 上形成列方向為長平行線條狀的光阻等圖案。藉由將該圖 案作為掩膜之RIE等各向異性強的蝕刻，對導電材料實施加 工，以形成字線WL。並形成圖2 (B)所示之字線WL的側壁WL’ 。如此完成記憶體單元的基本構造。 以下，說明本實施形態之記憶體單元構造優於顯示先前 技術之上述論文中揭示的記憶體單元構造。而以下的說明， 係於上述論文中揭示之剖面構造中，將控制閘分割成兩個 側壁作為比較例，不過，縱使不分割控制閘，本發明的優點 亦同。 圖12 (A)為上述論文中揭示之單元的剖面構造中，再將控 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 玎 線 531882 A7 B7 五、發明説明（16 ) ， 制閘分割成兩個時之沿著列方向的剖面圖。圖12 (B)為以兩 個記憶體單元為中心所描繪的平面圖，圖13為包含控制墊之 記憶體單元陣列的平面圖。而這些圖中，顯示與本實施形態 共同構造的符號，與本實施形態中使用者相同。 該比較例之記憶體單元，其包含串聯有字電晶體WT與夾 住其之兩個記憶體電晶體MTa，MTb的基本單元構造，與本實 施形態的記憶體單元相同。 不過，比較例的記憶體單元與本實施形態之記憶體單元 在構造上的顯著差異在於，其具有連接於字線WL的字閘極 WG，於介由電荷儲存膜CSF的狀態下，在其側面形成側壁狀 控制閘CGI, CG2, CG3，與沒有在行方向之單元間實施分離的 電介質分離層ISO。由於控制閘CG1，CG2, CG3需要在行方向 延伸，因此，至少在其形成時，構成輔助層之字閘極WG也 需要形成在行方向為長平行線條狀。但是，又為了電性分離 字線WL間，而需要將線條狀的字閘極WG分斷成各個單元的 單獨圖案。從單元構造上可清楚看出以上的差異。 以下，依序簡述從比較例之單元構造推測的製造方法。 首先，使單層電介質膜DF與構成字閘極WG的導電膜疊層 在基板SUB上，將其予以圖案化，形成在行方向為長平行線 條狀的圖案。在包含該圖案表面及基板SUB表面的整個面上 形成包含0N0膜的電荷儲存膜CSF。在此狀態下，堆積厚的 摻雜有雜質之多晶矽，以埋入構成字閘極WG的導電層間， 例如，在圖13所示之控制墊CP1，CP2, CP3，···之位置等必要位 置上形成蝕刻保護層，在此狀態下，以各向異性強的條件回 -19- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 531882 A7 B7 五、發明説明（17 ) > 蝕多晶矽。因而，在構成字閘極WG之導電層的兩側面上， 於介由電荷儲存膜CSF的狀態下，包含多晶矽的側壁形成有 控制閘CG1，CG1，CG2, CG2, CG3, CG3，···。並同時形成有控制 墊CP1，CP2, CP3，···。藉由熱氧化法將包含多晶矽之側壁（聚矽 化壁（Ployside Wall))的表面加以氧化後，藉由將聚矽化壁及構 成字閘極WG的導電層作為掩膜，且將聚矽化壁間之電荷儲 存膜CSF作為穿透膜的離子注入，在聚矽化壁間的基板表面 區域内摻雜N型雜質，以形成源極、汲極區域S/D。之後，以 二氧化矽等電介質埋入聚矽化壁間的空間内後，藉由研磨 或回蝕，將電介質的表面予以平坦化，使其表面高度與構成 字閘極WG之導電層的高度概等。該平坦化的程度為構成字 閘極WG之導電層表面露出，而聚矽化壁表面因存在熱氧化 膜而未露出。繼續，在平坦化的面上堆積構成字線WL的導 電物質，在其上形成列方向為長平行線條狀的光阻。將該光 阻作為掩膜，蝕刻導體，以分離字線WL間。並藉由蝕刻來分 斷連續露出於字線WL間之底層的導電層。藉此，字閘極WG 以單獨的圖案形成在各單元上。 該比較例的第一個問題是，最後步驟中，將構成字閘極 WG之導電層分斷成各單元的圖案時，容易產生多晶矽的殘 渣。亦即，如上所述，因構成字閘極WG之導電層的剖面形 成台狀，將其分斷時，形成挖掘具有反錐形之側面的孔，因 而，自表面開口部觀察，形成陰影部分的最深位置，亦即如 圖12 (B)所示之在沿著側面下邊的部分容易殘留條狀的多晶 矽。此種多晶矽的殘渣會造成字閘極WG間電性短路，因此 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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線 531882 A7 B7 五、發明説明（18 ) - 此種記憶體陣列的字線短路不良。 本實施形態之單元構造，由於沒有構成字閘極WG的導電 層’因此不需要將其分斷。此外，於分離字線1時，在飯刻 除去位置的底層具有配合側壁形控制閘形狀的正錐形側面 。因此’具有這個部分不容易殘留導電物質的優點。 比較例的第二個問題是，如本實施形態的，由於沒有電介 質分離層ISO，因此，於反覆多次重寫操作後，電荷容易固 足性積存在鄰接記憶部的電荷儲存膜CSF區域内。尤其是重 寫操作時僅執行注入的電荷，如為求刪除而注入之反極性 電荷（正孔）僅被注入，而未被刻意抽出，因而逐漸積存在這 個區域上。以致在通道的外側容易形成洩漏路徑。圖12 (抝 顯示該電荷的殘留區域與洩漏路徑方向。 本貝施开》怨在圖2 (A)中之連接於通道形成區域ch之電荷 儲存膜CSF的部分構成記憶部，該記憶部的鄰接區域配置在 電介質分離層ISO上。因此，縱使電荷固定性積存在該鄰接 區域上，因通道不受該電荷的影響，因此具有不產生洩漏路 k的彳炎點。另外，以LOCOS法及STI法形成電介質分離層時， 因基板表面區域被絕緣化，因而更不容易產生漏電流。 比較例的第三個問題是，如圖13所示，由於控制閘圍繞在 構成字閘極WG之導電層的周圍形成環狀，在導電層的和邊 上需要將該控制閘切割在雨處。此因，一個記憶體單元内之 兩個控制閘CG1與CG2、CG2與CG3、···若無法單獨施加不同= 電壓，則很難有效實施2位元記憶操作。 本實施形態之單元構造，如圖3所示，一個却彳咅轉一 -21 -
531882 A7 B7 五、發明説明（19 ) 之兩個控制閘CG1與CG2、CG2與CQ3、…於形成時已被分離。 因此，本實施形態具有只要以同電位使用鄰接之控制閘CG1 與CGI、CG2與CG2、…就不需要執行用於切斷控制閘之步驟 的優點。另外，為求提高VG單元陣列之串列存取操作的彈 性，希望單獨控制整個控制閘時，於圖3中需要分別切斷控 制閘CG1與CGI、CG2與CG2、…，僅控制閘之切斷位置與比較 例不同，而切斷位置數量則相同。 此外，本實施形態之輔助層包含導電物質（如摻雜雜質的 多晶矽），與僅以將位元線埋入半導體内之雜質區域來形成 白勺比較例相比，位元線BL1, BL2,…的電阻降低。 此外，本實施形態可使字電晶體WT之通道長度小於最小 線寬F。由於字電晶體WT之源極與汲極為記憶體電晶體MTa， MTb的通道，因此，縱使將字電晶體WT的通道長度予以微細 化，也不容易造成擊穿問題。 本實施形態在本發明之技術構想範圍内可作各種改變。 例如，形成控制閘之對象的輔助層並不限定於多晶矽，亦 可由非晶質矽或其他導體構成，此外，亦可由電介質構成。 此時，需要在電介質分離層ISO下，埋入源極、汲極區域來 形成，或是需要在源極、汲極區域S/D上，切斷電介質分離層 ISO至記憶部的兩端。因而，源極、汲極區域S/D形成在行方 向為長線狀，並將該源極、汲極區域S/D用作位元線。 此外，亦可執行圖9的步,驟以形成電荷儲存膜SCF，來取代 圖8步驟中，以熱氧化在多晶矽的表面形成電介質膜DF1。此 時，於圖11的步驟中，因電荷儲存膜SCF的蝕刻，構成位元線 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 531882 A7 B7 五、發明説明（20 ) —BL1，BL2，···之多晶矽的上面雖露出，由於，之後在熱氧化控 制閘CG1，CG2，···的表面時，構成該位元線的多晶矽上面也被 熱氧化而形成有二氧化矽膜，因此確實形成與字線的絕緣 分離膜。此方法不需要圖5之形成墊層PAD及氧化阻止層OS 的步驟、爾後之除去步驟及圖8之熱氧化步驟，這個部分具 有簡化步驟的優點。 再者，控制閘CG1，CG2,…的形狀並不限定於形成在包含導 體或電介質之輔助層（上述說明中之位元線BL1, BL2，···)側面 的側壁形狀。如圖14所示，亦可將控制閘CG1，CG2,…形成覆 蓋位元線BL1，BL2，···之側面及上面的形狀。不過，此種形狀 僅限定於以電性同電位使用屬於夾住位元線之不同單元的 控制閘上。 又，根據此一構成，必然是電荷儲存膜CSF也覆蓋位元線 BL1，BL2，···之側面及上面之形狀。這是因為，在早先所說明 之圖11電荷儲存膜的分離步驟中，位元線上之電荷儲存膜部 份由控制閘CG1，CG2,···所保護。 以下，參照2例及圖式，說明該控制閘CG1，CG2,…的形成 方法。 第一種方法如圖15〜圖17所示。該製造方法可將先前說明 之圖10所示之側壁形控制閘的形成步驟，替換成圖15及圖16 所示的步驟來實施。 經過與圖5〜圖9相同的步驟，形成位元線BL1，BL2、源極、 汲極區域S/D、電介質0?1及電荷儲存膜08?後，如圖15所示， 全面形成包含多晶矽或非晶質矽等的導電膜CGF。此外，藉 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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線 531882 A7 B7 五、發明説明（21 ) 一 由光刻，在位於位元線BL1，BL?±之導電膜CGF部分的上面 形成光阻圖案IU。 藉由將該光阻圖案RH乍為掩膜的蝕刻，將導電膜CGF予以 圖案化，藉此，如圖16所示，在通道形成區域中央部的上方 形成有分離之控制閘CG1，CG2。 此時之蝕刻宜在各向異性適切強、光阻圖案R1稍微後退 的條件下進行。此因，蝕刻中光阻圖案R1隨膜減少，光阻圖 案R1的邊緣後退，最後，控制閘CG1，CG2側面的主要區域形 成正錐形。另外，為便於邊緣的後退，亦可藉由較高溫的事 後烘烤等，預先規範光阻圖案R1的邊緣。 如圖17所示，進行以該控制閘CG1，CG2作為掩膜的蝕刻， 來分離電荷儲存膜CSF。此外，為求形成圖14的構造，採用與 上述相同的方法，形成電介質膜DF2及字線WL，完成該記憶 體單元的基本構造。 第二種方法為對底層形狀自我對準的形成導電膜CGF加工 時的掩膜層。第二種方法如圖18〜圖22所示。該製造方法可將 先前說明之圖10所示之侧壁形控制閘的形成步驟，替換成圖 18〜圖22所示的步驟來實施。 經過與圖5〜圖9相同的步驟，形成位元線BL1，BL2、源極、 汲極區域S/D、電介質DF1及電荷儲存膜CSF後，如圖18所示， 全面形成包含多晶矽或非晶質矽等的導電膜CGF。繼續，在 導電膜CGF表面形成薄的包含氮化矽等的氧化阻止膜OSF。 再塗敷光阻，並烘烤後，進行回蝕，以光阻R2埋入表面的凹 部。 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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線 531882 A7 ______ 57 五、發明説明（22 ) 〜 此種狀態下，藉由以光阻R2作為掩膜的姓刻，如圖19所示 的，除去位於位元線BL1，BL2上方之氧化阻止膜〇sf的一部 分。 除去光阻R2後，選擇性熱氧化露出於氧化阻止膜〇sF周圍 的導電膜CGF，如圖20所示，在位元線BL1, BL2的上方形成電 介質膜DF2。 如圖21所示，除去氧化阻止膜OSF。 藉由以電介質膜DF2作為掩膜的#刻，將導電膜CGF予以 圖案化。藉此，如圖22所示，在通道形成區域中央部的上方 形成有分離之控制閘CG1，CG2。 此時之姓刻宜在各向異性適切強、電介質膜DF2稍微後退 的條件下進行。由於電介質膜DF2係藉由將氧化阻止膜〇SF 作為掩膜之選擇性氧化而形成，因此，與所謂之LOCOS的鳥 嘴（Birds Beak)同樣的，這個邊緣部分，愈頂端膜厚愈薄。因 此’控制閘的蚀刻中，電介質膜DF2膜減少時，電介質膜DF2 的邊緣同時後退，最後，控制閘CG1，CG2側面的主要區域形 成正錐形。 之後，進行以該控制閘CGI, CG2作為掩膜的蝕刻，來分離 電荷儲存膜CHS。此外，為求形成圖14的構造，採用與上述 相同的方法，在控制閘CG1，CG2的側面形成電介質膜DF2及 字線WL ’完成該記憶體單元的基本構造。 【發明效果】 本發明之非揮發性半導體記憶裝置及其製造方法，不需 要如先前例之連接字閘極與字線步驟，此外，於對第二控制 -25- 本紙張尺度適用中國國家榡準(CNS) A4規格(210 X 297公釐) 531882
不產生造成第 電極實施加工時 物質的殘(查。 二控制電極間短路 之導電 縱使在沿著第一控制電極的方向， 、 ， 於圮憶邵更外側之近
接區域上固定性積存無法控制的電苻 _ _ A 私何時，因電介質分離層 的存在，使該電荷對通道之影塑颟荽、u、π , 〜曰肩耆減弱，縱使反覆實施重 寫操作，也不致使戌漏特性惡化。 由於在形成-個記憶體單元内的兩個第一控制電極時， 兩者已被㈣，因此不需要用於單獨控制其的分離步驟。 輔助層包含導電物質時，與僅以將位元線埋入半導體内 之雜質區域構成時比較，位元線電阻顯著降低。此外，將第 一控制電極形成覆蓋辅助層側面與上面的形狀時，第一控 制電極的電阻比側壁形更低。 再者，縱使以光刻之最小臨限值形成第二控制電極的線 與空間寬度，不致因第二控制電極的合併偏移造成漏電流 增加或通道寬度減少，因而，讀出信號之S/N比不致降低。 【圖式之簡要說明】 圖1 (A)為實施形態之記憶體單元的平面圖。（B)為沿著（A) 之A-A線的剖面圖。 圖2 (A)為實施形態之記憶體單元中，沿著圖i(A)之b_b線的 剖面圖。（B)為沿著圖1 (A)之C-C線的剖面圖。 圖3為實施形態之非揮發性記憶體中，包含控制閘之電極 引出用墊所示之記憶體單元陣列的平面圖。 圖4為放大顯示實施形態之圖1 之記憶體單元之主要部 分的剖面圖。 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 531882 A7 B7 五、發明説明（24 ) ^ 圖5為實施形態之記憶體單元製造中之形成犧牲層厚的剖 面圖。 圖6為實施形態之記憶體單元製造中，在犧牲層等上將位 元線的圖案予以開設孔徑後的剖面圖。 圖7為實施形態之記憶體單元製造中，位元線形成後的剖 面圖。 圖8為實施形態之記憶體單元製造中，將位元線表面加以 熱氧化後的剖面圖。 圖9為實施形態之記憶體單元製造中，形成電荷儲存膜之 後的剖面圖。 圖10為實施形態之記憶體單元製造中，控制閘形成後的剖 面圖。 圖11為實施形態之記憶體單元製造中，除去將控制閘作為 掩膜之電荷儲存膜之一部分後的剖面圖。 圖12 (A)為顯示實施形態之比較例之記憶體單元構造的概 略剖面圖。（B)為實施形態之比較例之以兩個記憶體單元作 中心之記憶體單元陣列的平面圖。 圖13為實施形態之比較例之記憶體單元陣列與控制墊的 平面圖。 圖14為顯示實施形態之控制閘形狀之類似例之沿著圖1 (A) 之A-A線的剖面圖。 圖15為形成類似例之控制閘之第一種方法於光阻圖案形 成後的剖面圖。 圖16為形成類似例之控制閘之第一種方法於控制閘触刻 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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Claims (1)

1. 一種非揮發性半導.體記憶裝置.，其具有記憶體單元； 孩記憶體單元具有··通道 泰 k开/成£域，其係包含半導體； 私σ &子，/、係包含疊層之數 荷保持功能； ％|貝胰且具有笔 兩個記憶部，其係包含重疊在上述通道形 端邵上之上述電荷儲存膜區域； 雨 ^層電介質膜’其係在上述記憶部間連料上述通道 形成區域上； - 兩個第&制電極’其係使彼此相對之面的主要區域 形f正錐形狀，而分別在上述記憶部上形成；及 第二控制電極，其係在與各第一控制電極絕緣的狀態 下埋入上述兩個第一控制電極間之空間，且接於上述單 層電介質膜上。 如申明專利範圍第1項之非揮發性半導體記憶裝置，其中 上述記憶體單元還具有： 兩個4貝區域，其係包含上述通道形成區域與反導電 型的半導體，並夾住通道形成區域而彼此分離；及 、兩個輔助層，其係分別形成在上述兩個雜質區域上， 並接近上述第一控制電極之面向上述記憶體單元外側的 各面。 3. 如申請專利範圍第2項之非揮發性半導體記憶裝置，其中 上述輔助層包含介由電介質膜的狀態下，接近上述第 一技制電極的外側面之導電層。 4. 如申請專利範圍第3項之非揮發性半導體記憶裝置，其中 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公愛)
上圯導電層包含摻雜有與上述雜 5質的多一夕或非晶”層。…“ £域相同導電型. 5·如申請專利範圍第2項之非揮發性半導體記憶裝置，其牛 質^述輔助層包含接近上述第—控制電極外側面的電4 6.如申請專利範圍第2項之非揮發性半導體記憶裝置，其中 ::有上述通道形成區域、上述兩個記憶部、上述第一 及弟二担制電極、上述兩個輔助層及上述兩個雜質區涵 的i己憶體單元成行列狀排列數個，而構成記憶體 列； 卞 述兩個輔助層分別被於行方向長狀配置之數個記憶 也早凡共用’且被鄰接於列方向之兩個記憶體單元 用； 上述兩個第一控制電極沿著上述兩個輔助層配置，並 被數個記憶體單元所共有； 上述第二控制電極在列方向上長狀配置，被數個記憶 體單元所共用。 力申μ專利範圍第6項之非揮發性半導體記憶裝置，其中 一自寬度方向兩側夾住鄰接於列方向上之兩個記憶體單 兀共有足上述輔助層的兩個上述第一控制電極係電性導 通。 8·如中請專利範圍第7項之非揮發性半導體記憶裝置，其中 上述第一控制電極包含形成於上述輔助層之寬度方向 兩側之側壁形狀的導電屑； -30- B8 B8
乂具^上逑側壁形狀的兩個第控制電極在上述記憶體 早几陣列的外側彼此連接。 申Μ專利|(L圍第7項之非揮發性半導體記憶裝置，並中 上述第-控制電極包含覆蓋上述輔助層之兩個側面與 上面的導電層。 10·如申請專利範圍第6項之非揮發性半導體記憶裝置，其中 在都接於行方向之記憶體單元間，電性分離上述通道 形成區域的電介質分離層，至少形成於上述第二控制電 極間之上述半導體的表面區域上。 U.如申請專利範圍第1G項之非揮發性半導體記憶裝置，並 中 〃 上述第二控制電極在其寬度方向兩側具有侧壁； 該側壁分別重疊於上述電介質分離層的邊緣部上。 12.-種非揮發性半導體記憶裝置，其具有數個記憶體單元； 各記憶體單元具有： 通迢形成區域，其係包含第一導電型半導體； 第一及第二雜質區域，其係包含第二導電型半導體， 失住上述通道形成區域而彼此分離； 、控制電極’其係在與上述第一及第二雜質區域之分離 方向成直父之方向上長狀配置，由數個記憶體單元所共 有；及 ^ 電荷儲存膜，其係包含形成在上述控制電極正下層之 數個電介質膜，於重疊在上述通道形成區域上之部分記 憶資訊； -31 - 、申请專利粑圍 .與上述第—及第二雜質區域-之分離方向成直交方向上 系接足記憶體單元藉由電介質分離層被電性分離； 、/ 迟包^丨貝分離層分離之上述鄰接記憶體單元之上 述各個罘-雜質區域及上述各個第二雜質區域分別以導 電層連接。 Μ軍U半導體g憶裝置的製造方法，該記憶裝置 :、、所通逼形成區域’其—係包含第-導電型半導體；兩 固雜質區域，其係包含第二導電型半導體，並夾住上述 =運形成區域而彼此分離；兩個第_控制電極，其係於 ’丨由包含數個電介質膜之電荷儲存膜的狀態下，形成在 接近=兩個雜質區域之上述通道形成區域的兩端ΐί ’制電極，其係於介由單層電介質膜的狀態下 、’在上述第-控制電極間之上述通道形成區域上相對， 於上述雜質區域之分離方向上延伸配置，· 上述製造方法包含以下各步驟，亦即·· 向 在上述雜質區域上或形成有上述雜質區域的半導體 域上形成具有在與上述雜質區域之分離方向直交之方 上成長線形狀的輔助層； 在上述輔助層之表面與上述通道形成區域表面 上述電荷儲存膜； 在介土上述電荷儲存膜的狀態下，沿著上述輔助層 成上述第一控制電極； 將上述第-控制電極作為掩膜進㈣刻， 何儲存膜的一部分； -32 本紙張尺度適用中s S家鮮(CNS) A4規格(210[ 297公釐)
申請專利範圍 在除去上述電荷搜左替 表面盘上述第一路-出之上述通道形成區域的 &制電極的表面上形成單層電 哈气單層包;|貝膜上與上述輔助層上形成上述第二 fe rplj電極等各步驟。 14· 2凊專利範圍第碑之非揮發性半導體記憶裝置的製 4方法，其中 上述輔助層包含電介質層。 - 15·如中凊專利範圍第13項之非揮發性半導體記憶裝置的製 造方法，其中 上述輔助層包含導電層。 16·如中請專利範圍第15項之非揮發性半導體記憶裝置的製 造方法，其中 上述輔助層包含摻雜有第二導電型雜質的多晶矽或非 晶質石夕。 製 17.如申請專利範圍第16項之非揮發性半導體記憶裝置的 造方法，其中 形 還包含藉由以上述輔助層作為擴散源的固態擴散， 成上述第二導電型雜質區域的步驟。 18·如申請專利範圍第16項之非揮發性半導體記憶裝置的製 造方法，其中 為求在上述第二控制電極與上述輔助層之間形成絕緣 ，還包含選擇性熱氧化構成上述輔助層之多晶矽或非晶 質珍表面的步驟。 -33 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 531882 、申請專利範圍 改如申請專利範圍第18項之峡發性半導體記憶裝置的製 造方法，其中 上述輔助層之形成步驟包含以下各步驟，亦即： 依序:層墊氧化膜、氮化膜及犧牲層，以形成疊層膜； 以蚀刻除去上述疊層膜的一部分； 將掺，有第二導電型雜質之多晶碎或非晶質梦埋入除 去上述登層膜的部分，以形成上述輔助層； 除去上述犧牲層；及 一 · 將上述氮化膜作為氧化阻止膜，熱氧化上述多晶碎或 非晶質石夕的表面等步驟。 肌如申請專利範圍第19項之非揮發性半導體記憶裝置 造方法，其中 以 第 於熱氧化上述多晶碎或非晶質碎的表面時，係藉由 ^述.多晶碎或非晶質料為擴散源的關擴散以形成 —導電型的上述雜質區域。 製 Μ· ^申請專利第19項之非揮發性半導體記憶 造方法，其中 上述輔助層之形成步帮還包含以下各步驟，亦即· 以上述輔助層的圖案在上述疊層膜上形成開口部. =過上述開口部，摻雜第二導電型雜質，在露 部:面的半導體區域上形成第二導電型的上述雜 將摻雜有雜質之多晶矽戋非 等各步驟。 九戈非曰日貝石夕埋入上述開口部内 -34 - x 297公釐） 本紙張尺度適财® ®家鮮(CNS) A4規格(21〇
申請專利範圍 22:如申請專利範圍第·13項之非揮 造方法，其中 …“生+導體記憶裝置的製 上述弟一控制電極之形成步驟，γ # θ. 〜係稭由堆積導電膜及 4、& 度万向兩側形成側壁形狀的第 一控制電極。 23.如申凊專利範圍第丨3項 京 、&、’ 开谭枭性+導體記憶裝置的製 k方法，其中 上述第一控制電極之形成步驟還包含-： 堆積導電膜； 在位於上述辅助層上方的導 7导兒膜上形成蝕刻保護層； 及 藉由触刻保護層保護輔助層的上方部分 料電膜，在位於上料道„„巾央料上方部分 分離上述導電膜等各步驟。 认如申請專利範圍第23項之非揮發性半導體記憶裝置的製 造方法，其中 上述蝕刻保護層的形成步驟還包含： 在反映上述輔助層之形狀之上述導電膜凹部的内壁形 成氧化阻止膜； ，熱氧化位^未被氧化阻止膜覆蓋之上述辅助層上方之 導電膜部分的表面，以形成上述触刻保護層；及 除去上述氧化阻止膜等各步驟。 ，申#專利範圍第13項之非揮發性半導體記憶裝置的製 造方法，其中還包含： -35- 531882 A B c D 六、申請專利範圍 在第一導電型半.導體上形成一個方向上形成長平行線 气 ^ 狀的電介質分離層； 將包含摻雜有雜質之多晶矽或非晶質矽的輔助層，在 與上述電介質分離層直交的方向上形成長平行線狀；及 在上述電介質分離層之間，與上述輔助層之配置區域 重疊的半導體位置上形成第二導電型的上述雜質區域等 各步驟。 26.如申請專利範圍第13項之非揮發性半導體記憶裝置的製 造方法，其中 形成上述第一控制電極的步驟包含以下各步驟，亦即： 堆積構成上述第一控制電極的導電膜；. 在構成上述第一控制電極之延伸區域的導電膜部分上 形成姓刻保護層；及 回蝕上述導電膜等各步驟。 -36- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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