JPH05190863A

JPH05190863A - 不揮発性メモリ

Info

Publication number: JPH05190863A
Application number: JP680492A
Authority: JP
Inventors: Hironobu Nakao; 広宣中尾
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1992-01-17
Filing date: 1992-01-17
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】セル面積を小さくでき、製造が容易で、製造コ
ストを低くすることができる不揮発性メモリを提供する
ことを目的とする。【構成】不揮発性メモリ21は、Ｐウェル２内に、ドレイ
ン３、ソース４、電荷保持用絶縁膜６で覆われたチャネ
ル形成領域10a、10bを備えている。チャネル形成領域10
a、10bの上部にはメモリゲート電極５および、絶縁性サ
イドウォール23が設けられている。メモリゲート電極５
にプログラム電圧を印加することにより、チャネル形成
領域10bにチャネルが形成され、ソース４には反転電圧
を印加することによって、空乏層が拡大し、チャネル形
成領域10aがオン状態となる。なお、不揮発性メモリ21
の製造工程において、絶縁性サイドウォール23によって
チャネル形成領域10bの幅Ｗを正確に決定することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関するものであり、特にその集積度向上、動作精
度向上、および製造の容易化に関するものである。

【０００２】

【従来の技術】従来、図６に示すような不揮発性メモリ
１が、知られている。不揮発性メモリ１は、Ｐウェル２
内に、ドレイン３、ソース４が形成されている。ドレイ
ン３、ソース４の間はチャネル形成領域10a,10bであ
る。チャネル形成領域10aとメモリーゲート電極５の間
には、電荷保持用絶縁膜６が設けられている。電荷保持
用絶縁膜６は、同図に示すように、三層構造（シリコン
酸化層6a、シリコン窒化層6b、シリコン酸化層6c）をし
ており、シリコン窒化層6bに電子を保持することができ
る。コントロールゲート電極７は、絶縁膜８および電荷
保持用絶縁膜６によって、メモリーゲート電極５及びチ
ャネル形成領域10bと絶縁されている。

【０００３】なお、不揮発性メモリ１においては、メモ
リゲート電極５に一定の電圧を印加することにより、チ
ャネル形成領域10aのチャネルがカットされ、コントロ
ールゲート電極７に一定の電圧を印加することにより、
チャネル形成領域10bにチャネルが形成される。

【０００４】不揮発性メモリ１の書き込み、読み出し動
作を説明する。まず、書き込みの際には、メモリゲート
電極５にソース４およびドレイン３の電位より高い電位
（例えば９ボルト（以下Ｖと略する））を印加する。こ
れにより、Ｐウェル２内の電子が電荷保持用絶縁膜６に
トラップされる。トラップされている電子によって、チ
ャネル形成領域10aのチャネルがカットされる（以下オ
フ状態という）。電荷保持用絶縁膜６にトラップされた
電子は、メモリゲート電極５への電圧供給を止めても保
持された状態が維持される（以下書き込み状態とい
う）。

【０００５】読み出しについては、次の様にして行う。
まず、コントロールゲート電極７に、しきい値を越える
電圧を印加する。これにより、チャネル形成領域10bに
チャネルが形成される（以下オン状態という）。もし、
電荷保持用絶縁膜６に電子がトラップされていないと、
チャネル形成領域10a、10bともオン状態となり、ドレイ
ン３の電位をソース４の電位より高くすることにより、
ドレイン３とソース４間に電流が流れる。

【０００６】これに対し、電荷保持用絶縁膜６に電子が
トラップされていると、チャネル形成領域10aはオフ状
態となる。したがって、ドレイン３の電位をソース４の
電位より高くしても、ドレイン３とソース４間には電流
が流れない。

【０００７】このように、不揮発性メモリ１は、一旦書
き込み状態とすれば、たとえメモリゲート電極５に電圧
の供給を中止しても、書き込み状態は維持される。ま
た、書き込まれているか否かは、チャネル形成領域10b
をオン状態とし、ソース４とドレイン３の間に電流が流
れるか否かによって判断することができる。

【０００８】消去の場合は、Ｐウェル２にメモリゲート
電極５より高い電位を印加する。これにより、電荷保持
用絶縁膜６内にトラップされている電子が、Ｐウェル２
内に戻り（以下バックトンネリングという）、書き込み
状態を解除できる。

【０００９】上記、不揮発性メモリ１は、マトリックス
状に接続されて使用される。不揮発性メモリ１を複数組
合わせたマトリックス回路の等価回路15を図７Aに示
す。ここで、同図に示すようにマトリックス状に組合わ
せた場合、行方向、列方向に各ゲート電極、ソース、ド
レインが接続される。なお、ソース４はＰウェル２と共
通に接続されている。このように接続したことから、書
き込み、または、読み出しを希望するメモリ（以下選択
セルという）以外のメモリに書き込み、または、読み出
しをしてしまうおそれがある。そこで、等価回路15にお
いては、次に述べるようにして、確実に選択セルを選択
できるようにしている。（なお、選択セル以外を以下非
選択セルという）。

【００１０】図７Bに、セルＣ11を選択セルとする場合
の書き込み時および読み出し時に印加する電圧の一例を
示す。まず書き込む場合には、ワードラインW1,ビット
ラインB2には5V、その他には、-4Vを印加する。これに
より、選択セルＣ11の、メモリゲート電極５にＰウェル
２、ソース４およびドレイン３の電位より9V高い電位が
与えられる。この結果、Ｐウェル２内の電子が電荷保持
用絶縁膜６にトラップされる。

【００１１】一方、非選択セルであるセルＣ12のドレイ
ン３には5Vが印加されている為、チャネル形成領域10a
に5Vが転送される。したがって、メモリゲート電極５に
5Vが印加されていても、電位差が生ぜず、Ｐウェル２内
の電子は電荷保持用絶縁膜６にトラップされない。ま
た、他の非選択セルであるセルＣ13,Ｃ14のメモリゲー
ト電極５には、-4Vが印加されている為、Ｐウェル２内
の電子は電荷保持用絶縁膜６にトラップされない。

【００１２】なお、非選択セルへの書き込みを防止する
為、ビットラインB2に印加されている書き込み禁止電圧
である5Vについては、選択セルＣ11〜Ｃ14のコントロー
ルゲートをオフ状態とすることにより、メモリゲート下
のチャネル形成領域10aにおいても、保持される。

【００１３】読み出しについては、次の様にして行う。
ワードラインX1に5V、ビットラインB1にプラス電源を有
するセンスアンプを接続し、ビットラインB2をオープン
にし、その他は0Vを印加する。

【００１４】選択セルＣ11について見てみると、ワード
ラインX1に5Vを印加することによりチャネル形成領域10
bは、オン状態となる。もし、電荷保持用絶縁膜６に電
子がトラップされていると、トラップされている電子に
よってチャネル形成領域10aがオフ状態となる。したが
って、ソース（Ｐウェル）PWとビットラインB1間に電流
が流れない。これに対し、電荷保持用絶縁膜６に電子が
トラップされていないと、チャネル形成領域10aはオン
状態である。ここで、ビットラインB1には、センスアン
プが接続されておりソースPWには0Vが印加されているの
で、ソースPWとビットラインB1間に電流が流れる。

【００１５】一方、非選択セルＣ12について見てみる
と、ワードラインX1に5Vを印加することによりチャネル
形成領域10bは、オン状態となる。しかし、ソースPWに0
Vが印加されており、ビットラインB2はオープンである
ので、チャネル形成領域10a,10bの状態にかかわらず、
ソースPWとビットラインB2間に電流が流れない。その他
の非選択セルＣ13、Ｃ14については、ワードラインX2が
0Vであるから、双方ともチャネル形成領域10bがオフ状
態である。したがって、ソースPWとビットラインB2間、
ソースPWとビットラインB1間に電流が流れない。このよ
うに、マトリックス状に接続した場合でも、図７Bに示
すような電圧を印加することにより、選択セルのみに書
き込むこと、および読み出すことが可能となる。

【００１６】なお、消去の際は、ワードラインX1,ワー
ドラインX2,ワードラインW1に-4Vを、その他には5Vを印
加する。選択セルＣ11、Ｃ12について見てみると、Ｐウ
ェルPWに5Vを、ワードラインW1に-4Vを印加することと
なり、電界効果により電荷保持用絶縁膜６内にトラップ
されている電子が、バックトンネリングされ、書き込み
状態を解除できる。一方、選択セルＣ13,Ｃ14について
見てみると、ＰウェルPWに5Vを、ワードラインW2に5Vを
印加していることから、上記バックトンネリングされる
ことはない。したがって、書き込み状態を維持できる。

【００１７】

【発明が解決しようとする課題】しかしながら、上記の
ような不揮発性メモリ１においては、次のような問題が
あった。１セルにつき２つのトランジスタで構成されて
いる為、セル面積が大きくなり、製造コストが高くな
る。また、チャネル形成領域10bは、一種のトランジス
タとしての役割を有するため、安定に作動させる必要が
ある。この為、チャネル形成領域10bの幅Ｗを正確に製
造する必要がある。しかし、チャネル形成領域10bの幅
Ｗは、フォトレジストによるマスクが行われた領域長に
より決定される。すなわち、アライメントズレ（合わせ
ズレ）により、幅Ｗが変動するおそれがある。したがっ
て、チャネル形成領域10bの幅Ｗを正確に製造すること
が困難であった。

【００１８】この発明は、上記のような問題点を解決
し、チャネル形成領域10bの幅Ｗを正確に製造すること
により、セル面積を小さくでき、製造コストを低くする
ことができる不揮発性メモリを提供することを目的とす
る。

【００１９】

【課題を解決するための手段】請求項１にかかる不揮発
性メモリは、電路形成可能領域を、第１の電路形成可能
領域と第２の電路形成可能領域に分け、第１の電路形成
可能領域上に、制御用電極を備え、第２の電路形成可能
領域上に制御電極の側壁と隣接する絶縁性側壁を備えた
ことを特徴とする。

【００２０】請求項２にかかる不揮発性メモリは、第１
領域はソースであり、第２領域は、ドレインであり、制
御電極は、ゲート電極であることを特徴とする。

【００２１】請求項３の不揮発性メモリの使用方法は、
請求項２の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各列ごとに設け、同一列に配置され
た不揮発性メモリのゲート電極を接続するゲートライン
を各行ごとに設け、全ての不揮発性メモリのソースを接
続するソースラインを設け、書き込む場合には、書き込
み予定のメモリのゲート電極にプログラム電圧を印加
し、書き込みを防止したいメモリには、ソースとドレイ
ンに電圧を印加することにより、ゲート電極にプログラ
ム電圧を印加しないようにし、読み出す場合には、読み
出し予定のメモリのゲート電極にセンス電圧を印加し、
ソースラインに反転電圧を印加するとともに、読み出し
予定のドレインラインに電流が流れるか否かを読取るこ
とを特徴とする。

【００２２】請求項４の不揮発性メモリの製造方法は、
半導体基板上に電荷を保持するための電荷保持用絶縁膜
を形成する工程、前記電荷保持用絶縁膜上の一部に制御
電極を形成する工程、前記電荷保持用絶縁膜上の制御電
極が形成されていない部分に絶縁性側壁を形成する工
程、前記半導体基板内に第１領域、および第２領域を形
成する工程を備えたことを特徴としている。

【００２３】

【作用】請求項１、請求項２にかかる不揮発性メモリお
よび、請求項４にかかる製造方法は、電路形成可能領域
を、第１の電路形成可能領域と第２の電路形成可能領域
に分け、第１の電路形成可能領域上に、制御用電極を備
え、第２の電路形成可能領域上に制御電極の側壁と隣接
する絶縁性側壁を備えたことを特徴とする。したがっ
て、第２の電路形成可能領域の領域長の制御が容易であ
るとともに、全体の面積をコンパクトにすることができ
る不揮発性メモリを得られる。

【００２４】請求項３の不揮発性メモリの使用方法は、
書き込む場合には、書き込み予定のメモリのゲート電極
にプログラム電圧を印加し、書き込みを防止したいメモ
リには、ソースとドレインに電圧を印加することによ
り、ゲート電極にプログラム電圧を印加しないように
し、読み出す場合には、読み出し予定のメモリのゲート
電極にセンス電圧を印加し、ソースラインに反転電圧を
印加するとともに、読み出し予定のドレインラインに電
流が流れるか否かを読取ることを特徴とする。したがっ
て、請求項２の不揮発性メモリをマトリックス状に接続
しつつ、誤書き込み、誤読み出しを防止できる。

【００２５】

【実施例】本発明の一実施例を図面に基づいて説明す
る。まず、図１に、本発明の一実施例による不揮発性メ
モリ21を示す。不揮発性メモリ21は、同図に示すよう
に、Ｐウェル２内に、第２領域であるドレイン３、第１
領域であるソース４が形成されている。ドレイン３、ソ
ース４ともn⁺層である。ドレイン３、ソース４の間は、
第１の電路形成可能領域であるチャネル形成領域10a、
および第２の電路形成可能領域であるチャネル形成領域
10bである。

【００２６】チャネル形成領域10a、10bは電荷保持用絶
縁膜６で覆われている。電荷保持用絶縁膜６は、従来の
不揮発性メモリ１と同様に、三層構造（シリコン酸化層
6a、シリコン窒化層6b、シリコン酸化層6c）をしてお
り、シリコン窒化層6bに電子を保持することができる。
チャネル形成領域10aの上部には、制御電極であるメモ
リゲート電極５が設けられている。チャネル形成領域10
bの上部には、絶縁性側壁である絶縁性サイドウォール2
3が設けられている。なお、メモリゲート電極５と絶縁
性サイドウォール23は同図に示すように隣接している。

【００２７】絶縁膜８は、保護膜である第１層間膜26で
覆われている。ソース電極24は、ソース４と接続されて
いる。第１層間膜26およびソース電極24は第２層間膜27
で覆われている。第２層間膜27上には、アルミニウム膜
であるビットライン29が設けられており、マトリックス
接続に必要な各ドレイン３を接続する。

【００２８】上記、不揮発性メモリ21は、マトリックス
状に接続されて使用される。不揮発性メモリ21を複数組
合わせたマトリックス回路の等価回路31を図５Aに示
す。ここで、同図に示すようにマトリックス状に組合わ
せた場合、行方向、列方向に各ゲート電極、ドレインが
接続されており、さらに、全てのソースが接続されてい
る。したがって、非選択セルに書き込み、または、読み
出しをしてしまうおそれがある。そこで、等価回路31に
おいては、次に述べるようにして、確実に選択セルと非
選択セルを区別できるようにしている。

【００２９】図５Bに、セルＣ11を選択セルとする場合
に、書き込み時および読み出し時に印加する電圧の一例
を示す。まず書き込む場合には、ワードラインWL1に10
V、ビットラインBL2に7V、その他には、0Vを印加する。
同図Ａに戻って、選択セルＣ11のメモリゲート電極５
に、Ｐウェル２、ソース４およびドレイン３の電位より
10V高い電位が与えられる。これにより、Ｐウェル２内
の電子が電荷保持用絶縁膜６にトラップされる。この
ように、Ｐウェル２内の電子が電荷保持用絶縁膜６にト
ラップされる最低限の電圧をプログラム電圧という。

【００３０】一方、非選択セルであるセルＣ12のドレイ
ン３には7Vが印加されている為、チャネル10aに7Vが転
送される。したがって、メモリゲート電極５に10Vが印
加されていても、トラップされるほどの電位差が生じな
い、すなわちプログラム電圧とならない為、Ｐウェル２
内の電子は電荷保持用絶縁膜６にトラップされない。ま
た、他の非選択セルであるセルＣ13,Ｃ14のメモリゲー
ト電極５には、0Vが印加されている為、Ｐウェル２内の
電子は電荷保持用絶縁膜６にトラップされない。

【００３１】なお、書き込みを防止する為、ビットライ
ンBL2に印加されている書き込み禁止電圧7Vについて
は、選択セルＣ11〜Ｃ14のチャネル形成領域10bがオフ
状態であるので、保持される。

【００３２】読み出しについては、次のようにして行
う。同図Ｂに示すように、ワードラインWL1に2V（セン
ス電圧）、ソースラインS1に5V（反転電圧）、ビットラ
インBL2をオープンにし、その他は0Vを印加する。

【００３３】ここで、センス電圧とは、電荷保持用絶縁
膜６に電子がトラップされていない場合のしきい値電圧
と電荷保持用絶縁膜６に電子がトラップされている場合
のしきい値電圧の中間の値である。上記のようなセンス
電圧を、メモリゲート電極５に印加することにより、電
荷保持用絶縁膜６に電子がトラップされていなければ、
チャネル形成領域10aはオン状態となり、電荷保持用絶
縁膜６に電子がトラップされていれば、チャネル形成領
域10aはオン状態とならない。

【００３４】また、反転電圧として5Vを印加したのは、
印加する電圧が高すぎるとソース４、ドレイン３間の絶
縁破壊が生じてしまい、印加する電圧が低すぎると空乏
層の拡大が不十分となり、チャネル形成領域10bはオン
状態とならないからである。

【００３５】なお、本実施例においては、チャネル形成
領域10bの幅Ｗが０．２μｍであるので、反転電圧を5V
としている。

【００３６】同図Ａに戻って、選択セルＣ11について見
てみると、ソースラインS1に5Vを印加することにより空
乏層が拡大し、チャネル形成領域10bは、オン状態とな
る（図１参照）。もし、電荷保持用絶縁膜６に電子がト
ラップされていると、ワードラインWL1に2Vを印加して
も、トラップされている電子によってチャネル形成領域
10aはオン状態とならない。したがって、ソースラインS
1とビットラインBL1間に電流が流れない。これに対し、
電荷保持用絶縁膜６に電子がトラップされていないと、
ワードラインWL1に2Vを印加していることによりチャネ
ル形成領域10aはオン状態となる。したがって、ソース
ラインS1とビットラインBL1間に電流が流れる。

【００３７】非選択セルＣ12について見てみると、ソー
スラインS1に5Vを印加することによりチャネル形成領域
10bは、オン状態となる。しかし、ビットラインBL2はオ
ープンであるので、チャネル形成領域10a,10bの状態に
かかわらずソースラインS1とビットラインBL2間に電流
が流れない。その他の非選択セルＣ13、Ｃ14について
は、ワードラインWL2が0Vであるから、双方のチャネル
形成領域10bがオフ状態である。したがって、ソースラ
インS1とビットラインBL1間、ソースラインS1とビット
ラインBL2間に電流が流れない。

【００３８】すなわち、選択セルＣ11から読み出しを行
う場合には、ワードラインWL1に3Vを印加し、ビットラ
インBL1にセンスアンプを接続すればよい。

【００３９】このように、不揮発性メモリ21をマトリッ
クス状に接続した場合でも、同図Ｂに示すような電圧を
印加することにより、選択セルのみに書き込むこと、お
よび読み出すことが可能となる。

【００４０】なお、消去の際は、ＰウェルPW,ワードラ
インWL2に10Vを、その他には0Vを印加し、ビットライン
BL1,ビットラインBL2,ソースラインS1はオープンとす
る。選択セルＣ11、Ｃ12について見てみると、Ｐウェル
PWに10Vを、ワードラインWL1に0Vを印加することによ
り、電荷保持用絶縁膜６内にトラップされている電子
が、Ｐウェル２内にバックトンネリングされ、書き込み
状態を解除できる。一方、選択セルＣ13,Ｃ14について
見てみると、ＰウェルPW,ワードラインWL2に10Vを印加
していることから、バックトンネリングを生じさせる電
位差を与えられず、上記バックトンネリングは行われな
い。したがって、書き込み状態を維持できる。なお、ワ
ードラインWL2に0Vを印加すれば一括消去可能となる。

【００４１】このように、不揮発性メモリ21のチャネル
形成領域10bの上部にメモリゲート電極５と隣接する絶
縁性サイドウォール23を設けたことによって、１セルに
つき２つのトランジスタが不要となり、セル面積が小さ
く、製造コストがおさえることができるとともに、全体
の面積をコンパクトにすることができる不揮発性メモリ
を得られる。

【００４２】つぎに、不揮発性メモリ21の製造方法を説
明する。まず、素子分離を行うため、LOCOS法によりフ
ィールド酸化層を図２Ａに示すように形成する。なお、
図２Ｂは、図２ＡのＩ−Ｉにおける断面を示すものであ
る。また、この実施例においては、フィールド酸化層を
600nmの厚さに形成した。

【００４３】次に、基板を洗浄した後、全面に、２nmの
シリコン酸化膜を希釈酸化により形成する。さらにその
上に、１５nmのシリコン窒化膜を、減圧ＣＶＤ法により
形成する。さらにその上に、５nmのシリコン酸化層をウ
エット酸化により形成する。以上のようにして、同図Ｃ
に示すような電荷保持用絶縁膜６の構造が得られる。そ
の後、同図Ｄに示すように、ポリサイドをデポジション
してメモリゲート電極５を形成し、その表面を酸化す
る。なお、同図Ｅは、同図Ｄの線Ｘ−Ｘにおける断面図
である。

【００４４】さらにその上に、図３Ａ、Ｂに示すように
シリコン酸化膜（SiO₂）である絶縁層33を形成する。同
図Ｂは、同図Ａの線Ｘ−Ｘにおける断面図である。この
状態から、リアクティブイオンエッチング（ＲＩＥ）を
用いた異方性エッチングにより、同図Ｃ、Ｄに示すよう
に絶縁性サイドウォール23が残るようにエッチバックを
行う。同図Ｄは、同図Ｃの線Ｘ−Ｘにおける断面図であ
る。なお、エッチバックの際には、垂直方向にのみ進行
する異方性エッチングを行う。

【００４５】なお、エッチバックは、エッチングが酸化
膜に達した後、終了すればよい。仮にエッチバックが深
く進行した場合であっても、エッチングは垂直方向にの
み進行する為、絶縁性サイドウォールの幅Ｄは、ほとん
ど影響を受けない。したがって、絶縁性サイドウォール
の幅Ｄを精密に制御することが可能となる。

【００４６】すなわち、絶縁性サイドウォールの幅Ｄ
は、絶縁層33の厚みによって決定されることとなり、一
方絶縁層33の厚みは、精密に制御することが出来る。し
たがって、チャネル形成領域10bの幅Ｗを正確に制御す
ることができる。

【００４７】次に、ソース４となる部分の絶縁性サイド
ウォール23をレジストによって覆い、エッチングを行っ
てドレイン３となる部分の絶縁性サイドウォール22（図
３Ｄ参照）を取り除く（図４Ａ）。レジストを取り除い
た後、イオン注入を行って、拡散し、n⁺層を形成する
(同図Ｂ）。

【００４８】次に、第１層間膜26（酸化シリコン膜）を
ＣＶＤ法により形成するとともに、ソース領域を露出す
るための開口を形成する（同図Ｃ）。その上に、全面に
ポリサイドをデポジションした後、パターニングしてソ
ース電極24を形成する（同図Ｄ）。

【００４９】次に、同図Ｅに示すように、第２層間膜27
（酸化シリコン膜）を形成する。その後、ドレイン３領
域を露出するための開口を形成し、全面にAL-Siをデポ
ジションしてパターニングしてビットライン29（ドレイ
ン線）を形成する（図１Ａ参照）。最後に、パッシベー
ション膜（図示せず）を形成して完成させる。

【００５０】なお、本実施例においては、電荷保持用絶
縁膜６に、三層構造（シリコン酸化層6a、シリコン窒化
層6b、シリコン酸化層6c）のものを用いたが、二層構造
（シリコン窒化層6b、シリコン酸化層6c）のものを用い
てもよく、その他、電荷を保持できる絶縁膜であればど
のようなものであってもよい。

【００５１】なお、本実施例においては、Ｎチャネルト
ランジスタにて説明したが、Ｐチャネルトランジスタに
採用してもよい。

【００５２】

【発明の効果】請求項１、または請求項２にかかる不揮
発性メモリおよび、請求項４にかかる製造方法は、電路
形成可能領域を、第１の電路形成可能領域と第２の電路
形成可能領域に分け、第１の電路形成可能領域上に、制
御用電極を備え、第２の電路形成可能領域上に制御電極
の側壁と隣接する絶縁性側壁を備えたことを特徴とす
る。したがって、第２の電路形成可能領域の領域長を制
御することが容易であるとともに、全体の面積をコンパ
クトにすることができる不揮発性メモリを得られる。こ
れにより、セル面積を小さくでき、製造が容易で、製造
コストを低くすることができ、さらに、チャネル形成領
域10bの幅Ｗを正確に製造することができる不揮発性メ
モリを提供することができる。

【００５３】請求項３の不揮発性メモリの使用方法は、
請求項２の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各列ごとに設け、同一列に配置され
た不揮発性メモリのゲート電極を接続するゲートライン
を各行ごとに設け、書き込む場合には、書き込み予定の
メモリのゲート電極にプログラム電圧を印加し、書き込
みを防止したいメモリには、ソースとドレインに電圧を
印加することにより、ゲート電極にプログラム電圧を印
加しないようにし、読み出す場合には、読み出し予定の
メモリのゲート電極にセンス電圧を印加し、ソースライ
ンに反転電圧を印加するとともに、読み出し予定のドレ
インラインに電流が流れるか否かを読取ることを特徴と
する。したがって、請求項３の不揮発性メモリをマトリ
ックス状に接続しつつ、誤書き込み、誤読み出しを防止
できる。これにより、セル面積を小さくでき、製造が容
易で、製造コストを低くすることができ、さらに、チャ
ネル形成領域10bの幅Ｗを正確に製造することができる
不揮発性メモリを提供することができる。

【図面の簡単な説明】

【図１】不揮発性メモリ21を示す構造図である。

【図２】不揮発性メモリ21の製造工程を示す図である。

【図３】不揮発性メモリ21の製造工程を示す図である。

【図４】不揮発性メモリ21の製造工程を示す図である。

【図５】不揮発性メモリ21の使用状態図である。Ａは、
マトリックス状に組合わせた等価回路図であり、Ｂは、
各動作における電圧を表わした一例である。

【図６】従来の不揮発性メモリ１を示す構造図である。

【図７】不揮発性メモリ１の使用状態図である。Ａは、
マトリックス状に組合わせた等価回路図であり、Ｂは、
各動作における電圧を表わした一例である。

【符号の説明】

２・・・Ｐウェル３・・・ドレイン４・・・ソース５・・・ゲート電極６・・・電荷保持用絶縁膜 10a,10b・・・チャネル形成領域 23・・・絶縁性サイドウォール

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年２月２０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項３

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】請求項２にかかる不揮発性メモリは、第１
領域はソースであり、第２領域は、ドレインであり、制
御電極は、メモリゲート電極であることを特徴とする。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】請求項３の不揮発性メモリの使用方法は、
請求項２の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各列ごとに設け、同一列に配置され
た不揮発性メモリのメモリゲート電極を接続するゲート
ラインを各行ごとに設け、全ての不揮発性メモリのソー
スを接続するソースラインを設け、書き込む場合には、
書き込み予定のメモリのメモリゲート電極にプログラム
電圧を印加し、書き込みを防止したいメモリには、ソー
スとドレインに電圧を印加することにより、電荷保持用
絶縁膜にプログラム電圧を印加しないようにし、読み出
す場合には、読み出し予定のメモリのメモリゲート電極
にセンス電圧を印加し、ソースラインに反転電圧を印加
するとともに、読み出し予定のドレインラインに電流が
流れるか否かを読取ることを特徴とする。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】請求項３の不揮発性メモリの使用方法は、
書き込む場合には、書き込み予定のメモリのメモリゲー
ト電極にプログラム電圧を印加し、書き込みを防止した
いメモリには、ソースとドレインに電圧を印加すること
により、電荷保持用絶縁膜にプログラム電圧を印加しな
いようにし、読み出す場合には、読み出し予定のメモリ
のメモリゲート電極にセンス電圧を印加し、ソースライ
ンに反転電圧を印加するとともに、読み出し予定のドレ
インラインに電流が流れるか否かを読取ることを特徴と
する。したがって、請求項２の不揮発性メモリをマトリ
ックス状に接続しつつ、誤書き込み、誤読み出しを防止
できる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００５２

【補正方法】変更

【補正内容】

【００５２】

【発明の効果】請求項１、または請求項２にかかる不揮
発性メモリおよび、請求項４にかかる製造方法は、電路
形成可能領域を、第１の電路形成可能領域と第２の電路
形成可能領域に分け、第１の電路形成可能領域上に、制
御用電極を備え、第２の電路形成可能領域上に制御電極
の側壁と隣接する絶縁性側壁を備えたことを特徴とす
る。したがって、第２の電路形成可能領域の領域長を制
御することが容易であるとともに、全体の面積をコンパ
クトにすることができる不揮発性メモリを得られる。こ
れにより、セル面積を小さくでき、製造が容易で、製造
コストを低くすることができ、さらに、チャネル形成領
域の幅を正確に製造することができる不揮発性メモリを
提供することができる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００５３

【補正方法】変更

【補正内容】

【００５３】請求項３の不揮発性メモリの使用方法は、
請求項２の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各列ごとに設け、同一列に配置され
た不揮発性メモリのメモリゲート電極を接続するゲート
ラインを各行ごとに設け、書き込む場合には、書き込み
予定のメモリのメモリゲート電極にプログラム電圧を印
加し、書き込みを防止したいメモリには、ソースとドレ
インに電圧を印加することにより、電荷保持用絶縁膜に
プログラム電圧を印加しないようにし、読み出す場合に
は、読み出し予定のメモリのメモリゲート電極にセンス
電圧を印加し、ソースラインに反転電圧を印加するとと
もに、読み出し予定のドレインラインに電流が流れるか
否かを読取ることを特徴とする。したがって、請求項２
の不揮発性メモリをマトリックス状に接続しつつ、誤書
き込み、誤読み出しを防止できる。これにより、セル面
積を小さくでき、製造が容易で、製造コストを低くする
ことができ、さらに、チャネル形成領域10bの幅Ｗを正
確に製造することができる不揮発性メモリを提供するこ
とができる。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】符号の説明

【補正方法】変更

【補正内容】

【符号の説明】２・・・Ｐウェル３・・・ドレイン４・・・ソース５・・・メモリゲート電極６・・・電荷保持用絶縁膜 10a,10b・・・チャネル形成領域 23・・・絶縁性サイドウォール

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１０月２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項３

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】なお、消去の際は、ワードラインX1,ワー
ドラインX2,ワードラインW1に-4Vを、その他には5Vを印
加する。選択セルＣ11、Ｃ12について見てみると、Ｐウ
ェルPWに5Vを、ワードラインW1に-4Vを印加することと
なり、電界効果により電荷保持用絶縁膜６内にトラップ
されている電子が、バックトンネリングされ、書き込み
状態を解除できる。一方、非選択セルＣ13,Ｃ14につい
て見てみると、ＰウェルPWに5Vを、ワードラインW2に5V
を印加していることから、上記バックトンネリングされ
ることはない。したがって、書き込み状態を維持でき
る。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】請求項３の不揮発性メモリの使用方法は、
請求項２の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各行ごとに設け、同一列に配置され
た不揮発性メモリのメモリゲート電極を接続するゲート
ラインを各列ごとに設け、全ての不揮発性メモリのソー
スを接続するソースラインを設け、書き込む場合には、
書き込み予定のメモリのメモリゲート電極にプログラム
電圧を印加し、書き込みを防止したいメモリには、ソー
スとドレインに電圧を印加することにより、電荷保持用
絶縁膜にプログラム電圧を印加しないようにし、読み出
す場合には、読み出し予定のメモリのメモリゲート電極
にセンス電圧を印加し、ソースラインに反転電圧を印加
するとともに、読み出し予定のドレインラインに電流が
流れるか否かを読取ることを特徴とする。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００５３

【補正方法】変更

【補正内容】

【００５３】請求項３の不揮発性メモリの使用方法は、
請求項２の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各行ごとに設け、同一列に配置され
た不揮発性メモリのメモリゲート電極を接続するゲート
ラインを各列ごとに設け、書き込む場合には、書き込み
予定のメモリのメモリゲート電極にプログラム電圧を印
加し、書き込みを防止したいメモリには、ソースとドレ
インに電圧を印加することにより、電荷保持用絶縁膜に
プログラム電圧を印加しないようにし、読み出す場合に
は、読み出し予定のメモリのメモリゲート電極にセンス
電圧を印加し、ソースラインに反転電圧を印加するとと
もに、読み出し予定のドレインラインに電流が流れるか
否かを読取ることを特徴とする。したがって、請求項２
の不揮発性メモリをマトリックス状に接続しつつ、誤書
き込み、誤読み出しを防止できる。これにより、セル面
積を小さくでき、製造が容易で、製造コストを低くする
ことができ、さらに、チャネル形成領域幅を正確に製造
することができる不揮発性メモリを提供することができ
る。

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

Claims

【特許請求の範囲】

【請求項１】第１領域、第１領域との間に電路形成可能領域を形成するように設
けられた第２領域、電荷を保持するため電路形成可能領域を覆う電荷保持用
絶縁膜、電荷保持用絶縁膜上に設けられた制御電極、第１領域用の電極、を備えた不揮発性メモリにおいて、電路形成可能領域を、第１の電路形成可能領域と第２の
電路形成可能領域に分け、第１の電路形成可能領域上に制御用電極を備え、第２の
電路形成可能領域上に、制御電極の側壁と隣接する絶縁
性側壁を備えたこと、を特徴とする不揮発性メモリ。
【請求項２】請求項１の不揮発性メモリにおいて、第１領域はソースであり、第２領域はドレインであり、第１領域用の電極は、ソース電極であり、制御電極は、メモリゲート電極であることを特徴とする
不揮発性メモリ。
【請求項３】請求項２の不揮発性メモリをマトリックス
状に配置し、同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各列ごとに設け、同一列に配置された不揮発性メモリのメモリゲート電極
を接続するゲートラインを各行ごとに設け、全ての不揮発性メモリのソースを接続するソースライン
を設け、書き込む場合には、書き込み予定のメモリのメモリゲー
ト電極にプログラム電圧を印加し、書き込みを防止した
いメモリには、ソースとドレインに電圧を印加すること
により、メモリゲート電極にプログラム電圧を印加しな
いようにし、読み出す場合には、読み出し予定のメモリのメモリゲー
ト電極にセンス電圧を印加し、読み出し予定のソースラ
インに反転電圧を印加するとともに、読み出し予定のド
レインラインに電流が流れるか否かを読取ることを特徴
とする不揮発性メモリの使用方法。
【請求項４】半導体基板上に電荷を保持するための電荷
保持用絶縁膜を形成する工程、前記電荷保持用絶縁膜上の一部に制御電極を形成する工
程、前記電荷保持用絶縁膜上の制御電極が形成されていない
部分に絶縁性側壁を形成する工程、前記半導体基板内に第１領域、および第２領域を形成す
る工程を備えた不揮発性メモリの製造方法。