TW531656B - Circuit arrangement to burn-in-test the semiconductor module - Google Patents

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531656 A7 B7 五、發明說明（i 以 可 上 其 在 置 配 路。 電號 的信 組試 模測 體入 導燒 半之 於置 關裝 有試 是測 明入 發燒 本加 施 的 組”： 模形 體盆 導浴 半為 的稱 間亦 時常 於通 決它 取 ， 此線 曲 周 所 眾 有 具 率 壞 損 製 在 後 之 巨 數 大 個 了在 壞 。 損高 1 1/ Τ 的 間當 時相 的率 定壞 預損 一 其 至此 直因1 , ，份 組部 模大 體一 導的 半組 的模 同體 相導 身半 本此 此增 到始 直開 一 度. ? ， Ρ. 中起 值Τ2 低點 在時 持由 保其 率 ， 壞後 損之 此用 ，使 後期 T1長 間組 時模 此體 C 了導壞 達半損 到等加 在此 ，而 時因 用 ， 使壤 在損 組 Μ刖 模之 體Τ1 導間 半時 的達 成到 完在 造而 製 ， 剛後 剛之 此間 免時 避的 了短 為當 相 e£它 T 1 ? τη後 η-之 U 試 (Β測 試入 測燒 入此 燒在 個此 一 因 歴 ， 經化 它老 將的 者為 造人 製被 由它 組中 模其 體在 導 〇 的那 用 使 命 (請先閱讀背面之注意事項再填寫本頁) ay /JJ ， 試壞 測損 入後 燒之 此間 由時 經短 〇在 邊經 那已 的其 1X T 5 間出 時選 於被 位組 是模 ,體 導 半 些 間 時 至 化 老 其 組 模 農 SHn 導 半 些 那 的 得 獲 所 用 使 只 〇 此邊 因那

- ϋ 1 1 ϋ ϋ ϋ ϋ-^ror ϋ ^1 ^1 ϋ H ϋ ϋ I 經濟部智慧財產局員工消費合作社印製 在導實 中半的 試此短 測得在 入使此 燒 ，因 在用 ， ，作化 化的老 老生式 式發方 方所的 為它為 人，人 以壓以 組電被 模的的 體高速 導較快 半一當 將加相 了施組 為上模 ， 半 外行之 此執或 C 而間 T 它期 間據化 時根老 達，的 到時為 程號人 過信此 化試在 測且 之並 試 ， 測試 入測 燒能 的功 此的 如組 加模 施體 當導 老 此 後 之 間 時 的 一了 y/1 進 上 際 的 中 圍 範 試 測 入 燒 在 此 因 〇 功 之 件 組 體 導 半 此 試 後 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 531656 A7 B7_ 五、發明說明（2 ) 功能測試是謀求此目的，以確認出經由各個提早的損壞 所造成半導體模組不完善的功能。 此測試配置的底座，所謂的燒人板（B u r η - i η - b 〇 a r d )， 存在於高溫的要求下，並且老化得相當快，這可以導致 在時間的進行中用於燒入測試信號及/或燒入電壓在端 子上的接觸不良。其本身顯示，在當燒入測試時，在所 謂的動態燒入測試配置中，在其中在半導體模組上可以施 加交流之燒入電壓與測試信號。由於例如這樣的半導體 模組底座的接觸問題，以及這樣的半導體模組，經歷過 燒入測試而不可靠且不正確。 在未公開發表的德國專利案件D E 1 9 8 5 2 4 2 9 . 3是顯示 用於燒入測試配置之半導體模組，其中可以確定，是否 當燒入測試時關於燒入電壓，在那裡所標示的調節器是 否不在測試模式（Regulator-Aus-Test_Modus)，例如這 是由於接觸不良。 在半導體模組中此構件被整合為一體，在當施加燒入 電壓時，在燒入期間期滿到期之後，在切斷（0 F F )的調 節器中，具有另外一個特徵值以作為在接通（Ο N )時的調 節器。作為特徵值因此造成元件的退化（deg ration)或 惡化。 若例如以一個位址信號作為一些有關之接觸不良的燒 入測試信號。這可以表示，僅僅這些待測試半導體記億 體之縮小的位址區域經歴功能測試〇若在此被測試的位 址範圍内之半導體記憶體之操作之無缺點，則此被評佶 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

531656 A7 _B7_五、發明說明（3 ) 為肯定的測試結果。因為其迄今未普遍，在此種測試配 置中測試所施加的測試信號沒有接觸不良存在。而在此 經濟部智慧財產局員工消費合作社印製

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本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 531656 A7 B7_ 五、發明說明（7 ) 以下是本發明依據在圖示中所描逑的圖形作更進一步 的說明。 匾式夕簡厘說明 第1圖是具有記億體電路之電路配置，其記億在記億 體元件中所施加測試信號的狀態。 第2圖是半導體模組之電路配置，其具有一根據第1 圖的記億體電路以及具有可程式之元件。 第3圖是根據第1圖之記憶體電路之實施形式。 第1圖顯示一記億體電路1其具有端子A，在其上可 施加燒入測試裝置的典型數目的燒入測試信號T 1至T 6。 此外具有電路記億體元件2，其中每一個用於燒入測試 信號T1至T 6之端子配置一記億體元件2。經由其輸入端 ,此各個記億體元件2，連接至相對應測試信號T 1至T 6 之端子A ,以記憶各個所施加的燒入測試信號T 1至T 6。 記億體元件2的每一個，因此具有此持性，只要在記億 體元件2的輸入端施加一活性信號，則記憶體元件2之 輸出信號具有一活性狀態。這在此期間被記憶，一直到 根據重設（r e s e t )信號R ,此所有施加的記憶體2的内容 被重設。此記億體元件2的輸出端是連接於功能單元3 〇當所有被連接的記億體元件具有活性狀態時，則其輸 出信號Q具有第一狀態。並且當至少一個被連接的記億 體元件2具有非活性狀態時，則輸出信號Q具有第二狀 態。功能單元3的狀態是根據在功能單元3的輸出端上 的輸出信號Q而可得知。 一 9 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 一裝！ ！| 訂· — !

經濟部智慧財產局員工消費合作社印製 531656 A7 B7_ 五、發明說明（8 ) 第3圖顯示一個在第1圖中所描逑的記億體電路1之 實施例。此記億體元件2是全部製成R S -正反器（βS-F 1 i p f 1 ο p )型式的雙態閂（1 a t c h )，其輸出端是連接於功 能單元3之中，此單元在第3圖中是作為及閘（And GATE) 而實施。在此R S正反器之各個輸入端E之上，施加各個 測試信號T 1至T 6。由記億體元件2被重設的狀態開始， 只要相對應的測試信號T1至T 6至少一次佔有活性狀態， 則此記億體元件2轉入活性狀態。此記億體信號T 1，其 在此表示多個可能測試Ji式信號之一，是與記億體元件 FF1連接。記億體元件FF2與FF3是以這種方式與測試信 號T2連接，T2之信號轉換是由非活性狀態而至活性狀態 ，並且反過來記錄。此尤其是在位址信號中須要包括位 址資訊，其在” 1 〇 g . G ”狀態中在此是例如對應對非活性 狀態，並且” 1 ◦ g . 1 ’’狀態，其在此對應於活性狀態。測 試信號3，其在此例如對應於一内部時脈信號，是經由 一分頻器鏈（frequency devider chain)而連接至記億 體單元F F 4。借肋於此分頻器鏈而可以此檢測經歴最小 測試期間，根據它其具有此分頻器鏈的長度。經由測試 信號4可以將多個測試指令之一於記億體元件F F 5中記 億。在此例中最後經由信號T 6藉由一溫度威測器而監視 溫度。尤其是此信號還可以由燒入測試裝置本身來控制 ，因此可額外地設有此電路部份。 第2圖顯示半導體模組的一電路配置，.其具有根據第 i圖之記憶體電路1。此外，有一檢測裝置i G，其監視 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

531656 A7 _B7_ 五、發明說明（9 ) 半導體模組的功能。此撿測裝置1 Q是與記億體裝置1 1連 接以記億檢測結果，其由檢測裝置1 〇確定而算出。因此 ，此記億體裝置11在其輸出端子上在存在至少一個錯誤 檢測結果中具有一第一狀態，並且在沒有錯誤存在的檢 測結果中具有一第二狀態。此記億體電路1與記憶體裝 置11是連接於一第一可程式元件20或一第二可程式元件 2 1以記億各自所施加的狀態。其輸出端子是與一控制電 路3 G連接，其對一個外部截面位置朝半導體模組之外形 成，並且對另外的測試過程與撿測裝置1 0與記億體電路 1共同控制。 若例如半導體記億體模組經歷一燒入測試，此控制電 路3G將位址信號與控制信號傳送給撿測裝置10，其借助 於一内部資格産生器將資料寫入記億胞陣列之記億胞中 ，並且將此寫入的資料與由記億胞陣列所讀出的資料相 比較。根據此比較而將所謂的通過一失敗一資訊（P a s s -Fail -Information)寫人記億體裝置11中。只要一個錯 誤的檢測結果存在，則其在多個互相接近的撿測結果中 轉入第一狀態。如果是一個無錯誤檢測，並且在此情況 中，第一記億體電路1具有活性狀態，這意味著，所有 施加的燒入測試信號之接觸是無瑕疵，而經由控制電路 3 0，其在它方面將一個驅動器4 0驅動，此驅動器是用來 將可程式元件2(3與21編寫程式，而此可程式元件20與可 程式元件2 1是甩以編寫程式。緊接著一個燒入測試可以 將可程式元件2G與21的程式狀態，經由控制電路30，而 -1 1 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂： 經濟部智慧財產局員工消費合作社印製 531656 A7 B7_ 五、發明說明（1〇 ) 在其相對於一個外部計算裝置上算出此測試結果。此外 部計算裝置經由端子Ex而與控制電路30連接。 符號之説明 1 .......記億體電路 2 .......記億體元件 3 .......功能單元 10 ......檢測裝置 11 ......記億體裝置 20......第一可程式元件 2 1......第二可程式元件 30......控制電路 40......驅動器 A.......端子 E.......輸入端 FFO . . . FF.....記億體元件 Q.......輸出信號 (請先閱讀背面之注意事項再填寫本頁) -1111 裝 經濟部智慧財產局員工消費合作社印製 -1 2 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 531656

   六、申請專利範圍 第89106816號「半導體模組之燒入測試所用之電路配置」專 利案 （91年8月修正） 六申請專利範圔 1. 一種半導體模組之燒入測試所用之電路配置’其包括一 種具有端子（A)的記憶體電路（1)，其上可施加燒入測試裝 置之燒入測試信號（Tl，T6) ’其具有活性與非活性狀態’ 其特徵爲： -具有記憶體元件（2)，其中燒入測試信號用的每一個端 «^上“Pi、， f ： 子（A)至少配置一記憶體元件（2)，且此端子（A)連接至 記憶體元件（2)之輸入端（E)以記憶各別所施加的燒入測 丨試信號， ;Γί: . θ 設置每一個記憶體元件（2)，使得只要在記憶體元件（2) V ^ 之輸入端（Ε)施加一活性信號，則記憶體元件（2)之輸出 信號即具有活性狀態， -記憶體元件（2)被連接至具有輸出信號（Q)的功能單元 (3)，而當所有已連接的記憶體元件（2)具有活性狀態 時，則該輸出信號（Q)具有第一狀態，當至少一已被連 接的記憶體元件（2)具有非活性狀態時，則該輸出信號（Q) 具有第二狀態。 2. 如申請專利範圍第1項之電路配置，其中此功能單元（3) 包括一及閘（AND-GATE)。 3. 如申請專利範圍第1或2項之電路配置，其中此記憶體 元件（2)包括RS-正反器（RS_Flip flop)型式之雙穩定閂 (latch) 〇 531656 箱“ £· 年月R二士 衡〇六、申請專利範圍 4·如申請專利範圍第1項之電路配置，其中燒入測試信號 (T1;T6)具有燒入測試用之測試模式信號，位址信號，資 料信號，時脈信號及/或控制信號。 5. 如申請專利範圍第1項之電路配置，其中此電路配置包 括： -一檢測裝置（10)，以檢測半導體模組之功能， - 一記憶體裝置（11)，其與檢測裝置（10)連接，以記憶該 檢測結果，當存在至少一個錯誤檢測結果時，其具有 第一狀態，當檢測結果沒有錯誤存在時，其具有第二 狀態， -一第一可程式元件（20)，其連接至記憶體電路（1)之功 能單元（3)，以記憶功能單元（3)之狀態，以及 -一第二可程式元件（21)，其連接至記憶體裝置（11)以記 憶此記憶體裝置（11)之狀態， -其中記憶體元件（20，21)在電壓供應切斷之後各自將其 所記憶的狀態保存。 6. 如申請專利範圍第5項之電路配置，其中可程式元件 (20，21)具有可藉由能量射束而斷開的連接。 7. 如申請專利範圍第6項之電路配置，其中可程式元件 (20，21)具有電性可斷開的保險絲。 8. 如申請專利範圍第5項之電路配置，其中此記憶體裝置（11) 在多個依序進行的檢測結果中只要存在一'個錯誤的檢測 結果即轉入第一狀態中。 9. 如申請專利範圍第5,6或7項中任一項之電路配置，其中 531656

   、申請專利範圍 可程式元件（20, 21)是與電路配置的端子（Ex)連接，以便 以一個外部的計算裝置來計算此燒入測試。 10.如申請專利範圍第5項之電路配置，其中此檢測裝置（10) 包括一資料壓縮電路以檢測該半導體模組之功能。