JPS61100669A - 溶融可能リンクアレイのための短絡検出回路 - Google Patents
溶融可能リンクアレイのための短絡検出回路Info
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- JPS61100669A JPS61100669A JP60199288A JP19928885A JPS61100669A JP S61100669 A JPS61100669 A JP S61100669A JP 60199288 A JP60199288 A JP 60199288A JP 19928885 A JP19928885 A JP 19928885A JP S61100669 A JPS61100669 A JP S61100669A
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- 238000012360 testing method Methods 0.000 description 11
- 239000000872 buffer Substances 0.000 description 7
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- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＦＲＯＭ （プログラマブル・リード・オン
リー・メモリー）及びＰＡＬ（プログラマブル・アレイ
・ロジック）等に用いられる溶融可能リンクアレイに於
ける短絡を検査するための装置に関する。
リー・メモリー）及びＰＡＬ（プログラマブル・アレイ
・ロジック）等に用いられる溶融可能リンクアレイに於
ける短絡を検査するための装置に関する。
〈従来の技術〉
溶融可能なリンクを用いるアレイに於ては、一般に、ヒ
ユーズとも呼ばれる溶融可能リンクによりそれぞれ１ビ
ツトの情報が表される。各ヒユーズが存在するか否かに
応じて各ビットの論理状態が決定される。このようなデ
バイスは、すべてのヒユーズがそのままの状態で、即ち
すべてのビットが論理１状態であるように製造される。
ユーズとも呼ばれる溶融可能リンクによりそれぞれ１ビ
ツトの情報が表される。各ヒユーズが存在するか否かに
応じて各ビットの論理状態が決定される。このようなデ
バイスは、すべてのヒユーズがそのままの状態で、即ち
すべてのビットが論理１状態であるように製造される。
デバイスのユーザーは、このヒユーズをそのままにし、
又はヒユーズを「とばす」ことにより回路を開き（ビッ
トをプログラムし）、当該ビットの論理状態を選択する
ことができる。
又はヒユーズを「とばす」ことにより回路を開き（ビッ
トをプログラムし）、当該ビットの論理状態を選択する
ことができる。
理想的には、すべてのデバイスに於いて、パッケージさ
れ販売される前にあっては、すべてのヒユーズが存在し
、販売後に、ユーザーにより選択されたヒユーズがとば
されるようになっている。
れ販売される前にあっては、すべてのヒユーズが存在し
、販売後に、ユーザーにより選択されたヒユーズがとば
されるようになっている。
しかしながら、デバイスによってはヒユーズが欠落して
いる場合があり、またうまくとばないヒユーズが存在す
る場合がある。
いる場合があり、またうまくとばないヒユーズが存在す
る場合がある。
〈発明が解決しようとする問題点〉
アレイ中にヒユーズが欠落していることを検出するのは
比較的容易で必って、デバイスをパッケージする前に発
見する口とができる。これは、デバイスの出力ピンの論
理状態を検査することにより発見することができる。欠
落したヒユーズの論理状態は、正常なヒユーズとは異な
る論理状態を呈する。従って、製造過程に於けるウェー
ファーの選別レベルに於てヒユーズの欠落を検査するこ
とができる。
比較的容易で必って、デバイスをパッケージする前に発
見する口とができる。これは、デバイスの出力ピンの論
理状態を検査することにより発見することができる。欠
落したヒユーズの論理状態は、正常なヒユーズとは異な
る論理状態を呈する。従って、製造過程に於けるウェー
ファーの選別レベルに於てヒユーズの欠落を検査するこ
とができる。
一方、ヒユーズが存在するが、旨くとばないというよう
な場合が、いくつもの理由により発生可能である。例え
ば、ヒユーズの厚さが通常よりも大きく、そのヒユーズ
をとばすために、プログラマ−が供給し得る以上の電力
を必要とする場合がある。従って、このようなヒユーズ
をプログラムしようとしても、ヒユーズはとぶことなく
そのまま存在し続けることとなる。
な場合が、いくつもの理由により発生可能である。例え
ば、ヒユーズの厚さが通常よりも大きく、そのヒユーズ
をとばすために、プログラマ−が供給し得る以上の電力
を必要とする場合がある。従って、このようなヒユーズ
をプログラムしようとしても、ヒユーズはとぶことなく
そのまま存在し続けることとなる。
また金属片がワードラインとビットラインとの間を短絡
させる場合もある。例えば、小ざな金属片が、アレイト
ランジスタのエミッタとビットラインとの間を短絡させ
る場合がある。また、小さな金属片がワードラインとビ
ットラインとを短絡させる場合もある。いずれにしても
、このような金属片は、ヒユーズのようにとぶことがな
い。このような金属片を溶融してとばそうとするために
は、極めて大きな電力が必要となり、プログラム用の電
力がヒユーズに供給された場合でも、別の導電路を提供
することにより当該ヒユーズがとばされるのを防止する
結果となる。
させる場合もある。例えば、小ざな金属片が、アレイト
ランジスタのエミッタとビットラインとの間を短絡させ
る場合がある。また、小さな金属片がワードラインとビ
ットラインとを短絡させる場合もある。いずれにしても
、このような金属片は、ヒユーズのようにとぶことがな
い。このような金属片を溶融してとばそうとするために
は、極めて大きな電力が必要となり、プログラム用の電
力がヒユーズに供給された場合でも、別の導電路を提供
することにより当該ヒユーズがとばされるのを防止する
結果となる。
これらが、一般に「ヒユーズの短絡」と称される場合の
例である。従来は、このようなヒユーズの短絡を検出す
る手段が知られていなかった。
例である。従来は、このようなヒユーズの短絡を検出す
る手段が知られていなかった。
要するに、ヒユーズの欠落は、デバイスの出力ピンの論
理状態が誤っていることを検出することにより発見する
ことができる。しかしながら、ヒユーズが短絡している
場合には、デバイスをプログラムする前の段階に於ては
、デバイスの出力ピンが正常な論理状態を呈するが、デ
バイスをプログラムした後は旨くとばなかったヒユーズ
に対応する出力ピンの論理状態が依然としてヒユーズが
存在する場合に対応することとなる。ここで問題となる
ことは、デバイスがパッケージされ、ユーザーに販売さ
れた後までヒユーズの短絡を発見することができずに、
製造者にとって多大なコスト、時間を必要とさせるばか
りでなく、製造者の評判を損うという点にある。本発明
はこのような問題を解決しようとしてなされたものであ
る。
理状態が誤っていることを検出することにより発見する
ことができる。しかしながら、ヒユーズが短絡している
場合には、デバイスをプログラムする前の段階に於ては
、デバイスの出力ピンが正常な論理状態を呈するが、デ
バイスをプログラムした後は旨くとばなかったヒユーズ
に対応する出力ピンの論理状態が依然としてヒユーズが
存在する場合に対応することとなる。ここで問題となる
ことは、デバイスがパッケージされ、ユーザーに販売さ
れた後までヒユーズの短絡を発見することができずに、
製造者にとって多大なコスト、時間を必要とさせるばか
りでなく、製造者の評判を損うという点にある。本発明
はこのような問題を解決しようとしてなされたものであ
る。
このような問題を解決するために、本出願人は、特願昭
箱６０−１５７９４８号明細書に於いて、溶融可能リン
クアレイのための新規な短絡検出回路を提案したが、こ
の発明によれば、アレイ中の各溶融可能リンクは個々に
テストされ、個々の短絡の位置を判定することができる
。しかしながら、このように個々の溶融可能リンクをテ
ストすること７は比較的時間を要し、その結果製品のコ
ストを高めるという不都合がある。
箱６０−１５７９４８号明細書に於いて、溶融可能リン
クアレイのための新規な短絡検出回路を提案したが、こ
の発明によれば、アレイ中の各溶融可能リンクは個々に
テストされ、個々の短絡の位置を判定することができる
。しかしながら、このように個々の溶融可能リンクをテ
ストすること７は比較的時間を要し、その結果製品のコ
ストを高めるという不都合がある。
〈問題点を解決するための手段〉
このような問題は、本発明によれば、名目上の抵抗値Ｒ
Ｆを有するディスクリートな２対の溶融可能リンクから
なる組を複数有し、前記溶融可能リンクに短絡が発生し
た場合には、ＲＦよりも実質的に低い抵抗値を呈するよ
うな溶融可能リンクアレイに於ける短絡を検出するため
の回路であって、前記２対の溶融可能リンクの組から一
つの溶融可能リンクの組を電気的に分離するための手段
と、それぞれ約ＲＦ／２の総抵抗値を有する基準溶融可
能リンクアレイと、各組の溶融可能リンクの一つ及び前
記基準溶融可能リンクアレイに電圧を加える手段と、テ
ストされるべき前記溶融可能リンク及び前記基準溶融可
能リンクのアレイの電圧を比較することにより、テスト
されるべき前記溶融可能リンクの一つまたは複数に短絡
が発生したか否かを指示するための手段とを備えること
を特徴とする短絡検出回路を提供することにより達成さ
れる。
Ｆを有するディスクリートな２対の溶融可能リンクから
なる組を複数有し、前記溶融可能リンクに短絡が発生し
た場合には、ＲＦよりも実質的に低い抵抗値を呈するよ
うな溶融可能リンクアレイに於ける短絡を検出するため
の回路であって、前記２対の溶融可能リンクの組から一
つの溶融可能リンクの組を電気的に分離するための手段
と、それぞれ約ＲＦ／２の総抵抗値を有する基準溶融可
能リンクアレイと、各組の溶融可能リンクの一つ及び前
記基準溶融可能リンクアレイに電圧を加える手段と、テ
ストされるべき前記溶融可能リンク及び前記基準溶融可
能リンクのアレイの電圧を比較することにより、テスト
されるべき前記溶融可能リンクの一つまたは複数に短絡
が発生したか否かを指示するための手段とを備えること
を特徴とする短絡検出回路を提供することにより達成さ
れる。
く作用〉
本発明によれば、溶融可能リンクアレイ中の複数の溶融
可能リンクを同時にテストすることが可能となる。
可能リンクを同時にテストすることが可能となる。
〈実施例〉
第１図に示された６４ＫＦＲＯＭの構成は、多くのバイ
ポーラＦＲＯＭについて典型的なものである。８個のＸ
−人力バッファ１１が１−２５６デコーダ１２に接続さ
れ、該デコーダはメモリセルアレイ１５から１本のワー
ドラインを選択する。
ポーラＦＲＯＭについて典型的なものである。８個のＸ
−人力バッファ１１が１−２５６デコーダ１２に接続さ
れ、該デコーダはメモリセルアレイ１５から１本のワー
ドラインを選択する。
５個のＹ−人力バッファ１３が１−３２デコーダ１４に
接続され、該デコーダは２５６ラインー８ラインマルチ
プレクサ１６に接続されている。このマルチプレクサ１
６は、メモリセルアレイ１５中の８本のビットラインを
選択する。マルチプレクサ１６に接続された８本の線は
、８個の出力バッファ１７のそれぞれに接続されている
。
接続され、該デコーダは２５６ラインー８ラインマルチ
プレクサ１６に接続されている。このマルチプレクサ１
６は、メモリセルアレイ１５中の８本のビットラインを
選択する。マルチプレクサ１６に接続された８本の線は
、８個の出力バッファ１７のそれぞれに接続されている
。
第１図のアレイ及びマルチプレクサからなる構成が単純
化して第２図に示されている。各出力は３２ビツトライ
ンにアクセスする。第２図に於て、Ｂ１はアクセスされ
たビットラインを表し、Ｂ２は１選択されなかった３１
本のビットラインを表す。
化して第２図に示されている。各出力は３２ビツトライ
ンにアクセスする。第２図に於て、Ｂ１はアクセスされ
たビットラインを表し、Ｂ２は１選択されなかった３１
本のビットラインを表す。
ＱＹｌは、Ｂ１を選択するべく導通するマルチプレクサ
トランジスタである。ＱＹ２は、非導通であって、従っ
て８２により表されるビットラインを選択していない３
１個のマルチプレクサトランジスタを表す。ＱＹＩ及び
ＱＹ２のエミッタは共通接続され、１出力を有するセン
ス電流増幅器１１に接続されている。センス増幅器１１
は、通常動作時にヒユーズの存在或いは欠落を検出する
もので、この情報を出力バッファに供給する。ビットラ
インＢ３は、選択された他の７本のビットラインを表し
、７個のＱＹ（この場合ＱＹ３）を介して他の７つのセ
ンス増幅器■２の出力に接続されている。Ｂ４は、各出
力について選択されなかった３１本のビットラインを表
す。
トランジスタである。ＱＹ２は、非導通であって、従っ
て８２により表されるビットラインを選択していない３
１個のマルチプレクサトランジスタを表す。ＱＹＩ及び
ＱＹ２のエミッタは共通接続され、１出力を有するセン
ス電流増幅器１１に接続されている。センス増幅器１１
は、通常動作時にヒユーズの存在或いは欠落を検出する
もので、この情報を出力バッファに供給する。ビットラ
インＢ３は、選択された他の７本のビットラインを表し
、７個のＱＹ（この場合ＱＹ３）を介して他の７つのセ
ンス増幅器■２の出力に接続されている。Ｂ４は、各出
力について選択されなかった３１本のビットラインを表
す。
Ｗｌは選択されたワードラインを表し、Ｗ２は選択され
なかった２５５本のワードラインを表す。
なかった２５５本のワードラインを表す。
ＱＡｌは導通状態であり、Ｆｌは■１により検出され、
出力に転送される情報のビットを表す。ＱＡ２は、当該
出力に関連する他の３１個のアレイトランジスタを表し
、これらは、ＱＹ２が非導通状態であるために非導通状
態である。ＱＡ３は他の７つの出力に接続されたアレイ
トランジスタを表す。これらのトランジスタは導通状態
にあり、電流はＱＡ３からヒユーズＦ３を経て■２に流
れるが、これはセンス増幅器が他の７つの出力に電流を
供給することを意味する。ＱＡ４は、Ｗｌに関して選択
されなかった他のアレイトランジスタを表す。Ｗ２は、
選択されなかった２２５本のワードラインを表し、従っ
てＱＡ’ １−ＱＡ’ ４が非導通状態にある。
出力に転送される情報のビットを表す。ＱＡ２は、当該
出力に関連する他の３１個のアレイトランジスタを表し
、これらは、ＱＹ２が非導通状態であるために非導通状
態である。ＱＡ３は他の７つの出力に接続されたアレイ
トランジスタを表す。これらのトランジスタは導通状態
にあり、電流はＱＡ３からヒユーズＦ３を経て■２に流
れるが、これはセンス増幅器が他の７つの出力に電流を
供給することを意味する。ＱＡ４は、Ｗｌに関して選択
されなかった他のアレイトランジスタを表す。Ｗ２は、
選択されなかった２２５本のワードラインを表し、従っ
てＱＡ’ １−ＱＡ’ ４が非導通状態にある。
次に、本発明に基づく短絡検出回路の作動の要領につい
て説明する。
て説明する。
ＱＲはＷｌに接続されたアレイトランジスタを表し、Ｑ
Ｒ’ はＷ２に対応する他の２５５本のワードラインに
接続されたアレイトランジスタを表す。ＢＲはすべての
ＱＲに接続されたビットラインを表し、ＱＹＲはＢＲに
付設されたマルチプレクサを表し、ＩＲＥＦは基準セン
ス増幅器電流を表す。ＱＦＳｌ−ＱＦＳ４は、ビットラ
イン毎の垂直ＰＮＰトランジスタを表し、ＱＦＳＲは基
準ビットラインＢＲに付設された同様な垂直ＰＮＰトラ
ンジスタを表す。この短絡検出回路に用いられているす
べてのデバイス、抵抗器などは、アレイ及びマルチプレ
クサの対応するデバイスと可及的に同一であるように設
計され、デバイス間のミスマツチが本発明に基づく短絡
検出回路の性能を損うことがないようにしている。
Ｒ’ はＷ２に対応する他の２５５本のワードラインに
接続されたアレイトランジスタを表す。ＢＲはすべての
ＱＲに接続されたビットラインを表し、ＱＹＲはＢＲに
付設されたマルチプレクサを表し、ＩＲＥＦは基準セン
ス増幅器電流を表す。ＱＦＳｌ−ＱＦＳ４は、ビットラ
イン毎の垂直ＰＮＰトランジスタを表し、ＱＦＳＲは基
準ビットラインＢＲに付設された同様な垂直ＰＮＰトラ
ンジスタを表す。この短絡検出回路に用いられているす
べてのデバイス、抵抗器などは、アレイ及びマルチプレ
クサの対応するデバイスと可及的に同一であるように設
計され、デバイス間のミスマツチが本発明に基づく短絡
検出回路の性能を損うことがないようにしている。
第２図は、ヒユーズＦ１に関して短絡状態の３つの可能
な態様を示している。第一の態様に於ては、短絡がヒユ
ーズアレイに発生し、ヒユーズが通常よりも厚いため、
これをプログラム電流により飛ばすことができない。第
二の態様に於ては、ラインＳ２で表されるような金属片
が、トランジスタＱＡＩのエミッタとビットラインＢ１
の間に短絡を形成している。第三の態様に於ては、Ｓ３
により表される金属片がワードラインＷ１とビットライ
ンＢ１との間を短絡している。
な態様を示している。第一の態様に於ては、短絡がヒユ
ーズアレイに発生し、ヒユーズが通常よりも厚いため、
これをプログラム電流により飛ばすことができない。第
二の態様に於ては、ラインＳ２で表されるような金属片
が、トランジスタＱＡＩのエミッタとビットラインＢ１
の間に短絡を形成している。第三の態様に於ては、Ｓ３
により表される金属片がワードラインＷ１とビットライ
ンＢ１との間を短絡している。
本発明は、特に４つの出力を有するアレイに適用するの
に適しており、以下のように作動する。
に適しており、以下のように作動する。
第２図に示されているように、複数の基準ヒユーズＦＲ
Ｉ、ＦＲ２、ＦＲ３、ＦＲＮがＢＲライン及びＱＦＳＲ
のベースに接続され、基準ヒユーズのアレイを構成して
いる。アレイ中に用いられた基準ヒユーズＦＲの数は、
製造される基準ヒユーズの特性のばらつきに関する統計
的な分析に基づいて選択すると良いが、１８〜２０程度
の数が適当であると考えられる。基準ヒユーズのアレイ
の総抵抗値ＲＦＲは、Ｆｌなどの通常のヒユーズの一つ
の名目上の抵抗値ＲＦの１７２に定められている。
Ｉ、ＦＲ２、ＦＲ３、ＦＲＮがＢＲライン及びＱＦＳＲ
のベースに接続され、基準ヒユーズのアレイを構成して
いる。アレイ中に用いられた基準ヒユーズＦＲの数は、
製造される基準ヒユーズの特性のばらつきに関する統計
的な分析に基づいて選択すると良いが、１８〜２０程度
の数が適当であると考えられる。基準ヒユーズのアレイ
の総抵抗値ＲＦＲは、Ｆｌなどの通常のヒユーズの一つ
の名目上の抵抗値ＲＦの１７２に定められている。
本発明に基づきヒユーズをテストするに際して、アレイ
中の２対のヒユーズのそれぞれを、対応するビットライ
ン及びワードラインを介して選択し、各ヒユーズに対応
するセンス増幅器からの電流を流通させる。同時に、ヒ
ユーズ短絡検出回路（第３図）のテストパッドには、例
えば１０ポルトであって良い適当な電圧が加えられる。
中の２対のヒユーズのそれぞれを、対応するビットライ
ン及びワードラインを介して選択し、各ヒユーズに対応
するセンス増幅器からの電流を流通させる。同時に、ヒ
ユーズ短絡検出回路（第３図）のテストパッドには、例
えば１０ポルトであって良い適当な電圧が加えられる。
これにより、第２図に於てＩＲＥＦにより示される基準
電流源の作動が開始され、この基準電流ＩＲＥＦは、出
力に接続されたセンス増幅器電流源に可及的にマツチす
るように設定されている。
電流源の作動が開始され、この基準電流ＩＲＥＦは、出
力に接続されたセンス増幅器電流源に可及的にマツチす
るように設定されている。
本発明は、短絡ヒユーズが極めて小さな抵抗値を有する
ことを利用して短絡を検出するものである。その作動の
要領は次の通りである。第２図に於て、ヒユーズアレイ
の第一のヒユーズに対応するワードラインＷ１とビット
ラインＢ１とが選択され、ヒユーズ短絡検出回路が作動
を開始したとする。更に、Ｆｌが通常の抵抗値を有する
正常なヒユーズであるものとする。すると、垂直ＰＮＰ
トランジスタＱＦＳ１のベースの電圧は式（１）％式％ 但しＶＢＥＱＡｌは、トランジスタＱＡ１のベース−エ
ミッタ間電圧であり、ＶＣＬは、Ｗｌを所定の電圧レベ
ルに保持するための一定のクランプ電圧であり、ＲＦは
ヒユーズＦ１の抵抗値である。
ことを利用して短絡を検出するものである。その作動の
要領は次の通りである。第２図に於て、ヒユーズアレイ
の第一のヒユーズに対応するワードラインＷ１とビット
ラインＢ１とが選択され、ヒユーズ短絡検出回路が作動
を開始したとする。更に、Ｆｌが通常の抵抗値を有する
正常なヒユーズであるものとする。すると、垂直ＰＮＰ
トランジスタＱＦＳ１のベースの電圧は式（１）％式％ 但しＶＢＥＱＡｌは、トランジスタＱＡ１のベース−エ
ミッタ間電圧であり、ＶＣＬは、Ｗｌを所定の電圧レベ
ルに保持するための一定のクランプ電圧であり、ＲＦは
ヒユーズＦ１の抵抗値である。
上記したように、基準ヒユーズＦＲ１〜ＦＲＮのアレイ
の全体的な抵抗値は、正常なヒユーズの抵抗値ＲＦの約
１／２に選択されている。ＱＲはＱＡＩと同一であるよ
うに定められている。従って、すべての伯のＱＦＳトラ
ンジスタ同様である垂直ＰＮＰトランジスタＱＦＳＲの
ベースの電圧は、次の式で表わせる。
の全体的な抵抗値は、正常なヒユーズの抵抗値ＲＦの約
１／２に選択されている。ＱＲはＱＡＩと同一であるよ
うに定められている。従って、すべての伯のＱＦＳトラ
ンジスタ同様である垂直ＰＮＰトランジスタＱＦＳＲの
ベースの電圧は、次の式で表わせる。
ＶＢＱＲ３＝ＶＣＬ−ＶＢＥＱＲ−Ｉｆ？ＥＦ（１／２
ＲＦ） （２）但し ＶＢＥＱＲ＝ＶＢＥＱＡ１ かつ ＩＲＥＦ＝１１ 従って ＶＢＱＦＳＲ＝ＶＣＬ−ＶＢＥＱＡＩ−１／２（ＩＩＲ
Ｆ） （３）となる。
ＲＦ） （２）但し ＶＢＥＱＲ＝ＶＢＥＱＡ１ かつ ＩＲＥＦ＝１１ 従って ＶＢＱＦＳＲ＝ＶＣＬ−ＶＢＥＱＡＩ−１／２（ＩＩＲ
Ｆ） （３）となる。
上記の式から、短絡していないヒユーズについては、Ｑ
ＦＳｌのベース電圧が、ＱＦＳＲのベース電圧よりも１
／２ （１１ＲＦ）だけ低いことが解る。この電圧差は
、後記するように、第３図に示された出力増幅器に供給
される。
ＦＳｌのベース電圧が、ＱＦＳＲのベース電圧よりも１
／２ （１１ＲＦ）だけ低いことが解る。この電圧差は
、後記するように、第３図に示された出力増幅器に供給
される。
次に、ヒユーズＦ１が上記したいずれかの態様により短
絡したと仮定する。従って、ヒユーズの抵抗値が大幅に
低くなる。短絡後のヒユーズの抵抗値をＲＦＳとする。
絡したと仮定する。従って、ヒユーズの抵抗値が大幅に
低くなる。短絡後のヒユーズの抵抗値をＲＦＳとする。
その場合、ＱＦＳＩのベースの電圧は、
ＶＢＱＦＳ１＝ＶＣＬ：ＶＢＥＱＡ−ＩＩＲＦＳ
（４）となり、ＱＦＳＲのベースの電圧値が依然ＶＢ
ＱＦＳＲ＝ＶＣＬ−ＶＢＥＱＡＩ−１／２（ＩＩＲＦ）
（３）であり、（４）式から（３）式を引くとＶ
ＢＱＦＳＩ −ＶＢＱＦＳＲ ＝ＶＣＬ−ＶＢＥＱＡＩ−１１ＲＦＳ−ＶＣＬ−ＶＢＥ
ＱＡＩ−１／２（ＩＩＲＦ） （５）＝１／２ＣＩＩ
ＲＦ）−ＩＩＲＦＳ ＝１１ （１／２ＲＦ−ＲＦＳ） を得る。
（４）となり、ＱＦＳＲのベースの電圧値が依然ＶＢ
ＱＦＳＲ＝ＶＣＬ−ＶＢＥＱＡＩ−１／２（ＩＩＲＦ）
（３）であり、（４）式から（３）式を引くとＶ
ＢＱＦＳＩ −ＶＢＱＦＳＲ ＝ＶＣＬ−ＶＢＥＱＡＩ−１１ＲＦＳ−ＶＣＬ−ＶＢＥ
ＱＡＩ−１／２（ＩＩＲＦ） （５）＝１／２ＣＩＩ
ＲＦ）−ＩＩＲＦＳ ＝１１ （１／２ＲＦ−ＲＦＳ） を得る。
従って、ＲＦＳの値が小さければ小さいほど、ＱＦＳ及
びＱＦＳＲのベースの電圧の差が大きくなり、ヒユーズ
の短絡を検出することが容易となる。一般にＲＦは８０
オームのオーダであり、ＲＦＳは２オーム、即ちＲＦの
約２．５％である。
びＱＦＳＲのベースの電圧の差が大きくなり、ヒユーズ
の短絡を検出することが容易となる。一般にＲＦは８０
オームのオーダであり、ＲＦＳは２オーム、即ちＲＦの
約２．５％である。
この差は、第３図に示された出力増幅器回路に供給され
る。
る。
テストされるビットライン及び基準ビットラインＢＲか
ら得られた電圧信号は、第２図にＡ及びＢにより示され
たラインを経て出力増幅器に供給される。第３図に於て
、ラインへの出力信号は、トランジスタＱ１４のベース
に供給される。同様に、テストされるアレイの第二のヒ
ユーズからの信号に対応するラインＡ′の出力信号は、
トランジスタＱ１５のベースに供給される。同様にして
、アレイの第三及び第四のヒユーズからのテスト信号に
対応するラインＡ ＩＩ及びＡ″′の信号は、それぞれ
トランジスタＱ１６及びＱ１７のベースに供給される。
ら得られた電圧信号は、第２図にＡ及びＢにより示され
たラインを経て出力増幅器に供給される。第３図に於て
、ラインへの出力信号は、トランジスタＱ１４のベース
に供給される。同様に、テストされるアレイの第二のヒ
ユーズからの信号に対応するラインＡ′の出力信号は、
トランジスタＱ１５のベースに供給される。同様にして
、アレイの第三及び第四のヒユーズからのテスト信号に
対応するラインＡ ＩＩ及びＡ″′の信号は、それぞれ
トランジスタＱ１６及びＱ１７のベースに供給される。
トランジスタ０１４〜０１８は出力端子Ｅ及びＦを打す
る差動増幅器を形成し、ラインＢの信号がトランジスタ
Ｑ１８のベースに供給される。これらの出力は、トラン
ジスタＱ２１及びＱ２２（第４図）のベースの入力信号
として供給され、増幅されると共にレベルシフトされ、
この差が、テスト結果を指示する信号としてテストパッ
ドに供給される。
る差動増幅器を形成し、ラインＢの信号がトランジスタ
Ｑ１８のベースに供給される。これらの出力は、トラン
ジスタＱ２１及びＱ２２（第４図）のベースの入力信号
として供給され、増幅されると共にレベルシフトされ、
この差が、テスト結果を指示する信号としてテストパッ
ドに供給される。
このようにして、テストされた４つのヒユーズのいずれ
かが短絡した場合、各点Ａ、Ａ’ 、Ａ”及びＡ″′の
電圧レベルが、点Ｂの電圧レベルよりも低くなる。しか
しながら、テストされた４つのヒユーズのいずれか一つ
、または複数のものか短絡した場合、対応する点Ａ、Ａ
’ 、Ａ”及びＡ″′の電位が点Ｂの電位よりも高くな
る。この差は、第３図及び第４図の増幅回路を経て、テ
ストパッド３０に於ける低レベル信号として出力され、
テストプローブを該テストパッドに接触させることによ
り短絡を検出することができる。
かが短絡した場合、各点Ａ、Ａ’ 、Ａ”及びＡ″′の
電圧レベルが、点Ｂの電圧レベルよりも低くなる。しか
しながら、テストされた４つのヒユーズのいずれか一つ
、または複数のものか短絡した場合、対応する点Ａ、Ａ
’ 、Ａ”及びＡ″′の電位が点Ｂの電位よりも高くな
る。この差は、第３図及び第４図の増幅回路を経て、テ
ストパッド３０に於ける低レベル信号として出力され、
テストプローブを該テストパッドに接触させることによ
り短絡を検出することができる。
〈発明の効果〉
このように、本発明によれば、短絡の存在を４つのヒユ
ーズについて同時に行なうことができるため各ヒユーズ
を逐次テストする場合に比べてテストに要する時間を大
幅に短縮することができる。
ーズについて同時に行なうことができるため各ヒユーズ
を逐次テストする場合に比べてテストに要する時間を大
幅に短縮することができる。
本発明によれば、テストされたヒユーズのいずれが短絡
したかを検知することはできないが、短絡したヒユーズ
が一つでもあれば当該アレイを廃棄することとなるため
、何等不都合を生ずることがない。
したかを検知することはできないが、短絡したヒユーズ
が一つでもあれば当該アレイを廃棄することとなるため
、何等不都合を生ずることがない。
第１図は、典型的なバイポーラＦＲＯＭを示すブロック
図である。 第２図は第１図のアレイ及びマルチプレクサを示す回路
図である。 第３図は第２図の回路に用いられる差動増幅器を備える
短絡検出回路を示す回路図である。 第４図は第３図の出力に接続され短絡検出信号を発生す
るためのレベルシフト増幅器を示す回路図である。 １１・・・バッファ １２・・・デコーダ１３・・
・バッファ １４・・・デコーダ１５・・・メモリ
セル １６・・・マルチプレクサ１７・・・バッファ
３０・・・出力パッド特許出願人 モノリシ
ック・メモリーズ・インコーホレイテッド
図である。 第２図は第１図のアレイ及びマルチプレクサを示す回路
図である。 第３図は第２図の回路に用いられる差動増幅器を備える
短絡検出回路を示す回路図である。 第４図は第３図の出力に接続され短絡検出信号を発生す
るためのレベルシフト増幅器を示す回路図である。 １１・・・バッファ １２・・・デコーダ１３・・
・バッファ １４・・・デコーダ１５・・・メモリ
セル １６・・・マルチプレクサ１７・・・バッファ
３０・・・出力パッド特許出願人 モノリシ
ック・メモリーズ・インコーホレイテッド
Claims (5)
- （１）名目上の抵抗値ＲＦを有するディスクリートな２
対の溶融可能リンクからなる組を複数有し、前記溶融可
能リンクに短絡が発生した場合には、ＲＦよりも実質的
に低い抵抗値を呈するような溶融可能リンクアレイに於
ける短絡を検出するための回路であって、 前記２対の溶融可能リンクの組から一つの溶融可能リン
クの組を電気的に分離するための手段と、それぞれ約Ｒ
Ｆ／２の総抵抗値を有する基準溶融可能リンクアレイと
、 各組の溶融可能リンクの一つ及び前記基準溶融可能リン
クアレイに電圧を加える手段と、 テストされるべき前記溶融可能リンク及び前記基準溶融
可能リンクのアレイの電圧を比較することにより、テス
トされるべき前記溶融可能リンクの一つまたは複数に短
絡が発生したか否かを指示するための手段とを備えるこ
とを特徴とする短絡検出回路。 - （２）名目上の抵抗値ＲＦを有するディスクリートな２
対の溶融可能リンクからなる組を複数有し、前記溶融可
能リンクに短絡が発生した場合には、ＲＦよりも実質的
に低い抵抗値を呈するような溶融可能リンクアレイに於
ける短絡を検出するための回路であって、 前記２対の溶融可能リンクの組から一つの溶融可能リン
クの組を電気的に分離するための手段と、それぞれ約Ｒ
Ｆ／２の総抵抗値を有する基準溶融可能リンクアレイと
、 前記基準溶融可能リンクのアレイに接続された基準電圧
回路と、 各組の溶融可能リンクの一つ及び前記基準溶融可能リン
クアレイに電圧を加える手段と、 テストされるべき前記溶融可能リンクのいずれかに発生
した電圧が、並列接続された基準溶融可能リンクのアレ
イに発生した電圧よりも大きいか、或いは小さいかを検
出するための手段とを備えることを特徴とする短絡検出
回路。 - （３）前記溶融可能リンクが、互いに直交するビットラ
イン及びワードラインにより個々に選択可能なものであ
って、前記溶融可能リンクの位置がそれぞれ特定のビッ
トライン及びワードラインの交点として定められるもの
であり、前記溶融可能リンクの組から一つの溶融可能リ
ンクを電気的に分離するための手段が、前記ビットライ
ン及び前記ワードラインをそれぞれ選択するための手段
を有することを特徴とする特許請求の範囲第２項に記載
の短絡検出回路。 - （４）電圧源と、前記溶融可能リンクの各組から選ばれ
た一つの溶融可能リンクを介して前記電圧源に接続され
た第一のトランジスタと、前記基準溶融可能リンクのア
レイを介して前記電圧源に接続された第二のトランジス
タと、前記溶融可能リンクの各組について前記第一及び
第二のトランジスタに発生した電圧を比較することによ
りテストされるべき前記溶融可能リンクのいずれかに短
絡が発生したか否かを指示するための手段とを備えるこ
とを特徴とする特許請求の範囲第３項に記載の短絡検出
回路。 - （５）前記溶融可能リンクの各組について前記電圧源と
前記第一のトランジスタとの間に接続された第三のトラ
ンジスタと、前記溶融可能リンクの各組について前記電
圧源と前記第二のトランジスタとの間に接続された第四
のトランジスタとを備えることを特徴とする特許請求の
範囲第４項に記載の短絡検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/663806 | 1984-10-22 | ||
| US06/663,806 US4625162A (en) | 1984-10-22 | 1984-10-22 | Fusible link short detector with array of reference fuses |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100669A true JPS61100669A (ja) | 1986-05-19 |
Family
ID=24663334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60199288A Pending JPS61100669A (ja) | 1984-10-22 | 1985-09-09 | 溶融可能リンクアレイのための短絡検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4625162A (ja) |
| EP (1) | EP0188013B1 (ja) |
| JP (1) | JPS61100669A (ja) |
| DE (1) | DE3574185D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814646A (en) * | 1985-03-22 | 1989-03-21 | Monolithic Memories, Inc. | Programmable logic array using emitter-coupled logic |
| DE3681666D1 (de) * | 1985-09-11 | 1991-10-31 | Siemens Ag | Integrierter halbleiterspeicher. |
| US4730273A (en) * | 1986-04-03 | 1988-03-08 | Motorola, Inc. | On-chip programmability verification circuit for programmable read only memory having lateral fuses |
| US4969124A (en) * | 1989-03-07 | 1990-11-06 | National Semiconductor Corporation | Method for vertical fuse testing |
| US5034687A (en) * | 1989-10-16 | 1991-07-23 | Vlsi Technology, Inc. | Signature indicating circuit |
| FR2660795B1 (fr) * | 1990-04-10 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de detection de fusible. |
| JPH07159496A (ja) * | 1993-10-12 | 1995-06-23 | At & T Global Inf Solutions Internatl Inc | 集積回路の検査のための装置及びその方法 |
| KR950015768A (ko) * | 1993-11-17 | 1995-06-17 | 김광호 | 불휘발성 반도체 메모리 장치의 배선단락 검출회로 및 그 방법 |
| US5635854A (en) * | 1994-05-24 | 1997-06-03 | Philips Electronics North America Corporation | Programmable logic integrated circuit including verify circuitry for classifying fuse link states as validly closed, validly open or invalid |
| US6157583A (en) * | 1999-03-02 | 2000-12-05 | Motorola, Inc. | Integrated circuit memory having a fuse detect circuit and method therefor |
| US6625692B1 (en) * | 1999-04-14 | 2003-09-23 | Micron Technology, Inc. | Integrated semiconductor memory chip with presence detect data capability |
| US6456186B1 (en) * | 1999-10-27 | 2002-09-24 | Motorola, Inc. | Multi-terminal fuse device |
| US6246243B1 (en) * | 2000-01-21 | 2001-06-12 | Analog Devices, Inc. | Semi-fusible link system |
| US7136322B2 (en) * | 2004-08-05 | 2006-11-14 | Analog Devices, Inc. | Programmable semi-fusible link read only memory and method of margin testing same |
| KR100821834B1 (ko) * | 2006-11-29 | 2008-04-14 | 동부일렉트로닉스 주식회사 | 폴리 퓨즈를 구비한 테스트 패턴 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2726986A1 (de) * | 1977-06-15 | 1979-01-04 | Kiepe Bahn Elektrik Gmbh | Verfahren zur pruefung elektrischer baugruppen, insbesondere verdrahtungsbaugruppen, sowie schaltungseinrichtung zur durchfuehrung des verfahrens |
| US4499579A (en) * | 1983-03-10 | 1985-02-12 | Honeywell Information Systems Inc. | Programmable logic array with dynamic test capability in the unprogrammed state |
-
1984
- 1984-10-22 US US06/663,806 patent/US4625162A/en not_active Expired - Lifetime
-
1985
- 1985-05-22 EP EP85200827A patent/EP0188013B1/en not_active Expired
- 1985-05-22 DE DE8585200827T patent/DE3574185D1/de not_active Expired
- 1985-09-09 JP JP60199288A patent/JPS61100669A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE3574185D1 (en) | 1989-12-14 |
| US4625162A (en) | 1986-11-25 |
| EP0188013B1 (en) | 1989-11-08 |
| EP0188013A1 (en) | 1986-07-23 |
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