JPS6192500A - 溶融可能なリンクのアレイのための短絡検出装置 - Google Patents
溶融可能なリンクのアレイのための短絡検出装置Info
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- JPS6192500A JPS6192500A JP60157948A JP15794885A JPS6192500A JP S6192500 A JPS6192500 A JP S6192500A JP 60157948 A JP60157948 A JP 60157948A JP 15794885 A JP15794885 A JP 15794885A JP S6192500 A JPS6192500 A JP S6192500A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/52—Testing for short-circuits, leakage current or ground faults
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＰＲＯＭ （プログラマブル・リード・オン
リー・メ−しり−）及びＰＡＩ （プログラマブル・
アレイ・ロジック）等に用いられる溶融可能リンクアレ
イに於ける短絡を検査するための装置に関す−る。
リー・メ−しり−）及びＰＡＩ （プログラマブル・
アレイ・ロジック）等に用いられる溶融可能リンクアレ
イに於ける短絡を検査するための装置に関す−る。
〈従来の技術〉
溶融可能なリンクを用いるアレイに於ては、一般に、ヒ
ユーズとも呼ばれる溶融可能リンクによりそれぞれ１ビ
ツトの情報か表される。各ヒユーズが存在するか否かに
応じて各ビットの論理状態が決定される。このようなデ
バイスは、すべてのヒユーズかそのままの状態で、即ち
すべてのビットが論理１状態であるように製造される。
ユーズとも呼ばれる溶融可能リンクによりそれぞれ１ビ
ツトの情報か表される。各ヒユーズが存在するか否かに
応じて各ビットの論理状態が決定される。このようなデ
バイスは、すべてのヒユーズかそのままの状態で、即ち
すべてのビットが論理１状態であるように製造される。
デバイスのニー１１−は、このヒユーズをそのままにし
、又はヒユーズを「とばす」ことにより回路を開き（ヒ
ツトをプログラムし）、当該ビットの論理状態を）ｕ択
することかてさる。
、又はヒユーズを「とばす」ことにより回路を開き（ヒ
ツトをプログラムし）、当該ビットの論理状態を）ｕ択
することかてさる。
理想的には、すべてのデバイスに於いて、パッケージさ
れ販売される前にあっては、ずぺてのヒユーズが存在し
、販売後に、ユーザーにより選択されたヒユーズかとば
されるようになっている。
れ販売される前にあっては、ずぺてのヒユーズが存在し
、販売後に、ユーザーにより選択されたヒユーズかとば
されるようになっている。
しかしなから、デバイスによってはヒユーズか欠落して
いる場合があり、またうまくとばないヒユーズか存在す
る場合かある。
いる場合があり、またうまくとばないヒユーズか存在す
る場合かある。
〈発明か解決しようとする問題点〉
アレイ中にヒユーズか欠落していることを検出するのは
比較的容易であって、デバイスをパッケージする前に発
見することかできる。これは、デバイスの出力ピンの論
理状態を検査することにより発見することかできる。欠
落したヒユーズの論理状態は、正常なヒユーズとは異な
る論理状態を呈する。従って、製造過程に於けるウェー
ファーの選別レベルに於てヒユーズの欠落を検査するこ
とかできる。
比較的容易であって、デバイスをパッケージする前に発
見することかできる。これは、デバイスの出力ピンの論
理状態を検査することにより発見することかできる。欠
落したヒユーズの論理状態は、正常なヒユーズとは異な
る論理状態を呈する。従って、製造過程に於けるウェー
ファーの選別レベルに於てヒユーズの欠落を検査するこ
とかできる。
一方、ヒユーズか存在するが、旨くとばないというよう
な場合が、いくつもの理由により発生可能である。例え
ば、ヒユーズの厚さか通常よりも大ぎく、そのヒユーズ
をとばすために、プログラマ−か供給し得る以上の電力
を必要とする場合かある。従って、このようなヒユーズ
をプログラムしようとしても、ヒユーズはとぶことなく
そのまま存在し続けることとなる。
な場合が、いくつもの理由により発生可能である。例え
ば、ヒユーズの厚さか通常よりも大ぎく、そのヒユーズ
をとばすために、プログラマ−か供給し得る以上の電力
を必要とする場合かある。従って、このようなヒユーズ
をプログラムしようとしても、ヒユーズはとぶことなく
そのまま存在し続けることとなる。
また金属片がツー１ヘラインとヒツトラインとの間を短
絡させる場合もおる。例えば、小さな金属片が、アレイ
トランジスタのエミッタとヒラ１〜ラインとの間を短１
１８さｕ／、１脇合かある。また、小さな金属パかツー
１〜ラインとヒツトラインとを１５略させる場合−ｂ市
る。い覆れにしても、このような金属片は、ヒユーズの
ようにとぶことかない。このような金属片を溶融してと
ばぞうとするためには、極めて大きな電力か必要となり
、プログラム用の電力かヒユーズに供給された場合でも
、別の導電路を提供１−ることにより当該ヒユーズかと
ばされるのを防止する結果となる。
絡させる場合もおる。例えば、小さな金属片が、アレイ
トランジスタのエミッタとヒラ１〜ラインとの間を短１
１８さｕ／、１脇合かある。また、小さな金属パかツー
１〜ラインとヒツトラインとを１５略させる場合−ｂ市
る。い覆れにしても、このような金属片は、ヒユーズの
ようにとぶことかない。このような金属片を溶融してと
ばぞうとするためには、極めて大きな電力か必要となり
、プログラム用の電力かヒユーズに供給された場合でも
、別の導電路を提供１−ることにより当該ヒユーズかと
ばされるのを防止する結果となる。
これらが、一般に「ヒユーズの短絡」と称される場合の
例である。従来は、このようなヒユーズの短絡を検出覆
−る手段か知られていなかった。
例である。従来は、このようなヒユーズの短絡を検出覆
−る手段か知られていなかった。
要するに、ヒユーズの欠落は、デバイスの出力ピンの論
理状態か誤っていることを検出することにより発見する
ことができる。しかしなから、ヒユーズか短絡している
場合には、デバイスをプログラムする前の段階に於ては
、デバイスの出力ピンか正常な論理状態を呈するが、デ
バイスをプログラムしＩこ後は旨くとばなかったヒユー
ズに対応する出力ピンの論理状態が依然としてヒユーズ
が存在する場合に対応することとなる。ここで問題とな
ることは、デバイスがパッケージされ一ユーザーに販売
された後までヒユーズの短絡を発見することかできずに
、製造者にと〕で多大なコスト、時間を必要とさせるば
かりでなく、製造者の評判を損うという点にある。本発
明はこのような問題を解決しようとしてなされたもので
ある。
理状態か誤っていることを検出することにより発見する
ことができる。しかしなから、ヒユーズか短絡している
場合には、デバイスをプログラムする前の段階に於ては
、デバイスの出力ピンか正常な論理状態を呈するが、デ
バイスをプログラムしＩこ後は旨くとばなかったヒユー
ズに対応する出力ピンの論理状態が依然としてヒユーズ
が存在する場合に対応することとなる。ここで問題とな
ることは、デバイスがパッケージされ一ユーザーに販売
された後までヒユーズの短絡を発見することかできずに
、製造者にと〕で多大なコスト、時間を必要とさせるば
かりでなく、製造者の評判を損うという点にある。本発
明はこのような問題を解決しようとしてなされたもので
ある。
〈問題点を解決するための手段〉
本発明は、溶融可能なリンクに於けるヒユーズの７ｎ絡
を、デバイスをパッケージする前に発見し得るような検
査装置を提供するものである。アレイ中の各溶融可能リ
ンクは個々に検査され、短絡箇所か判別される。更に、
検査装置か正常に動作しているか否かをテストするため
に、アレイ中に意図的に短縮されたヒユーズを設けるこ
ともできる。
を、デバイスをパッケージする前に発見し得るような検
査装置を提供するものである。アレイ中の各溶融可能リ
ンクは個々に検査され、短絡箇所か判別される。更に、
検査装置か正常に動作しているか否かをテストするため
に、アレイ中に意図的に短縮されたヒユーズを設けるこ
ともできる。
〈実施例〉
以下、本発明の好適実施例を添付の図面について詳しく
説明する。
説明する。
第１図に示された６４ＫＰＲＯＭの構造は、多くのバイ
ポーラＦＲＯＭに於てＯ１！型的なものである。８個の
Ｘ−インプットバッファ１１は、１：２５６デコーダ１
２に入力され、デコーダ１２はメモリーセルアレイ１５
のワードラインの一つを選択する。５個のＹ−人力バッ
フ７・１３は、１：３２デコーダ１４に供給され、該デ
コーダ１４の出力線２５６ライン：８ラインのマルチプ
レクサ１６に供給される。このマルチプレクサ１６はア
レイ中の８ビツトラインを選択する。マルチプレクサ１
６の８本の出力線は８個の出力バッファ１７に接続され
、一つの出力線か一つの出力に対応する。
ポーラＦＲＯＭに於てＯ１！型的なものである。８個の
Ｘ−インプットバッファ１１は、１：２５６デコーダ１
２に入力され、デコーダ１２はメモリーセルアレイ１５
のワードラインの一つを選択する。５個のＹ−人力バッ
フ７・１３は、１：３２デコーダ１４に供給され、該デ
コーダ１４の出力線２５６ライン：８ラインのマルチプ
レクサ１６に供給される。このマルチプレクサ１６はア
レイ中の８ビツトラインを選択する。マルチプレクサ１
６の８本の出力線は８個の出力バッファ１７に接続され
、一つの出力線か一つの出力に対応する。
第１図の７レイ及びマルチプレクサを単純化して第２図
に示す。各出力は３２ビツトラインをアクセスづる。第
２図に於て、Ｂ１はアクレスされ（−行余白） たピッ１〜ラインを表し、Ｂ２は３１水の選択されなか
ったビットラインを表す。ＱＹｌはマルチプレクサトラ
ンジスタであって、導通時にはＢ１を選択する。ＱＹ、
２は３１個のマルチプレクサトランジスタを表し、非導
通でおるために８２により表されるビットラインを選択
しない。ＱＹｌ及びＱＹ２のエミッタは共通に接続され
、かつ一つの出力のための電流源１１に接続されている
。電流源１１は、通常の動作時に於けるヒユーズの存在
或いは欠落を検出し、その情報を出力ハツフ１に伝送す
る。ヒツトラインＢ３は選択された７本のビットライン
を表し、７個のＱＹｉ （ここではＱＹ３）を介して
７つの電流源出力に接続されている。Ｂ４は各出力につ
いて選択されなかった３１本のビットラインを表す。
に示す。各出力は３２ビツトラインをアクセスづる。第
２図に於て、Ｂ１はアクレスされ（−行余白） たピッ１〜ラインを表し、Ｂ２は３１水の選択されなか
ったビットラインを表す。ＱＹｌはマルチプレクサトラ
ンジスタであって、導通時にはＢ１を選択する。ＱＹ、
２は３１個のマルチプレクサトランジスタを表し、非導
通でおるために８２により表されるビットラインを選択
しない。ＱＹｌ及びＱＹ２のエミッタは共通に接続され
、かつ一つの出力のための電流源１１に接続されている
。電流源１１は、通常の動作時に於けるヒユーズの存在
或いは欠落を検出し、その情報を出力ハツフ１に伝送す
る。ヒツトラインＢ３は選択された７本のビットライン
を表し、７個のＱＹｉ （ここではＱＹ３）を介して
７つの電流源出力に接続されている。Ｂ４は各出力につ
いて選択されなかった３１本のビットラインを表す。
Ｗｌは選択されたワードラインを表す。Ｗ２は選択され
なかった２５５本のワードラインを表す。
なかった２５５本のワードラインを表す。
ＱＡｌか導通で必り、「１は、１１により検出された情
報のビットを表し、該情報は出力に伝送さく一行余白） れる。ＱＡ２は出力に接続された３１個のアレイトラン
ジスタを表し、これらは、Ｑ）Ｉ２かオフでおるために
オフである。ＱＡ３は、他の７つの出力に接続されたア
レイトランジスタを表す。これらのトランジスタはオン
でおり、ＱＡ３から、他の６つの出力のための電流源を
表すＩ２に向（ブて、ヒユーズＦ を通過する電流を供
給する。Ｑハ、４ｊ、、ｔ、、Ｗｌについて選択されな
かった他のアレイトランジスタのすへてを表す。Ｗ２は
選択されなかった２５５本のワードラインを表し、従っ
てＱＡ１′〜ＱＡ４′はオフでおる。
報のビットを表し、該情報は出力に伝送さく一行余白） れる。ＱＡ２は出力に接続された３１個のアレイトラン
ジスタを表し、これらは、Ｑ）Ｉ２かオフでおるために
オフである。ＱＡ３は、他の７つの出力に接続されたア
レイトランジスタを表す。これらのトランジスタはオン
でおり、ＱＡ３から、他の６つの出力のための電流源を
表すＩ２に向（ブて、ヒユーズＦ を通過する電流を供
給する。Ｑハ、４ｊ、、ｔ、、Ｗｌについて選択されな
かった他のアレイトランジスタのすへてを表す。Ｗ２は
選択されなかった２５５本のワードラインを表し、従っ
てＱＡ１′〜ＱＡ４′はオフでおる。
次に本発明に基づくヒユーズ短絡検出装置の回路の作動
の要領について説明する。
の要領について説明する。
ＱＲはＷｌについての７レイトランジスタである。ＱＲ
ｌは、Ｗ２により表される残りの２５５本のワードライ
ンのそれぞれについて設けられたアレイトランジスタを
表す。［Ｒはこれらのアレイ１〜ランジスタに（ｔ Ｋ
Ｕされたヒユーズを表す。ＱＲアレイトランジスタのそ
れぞれには二つのヒユーズが設けられ、通常のアレイト
ランジスタには一つのヒユーズのみか設けられている。
ｌは、Ｗ２により表される残りの２５５本のワードライ
ンのそれぞれについて設けられたアレイトランジスタを
表す。［Ｒはこれらのアレイ１〜ランジスタに（ｔ Ｋ
Ｕされたヒユーズを表す。ＱＲアレイトランジスタのそ
れぞれには二つのヒユーズが設けられ、通常のアレイト
ランジスタには一つのヒユーズのみか設けられている。
ＢＲは、すべてのＱＲに対して、対応するヒユーズを介
しで接続されたビットラインを表す。ＱＹＲはＢＲに付
設されたマルチプレクサトランジスタを表し、ＩＲＥＦ
は基準電流ａを表す。ＱＦＳ１〜ＱＦＳ４はピッ１〜ラ
インごとに設Ｇりられた垂直Ｐ Ｎ Ｐトランジスタを
表わし、ＱＦＳ、、は基準ヒツトラインＢＲに付設され
た同様の垂直ＰＮＰトランジスタを表す。ヒユーズのた
めのこの短絡検出装置のすべてのデバイス、抵抗器など
は、アレイ及びマルチプレクサ中に用いられている対応
するデ′バイスと極力同一であるように設計される。
しで接続されたビットラインを表す。ＱＹＲはＢＲに付
設されたマルチプレクサトランジスタを表し、ＩＲＥＦ
は基準電流ａを表す。ＱＦＳ１〜ＱＦＳ４はピッ１〜ラ
インごとに設Ｇりられた垂直Ｐ Ｎ Ｐトランジスタを
表わし、ＱＦＳ、、は基準ヒツトラインＢＲに付設され
た同様の垂直ＰＮＰトランジスタを表す。ヒユーズのた
めのこの短絡検出装置のすべてのデバイス、抵抗器など
は、アレイ及びマルチプレクサ中に用いられている対応
するデ′バイスと極力同一であるように設計される。
これは、デバイス間のミスマツチか本発明に基づく装置
の性能を損わないようにするためである。
の性能を損わないようにするためである。
第２図は、ヒユーズＦ１について三つの可能な短絡状態
の態様を示づ。
の態様を示づ。
第１の短絡状態に於ては、短絡かヒユーズ短絡回路に発
生している。即らヒユーズ゛か通常よりも厚いため、プ
ログラム用の電流か該ヒユーズをとばすことかできない
。
生している。即らヒユーズ゛か通常よりも厚いため、プ
ログラム用の電流か該ヒユーズをとばすことかできない
。
第２の短絡状態は、トランジスタＱＡ１のエミッタとビ
ットラインＢ１との間を短絡ざぜるような、ラインＳ２
により表されるような金属の小片を原因とするものでお
る。
ットラインＢ１との間を短絡ざぜるような、ラインＳ２
により表されるような金属の小片を原因とするものでお
る。
第３の短絡状態は、Ｂ３により表される金属片が、ワー
ドラインＷ１とヒツトラインＢ１との間を短絡させるこ
とによりｙで牛する。
ドラインＷ１とヒツトラインＢ１との間を短絡させるこ
とによりｙで牛する。
本発明に基づきヒユーズのグ、０絡を検出するに際して
は、ヒユーズを一つずつ選択して検出過程を行う。基本
的には、８個のセンス増幅器の内の７飼を非作動状態と
し、作動状態のままにされたセンス増幅器か一つのヒユ
ーズに電流を供給する。
は、ヒユーズを一つずつ選択して検出過程を行う。基本
的には、８個のセンス増幅器の内の７飼を非作動状態と
し、作動状態のままにされたセンス増幅器か一つのヒユ
ーズに電流を供給する。
同時に、ヒユーズ短絡回路（第３図）かｊストパッドに
加えられる。その結果、（第２図に於てＩＲＥＦにより
示される）基準電流源か動作を間知りる。ＩＲＥＦは、
出力端のセンス増幅器電流源に）う慄カマツーｒするよ
うにＫＱＨ−１されている。
加えられる。その結果、（第２図に於てＩＲＥＦにより
示される）基準電流源か動作を間知りる。ＩＲＥＦは、
出力端のセンス増幅器電流源に）う慄カマツーｒするよ
うにＫＱＨ−１されている。
本発明は、短絡部分か（４１めて低い抵抗１直を右り−
ることを利用して短絡を検出するものでおる。その動作
は路次の通りである。
ることを利用して短絡を検出するものでおる。その動作
は路次の通りである。
第２図に於て、まり例えに工゛ワードライン＼Ｊ■１及
びビットラインＢ１を恵沢し、ヒユーズ短絡検出回路を
作動きける。次に、例えば「１が通常の抵抗値を有する
正常なヒユーズであるとする。垂直ＰＮＰ＋−ランジス
タＱ Ｆ Ｓ １のベースの電圧（まＶ ＢＱＦＳＩ ＝ＶｃＬＶＢｃｏＡｔ ｉ Ｉ ＲＦ・・・・・
・・・・（１） により表される。（１μし ■ は、トランク・
ＢＥＱ八１ へタＱＡ１のベース−エミッタ間電圧、Ｖ′Ｃ１ｌユ、
〜＼１１を特定の電圧レヘルに保持づるための一定のク
ランプ電圧、ＲＦはヒユーズＦ１の抵抗値である。） ＱＲのエミッタに接続された二つのヒユーズＦ６は、そ
れぞれＦｌと等しくなるように設計されている。更に、
ＱＲはＱＡｌと同一でおるように６Ｕ２’ｌされでいる
。従って、他のすへてのトランジスタＱＦＳ・に対する
垂直ＰＮＰトランジスタＱＦＳＨのベースの電圧は、 （−行余白） ・・・・・・・・・（２） となる。但し、＼／ ＝Ｖ てあり、まＢ
［ＱＲＢＥＱ八ま たｆｌＥＦ ”” ＋１である。
びビットラインＢ１を恵沢し、ヒユーズ短絡検出回路を
作動きける。次に、例えば「１が通常の抵抗値を有する
正常なヒユーズであるとする。垂直ＰＮＰ＋−ランジス
タＱ Ｆ Ｓ １のベースの電圧（まＶ ＢＱＦＳＩ ＝ＶｃＬＶＢｃｏＡｔ ｉ Ｉ ＲＦ・・・・・
・・・・（１） により表される。（１μし ■ は、トランク・
ＢＥＱ八１ へタＱＡ１のベース−エミッタ間電圧、Ｖ′Ｃ１ｌユ、
〜＼１１を特定の電圧レヘルに保持づるための一定のク
ランプ電圧、ＲＦはヒユーズＦ１の抵抗値である。） ＱＲのエミッタに接続された二つのヒユーズＦ６は、そ
れぞれＦｌと等しくなるように設計されている。更に、
ＱＲはＱＡｌと同一でおるように６Ｕ２’ｌされでいる
。従って、他のすへてのトランジスタＱＦＳ・に対する
垂直ＰＮＰトランジスタＱＦＳＨのベースの電圧は、 （−行余白） ・・・・・・・・・（２） となる。但し、＼／ ＝Ｖ てあり、まＢ
［ＱＲＢＥＱ八ま たｆｌＥＦ ”” ＋１である。
従って
となり、式（３〉から式（１）を引くと、・・・・・・
・・・（４） となる。
・・・（４） となる。
以上の式から、ＱＦＳｌのベース電圧が、ＯＦように、
第３図に示されている出力増幅器に供給される。
第３図に示されている出力増幅器に供給される。
ここて、例えばヒユーズ１：１か上記したｇ’ｌのいＪ
れかで短絡したと仮定する。従ってヒユーズの抵抗値か
低くなる。口の抵抗値をＲＦＳとする。
れかで短絡したと仮定する。従ってヒユーズの抵抗値か
低くなる。口の抵抗値をＲＦＳとする。
ＱＦＳｌのベース電圧１ま、
ＢＱＦＳＩ
−ＶＣＬ Ｖ８ＥＱＡＩ
１．Ｉ ＲＦＳ・・・・・・・・・（５） となるｕ Ｑ Ｆ Ｓ Ｒのベース電圧は、依然（３）
式％式％ となる。式（５）から式（３）を引くと、■ＶＢＱＦＳ
Ｒ ＢＱＦＳＩ ・ＣＬ −ＢＥＱＡＩ Ｉ １ＲＦＳ＝
Ｖ −＼ｌ −Ｖｃ＋−＋ ＶＢ［ＱＡｌ ＋ １．／２
（、ＩＩ ＲＦ ’ｊ−＜”！、／２３ ｒｌＲ
，−１１Ｆ？、Ｆ。
１．Ｉ ＲＦＳ・・・・・・・・・（５） となるｕ Ｑ Ｆ Ｓ Ｒのベース電圧は、依然（３）
式％式％ となる。式（５）から式（３）を引くと、■ＶＢＱＦＳ
Ｒ ＢＱＦＳＩ ・ＣＬ −ＢＥＱＡＩ Ｉ １ＲＦＳ＝
Ｖ −＼ｌ −Ｖｃ＋−＋ ＶＢ［ＱＡｌ ＋ １．／２
（、ＩＩ ＲＦ ’ｊ−＜”！、／２３ ｒｌＲ
，−１１Ｆ？、Ｆ。
−に１＜Ｒ，／２ − ＲＦ３＞
・・・・・・・・・（６）
を得る。
従って、Ｒｌｓの餡か小さくノれは小さい程、１〜ノン
ジスタＱトＳ及びＱＦＳｌ、のベース間の電圧差が大き
くなり、ヒユーズの短絡の発売かそれだけ用意になる。
ジスタＱトＳ及びＱＦＳｌ、のベース間の電圧差が大き
くなり、ヒユーズの短絡の発売かそれだけ用意になる。
一般に、Ｒ１は８０７１−ムのＡ−ターで必り、ＲＦＳ
は約２７１−ム、叩らＲ１の約２゜５％でおる。この差
は、第３図に示された出力増幅器に供給される。
は約２７１−ム、叩らＲ１の約２゜５％でおる。この差
は、第３図に示された出力増幅器に供給される。
基ｉ）（ヒツトライン町及びデス１〜されるビットライ
ンの電圧信号は、第２図に於て符号Ａ及びＢにより示さ
れるラインを介して出力増幅器に供給される。第３図は
、Ｑ ５８ Ａ及び０５８Ｂのへ一スに供給されるこれ
らのラインＡ及びＢを示ゴ。
ンの電圧信号は、第２図に於て符号Ａ及びＢにより示さ
れるラインを介して出力増幅器に供給される。第３図は
、Ｑ ５８ Ａ及び０５８Ｂのへ一スに供給されるこれ
らのラインＡ及びＢを示ゴ。
Ｑ５８Ａ及びＱ５８Ｂは、エミッタか共通に接続されか
つ電流源に接続されているトランジスタを表す。電流源
は、Ｑ５９Ａ、０５９Ｂ及びＱ６０と、Ｑ５９Ａのコレ
クタに供給される電圧を定める４、１キロΔ゛−ムの抵
抗器とを何している。
つ電流源に接続されているトランジスタを表す。電流源
は、Ｑ５９Ａ、０５９Ｂ及びＱ６０と、Ｑ５９Ａのコレ
クタに供給される電圧を定める４、１キロΔ゛−ムの抵
抗器とを何している。
ヒユーズの短絡を７ストするに際して、八及びＢに於Ｃ
ブる化１王は１菫かに異なっている。Ｑ５８Ａ及び０５
８Ｂのエミッタ電圧が同一でおるために、Ａ及びＢの電
圧の高低に応じてＱ５８Ａ及び０５８Ｂのいり゛れかか
より１白い電圧ＶＢＥを石する。トランジスタＱ５８の
いずれかが、トランジスタＱ５９にとって必要となるす
べての電流を供給し得るようにするためには、ベース−
エミッタ間の電圧に僅かな差異か存在すれば良い。こう
することにより、他方の１〜ランジスタＱ５８が小実−
り非導通状態となる。
ブる化１王は１菫かに異なっている。Ｑ５８Ａ及び０５
８Ｂのエミッタ電圧が同一でおるために、Ａ及びＢの電
圧の高低に応じてＱ５８Ａ及び０５８Ｂのいり゛れかか
より１白い電圧ＶＢＥを石する。トランジスタＱ５８の
いずれかが、トランジスタＱ５９にとって必要となるす
べての電流を供給し得るようにするためには、ベース−
エミッタ間の電圧に僅かな差異か存在すれば良い。こう
することにより、他方の１〜ランジスタＱ５８が小実−
り非導通状態となる。
トランジスタＱ５８のコレクタ電流の差異は、二つの３
キロＡ−ム抵抗器によ゛リトランジスタＱ６１のベース
間に於ける電圧差に変換される。この電圧差はトランジ
スタＱ６２のベースに供給される。Ｑ６２Ａ及び０６２
Ｂは、エミッタか共通接続された別のトランジスタのえ
Ｊを表すが、これらはＮＰＮではなく、横方向のＰＮＰ
トランジスタである。エミッタ電流源は、トランジスタ
Ｑ６３ＡＳ０６３Ｂ及びトランジスタＱ６４と１６゜４
キロオームの抵抗器とを有している。正常なヒユーズに
対しては、Ｑ６２Ａはオンとなり、Ｑ６２Ｂがオフとな
る。その結果、電流ミラーＱ６５Ａ及び０６５Ｂへの電
流か遮断される。Ｑ６ｂＬ３のコレクタ（０６６のベー
ス）の電圧は、トランジスタＱ６６及σＱ６９かオンさ
れるまて上背し、ＴＰ５か論理Ｏ状態となる。
キロＡ−ム抵抗器によ゛リトランジスタＱ６１のベース
間に於ける電圧差に変換される。この電圧差はトランジ
スタＱ６２のベースに供給される。Ｑ６２Ａ及び０６２
Ｂは、エミッタか共通接続された別のトランジスタのえ
Ｊを表すが、これらはＮＰＮではなく、横方向のＰＮＰ
トランジスタである。エミッタ電流源は、トランジスタ
Ｑ６３ＡＳ０６３Ｂ及びトランジスタＱ６４と１６゜４
キロオームの抵抗器とを有している。正常なヒユーズに
対しては、Ｑ６２Ａはオンとなり、Ｑ６２Ｂがオフとな
る。その結果、電流ミラーＱ６５Ａ及び０６５Ｂへの電
流か遮断される。Ｑ６ｂＬ３のコレクタ（０６６のベー
ス）の電圧は、トランジスタＱ６６及σＱ６９かオンさ
れるまて上背し、ＴＰ５か論理Ｏ状態となる。
短絡したヒコーズについては、０６２ Ｂかオンとなり
、Ｑ６２ＡかΔノとなる。ベース電流か電流ミラーＱ６
５△及びＱ６５Ｂに供給され、Ｑ６２ＢもＱ６５△のコ
レクタ電流を供給づる。Ｑ６５ＢはＱ６２ＡまたＧ、１
Ｑ６６から］レクタ電流を供給されないため、０６５Ｂ
の］レクタ電圧は、そのショットキークランプダイオー
ドかオンとなるまで減少し続ける。このようにして、０
６２Ｂも０６５Ｂのコレクタ電流を供給する。Ｑ６６の
ベースは約０．３ボルトの飽和電圧値にあるため、Ｑ６
６及びＱ６９かオフとなる。Ｑ６６のコレクタの電圧は
上昇し、ダーリントンペアＱ６７及びＱ６８かオンとな
り、ＴＰ５に論理１状態か発生し、ヒユーズか短絡して
いることか示される。
、Ｑ６２ＡかΔノとなる。ベース電流か電流ミラーＱ６
５△及びＱ６５Ｂに供給され、Ｑ６２ＢもＱ６５△のコ
レクタ電流を供給づる。Ｑ６５ＢはＱ６２ＡまたＧ、１
Ｑ６６から］レクタ電流を供給されないため、０６５Ｂ
の］レクタ電圧は、そのショットキークランプダイオー
ドかオンとなるまで減少し続ける。このようにして、０
６２Ｂも０６５Ｂのコレクタ電流を供給する。Ｑ６６の
ベースは約０．３ボルトの飽和電圧値にあるため、Ｑ６
６及びＱ６９かオフとなる。Ｑ６６のコレクタの電圧は
上昇し、ダーリントンペアＱ６７及びＱ６８かオンとな
り、ＴＰ５に論理１状態か発生し、ヒユーズか短絡して
いることか示される。
以上本発明の好適実施例について説明したが、当業者で
あれば本発明の概念から逸脱することなく仲々の変形変
更を加えて本発明を実りりることかできる。
あれば本発明の概念から逸脱することなく仲々の変形変
更を加えて本発明を実りりることかできる。
第１図は曲型的なバイポーラＦＲＯＭを表すブロック図
て必る。 第２図は第１図に示されたアレイ及びマルチプレグ１ノ
を示Ｊ゛回路図である。 第３爾は第２図の回路に用いられたヒユーズのための短
絡検出回路を示す回路図である。 １１・・・Ｘ−インプットバッファ・ １２・・・デコーダ １３・・・Ｙ−インプットバッファ１ １４・・・デコーダ １５・・・アレイコロ・・・
マルチプレクサ１７・・・出力バッファ・特許出願人
モノリシック・メモリーズ・インコーポレイデツ１− 代 狸 人 弁理上 人 ｇ−，３，陽 −図面
の浄＠（内′Ｂ４；変更なし） ＦＩＧ、１
て必る。 第２図は第１図に示されたアレイ及びマルチプレグ１ノ
を示Ｊ゛回路図である。 第３爾は第２図の回路に用いられたヒユーズのための短
絡検出回路を示す回路図である。 １１・・・Ｘ−インプットバッファ・ １２・・・デコーダ １３・・・Ｙ−インプットバッファ１ １４・・・デコーダ １５・・・アレイコロ・・・
マルチプレクサ１７・・・出力バッファ・特許出願人
モノリシック・メモリーズ・インコーポレイデツ１− 代 狸 人 弁理上 人 ｇ−，３，陽 −図面
の浄＠（内′Ｂ４；変更なし） ＦＩＧ、１
Claims (9)
- （１）公称抵抗値Ｒ＿Ｆ’を有すると共に、短絡時には
前記公称抵抗値Ｒ＿Ｆ’よりもかなり低い抵抗値Ｒ＿Ｆ
＿Ｓを有するようなディスクリートな複数の溶融可能リ
ンクを有するアレイの短絡を検出するための装置であつ
て、 前記溶融可能リンクの一つを他の溶融可能リンクから電
気的に分離するための手段と、 公称抵抗値Ｒ＿Ｆをそれぞれ有すると共に互いに並列に
接続された一対の基準溶融可能リンクと、前記基準溶融
可能リンクに接続された基準電圧源と、 分離された前記溶融可能リンク及び前記一対の溶融可能
リンクに或る電圧を加えるための手段と、分離された前
記溶融可能リンクに加えられた電圧と、互いに並列に接
続された前記一対の基準溶融可能リンクに加えられた電
圧とを比較することにより、分離された前記溶融リンク
に短絡が発生しているか否かを指示するための手段とを
備えることを特徴とする短絡検出装置。 - （２）公称抵抗値Ｒ＿Ｆ’を有すると共に、短絡時には
前記公称抵抗値Ｒ＿Ｆ’よりもかなり低い抵抗値Ｒ＿Ｆ
＿Ｓを有するようなディスクリートな複数の溶融可能リ
ンクを有するアレイの短絡を検出するための装置であっ
て、 前記溶融可能リンクの一つを他の溶融可能リンクから電
気的に分離するための手段と、 公称抵抗値Ｒ＿Ｆをそれぞれ有すると共に互いに並列に
接続された一対の基準溶融可能リンクと、前記基準溶融
可能リンクに接続された基準電圧源と、 分離された前記溶融可能リンク及び前記一対の溶融可能
リンクに或る電圧を加えるための手段と、分離された前
記溶融可能リンクに加えられた電圧が、互いに並列に接
続された前記一対の基準溶融可能リンクに加えられた電
圧よりも大きいか或いは小さいかを判別するための手段
とを備えることを特徴とする短絡検出装置。 - （３）前記溶融可能リンクか、個々に選択可能なビット
ラインとワードラインとからなるアレイをなしており、
前記溶融可能リンクの個々の位置か前記ビットライン及
び前記ワードラインの交叉点のいずれか一つにより特定
されるものであって、前記溶融リンクの一つを電気的に
分離するための前記手段が、前記ビットライン及び前記
ワードラインからそれぞれ一つのビットライン及びワー
ドラインを選択するための手段を有することを特徴とす
る特許請求の範囲第２項に記載の短絡検出装置。 - （４）前記した一対の基準溶融可能リンクが前記ワード
ラインについてそれぞれ備えられていることを特徴とす
る特許請求の範囲第３項に記載の短絡検出装置。 - （５）電圧源と、分離された前記溶融可能リンクを介し
て前記電圧源に接続された第１のトランジスタと、互い
に並列に接続された前記一対の基準溶融可能リンクを介
して前記電圧源に接続された第２のトランジスタと、前
記第１のトランジスタに発生した電圧と前記第２のトラ
ンジスタに発生した電圧とを比較することにより、分離
された前記溶融可能リンクに短絡が発生したか否かを検
出する手段とを備えることを特徴とする特許請求の範囲
第３項に記載の短絡検出装置。 - （６）前記電圧源と前記第１のトランジスタとの間に接
続された第３のトランジスタと、前記電圧源と前記第２
のトランジスタとの間に接続された第４のトランジスタ
とを備えることを特徴とする特許請求の範囲第５項に記
載の短絡検出装置。 - （７）前記基準電圧源の電圧がＶ＿Ｃ＿Ｌであり、短絡
の発生していない溶融可能リンクについての前記第１の
トランジスタのベースの電圧が Ｖ＿Ｃ＿Ｌ−Ｖ＿Ｂ＿Ｅ＿Ｑ＿Ａ＿１−Ｉ＿１Ｒ＿Ｆ（
但し、Ｖ＿Ｂ＿Ｅ＿Ｑ＿Ａ＿１は前記第３のトランジス
タのベース−エミッタ間電圧、Ｉ＿１は分離された前記
溶融可能リンクを流れる電流値である）であつて、短絡
の発生した溶融可能リンクについての前記第１のトラン
ジスタのベースの電圧が Ｖ＿Ｃ＿Ｌ−Ｖ＿Ｂ＿Ｅ＿Ｑ＿Ａ＿１−Ｉ＿１Ｒ＿Ｆ＿
Ｓであることを特徴とする特許請求の範囲第６項に記載
の短絡検出装置。 - （８）短絡の発生した溶融可能リンク及び短絡の発生し
ていない溶融可能リンクのいずれについても、前記第２
のトランジスタのベースの電圧がＶ＿Ｃ＿Ｌ−Ｖ＿Ｂ＿
Ｅ＿Ｑ＿Ｒ−（１／２）Ｉ＿１Ｒ＿Ｆ（但し、Ｖ＿Ｂ＿
Ｅ＿Ｑ＿Ｒは前記第４のトランジスタのベース−エミッ
タ間電圧である）であることを特徴とする特許請求の範
囲第７項に記載の短絡検出装置。 - （９）製造時に意図的に短絡されたテストリンクが前記
アレイ中に設けられており、前記アレイの正常動作可能
性を確認するための前記テストリンクをテストするため
の手段が備えられていることを特徴とする特許請求の範
囲第２項に記載の短絡検出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US635861 | 1984-07-30 | ||
| US06/635,861 US4670708A (en) | 1984-07-30 | 1984-07-30 | Short detector for fusible link array using a pair of parallel connected reference fusible links |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6192500A true JPS6192500A (ja) | 1986-05-10 |
Family
ID=24549421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157948A Pending JPS6192500A (ja) | 1984-07-30 | 1985-07-17 | 溶融可能なリンクのアレイのための短絡検出装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4670708A (ja) |
| EP (1) | EP0172593A3 (ja) |
| JP (1) | JPS6192500A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814646A (en) * | 1985-03-22 | 1989-03-21 | Monolithic Memories, Inc. | Programmable logic array using emitter-coupled logic |
| IT1221018B (it) * | 1985-03-28 | 1990-06-21 | Giulio Casagrande | Dispositivo per verificare celle di memoria in funzione del salto di soglia ottenibile in fase di scrittura |
| US4730273A (en) * | 1986-04-03 | 1988-03-08 | Motorola, Inc. | On-chip programmability verification circuit for programmable read only memory having lateral fuses |
| US4779041A (en) * | 1987-05-20 | 1988-10-18 | Hewlett-Packard Company | Integrated circuit transfer test device system |
| US4862069A (en) * | 1987-08-05 | 1989-08-29 | Genrad, Inc. | Method of in-circuit testing |
| US4969124A (en) * | 1989-03-07 | 1990-11-06 | National Semiconductor Corporation | Method for vertical fuse testing |
| US5672966A (en) * | 1992-07-23 | 1997-09-30 | Xilinx, Inc. | High speed post-programming net packing method |
| KR950015768A (ko) * | 1993-11-17 | 1995-06-17 | 김광호 | 불휘발성 반도체 메모리 장치의 배선단락 검출회로 및 그 방법 |
| US6157583A (en) * | 1999-03-02 | 2000-12-05 | Motorola, Inc. | Integrated circuit memory having a fuse detect circuit and method therefor |
| US9862088B2 (en) | 2015-10-12 | 2018-01-09 | Workshops for Warriors | Hybrid modular fixturing platform |
| US10252410B2 (en) | 2015-10-12 | 2019-04-09 | Workshops for Warriors | Rotatable fixturing platform |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE551675A (ja) * | 1955-10-18 | |||
| FR2296181A1 (fr) * | 1974-12-27 | 1976-07-23 | Constr Telephoniques | Systeme de test de matrice a diodes |
| US4499579A (en) * | 1983-03-10 | 1985-02-12 | Honeywell Information Systems Inc. | Programmable logic array with dynamic test capability in the unprogrammed state |
-
1984
- 1984-07-30 US US06/635,861 patent/US4670708A/en not_active Expired - Lifetime
-
1985
- 1985-07-17 JP JP60157948A patent/JPS6192500A/ja active Pending
- 1985-07-26 EP EP85201238A patent/EP0172593A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US4670708A (en) | 1987-06-02 |
| EP0172593A2 (en) | 1986-02-26 |
| EP0172593A3 (en) | 1986-03-05 |
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