JP2000329828A - 半導体モジュールのバーン・インテストのための回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 活性／非活性状態を有しているバーン・イン
テスト装置のバーン・インテスト信号Ｔ１；Ｔ６が印加
可能である接続端子を備えたメモリ回路１を含んでいる
半導体モジュールのバーン・インテストのための回路装
置において、コンタクト不良に起因するエラーの検査漏
れを克服する。 【解決手段】 バーン・インテスト信号接続端子Ａにメ
モリ素子２が配属されており、端子Ａに、バーン・イン
テスト信号を記憶するためにメモリ素子の入力側に接続
されており、メモリ素子は、入力側Ｅに活性信号が印加
されると活性状態を有するように製造されており、メモ
リ素子は機能ユニット３に接続され、この出力信号Ｑ
は、すべてのメモリ素子が活性状態を有しているとき第
１の状態を有し、少なくとも１つのメモリ素子が非活性
状態を有しているとき、第２の状態を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バーン・インテス
ト装置のバーン・インテスト信号が印加可能である、半
導体モジュールの回路装置に関する。

【０００２】

【従来の技術】半導体モジュールの故障率は時間に依存
して、周知のように一般に「バスタブ形状」とも称され
る経過を有している：多数個のそれ自体同じ半導体モジ
ュールの製造後、所定の時間Ｔ１まで、これら半導体の
相当の部分が故障するので、故障率は比較的高い。この
時間Ｔ１に達した後、故障率は比較的低い値にとどま
り、さらには半導体モジュールの比較的長い使用の後、
これらは時点Ｔ２から再び多く故障し始めるようにな
る。

【０００３】そこで、まさに製造された半導体モジュー
ルがユーザにおいて比較的短い時間後、すなわち時間Ｔ
１に達する前に故障するのを回避するために、半導体モ
ジュールに対して製造者によってバーン・インテスト
（バーニングテスト）が行われる。ここで半導体モジュ
ールは人工的にエージング措置が施されるので、このバ
ーン・インテスト後、その「寿命」は時間Ｔ１を越えた
ところにある。このバーンテストによって、短い時間後
に既に故障する半導体モジュールを除去するようにして
いるので、ユーザは時間Ｔ１を越えるところまでエージ
ングされている半導体モジュールだけを得ることにな
る。

【０００４】半導体モジュールを人工的にエージング措
置するために、バーン・インテストにおいてこれらに、
半導体モジュールを比較的急速に人工的にエージングす
るように作用する比較的高い電圧が印加されるので、エ
ージングプロセスの短い実際に経過した時間後既に、時
間Ｔ１に達する。更に、このようなバーン・インテスト
の期間にテスト信号が印加され、テスト信号に基づいて
半導体モジュールの機能テストが実施されかつ半導体モ
ジュールの機能性が人工的なエージングの期間またはそ
の後に検査される。その際バーン・インテストの枠内で
の機能テストは、個々の初期故障によって生じた、半導
体モジュールの欠陥のある機能を検出するという目的を
追求するものである。

【０００５】テスト装置の基台、いわゆるバーン・イン
・ボードは高い温度要求下にありかつ比較的迅速にエー
ジングする。このために、時間が経過すると、バーン・
インテスト信号および／またはバーン・イン電圧に対す
る接続端子にコンタクトエラー（接続不良）が生じる可
能性がある。バーン・イン電圧およびテスト信号が交番
的に半導体モジュールに印加されるいわゆるダイナミッ
クバーン・インテスト装置におけるバーン・インテスト
では、半導体モジュールなどの基台の例えばこの形式の
コンタクト問題のために半導体モジュールに対して確実
かつ正しくバーン・インテストが行われないことがわか
っている。

【０００６】まだ公開されていないドイツ連邦共和国特
許出願第１９８５２４２９．３号明細書に、次のよう
な、バーン・インテスト装置に対する半導体モジュール
が記載されている。すなわちここでは、半導体モジュー
ルがバーン・インテストにおいてバーン電圧に関して、
例えばコンタクト形成に欠陥があるために、そこで言う
ところのレギュレータ・アウト・テスト・モード（Regu
lator-Aus-test-Modus）にあるかまたは否かを検出する
ことができる。半導体モジュールには、バーン・イン電
圧の印加の際バーン・イン持続時間の経過後、レギュレ
ータがスイッチオフされている状態においてレギュレー
タがスイッチオフオンされている状態とは別の特性量を
有している素子が集積されている。その際特性量として
素子の特性の変化／低下(デグラデーション）ないし劣
化が用いられる。

【０００７】例えばバーン・インテスト信号の１つとし
てのアドレス信号がコンタクトエラーに遭遇すると、こ
のことは、テストすべき半導体メモリの低減されたアド
レス領域だけにしか機能検査が行われないことを意味す
る。半導体メモリがこのテストされたアドレス領域内で
エラーなく動作するのであれば、このことは、肯定的な
テスト結果として評価される。これまで、この形式のテ
スト装置において、印加されるテスト信号のコンタクト
エラーの有無をテストすることは通例ではないので、こ
のような場合には、相応の半導体モジュールが完全にテ
ストされかつエラーはなかったものとして出発される。

【０００８】このように理由から、バーン・インテスト
が行われたとしても、欠陥のある半導体モジュールが欠
陥ありとして特徴付けられるという根本的な目標は果た
されない。更に、エラーのある半導体モジュールが機能
正常として評価される可能性もあり得る。

【０００９】

【発明が解決しようとする課題】本発明の課題は、半導
体モジュールの完全なバーン・インテストが半導体モジ
ュールに印加すべきすべてのバーン・インテスト信号に
基づいて行われたかどうかを信頼性を以て検査すること
ができるようにした、半導体モジュールに対する回路装
置を提供することである。

【００１０】

【課題を解決するための手段】この課題は、請求項１に
記載の回路装置によって解決される。有利な実施の形態
および改良例は従属請求項に記載されている。

【００１１】回路装置は、複数のメモリ素子を有するメ
モリ回路を含んでおり、ここでバーン・インテスト信号
に対するそれぞれの接続端子に少なくとも１つのメモリ
素子が配属されておりかつ該接続端子に、それぞれの印
加されるバーン・インテスト信号を記憶するように接続
されている。活性のテスト信号が印加されると、相応の
メモリ素子は活性状態に移行する。メモリ素子は機能ユ
ニットに接続されている。機能ユニットは、２つの状態
を介して、接続されているメモリ素子の１つが活性状態
に移行しなかったかどうかを指示する。このようにし
て、１つまたは複数のメモリ素子が活性のテスト信号を
受けなかったかどうかが検査される。これに基づいて、
完全なバーン・インテストに対して、印加すべきすべて
のテスト信号が少なくとも１回活性状態に移行すること
を前提とするときに、コンタクトエラーが存在している
ことを意味している。機能ユニットの出力側に現れるこ
のような情報は、バーン・インテスト期間またはバーン
・インテストの終了時に読み出しかつ評価部に供給する
ことができる。これにより、この半導体素子は品質ラン
クについて格下げされるかまたはもう一度バーン・イン
テストを行うのかが決められる。

【００１２】別の考えられる例において、例えばテスト
すべき半導体モジュールのデータ出力側に対する接続端
子に上述したコンタクトエラーがあるとすれば、結果的
に、機能検査の結果にエラーがなくてもこのテスト結果
を読み出すことはできない。しかしこの種のテスト結果
はこの場合、エラーありと評価され、これに基づいて、
テストされた半導体モジュールは、それ自体エラーがな
いにも拘わらず、エラーありと格付けされる。

【００１３】

【発明の実施の形態】本発明の形態において、付け加え
るに、バーン・インテストの結果を信頼性を以て求める
ことができる回路装置が記載されている。この回路装置
は付加的に、半導体モジュールの機能性を検査するため
の検査装置、並びに検査装置に接続されていて検査結果
を記憶するためのメモリ装置を有している。検査装置は
例えば半導体モジュールの自己テスト装置である。メモ
リ回路の機能ユニットは、メモリ装置に接続されてい
て、機能ユニットの状態を記憶するために第１のプログ
ラミング可能なエレメントに接続されていておりかつ、
かつ第２のプログラミング可能なエレメントはメモリ装
置の状態を記憶するためにメモリ装置に接続されてい
る。これらは、半導体モジュールの検査期間または検査
後、エラーのある検査結果があるかどうかについての情
報を格納している。

【００１４】プログラミング可能なエレメントはそれぞ
れ、電圧供給の中断後、そこに記憶されている情報を維
持しているので、同じテスト装置によるバーン・インテ
ストの期間またはその後のテスト結果の検査を省略する
ことができる。このようにして、半導体モジュールのデ
ータ接続端子のエラーのあるコンタクト形成が半導体モ
ジュールの品質を低下させることになるのが妨げられ
る。半導体モジュールの機能性に関する情報をバーン・
インテストに続いて、コンタクトエラーのないことが保
証されている別の検査装置において評価することができ
る。メモリ回路の機能性の状態の記憶によって、同じ検
査装置によって、完全なバーン・インテストが行われた
かどうかを検出することができる。これらの情報によっ
て、エラーのある半導体モジュールだけがエラーありと
特徴付けられかつ機能の正常な半導体モジュールはエラ
ーなしと特徴付けられることになる。

【００１５】本発明の実施の形態において、メモリ回路
の機能ユニットはＡＮＤゲートとして実現されておりか
つメモリ素子はＲＳタイプのフリップフロップの双安定
マルチバイブレータ段として実現されている。その際メ
モリ素子の実現の際に、メモリ素子が活性の入力信号が
存在している場合に、これを、情報が読み出されかつメ
モリ素子がリセットされるまでの間、記憶していること
が重要である。このリセットは例えば、電流供給のスイ
ッチオンおよびそれに続く初期化の際に行われるので、
バーン・インテストの開始時に、すべてのメモリ素子に
対して同じ出発条件が生じている。

【００１６】バーン・インテスト信号によって、バーン
・インテストの期間にテスト装置のコンタクトエラーの
有無に関して複数の判断基準を検査することができる：
例えば、相応のバーン・インテストモードが活性化され
ているかどうか、個別アドレスビットが一回または複数
回変化したかどうか、十分な長さで高められた電圧によ
ってテストされるかどうか、それぞれの不可欠なコマン
ドがバーン・インテストの期間に実施されるかどうかお
よび／または電圧および温度が規定通り高められている
かどうかが監視される。従って、テストすべき半導体モ
ジュールに、バーン・インテストに対するテストモード
信号、アドレス信号、データ信号、クロック信号および
／または制御信号が接続される。

【００１７】プログラミング可能なエレメントに記憶さ
れている情報が電圧供給の遮断後維持されるように、こ
れらがエネルギービームによって切離可能な接続部を有
していれば有利である。これらはいわゆるレーザ・ヒュ
ーズとして実現することができるかまたは電気的に切離
可能なヒューズとして実現することができる。後者の場
合、電気的に切離可能なヒューズをプログラミングする
ために、外部の装置の助けを借りることなくチップ内部
の制御部を用いてプログラミングを実施することができ
る。この制御部は例えば、検査結果を記憶するためのメ
モリ回路ないしメモリ装置の機能ユニットの情報を評価
する制御回路によって制御される。

【００１８】メモリ装置の簡単な構成は、検査結果が複
数個順次印加される場合、欠陥のある検査結果が存在す
るや否や、メモリ装置が第１の状態に移行するようにな
っている。このようにして、いわゆる累積される良・不
良結果が可能になることになる。

【００１９】バーン・インテストの期間またはその後に
検査速度を上げるために、半導体モジュールの機能性を
検査するための検査装置において公知の形式のデータ圧
縮回路が設けられる。その際テストデータは群にまとめ
られるので、テストすべき大きなメモリ領域を有するＳ
ＤＲＡＭに対してのようなメモリモジュールに使用する
場合殊に、低減されたアドレス領域が得られかつこれに
よりテスト時間が短縮される。

【００２０】バーン・インテストに続く品質監視はプロ
グラミング可能なエレメントに記憶された、半導体モジ
ュールの接続部に関する情報を例えば外部の評価装置を
用いて評価する。このために必要な補助手段には一般
に、バーン・インテストシステムのようなこの形式の高
い要求を課せられていないので、エラーのあるコンタク
トのそこでの問題は普通はクリチカルではない。それ故
に評価結果は高い確率を以て、実際に生じているテスト
結果に対応する。

【００２１】

【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。

【００２２】図１には、複数の接続端子Ａを有するメモ
リ回路１が示されている。この端子に、バーン・インテ
スト装置の、例として示す複数個のバーン・インテスト
信号Ｔ₁ないしＴ₆が印加可能である。更に、回路はメモ
リ素子２を有しており、その際バーン・インテスト信号
Ｔ₁ないしＴ₆に対する各接続端子には１つのメモリ素子
２が配属されている。入力側Ｅを介してそれぞれのメモ
リ素子２は、それぞれのバーン・インテスト信号Ｔ₁な
いしＴ₆を記憶するために、相応のテスト信号Ｔ ₁ないし
Ｔ₆の接続端子Ａに接続されている。その際メモリ素子
のそれぞれは、メモリ素子２の入力側に活性信号が印加
されるや否や、メモリ素子２の出力信号が活性状態を有
するという特性を持っている。このことは、リセット信
号Ｒに基づいて印加されたすべてのメモリ素子２の内容
がリセットされるまでの間、記憶される。メモリ素子２
の出力側は機能ユニット３に接続されている。この出力
信号Ｑは、接続されているすべてのメモリ素子が活性状
態を有しているとき第１の状態をとりかつ接続されてい
るメモリ素子の少なくとも１つが非活性状態を有してい
るとき第２の状態をとる。機能ユニット３の状態は出力
信号Ｑに基づいて機能ユニット３の出力側において取り
出し可能である。

【００２３】図３には、図１に図示のメモリ回路１の実
施例が示されている。メモリ素子２はすべて、ＲＳタイ
プのフリップフロップの双安定マルチバイブレータとし
て実現されている。これらの出力側は、図３にはＡＮＤ
ゲートとして実現されている機能ユニット３に接続され
ている。ＲＳフリップフロップのそれぞれの入力側Ｅ
に、それぞれのテスト信号Ｔ１ないしＴ６が印加され
る。メモリ素子２のリセットされた状態から出発して、
メモリ素子は、相応のテスト信号Ｔ１ないしＴ６が少な
くとも１回活性状態をとるや否や、活性状態に移行す
る。ここでは、可能な複数のテストモード信号の１つを
表しているテスト信号Ｔ１がメモリ素子ＦＦ１に接続さ
れている。メモリ素子ＦＦ２およびＦＦ３は、Ｔ２の、
非活性状態から活性状態への信号変化およびその逆方向
の変化が記録されるようにテスト信号Ｔ２に接続されて
いる。このことは殊に、ここでは例えば非活性状態に相
応している状態「論理０」においても、ここでは活性状
態に相応している状態「論理１」においてもアドレス情
報を含んでいるアドレス信号において必要である。ここ
では例えば内部テスト信号に相応しているテスト信号Ｔ
３は分周器チェーンを介してメモリ素子ＦＦ４に接続さ
れている。この分周器チェーンを用いて、例えば分周器
チェーンがどの程度の長さを有しているかに応じて、最
小のテスト持続時間を検査することができる。テスト信
号Ｔ４を介して複数のテスト命令のうちの１つがメモリ
素子ＦＦ５に記憶される。この例において、更に、温度
センサを介する信号Ｔ６を介して温度が監視される。し
かし殊にこの信号は、バーン・インテスト装置それ自体
によってもコントロールすることができるので、この回
路部分は付加的に設けることができる。

【００２４】図２には、図１のメモリ回路１を有する半
導体モジュールの回路装置が示されている。更に、半導
体モジュールの機能性を検査する検査装置１０が図示さ
れている。検査装置１０は、該検査装置１０によって求
められた検査結果を記憶するために、メモリ装置１１に
接続されている。その際メモリ装置１１は出力側に、エ
ラーのある検査結果が少なくとも１つあれば第１の状態
を有しかつエラーのない検査結果であれば第２の状態を
有する。メモリ回路１およびメモリ装置１１は第１のプ
ログラミング可能なエレメント２０ないし第２のプログ
ラミング可能なエレメント２１に、それぞれ印加されて
いる状態を記憶するために接続されている。これらの出
力側は制御回路３０に接続されている。制御回路は一方
において、半導体モジュールの外部に向かってインタフ
ェースを形成しかつ他方において、検査装置１０および
メモリ回路１と一緒にテストシーケンスを制御する。

【００２５】例えば、半導体メモリモジュールにバーン
・インテストが行われると、制御回路３０はアドレス信
号および制御信号を検査装置１０に伝送する。検査装置
は内部のデータ発生器を用いてデータをメモリセルフィ
ールドのメモリセルに書き込みかつ書き込まれたデータ
をメモリセルフィールドから読み出されたデータと比較
する。この比較に基づいて、いわゆる良−不良情報（Pa
ss-Fail-information）がメモリ装置１１に書き込まれ
る。検査結果が複数個相次いで印加される場合、検査装
置はエラーのある検査結果があるとすぐに第１の状態に
移行する。エラーのない検査の場合および印加すべきす
べてのバーン・インテスト信号が申し分なくコンタクト
形成されていることを意味しているのだが、メモリ回路
１が活性状態を有している場合、プログラミング可能な
エレメント２０およびプログラミング可能なエレメント
２１をプログラミングするように制御部４０を制御する
制御回路３０を介してプログラミング可能なエレメント
２０およびプログラミング可能なエレメント２１はプロ
グラミングされる。バーン・インテストに続いて、プロ
グラミング可能なエレメント２０および２１のプログラ
ミングされた状態はテスト結果を評価するために制御回
路３０を介して外部の評価装置に送出することができ
る。評価装置は接続端子ＥＸを介して制御回路３０に接
続されている。

【図面の簡単な説明】

【図１】印加されたテスト信号の状態をメモリエレメン
トに記憶するメモリ回路を備えた回路装置のブロック図
である。

【図２】図１のメモリ回路およびプログラミング可能な
エレメントを備えた半導体モジュールの回路装置のブロ
ック図である。

【図３】図１のメモリ回路の実施例の回路略図である。

【符号の説明】

１ メモリ回路、 ２ メモリ素子、 ３ 機能ユニッ
ト、 １０ 検査装置、 １１ メモリ装置、 ２０，
２１ プログラミング可能なエレメント、 ３０ 制御
回路、 Ｔ１ないしＴ６ テスト信号

Claims (10)

【特許請求の範囲】
1. 【請求項１】 活性状態および非活性状態を有している
   バーン・インテスト装置のバーン・インテスト信号（Ｔ
   １；Ｔ６）が印加可能である接続端子（Ａ）を備えてい
   るメモリ回路（１）を含んでいる半導体モジュールのバ
   ーン・インテストのための回路装置であって、該回路装
   置は複数のメモリ素子（２）を有しており、ここでバー
   ン・インテスト信号に対するそれぞれの接続端子（Ａ）
   に少なくとも１つのメモリ素子（２）が配属されており
   かつ該接続端子（Ａ）は、それぞれの印加されるバーン
   ・インテスト信号を記憶するために該メモリ素子（２）
   の入力側に接続されており、該回路装置において、それ
   ぞれのメモリ素子（２）は、該メモリ素子（２）の入力
   側（Ｅ）に活性信号が印加されるや否や、該メモリ素子
   （２）の出力信号は活性状態を有するように製造されて
   おり、かつ該回路装置において、メモリ素子（２）は出
   力信号（Ｑ）を有する機能ユニット（３）に接続されて
   おり、該出力信号は、接続されているすべてのメモリ素
   子（２）が活性状態を有しているとき第１の状態を有
   し、かつ接続されているメモリ素子（２）の少なくとも
   １つが非活性状態を有しているとき、第２の状態を有す
   る回路装置。
2. 【請求項２】 機能ユニット（３）はＡＮＤゲートを含
   んでいる請求項１記載の回路装置。
3. 【請求項３】 メモリ素子（２）はＲＳタイプのフリッ
   プフロップの双安定マルチバイブレータ段を含んでいる
   請求項１または２記載の回路装置。
4. 【請求項４】 バーン・インテスト信号（Ｔ１；Ｔ６）
   は、バーン・インテストに対するテストモード信号、ア
   ドレス信号、データ信号、クロック信号および／または
   制御信号を有している請求項１から３までのいずれか１
   項記載の回路装置。
5. 【請求項５】 該回路装置は、半導体モジュールの機能
   性を検査するための検査装置（１０）と、少なくとも１
   つの欠陥のある検査結果が存在する場合に第１の状態を
   有しかつ欠陥のない検査結果が存在している場合に第２
   の状態を有している検査結果を記憶するための、前記検
   査装置（１０）に接続されているメモリ装置（１１）
   と、メモリ回路（１）の機能ユニット（３）に接続され
   ていて、該機能ユニット（３）の状態を記憶するための
   第１のプログラミング可能なエレメント（２０）と、メ
   モリ装置（１１）に接続されていて、該メモリ装置（１
   １）の状態を記憶するための第２のプログラミング可能
   なエレメント（２１）とを有しており、ここでプログラ
   ミング可能なエレメント（２０，２１）はその都度、電
   圧供給の中断後、記憶されている状態を保持する請求項
   １から４までのいずれか１項記載の回路装置。
6. 【請求項６】 プログラミング可能なエレメント（２
   ０，２１）はエネルギービームによって切り離し可能な
   接続部を有している請求項５記載の回路装置。
7. 【請求項７】 プログラミング可能なエレメント（２
   ０，２１）は電気的に切り離し可能なヒューズを有して
   いる請求項６記載の回路装置。
8. 【請求項８】 メモリ装置（１１）は検査結果が複数個
   順次印加される場合、欠陥のある検査結果が生じるや否
   や、第１の状態に移行する請求項５から７までのいずれ
   か１項記載の回路装置。
9. 【請求項９】 プログラミング可能なエレメント（２
   ０，２１）は、外部の評価装置によってバーン・インテ
   ストを評価するために、回路装置の１つの接続端子（Ｅ
   Ｘ）に接続されている請求項５から８までのいずれか１
   項記載の回路装置。
10. 【請求項１０】 半導体モジュールの機能性を検査する
    ための検査装置（１０）はデータ圧縮回路を含んでいる
    請求項５から９までのいずれか１項記載の回路装置。