JPH1144739A - Ic試験装置 - Google Patents
Ic試験装置Info
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- JPH1144739A JPH1144739A JP9218156A JP21815697A JPH1144739A JP H1144739 A JPH1144739 A JP H1144739A JP 9218156 A JP9218156 A JP 9218156A JP 21815697 A JP21815697 A JP 21815697A JP H1144739 A JPH1144739 A JP H1144739A
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- JP
- Japan
- Prior art keywords
- fail
- pass
- signal
- path
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 プログラム/イレーズ(P/I)試験での多
数個並列同時測定時に、効率よく実行可能とする測定機
能を持つIC試験装置を提供する。 【解決手段】 複数個の被測定デバイス11の出力を判
定ストローブでサンプリングし、期待パターンで論理判
定し、被測定デバイスごとにフェイル及びパスを出力す
るパス/フェイル判定回路16に対応してフェイル制御
回路21を設け、あるデバイスにて任意のアドレスでP
/Iタイムアウトとなりフェイルになるとき、次のアド
レスよりフェイル信号をマスクし、パス信号を論理的に
パス側に設定し、あらかじめマスク有効設定されたドラ
イバピンを保持して判定マスクする。また、パス/フェ
イル判定回路16に対応してパス制御回路22を設け、
任意のアドレスでP/Iタイムアウト以前にパス判定さ
れたデバイスに対してそのパスを保持し、そのアドレス
ではドライバピンをホールドしてマスクし、次のアドレ
スに移行した時点で再度判定を復帰させる。
数個並列同時測定時に、効率よく実行可能とする測定機
能を持つIC試験装置を提供する。 【解決手段】 複数個の被測定デバイス11の出力を判
定ストローブでサンプリングし、期待パターンで論理判
定し、被測定デバイスごとにフェイル及びパスを出力す
るパス/フェイル判定回路16に対応してフェイル制御
回路21を設け、あるデバイスにて任意のアドレスでP
/Iタイムアウトとなりフェイルになるとき、次のアド
レスよりフェイル信号をマスクし、パス信号を論理的に
パス側に設定し、あらかじめマスク有効設定されたドラ
イバピンを保持して判定マスクする。また、パス/フェ
イル判定回路16に対応してパス制御回路22を設け、
任意のアドレスでP/Iタイムアウト以前にパス判定さ
れたデバイスに対してそのパスを保持し、そのアドレス
ではドライバピンをホールドしてマスクし、次のアドレ
スに移行した時点で再度判定を復帰させる。
Description
【0001】
【発明の属する技術分野】この発明は、例えばフラッシ
ュメモリ試験、特にプログラム/イレーズ試験にて効率
よく試験を実施するためのIC試験装置に関する。
ュメモリ試験、特にプログラム/イレーズ試験にて効率
よく試験を実施するためのIC試験装置に関する。
【0002】
【従来の技術】従来のメモリICのプログラム/イレー
ズ試験に用いられるIC試験装置は、例えば図4に示す
ように構成される。図4で、n個の被測定デバイス(D
UTn)11の各ピンに対し、パターン発生部12で発
生されるパターン信号をフォーマット制御部13で所定
のフォーマットに変換した後、ピンエレクトロニクス部
14でドライブピンに対応させて入力する。パターン発
生部12のパターン発生タイミングは、タイミング発生
部15からのタイミング信号により制御される。
ズ試験に用いられるIC試験装置は、例えば図4に示す
ように構成される。図4で、n個の被測定デバイス(D
UTn)11の各ピンに対し、パターン発生部12で発
生されるパターン信号をフォーマット制御部13で所定
のフォーマットに変換した後、ピンエレクトロニクス部
14でドライブピンに対応させて入力する。パターン発
生部12のパターン発生タイミングは、タイミング発生
部15からのタイミング信号により制御される。
【0003】各被測定デバイス11の出力は、フォーマ
ット制御部13から出力される期待パターン信号EXP
及びタイミング発生部15から出力される判定ストロー
ブ信号STBと共に、それぞれデバイス毎に設けられる
パス/フェイル判定回路16に供給される。パス/フェ
イル判定回路16は、被測定デバイス11の出力につい
てフェイル判定及びパス判定を行い、判定結果としてフ
ェイル信号FAILnまたはパス信号PASSnを出力
する。
ット制御部13から出力される期待パターン信号EXP
及びタイミング発生部15から出力される判定ストロー
ブ信号STBと共に、それぞれデバイス毎に設けられる
パス/フェイル判定回路16に供給される。パス/フェ
イル判定回路16は、被測定デバイス11の出力につい
てフェイル判定及びパス判定を行い、判定結果としてフ
ェイル信号FAILnまたはパス信号PASSnを出力
する。
【0004】全デバイス11に対するパス/フェイル判
定回路16のフェイル出力は論理和回路17に供給さ
れ、その論理和出力はパターン発生部12に供給され
る。同様に、全デバイス11に対するパス/フェイル判
定回路16のパス出力は論理積回路18に供給され、そ
の論理積出力はパターン発生部12に供給される。パタ
ーン発生部12は、論理和回路17及び論理積回路18
の演算出力から次のパターン信号を決定する。
定回路16のフェイル出力は論理和回路17に供給さ
れ、その論理和出力はパターン発生部12に供給され
る。同様に、全デバイス11に対するパス/フェイル判
定回路16のパス出力は論理積回路18に供給され、そ
の論理積出力はパターン発生部12に供給される。パタ
ーン発生部12は、論理和回路17及び論理積回路18
の演算出力から次のパターン信号を決定する。
【0005】また、デバイス毎に設けられるパス/フェ
イル判定回路16にはパターン発生部12よりリアルタ
イムで出力されるパスフェイルクリア信号により任意に
パス及びフェイル判定結果がクリアされる。
イル判定回路16にはパターン発生部12よりリアルタ
イムで出力されるパスフェイルクリア信号により任意に
パス及びフェイル判定結果がクリアされる。
【0006】しかし、図4の構成による従来のIC試験
装置では、多数個の被測定デバイスについて、同時にプ
ログラム/イレーズ試験を実施する際、各デバイスのパ
ス/フェイル制御をデバイス毎に独立して制御すること
ができない。例えば、任意のデバイスについて、あるア
ドレスでプログラム/イレーズ・タイムアウトする以前
にパス判定を行ったとしても、他のデバイスがフェイル
判定であったというケースもあり得る。この場合、パス
デバイスはオーバーライト/イレーズしてしまうという
不都合があった。
装置では、多数個の被測定デバイスについて、同時にプ
ログラム/イレーズ試験を実施する際、各デバイスのパ
ス/フェイル制御をデバイス毎に独立して制御すること
ができない。例えば、任意のデバイスについて、あるア
ドレスでプログラム/イレーズ・タイムアウトする以前
にパス判定を行ったとしても、他のデバイスがフェイル
判定であったというケースもあり得る。この場合、パス
デバイスはオーバーライト/イレーズしてしまうという
不都合があった。
【0007】これを防止するためにドライバピンをデバ
イスから切離すとすれば、逐次割込をかけてテスタCP
Uに処理を預けなければならなくなり、試験時間が膨大
なものとなってしまうという不都合もあった。
イスから切離すとすれば、逐次割込をかけてテスタCP
Uに処理を預けなければならなくなり、試験時間が膨大
なものとなってしまうという不都合もあった。
【0008】
【発明が解決しようとする課題】従来のIC試験装置で
は、多数個デバイスを同時にプログラム/イレーズ試験
をする際、タイムアウト以前にパスとなるデバイスに対
してCPU処理による試験時間が長大なものになっても
オーバーライト/イレーズを防止する必要があった。ま
た、各デバイスの任意のドライバピンをリアルタイム処
理でデバイスから切離す方法が求められていた。
は、多数個デバイスを同時にプログラム/イレーズ試験
をする際、タイムアウト以前にパスとなるデバイスに対
してCPU処理による試験時間が長大なものになっても
オーバーライト/イレーズを防止する必要があった。ま
た、各デバイスの任意のドライバピンをリアルタイム処
理でデバイスから切離す方法が求められていた。
【0009】この発明では、多数個同時並列測定におけ
るプログラム/イレーズ試験において、各デバイスにつ
いて互いに独立した効率の良い試験を実現可能とするI
C試験装置を提供することを目的とする。
るプログラム/イレーズ試験において、各デバイスにつ
いて互いに独立した効率の良い試験を実現可能とするI
C試験装置を提供することを目的とする。
【0010】
【課題を解決するための手段】この目的を達成するため
に、この発明によるIC測定装置は、複数個の被測定デ
バイス11に与える試験用のパターン信号を発生すると
共にそのパターン信号発生に合わせてプログラム/イレ
ーズ・タイムアウト信号を発生するパターン発生部12
と、パターン発生部12の発生タイミングを制御すると
共にその制御タイミングに合わせて判定ストローブ信号
を発生するタイミング発生部15と、パターン発生部1
2で発生されるパターン信号を所定のフォーマットに変
換するフォーマット制御部13と、フォーマット制御部
13から出力されるパターン信号を前記複数個の被測定
デバイスに対しドライブピンに対応させて入力するピン
エレクトロニクス部14と、前記複数個の被測定デバイ
スそれぞれに対応して設けられ、各被測定デバイスの出
力のパス判定及びフェイル判定を行う複数個のパス/フ
ェイル判定回路16と、複数個のパス/フェイル判定回
路16のフェイル判定出力の論理和を演算してパターン
発生部12にフィードバックする論理和回路17と、複
数個のパス/フェイル判定回路16のパス判定出力の論
理積を演算してパターン発生部12にフィードバックす
る論理積回路18と、複数個のパス/フェイル判定回路
16それぞれに対応して設けられ、そのフェイル出力F
AILnをパターン発生部12からリアルタイムで出力
されるプログラム/イレーズ・タイムアウト信号でフェ
イル情報として保持し、同時にパターン発生部12にフ
ィードバックすると共に、全デバイス11の論理和する
ためのフェイル情報をマスクしてフェイル判定デバイス
を次の判定から切離す複数個のフェイル制御回路21と
を具備して構成される。
に、この発明によるIC測定装置は、複数個の被測定デ
バイス11に与える試験用のパターン信号を発生すると
共にそのパターン信号発生に合わせてプログラム/イレ
ーズ・タイムアウト信号を発生するパターン発生部12
と、パターン発生部12の発生タイミングを制御すると
共にその制御タイミングに合わせて判定ストローブ信号
を発生するタイミング発生部15と、パターン発生部1
2で発生されるパターン信号を所定のフォーマットに変
換するフォーマット制御部13と、フォーマット制御部
13から出力されるパターン信号を前記複数個の被測定
デバイスに対しドライブピンに対応させて入力するピン
エレクトロニクス部14と、前記複数個の被測定デバイ
スそれぞれに対応して設けられ、各被測定デバイスの出
力のパス判定及びフェイル判定を行う複数個のパス/フ
ェイル判定回路16と、複数個のパス/フェイル判定回
路16のフェイル判定出力の論理和を演算してパターン
発生部12にフィードバックする論理和回路17と、複
数個のパス/フェイル判定回路16のパス判定出力の論
理積を演算してパターン発生部12にフィードバックす
る論理積回路18と、複数個のパス/フェイル判定回路
16それぞれに対応して設けられ、そのフェイル出力F
AILnをパターン発生部12からリアルタイムで出力
されるプログラム/イレーズ・タイムアウト信号でフェ
イル情報として保持し、同時にパターン発生部12にフ
ィードバックすると共に、全デバイス11の論理和する
ためのフェイル情報をマスクしてフェイル判定デバイス
を次の判定から切離す複数個のフェイル制御回路21と
を具備して構成される。
【0011】さらに、前記複数個のパス/フェイル判定
回路16に対応して設けられ、そのパス出力PASSn
をパス情報として保持し、前記プログラム/イレーズ・
タイムアウト以前にパス判定された時、前記ピンエレク
トロニクス部14にこのパス情報をフィードバックして
あらかじめマスク有効設定されたドライバピンのマスク
有効ピンに対してマスクを実行し、タイムアウトまで判
定から切離し、タイムアウト後に前記パスフェイルクリ
ア信号によりパス情報をクリアし、次の判定から再度判
定を復帰する複数個のパス制御回路22を備える。
回路16に対応して設けられ、そのパス出力PASSn
をパス情報として保持し、前記プログラム/イレーズ・
タイムアウト以前にパス判定された時、前記ピンエレク
トロニクス部14にこのパス情報をフィードバックして
あらかじめマスク有効設定されたドライバピンのマスク
有効ピンに対してマスクを実行し、タイムアウトまで判
定から切離し、タイムアウト後に前記パスフェイルクリ
ア信号によりパス情報をクリアし、次の判定から再度判
定を復帰する複数個のパス制御回路22を備える。
【0012】この場合、複数個のフェイル制御回路21
は、さらに保持されたフェイル情報を同じデバイスに対
応するパス制御回路22に与え、複数個のパス制御回路
22は、フェイル制御回路21から与えられるフェイル
情報をもとにしてフェイル判定されたデバイスのあらか
じめ有効設定されたドライバピンをマスクして、次の判
定から試験終了まで判定処理を切離す。
は、さらに保持されたフェイル情報を同じデバイスに対
応するパス制御回路22に与え、複数個のパス制御回路
22は、フェイル制御回路21から与えられるフェイル
情報をもとにしてフェイル判定されたデバイスのあらか
じめ有効設定されたドライバピンをマスクして、次の判
定から試験終了まで判定処理を切離す。
【0013】また、複数個のパス制御回路22は、さら
に保持されたパス情報を同じデバイスに対応するフェイ
ル制御回路21に与え、複数個のフェイル制御回路21
は、パス制御回路22から与えられるパス情報を基にし
てパターン発生部12からリアルタイムで出力されるプ
ログラム/イレーズ・タイムアウト信号をマスク制御
し、さらに複数個のフェイル制御回路21の出力信号を
マスク制御する。
に保持されたパス情報を同じデバイスに対応するフェイ
ル制御回路21に与え、複数個のフェイル制御回路21
は、パス制御回路22から与えられるパス情報を基にし
てパターン発生部12からリアルタイムで出力されるプ
ログラム/イレーズ・タイムアウト信号をマスク制御
し、さらに複数個のフェイル制御回路21の出力信号を
マスク制御する。
【0014】また、ピンエレクトロニクス部14は、複
数個のパス制御回路22よりフィードバックされるパス
情報を基に、あらかじめマスク制御を有効にするドライ
バピンを設定しておき、有効設定されたドライバピンを
マスクしてパス情報を得たデバイスを判定し切離すドラ
イバピン・マスク制御回路141を備える。
数個のパス制御回路22よりフィードバックされるパス
情報を基に、あらかじめマスク制御を有効にするドライ
バピンを設定しておき、有効設定されたドライバピンを
マスクしてパス情報を得たデバイスを判定し切離すドラ
イバピン・マスク制御回路141を備える。
【0015】すなわち、この発明では、デバイスごとに
用意されている判定回路16の出力であるフェイル信号
FAILnと並列測定デバイス11の全部の同信号出力
の論理和回路17の間にフェイル制御回路21を設置
し、同様に判定回路16のもう一方の出力であるパス信
号PASSnと並列測定デバイス11の全部の同信号出
力の論理積回路18の間にパス制御回路22を設置す
る。さらに、ピンエレクトロニクス部14に各ドライバ
ピンに対してドライバピンマスク制御回路141を設置
し、パス制御回路22からのパス情報並びにドライバピ
ンマスク有効信号を与えて任意のドライバピンのマスク
制御を行う。
用意されている判定回路16の出力であるフェイル信号
FAILnと並列測定デバイス11の全部の同信号出力
の論理和回路17の間にフェイル制御回路21を設置
し、同様に判定回路16のもう一方の出力であるパス信
号PASSnと並列測定デバイス11の全部の同信号出
力の論理積回路18の間にパス制御回路22を設置す
る。さらに、ピンエレクトロニクス部14に各ドライバ
ピンに対してドライバピンマスク制御回路141を設置
し、パス制御回路22からのパス情報並びにドライバピ
ンマスク有効信号を与えて任意のドライバピンのマスク
制御を行う。
【0016】この構成により、多数個並列同時測定によ
るプログラム/イレーズ試験の際、各デバイス11のパ
ス/フェイル判定回路16より出力されるデバイスごと
のフェイル信号FAILnを、パターン発生部12より
リアルタイムで出力されるタイムアウト信号によってフ
ェイル制御回路21に保持することで、次の判定からフ
ェイル情報をマスクし、全デバイスフェイル論理和回路
17の出力動作に無益な処理が発生しないようにし、か
つそのフェイル情報をパス制御回路22に出力すること
で、見かけ上パス情報をセットし、これによりこのパス
情報をピンエレクトロニクス部14にフィードバックす
ることで任意のドライバピンをマスクし、かつ、フェイ
ル情報をパス制御回路22に出力することによってパタ
ーン発生回路12からリアルタイム信号の後に同じくリ
アルタイムに発生されるパスフェイルクリア信号をマス
クし、フェイルデバイスを判定から切離す。
るプログラム/イレーズ試験の際、各デバイス11のパ
ス/フェイル判定回路16より出力されるデバイスごと
のフェイル信号FAILnを、パターン発生部12より
リアルタイムで出力されるタイムアウト信号によってフ
ェイル制御回路21に保持することで、次の判定からフ
ェイル情報をマスクし、全デバイスフェイル論理和回路
17の出力動作に無益な処理が発生しないようにし、か
つそのフェイル情報をパス制御回路22に出力すること
で、見かけ上パス情報をセットし、これによりこのパス
情報をピンエレクトロニクス部14にフィードバックす
ることで任意のドライバピンをマスクし、かつ、フェイ
ル情報をパス制御回路22に出力することによってパタ
ーン発生回路12からリアルタイム信号の後に同じくリ
アルタイムに発生されるパスフェイルクリア信号をマス
クし、フェイルデバイスを判定から切離す。
【0017】また、全デバイスパス論理積回路18で試
験中の全デバイスがパスの時パターン発生部12にパス
情報を出力する動作の妨げになることを防止する。さら
に、タイムアウト以前で、パス判定されたデバイスに対
して、前述同様にパス情報をピンエレクトロニクス部1
4にフィードバックすることでマスク有効の設定がなさ
れた任意のドライバピンをマスクし、判定から切離して
オーバーライト/イレーズを防止する。
験中の全デバイスがパスの時パターン発生部12にパス
情報を出力する動作の妨げになることを防止する。さら
に、タイムアウト以前で、パス判定されたデバイスに対
して、前述同様にパス情報をピンエレクトロニクス部1
4にフィードバックすることでマスク有効の設定がなさ
れた任意のドライバピンをマスクし、判定から切離して
オーバーライト/イレーズを防止する。
【0018】また、パス情報をフェイル制御回路21に
与えることにより、タイムアウト時点で発生するタイム
アウト信号をパス情報でマスクし、フェイル情報を保持
することを回避し、さらにはタイムアウト発生後に出力
されるパスフェイルクリア信号によりパス情報をクリア
することで例えば次のアドレスから判定復帰可能とな
る。
与えることにより、タイムアウト時点で発生するタイム
アウト信号をパス情報でマスクし、フェイル情報を保持
することを回避し、さらにはタイムアウト発生後に出力
されるパスフェイルクリア信号によりパス情報をクリア
することで例えば次のアドレスから判定復帰可能とな
る。
【0019】
【発明の実施の形態】次に、図1〜図3を参照してこの
発明の実施の形態を詳細に説明する。但し、図1におい
て図4と同一部分には同一符号を付して示し、ここでは
重複する説明を省略する。図1はこの発明によるIC試
験装置の構成を示すものであり、各被測定デバイス11
ごとに設けられるパス/フェイル判定回路16のフェイ
ル出力は、フェイル制御回路21を介して論理和回路1
7に供給され、パス出力はパス制御回路22を介して論
理積回路18に供給される。
発明の実施の形態を詳細に説明する。但し、図1におい
て図4と同一部分には同一符号を付して示し、ここでは
重複する説明を省略する。図1はこの発明によるIC試
験装置の構成を示すものであり、各被測定デバイス11
ごとに設けられるパス/フェイル判定回路16のフェイ
ル出力は、フェイル制御回路21を介して論理和回路1
7に供給され、パス出力はパス制御回路22を介して論
理積回路18に供給される。
【0020】フェイル制御回路21は、パターン発生部
12で発生されるタイムアウト信号が供給されるとき、
フェイル信号を一時保持し、そのフェイル情報をパス制
御回路22に出力することで、見かけ上パス情報をセッ
トし、同時にパターン発生部12よりタイムアウト信号
出力の後にリアルタイムに発生されるパスフェイルクリ
ア信号をマスクする。
12で発生されるタイムアウト信号が供給されるとき、
フェイル信号を一時保持し、そのフェイル情報をパス制
御回路22に出力することで、見かけ上パス情報をセッ
トし、同時にパターン発生部12よりタイムアウト信号
出力の後にリアルタイムに発生されるパスフェイルクリ
ア信号をマスクする。
【0021】さらに、ピンエレクトロニクス部14に各
ドライバピンに対してドライバピンマスク制御回路14
1を設置し、パス制御回路22からのパス情報並びにド
ライバピンマスク有効信号を与えて任意のドライバピン
のマスク制御を行う。
ドライバピンに対してドライバピンマスク制御回路14
1を設置し、パス制御回路22からのパス情報並びにド
ライバピンマスク有効信号を与えて任意のドライバピン
のマスク制御を行う。
【0022】図2はフェイル制御回路21及びパス制御
回路22の具体的な構成を示すものである。フェイル制
御回路21に供給されるパス/フェイル判定回路16か
らのFAILn信号はD型フリップフロップによる保持
回路211のD入力端並びに論理積回路212に供給さ
れる。保持回路211のC入力端にはパターン発生部1
2からのタイムアウト信号が供給され、そのQ出力はD
型フリップフロップによる保持回路213のC入力端に
供給される。
回路22の具体的な構成を示すものである。フェイル制
御回路21に供給されるパス/フェイル判定回路16か
らのFAILn信号はD型フリップフロップによる保持
回路211のD入力端並びに論理積回路212に供給さ
れる。保持回路211のC入力端にはパターン発生部1
2からのタイムアウト信号が供給され、そのQ出力はD
型フリップフロップによる保持回路213のC入力端に
供給される。
【0023】論理積回路212は入力FAILn信号と
保持回路213のQ反転出力およびパス制御回路22の
S−R型フリップフロップによる保持回路221のQ反
転出力との論理積をとって論理和回路17に出力する。
保持回路213のD入力はハイレベル(Hi)固定であ
り、そのQ出力ならびにQ反転出力はフェイルデータと
してパス制御回路22に供給される。
保持回路213のQ反転出力およびパス制御回路22の
S−R型フリップフロップによる保持回路221のQ反
転出力との論理積をとって論理和回路17に出力する。
保持回路213のD入力はハイレベル(Hi)固定であ
り、そのQ出力ならびにQ反転出力はフェイルデータと
してパス制御回路22に供給される。
【0024】パス制御回路22に供給されるパス/フェ
イル判定回路16からのPASSn信号はS−R型フリ
ップフロップによる保持回路221のC入力端並びにセ
レクタ222に供給される。保持回路221のD入力は
ハイレベル(Hi)固定であり、R入力端にはパターン
発生部12からのパスフェイルクリア信号とフェイル制
御回路21の保持回路213のQ反転出力とを論理積回
路223により論理積をとった信号が供給され、S入力
端にはフェイル制御回路21からのフェイルデータが供
給される。セレクタ222は保持回路221のQ端子の
出力と入力PASSn信号とを選択的に出力するもので
ある。このPASSn信号は論理積回路18並びにドラ
イバピンマスク制御回路141に供給される。
イル判定回路16からのPASSn信号はS−R型フリ
ップフロップによる保持回路221のC入力端並びにセ
レクタ222に供給される。保持回路221のD入力は
ハイレベル(Hi)固定であり、R入力端にはパターン
発生部12からのパスフェイルクリア信号とフェイル制
御回路21の保持回路213のQ反転出力とを論理積回
路223により論理積をとった信号が供給され、S入力
端にはフェイル制御回路21からのフェイルデータが供
給される。セレクタ222は保持回路221のQ端子の
出力と入力PASSn信号とを選択的に出力するもので
ある。このPASSn信号は論理積回路18並びにドラ
イバピンマスク制御回路141に供給される。
【0025】また、保持回路221のQ反転出力はフェ
イル制御回路21に供給され、この信号とタイムアウト
信号とが論理積回路214によって論理積をとり、この
出力が保持回路211のC入力端に供給される。
イル制御回路21に供給され、この信号とタイムアウト
信号とが論理積回路214によって論理積をとり、この
出力が保持回路211のC入力端に供給される。
【0026】図3は、ピンエレクトロニクス部14にお
けるドライバピンマスク制御回路141の具体的な構成
を示すもので、フォーマット制御部13からの任意のド
ライバ信号は論理和回路1411に供給され、パス制御
回路22からのパス信号は論理積回路1412に供給さ
れる。
けるドライバピンマスク制御回路141の具体的な構成
を示すもので、フォーマット制御部13からの任意のド
ライバ信号は論理和回路1411に供給され、パス制御
回路22からのパス信号は論理積回路1412に供給さ
れる。
【0027】論理積回路1412は、ドライバピンマス
ク有効信号に応じてパス信号を選択的に出力するもの
で、その出力は論理和回路1411に供給される。論理
和回路1411は、論理積回路1412からの信号と任
意のドライバ信号との論理和を演算出力するもので、そ
の出力はドライバ回路142を介して被測定デバイス1
1に供給される。
ク有効信号に応じてパス信号を選択的に出力するもの
で、その出力は論理和回路1411に供給される。論理
和回路1411は、論理積回路1412からの信号と任
意のドライバ信号との論理和を演算出力するもので、そ
の出力はドライバ回路142を介して被測定デバイス1
1に供給される。
【0028】上記構成において、以下に具体的な測定例
に沿ってその動作を説明する。まず、被測定デバイス1
1を多数個並列同時測定し、あるデバイスDUTnに注
目したとき、パス/フェイル判定回路16の判定結果が
フェイルとなった場合、当該回路16からはFAILn
信号が出力される。
に沿ってその動作を説明する。まず、被測定デバイス1
1を多数個並列同時測定し、あるデバイスDUTnに注
目したとき、パス/フェイル判定回路16の判定結果が
フェイルとなった場合、当該回路16からはFAILn
信号が出力される。
【0029】この信号FAILnは、保持回路211並
びに保持回路213、保持回路221のD入力端並びに
論理積回路212の入力となる。このとき、例えば同一
アドレスで繰返し判定を続けるというような試験の場合
に、まず、保持回路211の状態をリセット状態に維持
しておき、判定回路16のフェイル出力FAILn信号
をパターン発生部12にフィードバックするため、論理
積回路212のその他の入力端をHレベルとし、フェイ
ル信号が出力可能となるようにする。
びに保持回路213、保持回路221のD入力端並びに
論理積回路212の入力となる。このとき、例えば同一
アドレスで繰返し判定を続けるというような試験の場合
に、まず、保持回路211の状態をリセット状態に維持
しておき、判定回路16のフェイル出力FAILn信号
をパターン発生部12にフィードバックするため、論理
積回路212のその他の入力端をHレベルとし、フェイ
ル信号が出力可能となるようにする。
【0030】ここで、同一アドレスでの判定がタイムア
ウトした時点でパス/フェイル判定回路16の判定結果
が最終的に決定した後、パターン発生部12からリアル
タイム処理によるタイムアウト信号が発生され、フェイ
ル制御回路21の保持回路211にフェイルが書込まれ
る。さらに、保持回路211のQ出力信号がLレベルか
らHレベルとなることで、保持回路213ではD入力が
Hレベルに固定されていることからセット状態となる。
ウトした時点でパス/フェイル判定回路16の判定結果
が最終的に決定した後、パターン発生部12からリアル
タイム処理によるタイムアウト信号が発生され、フェイ
ル制御回路21の保持回路211にフェイルが書込まれ
る。さらに、保持回路211のQ出力信号がLレベルか
らHレベルとなることで、保持回路213ではD入力が
Hレベルに固定されていることからセット状態となる。
【0031】また、保持回路213がセット状態となる
ことでQ出力信号がHレベルとなり、保持回路221が
セット状態となりそのQ反転信号はLレベルとなり論理
積回路212の出力はFAILn信号をマスクする論理
となる。つまり、全デバイスフェイル論理和回路17の
動作に無益な処理の発生しない論理となる。
ことでQ出力信号がHレベルとなり、保持回路221が
セット状態となりそのQ反転信号はLレベルとなり論理
積回路212の出力はFAILn信号をマスクする論理
となる。つまり、全デバイスフェイル論理和回路17の
動作に無益な処理の発生しない論理となる。
【0032】また、保持回路213のQ出力信号はパス
制御に用いる保持回路221をセットし、そのQ出力信
号はセレクタ222に出力される。ここでセレクタ22
2の選択信号が保持回路221の出力側を選択している
場合、パス情報がピンエレクトロニクス部14にドライ
バピン毎に存在するドライバピンマスク制御回路141
の論理積回路1412に供給される。
制御に用いる保持回路221をセットし、そのQ出力信
号はセレクタ222に出力される。ここでセレクタ22
2の選択信号が保持回路221の出力側を選択している
場合、パス情報がピンエレクトロニクス部14にドライ
バピン毎に存在するドライバピンマスク制御回路141
の論理積回路1412に供給される。
【0033】ここで、あらかじめ「マスク有効」に設定
されているドライバピンマスク有効信号により、さらに
は論理和回路1411を介することで任意のドライバピ
ンにのみマスク制御を実行する。
されているドライバピンマスク有効信号により、さらに
は論理和回路1411を介することで任意のドライバピ
ンにのみマスク制御を実行する。
【0034】さらに、保持回路213のQ反転信号はパ
スフェイルクリア信号のマスク制御をするため、論理積
回路223の入力にパスフェイルクリア信号とともに入
力され、保持回路221のセット端子(S),リセット
端子(R)が同時にHレベル入力となる不定状態を回避
するためにパスフェイルクリア信号をマスクする。
スフェイルクリア信号のマスク制御をするため、論理積
回路223の入力にパスフェイルクリア信号とともに入
力され、保持回路221のセット端子(S),リセット
端子(R)が同時にHレベル入力となる不定状態を回避
するためにパスフェイルクリア信号をマスクする。
【0035】一方、あるデバイスDUTnがいずれかの
判定タイミングでパス判定された時、パスフェイル判定
回路16のパス号PASSn信号はLレベルからHレベ
ルに遷移し、その結果保持回路221がセット状態とな
ったことでQ反転信号がLレベルとなり、論理積回路2
12の出力はFAILn信号をマスクする論理となる。
また、この信号はパスフェイルクリア信号と論理積回路
223で論理積をとり、その結果タイムアウト信号をマ
スクする論理となり、フェイル情報を保持回路211に
保持することを回避する動作となる。また、そのデバイ
スにおいては、あるマスク有効設定されたドライバピン
がマスクされる。したがって同試験から切離される。
判定タイミングでパス判定された時、パスフェイル判定
回路16のパス号PASSn信号はLレベルからHレベ
ルに遷移し、その結果保持回路221がセット状態とな
ったことでQ反転信号がLレベルとなり、論理積回路2
12の出力はFAILn信号をマスクする論理となる。
また、この信号はパスフェイルクリア信号と論理積回路
223で論理積をとり、その結果タイムアウト信号をマ
スクする論理となり、フェイル情報を保持回路211に
保持することを回避する動作となる。また、そのデバイ
スにおいては、あるマスク有効設定されたドライバピン
がマスクされる。したがって同試験から切離される。
【0036】この時、セレクタ222の出力は全デバイ
スパス論理積回路17の動作に無益な処理の発生しない
論理となる。また、パスフェイルクリア信号が論理積回
路214に入力されるとフェイル制御回路21の保持回
路213がリセット状態、つまりQ反転信号がHレベル
であることから、パス情報の保持回路221のリセット
端子(R)に供給されて、保持回路221のパス情報出
力はクリアされ、結果として再びドライバピンはマスク
を解かれ、次の判定から復帰する。
スパス論理積回路17の動作に無益な処理の発生しない
論理となる。また、パスフェイルクリア信号が論理積回
路214に入力されるとフェイル制御回路21の保持回
路213がリセット状態、つまりQ反転信号がHレベル
であることから、パス情報の保持回路221のリセット
端子(R)に供給されて、保持回路221のパス情報出
力はクリアされ、結果として再びドライバピンはマスク
を解かれ、次の判定から復帰する。
【0037】
【発明の効果】この発明によれば、多数個並列同時測定
時に、例えばフラッシュメモリ試験、特にプログラム/
イレーズ試験に関して、タイムアウト以前にパス判定さ
れた個々のデバイスに対し、デバイスごとのパス情報を
もとにしてそのデバイスの任意のドライバピンをマスク
する事で判定から切離し、かつタイムアウト時点でフェ
イル判定された個々のデバイスに対して、次のアドレス
でのプログラム/イレーズ試験から切離すことで、オー
バーライト/イレーズを防ぎながら、個々のパス判定デ
バイス並びにフェイル判定デバイスの制御を独立に行
い、デバイス試験時間の無駄を無くした効率の良い試験
を実現するIC試験装置を提供することができる。
時に、例えばフラッシュメモリ試験、特にプログラム/
イレーズ試験に関して、タイムアウト以前にパス判定さ
れた個々のデバイスに対し、デバイスごとのパス情報を
もとにしてそのデバイスの任意のドライバピンをマスク
する事で判定から切離し、かつタイムアウト時点でフェ
イル判定された個々のデバイスに対して、次のアドレス
でのプログラム/イレーズ試験から切離すことで、オー
バーライト/イレーズを防ぎながら、個々のパス判定デ
バイス並びにフェイル判定デバイスの制御を独立に行
い、デバイス試験時間の無駄を無くした効率の良い試験
を実現するIC試験装置を提供することができる。
【図1】この発明に係る実施形態のIC試験装置の全体
構成を示すブロック図である。
構成を示すブロック図である。
【図2】同実施形態に用いるフェイル制御回路及びパス
制御回路の具体的な構成を示すブロック図である。
制御回路の具体的な構成を示すブロック図である。
【図3】同実施形態に用いるドライバピンマスク制御回
路の具体的な構成を示すブロック図である。
路の具体的な構成を示すブロック図である。
【図4】従来のIC試験装置の全体構成を示すブロック
図である。
図である。
11 被測定デバイス 12 パターン発生部 13 フォーマット制御部 14 ピンエレクトロニクス部 141 ドライバピンマスク制御回路 1411 論理和回路 1412 論理積回路 142 ドライバ回路 15 タイミング発生部 16 パス/フェイル判定回路 17 全デバイスフェイル論理和回路 18 全デバイスパス論理積回路 21 フェイル制御回路 211 第1の保持回路 212 論理積回路 213 第2の保持回路 214 論理積回路 22 パス制御回路 221 保持回路 222 セレクタ 223 論理積回路
Claims (5)
- 【請求項1】 複数個の被測定デバイス(11)に与える試
験用のパターン信号を発生すると共にそのパターン信号
発生に合わせてプログラム/イレーズ・タイムアウト信
号を発生するパターン発生部(12)と、 前記パターン発生部(12)の発生タイミングを制御すると
共にその制御タイミングに合わせて判定ストローブ信号
を発生するタイミング発生部(15)と、 前記パターン発生部(12)で発生されるパターン信号を所
定のフォーマットに変換するフォーマット制御部(13)
と、 前記フォーマット制御部(13)から出力されるパターン信
号を前記複数個の被測定デバイスに対しドライブピンに
対応させて入力するピンエレクトロニクス部(14)と、 前記複数個の被測定デバイスそれぞれに対応して設けら
れ、各被測定デバイスの出力のパス判定及びフェイル判
定を行う複数個のパス/フェイル判定回路(16)と、 前記複数個のパス/フェイル判定回路(16)のフェイル判
定出力の論理和を演算して前記パターン発生部(12)にフ
ィードバックする論理和回路(17)と、 前記複数個のパス/フェイル判定回路(16)のパス判定出
力の論理積を演算して前記パターン発生部(12)にフィー
ドバックする論理積回路(18)と、 前記複数個のパス/フェイル判定回路(16)それぞれに対
応して設けられ、そのフェイル出力(FAILn) を前記パタ
ーン発生部(12)からリアルタイムで出力されるプログラ
ム/イレーズ・タイムアウト信号でフェイル情報として
保持し、同時に前記パターン発生部(12)にフィードバッ
クすると共に、全デバイス(11)の論理和するためのフェ
イル情報をマスクしてフェイル判定デバイスを次の判定
から切離す複数個のフェイル制御回路(21)とを具備する
ことを特徴とするIC試験装置。 - 【請求項2】 前記複数個のパス/フェイル判定回路(1
6)に対応して設けられ、そのパス出力(PASSn) をパス情
報として保持し、前記プログラム/イレーズ・タイムア
ウト以前にパス判定された時、前記ピンエレクトロニク
ス部(14)にこのパス情報をフィードバックしてあらかじ
めマスク有効設定されたドライバピンのマスク有効ピン
に対してマスクを実行し、タイムアウトまで判定から切
離しタイムアウト後に前記パターン発生部(12)よりリア
ルタイムで出力されるタイムアウト信号の後に同様にリ
アルタイムに出力されるパスフェイルクリア信号により
パス情報をクリアし、次の判定から再度判定を復帰する
複数個のパス制御回路(22)を備えることを特徴とする請
求項1記載のIC試験装置。 - 【請求項3】 前記複数個のフェイル制御回路(21)は、
さらに保持されたフェイル情報を同じデバイスに対応す
るパス制御回路(22)に与え、 前記複数個のパス制御回路(22)は、前記フェイル制御回
路(21)から与えられるフェイル情報をもとにしてフェイ
ル判定されたデバイスのあらかじめ有効設定されたドラ
イバピンをマスクし、さらにフェイル情報を基にしてパ
スフェイルクリア信号をマスクし、次の判定から試験終
了まで判定処理を切離すことを特徴とする請求項2記載
のIC試験装置。 - 【請求項4】 前記複数個のパス制御回路(22)は、さら
に保持されたパス情報を同じデバイスに対応するフェイ
ル制御回路(21)に与え、 前記複数個のフェイル制御回路(21)は、前記パス制御回
路(22)から与えられるパス情報を基にしてパターン発生
部(12)からリアルタイムで出力されるプログラム/イレ
ーズ・タイムアウト信号をマスク制御し、さらに前記複
数個のフェイル制御回路(21)の出力信号をマスク制御す
ることを特徴とする請求項1記載のIC試験装置。 - 【請求項5】 前記ピンエレクトロニクス部(14)は、前
記複数個のパス制御回路(22)よりフィードバックされる
パス情報を基に、あらかじめマスク制御を有効にするド
ライバピンを設定しておき、有効設定されたドライバピ
ンをマスクしてパス情報を得たデバイスを判定し切離す
ドライバピン・マスク制御回路(141)を備えることを特
徴とする請求項1記載のIC試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9218156A JPH1144739A (ja) | 1997-07-29 | 1997-07-29 | Ic試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9218156A JPH1144739A (ja) | 1997-07-29 | 1997-07-29 | Ic試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1144739A true JPH1144739A (ja) | 1999-02-16 |
Family
ID=16715526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9218156A Pending JPH1144739A (ja) | 1997-07-29 | 1997-07-29 | Ic試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1144739A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6581171B1 (en) | 1999-04-16 | 2003-06-17 | Infineon Technologies Ag | Circuit configuration for the burn-in test of a semiconductor module |
JP2016538538A (ja) * | 2013-11-19 | 2016-12-08 | テラダイン、 インコーポレイテッド | エッジステアリングを備えた自動試験システム |
-
1997
- 1997-07-29 JP JP9218156A patent/JPH1144739A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6581171B1 (en) | 1999-04-16 | 2003-06-17 | Infineon Technologies Ag | Circuit configuration for the burn-in test of a semiconductor module |
JP2016538538A (ja) * | 2013-11-19 | 2016-12-08 | テラダイン、 インコーポレイテッド | エッジステアリングを備えた自動試験システム |
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