JPH1144739A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 プログラム／イレーズ（Ｐ／Ｉ）試験での多
数個並列同時測定時に、効率よく実行可能とする測定機
能を持つＩＣ試験装置を提供する。 【解決手段】 複数個の被測定デバイス１１の出力を判
定ストローブでサンプリングし、期待パターンで論理判
定し、被測定デバイスごとにフェイル及びパスを出力す
るパス／フェイル判定回路１６に対応してフェイル制御
回路２１を設け、あるデバイスにて任意のアドレスでＰ
／Ｉタイムアウトとなりフェイルになるとき、次のアド
レスよりフェイル信号をマスクし、パス信号を論理的に
パス側に設定し、あらかじめマスク有効設定されたドラ
イバピンを保持して判定マスクする。また、パス／フェ
イル判定回路１６に対応してパス制御回路２２を設け、
任意のアドレスでＰ／Ｉタイムアウト以前にパス判定さ
れたデバイスに対してそのパスを保持し、そのアドレス
ではドライバピンをホールドしてマスクし、次のアドレ
スに移行した時点で再度判定を復帰させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばフラッシ
ュメモリ試験、特にプログラム／イレーズ試験にて効率
よく試験を実施するためのＩＣ試験装置に関する。

【０００２】

【従来の技術】従来のメモリＩＣのプログラム／イレー
ズ試験に用いられるＩＣ試験装置は、例えば図４に示す
ように構成される。図４で、ｎ個の被測定デバイス（Ｄ
ＵＴｎ）１１の各ピンに対し、パターン発生部１２で発
生されるパターン信号をフォーマット制御部１３で所定
のフォーマットに変換した後、ピンエレクトロニクス部
１４でドライブピンに対応させて入力する。パターン発
生部１２のパターン発生タイミングは、タイミング発生
部１５からのタイミング信号により制御される。

【０００３】各被測定デバイス１１の出力は、フォーマ
ット制御部１３から出力される期待パターン信号ＥＸＰ
及びタイミング発生部１５から出力される判定ストロー
ブ信号ＳＴＢと共に、それぞれデバイス毎に設けられる
パス／フェイル判定回路１６に供給される。パス／フェ
イル判定回路１６は、被測定デバイス１１の出力につい
てフェイル判定及びパス判定を行い、判定結果としてフ
ェイル信号ＦＡＩＬｎまたはパス信号ＰＡＳＳｎを出力
する。

【０００４】全デバイス１１に対するパス／フェイル判
定回路１６のフェイル出力は論理和回路１７に供給さ
れ、その論理和出力はパターン発生部１２に供給され
る。同様に、全デバイス１１に対するパス／フェイル判
定回路１６のパス出力は論理積回路１８に供給され、そ
の論理積出力はパターン発生部１２に供給される。パタ
ーン発生部１２は、論理和回路１７及び論理積回路１８
の演算出力から次のパターン信号を決定する。

【０００５】また、デバイス毎に設けられるパス／フェ
イル判定回路１６にはパターン発生部１２よりリアルタ
イムで出力されるパスフェイルクリア信号により任意に
パス及びフェイル判定結果がクリアされる。

【０００６】しかし、図４の構成による従来のＩＣ試験
装置では、多数個の被測定デバイスについて、同時にプ
ログラム／イレーズ試験を実施する際、各デバイスのパ
ス／フェイル制御をデバイス毎に独立して制御すること
ができない。例えば、任意のデバイスについて、あるア
ドレスでプログラム／イレーズ・タイムアウトする以前
にパス判定を行ったとしても、他のデバイスがフェイル
判定であったというケースもあり得る。この場合、パス
デバイスはオーバーライト／イレーズしてしまうという
不都合があった。

【０００７】これを防止するためにドライバピンをデバ
イスから切離すとすれば、逐次割込をかけてテスタＣＰ
Ｕに処理を預けなければならなくなり、試験時間が膨大
なものとなってしまうという不都合もあった。

【０００８】

【発明が解決しようとする課題】従来のＩＣ試験装置で
は、多数個デバイスを同時にプログラム／イレーズ試験
をする際、タイムアウト以前にパスとなるデバイスに対
してＣＰＵ処理による試験時間が長大なものになっても
オーバーライト／イレーズを防止する必要があった。ま
た、各デバイスの任意のドライバピンをリアルタイム処
理でデバイスから切離す方法が求められていた。

【０００９】この発明では、多数個同時並列測定におけ
るプログラム／イレーズ試験において、各デバイスにつ
いて互いに独立した効率の良い試験を実現可能とするＩ
Ｃ試験装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
に、この発明によるＩＣ測定装置は、複数個の被測定デ
バイス１１に与える試験用のパターン信号を発生すると
共にそのパターン信号発生に合わせてプログラム／イレ
ーズ・タイムアウト信号を発生するパターン発生部１２
と、パターン発生部１２の発生タイミングを制御すると
共にその制御タイミングに合わせて判定ストローブ信号
を発生するタイミング発生部１５と、パターン発生部１
２で発生されるパターン信号を所定のフォーマットに変
換するフォーマット制御部１３と、フォーマット制御部
１３から出力されるパターン信号を前記複数個の被測定
デバイスに対しドライブピンに対応させて入力するピン
エレクトロニクス部１４と、前記複数個の被測定デバイ
スそれぞれに対応して設けられ、各被測定デバイスの出
力のパス判定及びフェイル判定を行う複数個のパス／フ
ェイル判定回路１６と、複数個のパス／フェイル判定回
路１６のフェイル判定出力の論理和を演算してパターン
発生部１２にフィードバックする論理和回路１７と、複
数個のパス／フェイル判定回路１６のパス判定出力の論
理積を演算してパターン発生部１２にフィードバックす
る論理積回路１８と、複数個のパス／フェイル判定回路
１６それぞれに対応して設けられ、そのフェイル出力Ｆ
ＡＩＬｎをパターン発生部１２からリアルタイムで出力
されるプログラム／イレーズ・タイムアウト信号でフェ
イル情報として保持し、同時にパターン発生部１２にフ
ィードバックすると共に、全デバイス１１の論理和する
ためのフェイル情報をマスクしてフェイル判定デバイス
を次の判定から切離す複数個のフェイル制御回路２１と
を具備して構成される。

【００１１】さらに、前記複数個のパス／フェイル判定
回路１６に対応して設けられ、そのパス出力ＰＡＳＳｎ
をパス情報として保持し、前記プログラム／イレーズ・
タイムアウト以前にパス判定された時、前記ピンエレク
トロニクス部１４にこのパス情報をフィードバックして
あらかじめマスク有効設定されたドライバピンのマスク
有効ピンに対してマスクを実行し、タイムアウトまで判
定から切離し、タイムアウト後に前記パスフェイルクリ
ア信号によりパス情報をクリアし、次の判定から再度判
定を復帰する複数個のパス制御回路２２を備える。

【００１２】この場合、複数個のフェイル制御回路２１
は、さらに保持されたフェイル情報を同じデバイスに対
応するパス制御回路２２に与え、複数個のパス制御回路
２２は、フェイル制御回路２１から与えられるフェイル
情報をもとにしてフェイル判定されたデバイスのあらか
じめ有効設定されたドライバピンをマスクして、次の判
定から試験終了まで判定処理を切離す。

【００１３】また、複数個のパス制御回路２２は、さら
に保持されたパス情報を同じデバイスに対応するフェイ
ル制御回路２１に与え、複数個のフェイル制御回路２１
は、パス制御回路２２から与えられるパス情報を基にし
てパターン発生部１２からリアルタイムで出力されるプ
ログラム／イレーズ・タイムアウト信号をマスク制御
し、さらに複数個のフェイル制御回路２１の出力信号を
マスク制御する。

【００１４】また、ピンエレクトロニクス部１４は、複
数個のパス制御回路２２よりフィードバックされるパス
情報を基に、あらかじめマスク制御を有効にするドライ
バピンを設定しておき、有効設定されたドライバピンを
マスクしてパス情報を得たデバイスを判定し切離すドラ
イバピン・マスク制御回路１４１を備える。

【００１５】すなわち、この発明では、デバイスごとに
用意されている判定回路１６の出力であるフェイル信号
ＦＡＩＬｎと並列測定デバイス１１の全部の同信号出力
の論理和回路１７の間にフェイル制御回路２１を設置
し、同様に判定回路１６のもう一方の出力であるパス信
号ＰＡＳＳｎと並列測定デバイス１１の全部の同信号出
力の論理積回路１８の間にパス制御回路２２を設置す
る。さらに、ピンエレクトロニクス部１４に各ドライバ
ピンに対してドライバピンマスク制御回路１４１を設置
し、パス制御回路２２からのパス情報並びにドライバピ
ンマスク有効信号を与えて任意のドライバピンのマスク
制御を行う。

【００１６】この構成により、多数個並列同時測定によ
るプログラム／イレーズ試験の際、各デバイス１１のパ
ス／フェイル判定回路１６より出力されるデバイスごと
のフェイル信号ＦＡＩＬｎを、パターン発生部１２より
リアルタイムで出力されるタイムアウト信号によってフ
ェイル制御回路２１に保持することで、次の判定からフ
ェイル情報をマスクし、全デバイスフェイル論理和回路
１７の出力動作に無益な処理が発生しないようにし、か
つそのフェイル情報をパス制御回路２２に出力すること
で、見かけ上パス情報をセットし、これによりこのパス
情報をピンエレクトロニクス部１４にフィードバックす
ることで任意のドライバピンをマスクし、かつ、フェイ
ル情報をパス制御回路２２に出力することによってパタ
ーン発生回路１２からリアルタイム信号の後に同じくリ
アルタイムに発生されるパスフェイルクリア信号をマス
クし、フェイルデバイスを判定から切離す。

【００１７】また、全デバイスパス論理積回路１８で試
験中の全デバイスがパスの時パターン発生部１２にパス
情報を出力する動作の妨げになることを防止する。さら
に、タイムアウト以前で、パス判定されたデバイスに対
して、前述同様にパス情報をピンエレクトロニクス部１
４にフィードバックすることでマスク有効の設定がなさ
れた任意のドライバピンをマスクし、判定から切離して
オーバーライト／イレーズを防止する。

【００１８】また、パス情報をフェイル制御回路２１に
与えることにより、タイムアウト時点で発生するタイム
アウト信号をパス情報でマスクし、フェイル情報を保持
することを回避し、さらにはタイムアウト発生後に出力
されるパスフェイルクリア信号によりパス情報をクリア
することで例えば次のアドレスから判定復帰可能とな
る。

【００１９】

【発明の実施の形態】次に、図１〜図３を参照してこの
発明の実施の形態を詳細に説明する。但し、図１におい
て図４と同一部分には同一符号を付して示し、ここでは
重複する説明を省略する。図１はこの発明によるＩＣ試
験装置の構成を示すものであり、各被測定デバイス１１
ごとに設けられるパス／フェイル判定回路１６のフェイ
ル出力は、フェイル制御回路２１を介して論理和回路１
７に供給され、パス出力はパス制御回路２２を介して論
理積回路１８に供給される。

【００２０】フェイル制御回路２１は、パターン発生部
１２で発生されるタイムアウト信号が供給されるとき、
フェイル信号を一時保持し、そのフェイル情報をパス制
御回路２２に出力することで、見かけ上パス情報をセッ
トし、同時にパターン発生部１２よりタイムアウト信号
出力の後にリアルタイムに発生されるパスフェイルクリ
ア信号をマスクする。

【００２１】さらに、ピンエレクトロニクス部１４に各
ドライバピンに対してドライバピンマスク制御回路１４
１を設置し、パス制御回路２２からのパス情報並びにド
ライバピンマスク有効信号を与えて任意のドライバピン
のマスク制御を行う。

【００２２】図２はフェイル制御回路２１及びパス制御
回路２２の具体的な構成を示すものである。フェイル制
御回路２１に供給されるパス／フェイル判定回路１６か
らのＦＡＩＬｎ信号はＤ型フリップフロップによる保持
回路２１１のＤ入力端並びに論理積回路２１２に供給さ
れる。保持回路２１１のＣ入力端にはパターン発生部１
２からのタイムアウト信号が供給され、そのＱ出力はＤ
型フリップフロップによる保持回路２１３のＣ入力端に
供給される。

【００２３】論理積回路２１２は入力ＦＡＩＬｎ信号と
保持回路２１３のＱ反転出力およびパス制御回路２２の
Ｓ−Ｒ型フリップフロップによる保持回路２２１のＱ反
転出力との論理積をとって論理和回路１７に出力する。
保持回路２１３のＤ入力はハイレベル（Ｈｉ）固定であ
り、そのＱ出力ならびにＱ反転出力はフェイルデータと
してパス制御回路２２に供給される。

【００２４】パス制御回路２２に供給されるパス／フェ
イル判定回路１６からのＰＡＳＳｎ信号はＳ−Ｒ型フリ
ップフロップによる保持回路２２１のＣ入力端並びにセ
レクタ２２２に供給される。保持回路２２１のＤ入力は
ハイレベル（Ｈｉ）固定であり、Ｒ入力端にはパターン
発生部１２からのパスフェイルクリア信号とフェイル制
御回路２１の保持回路２１３のＱ反転出力とを論理積回
路２２３により論理積をとった信号が供給され、Ｓ入力
端にはフェイル制御回路２１からのフェイルデータが供
給される。セレクタ２２２は保持回路２２１のＱ端子の
出力と入力ＰＡＳＳｎ信号とを選択的に出力するもので
ある。このＰＡＳＳｎ信号は論理積回路１８並びにドラ
イバピンマスク制御回路１４１に供給される。

【００２５】また、保持回路２２１のＱ反転出力はフェ
イル制御回路２１に供給され、この信号とタイムアウト
信号とが論理積回路２１４によって論理積をとり、この
出力が保持回路２１１のＣ入力端に供給される。

【００２６】図３は、ピンエレクトロニクス部１４にお
けるドライバピンマスク制御回路１４１の具体的な構成
を示すもので、フォーマット制御部１３からの任意のド
ライバ信号は論理和回路１４１１に供給され、パス制御
回路２２からのパス信号は論理積回路１４１２に供給さ
れる。

【００２７】論理積回路１４１２は、ドライバピンマス
ク有効信号に応じてパス信号を選択的に出力するもの
で、その出力は論理和回路１４１１に供給される。論理
和回路１４１１は、論理積回路１４１２からの信号と任
意のドライバ信号との論理和を演算出力するもので、そ
の出力はドライバ回路１４２を介して被測定デバイス１
１に供給される。

【００２８】上記構成において、以下に具体的な測定例
に沿ってその動作を説明する。まず、被測定デバイス１
１を多数個並列同時測定し、あるデバイスＤＵＴｎに注
目したとき、パス／フェイル判定回路１６の判定結果が
フェイルとなった場合、当該回路１６からはＦＡＩＬｎ
信号が出力される。

【００２９】この信号ＦＡＩＬｎは、保持回路２１１並
びに保持回路２１３、保持回路２２１のＤ入力端並びに
論理積回路２１２の入力となる。このとき、例えば同一
アドレスで繰返し判定を続けるというような試験の場合
に、まず、保持回路２１１の状態をリセット状態に維持
しておき、判定回路１６のフェイル出力ＦＡＩＬｎ信号
をパターン発生部１２にフィードバックするため、論理
積回路２１２のその他の入力端をＨレベルとし、フェイ
ル信号が出力可能となるようにする。

【００３０】ここで、同一アドレスでの判定がタイムア
ウトした時点でパス／フェイル判定回路１６の判定結果
が最終的に決定した後、パターン発生部１２からリアル
タイム処理によるタイムアウト信号が発生され、フェイ
ル制御回路２１の保持回路２１１にフェイルが書込まれ
る。さらに、保持回路２１１のＱ出力信号がＬレベルか
らＨレベルとなることで、保持回路２１３ではＤ入力が
Ｈレベルに固定されていることからセット状態となる。

【００３１】また、保持回路２１３がセット状態となる
ことでＱ出力信号がＨレベルとなり、保持回路２２１が
セット状態となりそのＱ反転信号はＬレベルとなり論理
積回路２１２の出力はＦＡＩＬｎ信号をマスクする論理
となる。つまり、全デバイスフェイル論理和回路１７の
動作に無益な処理の発生しない論理となる。

【００３２】また、保持回路２１３のＱ出力信号はパス
制御に用いる保持回路２２１をセットし、そのＱ出力信
号はセレクタ２２２に出力される。ここでセレクタ２２
２の選択信号が保持回路２２１の出力側を選択している
場合、パス情報がピンエレクトロニクス部１４にドライ
バピン毎に存在するドライバピンマスク制御回路１４１
の論理積回路１４１２に供給される。

【００３３】ここで、あらかじめ「マスク有効」に設定
されているドライバピンマスク有効信号により、さらに
は論理和回路１４１１を介することで任意のドライバピ
ンにのみマスク制御を実行する。

【００３４】さらに、保持回路２１３のＱ反転信号はパ
スフェイルクリア信号のマスク制御をするため、論理積
回路２２３の入力にパスフェイルクリア信号とともに入
力され、保持回路２２１のセット端子（Ｓ），リセット
端子（Ｒ）が同時にＨレベル入力となる不定状態を回避
するためにパスフェイルクリア信号をマスクする。

【００３５】一方、あるデバイスＤＵＴｎがいずれかの
判定タイミングでパス判定された時、パスフェイル判定
回路１６のパス号ＰＡＳＳｎ信号はＬレベルからＨレベ
ルに遷移し、その結果保持回路２２１がセット状態とな
ったことでＱ反転信号がＬレベルとなり、論理積回路２
１２の出力はＦＡＩＬｎ信号をマスクする論理となる。
また、この信号はパスフェイルクリア信号と論理積回路
２２３で論理積をとり、その結果タイムアウト信号をマ
スクする論理となり、フェイル情報を保持回路２１１に
保持することを回避する動作となる。また、そのデバイ
スにおいては、あるマスク有効設定されたドライバピン
がマスクされる。したがって同試験から切離される。

【００３６】この時、セレクタ２２２の出力は全デバイ
スパス論理積回路１７の動作に無益な処理の発生しない
論理となる。また、パスフェイルクリア信号が論理積回
路２１４に入力されるとフェイル制御回路２１の保持回
路２１３がリセット状態、つまりＱ反転信号がＨレベル
であることから、パス情報の保持回路２２１のリセット
端子（Ｒ）に供給されて、保持回路２２１のパス情報出
力はクリアされ、結果として再びドライバピンはマスク
を解かれ、次の判定から復帰する。

【００３７】

【発明の効果】この発明によれば、多数個並列同時測定
時に、例えばフラッシュメモリ試験、特にプログラム／
イレーズ試験に関して、タイムアウト以前にパス判定さ
れた個々のデバイスに対し、デバイスごとのパス情報を
もとにしてそのデバイスの任意のドライバピンをマスク
する事で判定から切離し、かつタイムアウト時点でフェ
イル判定された個々のデバイスに対して、次のアドレス
でのプログラム／イレーズ試験から切離すことで、オー
バーライト／イレーズを防ぎながら、個々のパス判定デ
バイス並びにフェイル判定デバイスの制御を独立に行
い、デバイス試験時間の無駄を無くした効率の良い試験
を実現するＩＣ試験装置を提供することができる。

【図面の簡単な説明】

【図１】この発明に係る実施形態のＩＣ試験装置の全体
構成を示すブロック図である。

【図２】同実施形態に用いるフェイル制御回路及びパス
制御回路の具体的な構成を示すブロック図である。

【図３】同実施形態に用いるドライバピンマスク制御回
路の具体的な構成を示すブロック図である。

【図４】従来のＩＣ試験装置の全体構成を示すブロック
図である。

【符号の説明】

１１ 被測定デバイス １２ パターン発生部 １３ フォーマット制御部 １４ ピンエレクトロニクス部 １４１ ドライバピンマスク制御回路 １４１１ 論理和回路 １４１２ 論理積回路 １４２ ドライバ回路 １５ タイミング発生部 １６ パス／フェイル判定回路 １７ 全デバイスフェイル論理和回路 １８ 全デバイスパス論理積回路 ２１ フェイル制御回路 ２１１ 第１の保持回路 ２１２ 論理積回路 ２１３ 第２の保持回路 ２１４ 論理積回路 ２２ パス制御回路 ２２１ 保持回路 ２２２ セレクタ ２２３ 論理積回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数個の被測定デバイス(11)に与える試
   験用のパターン信号を発生すると共にそのパターン信号
   発生に合わせてプログラム／イレーズ・タイムアウト信
   号を発生するパターン発生部(12)と、 前記パターン発生部(12)の発生タイミングを制御すると
   共にその制御タイミングに合わせて判定ストローブ信号
   を発生するタイミング発生部(15)と、 前記パターン発生部(12)で発生されるパターン信号を所
   定のフォーマットに変換するフォーマット制御部(13)
   と、 前記フォーマット制御部(13)から出力されるパターン信
   号を前記複数個の被測定デバイスに対しドライブピンに
   対応させて入力するピンエレクトロニクス部(14)と、 前記複数個の被測定デバイスそれぞれに対応して設けら
   れ、各被測定デバイスの出力のパス判定及びフェイル判
   定を行う複数個のパス／フェイル判定回路(16)と、 前記複数個のパス／フェイル判定回路(16)のフェイル判
   定出力の論理和を演算して前記パターン発生部(12)にフ
   ィードバックする論理和回路(17)と、 前記複数個のパス／フェイル判定回路(16)のパス判定出
   力の論理積を演算して前記パターン発生部(12)にフィー
   ドバックする論理積回路(18)と、 前記複数個のパス／フェイル判定回路(16)それぞれに対
   応して設けられ、そのフェイル出力(FAILn) を前記パタ
   ーン発生部(12)からリアルタイムで出力されるプログラ
   ム／イレーズ・タイムアウト信号でフェイル情報として
   保持し、同時に前記パターン発生部(12)にフィードバッ
   クすると共に、全デバイス(11)の論理和するためのフェ
   イル情報をマスクしてフェイル判定デバイスを次の判定
   から切離す複数個のフェイル制御回路(21)とを具備する
   ことを特徴とするＩＣ試験装置。
2. 【請求項２】 前記複数個のパス／フェイル判定回路(1
   6)に対応して設けられ、そのパス出力(PASSn) をパス情
   報として保持し、前記プログラム／イレーズ・タイムア
   ウト以前にパス判定された時、前記ピンエレクトロニク
   ス部(14)にこのパス情報をフィードバックしてあらかじ
   めマスク有効設定されたドライバピンのマスク有効ピン
   に対してマスクを実行し、タイムアウトまで判定から切
   離しタイムアウト後に前記パターン発生部(12)よりリア
   ルタイムで出力されるタイムアウト信号の後に同様にリ
   アルタイムに出力されるパスフェイルクリア信号により
   パス情報をクリアし、次の判定から再度判定を復帰する
   複数個のパス制御回路(22)を備えることを特徴とする請
   求項１記載のＩＣ試験装置。
3. 【請求項３】 前記複数個のフェイル制御回路(21)は、
   さらに保持されたフェイル情報を同じデバイスに対応す
   るパス制御回路(22)に与え、 前記複数個のパス制御回路(22)は、前記フェイル制御回
   路(21)から与えられるフェイル情報をもとにしてフェイ
   ル判定されたデバイスのあらかじめ有効設定されたドラ
   イバピンをマスクし、さらにフェイル情報を基にしてパ
   スフェイルクリア信号をマスクし、次の判定から試験終
   了まで判定処理を切離すことを特徴とする請求項２記載
   のＩＣ試験装置。
4. 【請求項４】 前記複数個のパス制御回路(22)は、さら
   に保持されたパス情報を同じデバイスに対応するフェイ
   ル制御回路(21)に与え、 前記複数個のフェイル制御回路(21)は、前記パス制御回
   路(22)から与えられるパス情報を基にしてパターン発生
   部(12)からリアルタイムで出力されるプログラム／イレ
   ーズ・タイムアウト信号をマスク制御し、さらに前記複
   数個のフェイル制御回路(21)の出力信号をマスク制御す
   ることを特徴とする請求項１記載のＩＣ試験装置。
5. 【請求項５】 前記ピンエレクトロニクス部(14)は、前
   記複数個のパス制御回路(22)よりフィードバックされる
   パス情報を基に、あらかじめマスク制御を有効にするド
   ライバピンを設定しておき、有効設定されたドライバピ
   ンをマスクしてパス情報を得たデバイスを判定し切離す
   ドライバピン・マスク制御回路(141)を備えることを特
   徴とする請求項１記載のＩＣ試験装置。