JPS63200080A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 基準ＩＣと被試験ＩＣを同時に動作させ、各ＩＣの動作
を比較することによって被試験ＩＣの良否判定を行うよ
うにしたＩＣ試験装置に関するものである。

（従来の技術） 第４図に従来技術によるＩＣ試験装置のブロック図、第
５図に従来技術の動作を説明するタイミング図を示す、
以下図面を用いて従来のＩＣ試験装置の動作を説明する
。

第４図において、テスト・パターン発生器４１は、被試
験ＩＣ２を試験するためのテスト・パターン信号（通常
、複数のチャネル）と、被試験ＩＣ２の各出力信号と基
準ＩＣ３の各出力信号を比較するときに使われるテスト
・パターン信号に同期したマスク信号を発生ずる。この
マスク信号は、被試験ＩＣ２の一℃験すべき出力１５号
の数に対応したチャネル数を持って用意される。テスト
・パターン信号は、被試験ｒｃ２及び基準Ｉ　ＣＵの入
力端子にそれぞれ供給されている。ここで基準ＩＣとは
、被試験ＩＣ２と同一品種であり、他のなんらかの方法
によって規格を満足しでいることが確認されたものであ
る。

被試験ＩＣ２の各出力信号を試験するために、出力信号
の数と同数の比較回路４０ａ〜４Ｏｎが用意される、被
試験ＩＣ２の各出力信号は、各比較回路４０ａ〜４０ｎ
の各論理比較器１１の第１の入力端子にそれぞれ接続さ
れている。また、基準ＩＣ３の各出力信号は、論理比較
器１１の第２の入力端子にそれぞれ接続されている。各
論理比較器１１の出力は、ＡＮＤゲート４５の第１の入
力端子に接続されている。テスト・パターン発生器４１
が出力する各マスク信号は、各ＡＮＤゲート４５の第２
の入力に供給されている。

ＡＮＤゲート４５の出力端子はフリップ・フロップ２４
のクロック入力端子に接続されている。フリップ・フロ
ップ２４の出力信号は、被試験ＩＣの良否判定信号とし
て利用される。　　なお、すべての比較器は構成がまっ
たく同じであるので、第４図には比較器４０ａの詳細の
みを示し、他を省略した。

以上のように構成されたＩＣ試験装置の動作を説明する
。第５図に、被試験ＩＣ２及び基準ＩＣ３の人出力信号
のうちある一つのチャネルのみを抽出して、そのタイミ
ング図を示す、テスト・パターン発生器４１は、第５図
に示す第１、第２、第３のパターンのように基準ｆｃ３
及び被試験ＩＣ２を動作させるためのテスト・パターン
信号；λを発生し、更にテスト・パターンの変化点へか
ら時間′１゛１後に１゛２の幅を持つ負のパルスをマス
９信号すとして出力する。’！’　１及び′Ｉ゛２の値
は、被試９１Ｃ２の遅延時間の規格から決定され、遅延
時間の最小値をＴＩとし、最大値と最小値の差をＴ２と
する。またフリップ・フロップ２４は、テストの開始に
先だってリセットしておく、第１のパターンの例では、
テスト・パターン信号ａの変化に従って、基準ＩＣ３の
出力信号Ｃ及び被試験ＩＣ２の出力信号ｄは、各々テス
ト・パターンの変化点Ａから時間Ｔ３及びＴ４でかつマ
スク信号すが論理０の期間中に論理１から０に変化して
いる。つまり、この例は正常に動作した場合の例であっ
て、論理比較器ｌｌの出力には幅（ｉ’３−７４）の正
のパルスが出力信号ｅとして発生するが、ＡＮＤゲート
４５の出力にはマスク信号すとの論理積が取られている
ためパルスは発生せずフリップ・フロップ２４もセット
されない０次に第２のバタンの例では、被試験ＩＣ２が
誤動作し基準ＩＣ３の出力信号Ｃが論理０から１に変化
しているにもかかわらず、被試験ＩＣ２の出力信号ｄは
変化ぜず論理０を保持している。この場合、マスク信号
すが論理１に変化しても論理比較器１１の出力信号ｅが
論理ｌを出力し続けるためＡＮＤゲート４５の出力には
立ち上がりエツジが現れフリップ・フロップ２４がセッ
トされる。

このフリップ・フロップ２４は、一度セットされると第
３のパタンのように被試験ＩＣ２の出力信号ｄの論理が
正常にもどってもセットされ続けるため判定信号ｇを見
れば試験中に被試験ＩＣ２に誤動作があったことがわか
る。

（発明が解決しようとする問題点） しかし、このようなＩＣ試験装置には次のような問題点
があった。

（１）テスト・パターン発生器には、マスク信号を発生
させるために被試験ｔＣの出力ビン数に相当するビット
幅で、テスト・パターンよりも更に細かいパターンを必
要とするため少なくともテスト・パターンの数倍の深さ
をも、つメモリを余分に持たなければならなかった。こ
れは、ＩＣの高集積化と共に出力ピン数も増えるためＩ
Ｃ試験装置のコストを引き上げる要因になっている。ま
たメモリの深さの制限から、テスト◆パターン数を増や
すことができず充分なテストがてきない要因にもなって
いる。

（２）各テスト・パターンのスタート点からの遅延時間
及びマスク信号のパルスＩＩＩ（第５図のＴ１及び１゛
２）は、ＩＣの出力信号の変化点（第５図Ｔ３及びＴ４
）を予め予測して決めなければならない。また、試験す
べき出力信号の数に応じて、それぞれ異なる予測値を求
めなければならず、その作業に多大の時間を要し現実的
ではなかった。更に、予測値に誤りがあフた場合上しい
試験が行われず、良品の被試験ＩＣを不良と判定したり
、不良品を良と判定するというような問題があった。

（問題点を解決するための手段） この発明はこれらの問題点を解決するためになされたも
のであり、基準ＩＣの出力４’Ｂ号と被試験ＩＣの出力
信号の論理を比較した論理比較器の出力パルスｌｌｉを
検出するパルス幅検出回路によって、被試験ＩＣの誤動
作を検出する比較回路を１１；蟲えたＩＣ試験装置を提
供することにある。

（実施例） 第１図に本発明の実施例を示すブロック図、第２図に第
１図におけるパルス幅検出回路１２の実施例を示す回路
図、第３図に本発明の詳細な説明するタイミング図を示
す。次に本発明を、図面に示した実施例に基づいて具体
的に説明する。

第１図において、テスト・バタン発生器ｌは、被試験Ｉ
Ｃ２を試験するためのテスト・パターン信号を発生ずる
。テスト・パターン信号は、被試験ＩＣ２及び基１ｔＩ
Ｉ　Ｃ３の入力端子に各々供給されている。

ここで基準ＩＣとは、被試験ＩＣ２と同一品種であり、
他のなんらかの方法によフて規格を満足していることが
確認されたものである。

一般に、被試験ＩＣ２は複数の出力信号を持っている。

そのため、被試験ＩＣ２の各出力信号を試験するために
、試験すべき出力信号の数と同数の比較器’ｌ＠　１０
ａ　−１Ｏｎが用意される。被試験ＩＣ２の各出力信号
は、各比較回路１０ａ−１０ｎの各論理比較器１１の第
１の入力端子にそれぞれ接続されている。また、基準Ｉ
Ｃ３の各出力信号は、論理比較器１１の第２の入力端子
にそれぞれ接続されている。論理比較器１１の出力信号
はパルス幅検出回路！２に接続されている。パルス幅検
出回路１２は、予め設定されたパルス幅より広い幅を持
つパルスが入力されたときのみ出力の論理を反転させる
。パルス幅検出回路１２の出力は、被試験ＩＣの良否判
定信号として利用される。なお、すべての比較回路は構
成がまったく同じであるので、第１図には比較回路ｌＯ
ａの詳細のみを示し、他を省略した。

以上のように構成されたＩＣ試験装置の動作を第３図を
用いて説明する。試験の開始に先だってパルス幅検出口
２ａ１２の出力が論理”０”になるようにリセットして
おく、テスト・パターン発生器１は、第３図に示すよう
に被試験ＩＣ２及び基準ＩＣ３に第１、第２、第３のパ
ターンのように順次テスト・パターン信号ａを送出する
。第１のパターンの例では、テスト・パターン信号ａの
変化に従って、基準ＩＣ３の出力信号Ｃ及び被試験ＩＣ
２の出力信号ｄは、各々テスト・パターンの変化点Ａか
ら時間Ｔ３及びＴ４て論理が１から０に変化している。

このとき論理比較器１１の出力には、幅（Ｔ３−７４）
＝Ｔ５の正のパルスが出力信号ｅとして発生し、パルス
幅検出回路１２に人力される。パルス幅検出口ｎ１２に
予め設定されている時間Ｔ７より人力パルス幅Ｔ５の方
が短いので、判定信号の論理は反転しない、つまり、こ
の例は被試験ＩＣ２が正常に動作した場合の例である。

次に第２のパタンの例では、被試験ＩＣ２が誤動作し基
ｍＩｃ３の出力信号Ｃが論理Ｏから１に変化しているに
もかかわらず、被試験ＩＣ２の出力信号ｄは変化せず論
理０を保持している。

この場合、論理比較器１１の出力には幅Ｔ６の正のパル
スが出力信号ｅとして現れる。このパルス幅Ｔ６は、予
め設定された時間Ｔ７より長いため、・パルス幅検出回
路１２の出力の論理が反転する。一旦パルス幅検出回路
１２の出力の論理が反転すると、第３のバタンのように
被試験ＩＣ２の出力信号ｄの論理が正常にもとフでもそ
の状態を保持し続けるため判定信号８を見れば一試験シ
ーケンスの間に被試験ＩＣ２に誤動作があったことがわ
かる。ずなわぢ、−試験シーケンスの間に一度でも予め
設定された時間よりも幅の広いパルスがパルス幅検出回
路１２に人力されると、パルス幅検出回路１２の出力は
論理”１”になりその状態を保持し続ける。この論理”
ｌ”は、被試験ＩＣ２に誤動作があったことを意味する
。

次に、第２図を用いて本発明による比較回路の実施例の
詳細を説明する。第２図（ａ）は比較回路の第１の実施
例、第２図（ｂ）は比較回路の第２の実施例を示す。

第２図（ａ）において、エクスクル−シブＯＲゲート２
１は、論理比較器として機能し、第１の人力には被試験
ＩＣの出力信号が供給され、第２の人力には基準ＩＣの
出力信号が供給される。エクスクル−シブＯＲゲート２
！の出力は、積分回路２０の人力に接続されている。抵
抗２２とコンデンサ２３は、積分回路２０を構成してお
り、抵抗２２及びコンデンサ２３の時定数によって積分
回路２０を通過するパルスのパルスＩＭが決まる。抵抗
２２或はコンデンサ２３の値を可変ずれば、積分回路２
０を通過ノ°るパルスの幅を任意に設定することができ
る。抵抗２２とコンデンサ２３で設定されたパルス幅よ
り広いパルス幅を持ったパルスは、積分回路２０を通過
しフリップ・フロップ２４のクロック入力端子に供給さ
れる。

フリップ・フロップ２４の出力が予め論理ｔ１０１ｔに
なるようにリセットされていれば積分回路２０を通過し
たパルスによってフリップ・フロップ２４がセットされ
、出力は論理”１”になりその状態を保持し続ける。

次に、第２図（ｂ）を用いて比較回路の第２の実施例を
説明する。エクスクルシブＯＲグー）２１は、論理比較
器として機能し第１の入力には被試験ＩＣの出力信号が
供給され、第２の入力には基準ＩＣの出力信号が供給さ
れる。エクスクル−シブＯＲゲート２１の出力は、単安
定マルチバイブレータ２５の人力と遅延回路２６の入力
に接続されている。

単安定マルチバイブレータ２５の出力は、ＡＮＤゲート
２７の第１の人力に接続され、遅延回路２６の出力はＡ
ＮＤゲート４５の第２の人力に接続されている。ＡＮｒ
）ゲート４５の出力は、フリップ・ソロ９１２４０人力
に接続されている。

単安定マルチバイブレータ２５は入力に立ぢ上がりエツ
ジが現れると、予め設定された幅を持つ負のパルスを発
生ずる。単安定マルチバイブレータ２５は、入力に立ち
上がりエツジが現れてから出力に負のパルスの立ち下が
りエツジが現れるまで遅延時間がある。従って、ＡＮＤ
ゲート４５の第２の人力に加わる信号を単安定マルチバ
イブレータ２の遅延時［ゴの分だけ遅延回路２Ｇで遅延
させ、ＡＮＤゲート４５の第１の人力と第２の人力とに
加わる信号の遅延時間を調整する。単安定マルチバイブ
レータ２５に予め５Ｑ２されたパルス幅よりも広いパル
ス幅を持つ正のパルスが単安定マルチバイブレータ２５
と遅延回ｙ３２６に入力されると、ＡＮＤゲート４５の
出力に立ぢ上がりエツジが現れ、フリップ・フロップ２
４をトリガする。フリップ・ソロツブ２４の出力が予め
論理２′０”になるようにリセットされていれば、フリ
ップ・フロップ２４がセットされ出力は論理”１′′に
なりその状態を保持し続ける。

なお、比較回路の構成は本発明の要旨を逸脱しない範囲
で種々変形することができる。

（発明の効果） この発明は、以上のような比較回路を用いているので次
のような効果がある。

（１）テスト・パターン発生器にマスク信号を発生させ
るためのメモリを余分に持つ必要がなくＩＣシ（験装置
のコストを低減することができる。

（２）マスク信号が不要になったので、マスク信号のパ
ルス幅及びテスト・パターンのスタート点からの遅延時
間（第５図のＴｌ及びＴｌ）をＩＣの出力信号の変化点
（第５図のＴ３及びＴ４）から予測し、予め決めるとい
う作業のための多大の時間が節約される。更に、予測値
に誤りがあフた場合試験が正しく行われないという従来
の問題を回避できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図（ａ
）は比較回路の第１の実施例を示す回路図、第２図（ｂ
）は比較回路の第２の実施例を示す回路図、第３図は本
発明によるＩＣ試験装置の動作を示すタイミング図、第
４図は従来のＩＣ試験装置のブロック図、第５図は従来
のＩＣ試験装置の動作を示すタイミング図である。 図中の、ｌはテスト・パターン発生器、２は被試験ｉｃ
、３は１に準ＩＣ，１０は比較回路、１１は論理比較器
、１２はパルス幅検出回路、２０は積分回路、２１はエ
クスクル−シブＯＲゲート、２２は抵抗、２３はコンデ
ンサ、２４はフリップ・フロップ（Ｆ／Ｆ）、２５は単
安定マルチバイブレータ、２６は遅延回路、４０は比較
回路、４１はテスト・パターン発生器、４５はＡＮＤゲ
ート、ａはテスト・パターン信号、ｂはマスク信号、Ｃ
は基準ＩＣの出力（Ｈ号、ｄは被試験ＩＣの出力信号、
ｅは論理比較器の出力信号、ｆはＡＮＤゲートの出力信
号、８は判定信号、１１は積分回路の出力信号である。

Claims (1)

1. 【特許請求の範囲】 被試験ＩＣの出力信号と、該被試験ＩＣと同一品種の基
   準ＩＣの出力信号とを比較して該被試験ＩＣの良否を判
   定するＩＣ試験装置において、基準ＩＣの出力信号と被
   試験ＩＣの出力信号とを比較するための論理比較器（１
   １）と； 該論理比較器の出力信号のパルス幅が予め設定されたパ
   ルス幅以上になったときに判定信号を出力するパルス幅
   検出回路（１２）とを備えたＩＣ試験装置。