TW522490B - Etching method with dual-damascene structure - Google Patents

Etching method with dual-damascene structure Download PDF

Info

Publication number
TW522490B
TW522490B TW090125009A TW90125009A TW522490B TW 522490 B TW522490 B TW 522490B TW 090125009 A TW090125009 A TW 090125009A TW 90125009 A TW90125009 A TW 90125009A TW 522490 B TW522490 B TW 522490B
Authority
TW
Taiwan
Prior art keywords
film
layer
hard
hard mask
pattern
Prior art date
Application number
TW090125009A
Other languages
English (en)
Inventor
Koichiro Inazawa
Shin Okamoto
Yoshihide Kihara
Tomoki Suemasa
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Application granted granted Critical
Publication of TW522490B publication Critical patent/TW522490B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

522490 五、發明說明(1) 技術領域 本發明係有關於一種雙道金屬鑲後(dual damascene ) 構造之餘刻方法。 技術背景 近年來,隨著半導體積體電路之高積集化,具有多層 構造之半導體裝置之製造技術亦急速的發展。於具有多層 構造之半導體裝置中,需要形成用以連接於水平方向展開 之各元件之溝渠(trench )布線及用以連接於垂直方向展 開之各元件之引洞(via hole )布線。又,為了圖謀積體電 路之高速化,於最近則有使用低電阻且抗電子遷移 (electromigration )能力高之銅作為布線材料。作為層間 絶緣材料則有較石英介電常數4低之為低介電常數層間絶 緣膜材料之LowK材料,諸如,可確保低介電常數之SiLK™ (美國dow (音譯)化學公司製)等之有機LowK材料。 又,亦有使用為無機LowK材料之低介電常數之添加氟之 氧化矽膜(以下稱為FSG膜)。 又,以難以形成蒸氣壓高之化合物之銅形成布線圖形 時,係有利用金屬CMP技術,進行布線鑲嵌,即,採用 所謂的金屬鑲嵌(damascene )構造。最近,則有同時做成 用以連接於水平方向展開之各元件之溝渠(trench )布線 及用以連接於垂直方向展開之各元件之引洞(via )布線, 即,所謂的雙道金屬鑲散(dual damascene )構造之半導體 元件普及起來。欲做成此雙道金屬鑲嵌(dual damascene ) 構造,簡言之,係於形成圖案於硬罩幕(hard mask )後, 4 522490 五、發明說明(2) 再使用該硬罩幕(hard mask )蝕刻絶緣層,以形成溝渠 (trench)或引洞(via hole)。 第7圖及第8圖係顯示習知之形成雙道金屬鑲嵌(dual damascene )構造之步驟之一例。如第7 ( a )圖中所示, 於作為保護膜之SiN層2之上面,係形成有構成層間絶緣 膜層之無機LowK膜FSG層4,於FSG層4上則形成有機 LowK膜SiLKtm層6,進而,則為用以形成溝渠及引洞之 硬罩幕層之第1硬罩幕Si〇2層8及第2之硬罩幕氮氧矽膜 (以下稱為SiON) ^ 1G,之後,則形成具有溝渠形成用 圖案形狀之光阻(PR)層12。 首先’如第7(b)圖所示,使用溝渠(trench)用光 阻(PR)層丨2,以預定之微影成像術,蝕刻第2硬罩幕(hard mask) SiON層1〇,形成溝渠(trench)圖案。然後,如第 7 (c)圖中所示,形成引洞(via)形成用之光阻幻層 14 〇 之後,如第7 (d)圖中所示,使用引洞(via)用光 阻(PR)層I4,以預定之微影成像術,蝕刻第1硬罩幕(hard mask) Si〇2層8,形成引洞(via)圖案。 然後,使用於前步驟形成之引洞用硬罩幕,如第7(e) 圖所示’於有機乙〇純膜siLK™6蝕刻出引洞 阻⑼層Η灰化(ashlng)去除。 之後,如第7 (f)圖所示,使用第2硬罩幕Si〇N層 1〇之溝渠圖案’於第1硬罩幕Si〇2層8形成出溝渠(trench) 圖案,進而,利用形成於仙,層6之引洞作為引洞圖
5 522490 五、發明說明(3) 案,於FSG層4形成引洞。 然後,如第8(a)圖所示,使用第1硬罩幕Si02層8 及第2硬罩幕SiON層10之溝渠圖案,於SiLKTM層6形 成溝渠圖案。 之後,如第8 (b)圖所示,利用FSG層4之引洞圖 案,蝕刻SiN層2,貫通引洞。如以上所示地,就完成同 時做成溝渠(trench )及引洞(via )之雙道金屬鑲嵌(dual damascene)構造。進而,藉著將圖中未示之cu或含Cu 之金屬鑲嵌至該溝渠(trench)及引洞(via)内,即完成 布線步驟。 但,於上述說明步驟中,在露出硬罩幕(hardmask) 步驟時,易有硬罩幕之肩部被削除而成傾斜狀,即產生所 謂的肩部傾斜現象。諸如於第7 (f)圖所示步驟中,將光 阻(PR)層14去除後,因過度蝕刻,將使露出之第丨硬 罩幕Si〇2層8及第2硬罩幕SiON層1〇,如第9圖所示的 產生肩部傾斜。 其中,產生於第2硬罩幕SiON層1〇之肩部傾斜現象, 無法於後續步驟改善,反之,於後續之蝕刻中會有進而惡 化之傾向。硬罩幕一生成肩部傾斜時,於CMp等之後續 步驟中,會有圖案之密集部份發生過度拋光(ο,—。 (凹狀扭曲研磨dishing),而使布線短路之問題。 鑑於上述問題,本發明之目的係提供—種可抑制硬罩 幕(hard mask)發生肩部傾斜之雙道金屬鑲嵌 damascene)構造之蝕刻方法。 522490 五、發明說明(4) 發明之揭示 為了解決上述問題,依本發明之第1觀點,係提供一 種雙道金屬鑲嵌構造之蝕刻方法;該雙道金屬鑲嵌構造之 蝕刻方法係使用至少1層以上之LowK膜及至少一層以上 之硬罩幕(hard mask)者,其特徵在於:於硬罩幕上,係 至少形成1層以上之用了防止肩部傾斜發生,且最終不會 殘留於構造中之虛設(dummy )膜。依此構造,由於於習 知之硬罩幕露出步驟中,本發明係以作為保護膜之虛設膜 露出取代硬罩幕之露出,故可抑制硬罩幕發生肩部傾斜。 又,由於此虛設膜最終不會殘存,故不會影響到形成構造。 又,LowK膜宜以2種膜形成,且分別以不同的氣體 餘刻。LowK膜宜下側為無機LowK膜,上側為有機LowK 膜。無機LowK膜,可使用諸如FSG ;有機LowK膜,則 可使用諸如SiLK™。 又,硬罩幕,可以是1層或2層。於此,硬罩幕以SiON 為佳。以SiON作為抗反射膜進行微影成像時,亦具有安 定尺寸之效果。虛設膜則使用含與硬罩幕相同材料之膜亦 可,使用SiON亦可。 依本發明之第2觀點,係提供一種雙道金屬鑲嵌(dual damascene)構造之蝕刻方法。該雙道金屬鑲嵌構造之蝕刻 方法係以於下層布線層上依序層積之無機LowK膜、有機 LowK膜、第1硬罩幕(hard mask )及第2硬罩幕(hard mask ) 為被#刻對象,而於無機LowK膜層形成引洞,於有機 LowK膜層形成溝渠者,包含有以下步驟:一第1步驟, 五、發明說明(5) t用以藉微影成像術於第2硬罩幕(hanlmask)上形成溝 木(trench)圖案者;一第2步驟,係用以被覆第3硬罩 幕於第2硬罩幕(hard mask)之溝渠(加磁)圖案者; 苐v驟,係用以猎微影成像術於第3硬罩幕及第1硬 罩幕上形成引洞圖案者;一第4步驟,係用以藉由第3硬 罩幕及第1硬罩幕(hardmask)所構成之引洞圖案,而於 有機L〇wK膜形成引洞者;一第5步驟,係用以去除第3 硬罩幕層之至少-部份者;一第6步驟,係用以藉相同之 钱刻條件,將第3硬軍幕層之剩餘去除,同時藉著由第2 硬罩幕所構成之溝渠圖案,於第丨硬罩幕上形成溝渠圖 案,進而,利用形成於有機LowK膜之引洞作為引洞圖案, 2無機L〇wK膜上形成引洞者;及一第7步驟,係用以藉 著由第1及第2硬罩幕所構成之溝渠圖案,於有機l〇wK 膜上形成溝渠(trench)者。依此構造,於第3硬罩幕露 出步驟中,即使於第3硬罩幕產生肩部傾斜,亦可去除部 份之第3硬罩幕,使無肩部傾斜之硬罩幕再度顯露。又, 由於係以第3硬罩幕作為保護膜,故可抑制第2硬罩幕發 生肩部傾斜。 於此,第3硬罩幕(hard mask)宜為最終不殘留於構 ie中之虛设層,且具有複數層構造,於第5步驟中,宜去 除第3硬罩幕之上層,於第6步驟中,宜去除第3硬罩幕 之下層。又,第3硬罩幕之上層可由Si〇N所構成,下層 則可由氧化矽膜(以下稱為0xide)所構成。以si〇N作^ 抗反射膜之功能進行微影成像時,亦有安定尺寸之效果。 i、發明說明(6)
又’依本發明之第3觀點,係提供一種雙道金屬鑲嵌 (dual damascene)構造之蝕刻方法。該雙道金屬鑲嵌構造 之餘刻方法係以於下層布線層上依序層積之無機L〇wK 膜、有機LowK膜、第丨硬罩幕(hardmask)及第2硬罩 幕(hardmask)為被蝕刻對象,而於無機。〜〖膜層形成 引洞,於有機LowK膜層形成溝渠者,包含有以下步驟: 第1步驟,係用以藉微影成像術於第2硬罩幕上形成溝 乐圖案者;一第2步驟,係用以被覆第3硬罩幕於第2硬 罩幕(hard mask )之溝渠(trench )圖案者;一第3步驟, 係用以藉微影成像術於第3硬罩幕及第丨硬罩幕上形成引 洞圖案者;-第4步驟,係用以藉由第3硬罩幕及第“更 罩幕所構成之引洞圖案,於有機LgwK卿成引洞者;一 第5步驟,係用以藉相同之蝕刻條件,將第3硬罩幕(h^d mask)層去除,同時藉著由第2硬罩幕(11加刪^所構 成之溝渠,於第i硬罩幕上形成溝渠圖案, 進而’利用形成於有機LowK膜之引洞作為引洞圖案,於 無機LowK膜上形成引洞者;及一第6步驟,係用以藉著 由第1及第2硬罩幕所構成之溝渠圖案,於有機1_膜 上形成溝渠者。於此,帛3硬罩幕宜為最終不會殘留 造中之虛設膜,且具有複數層構造。 、 又,依本發明之第4觀點,係提供一種雙道 Uuai da職ene)構造之㈣方法。該雙道金屬鑲嵌構造入 之餘刻方法係以於下層布線層上依序層積之無機 膜、有機wk膜及第i硬罩幕(hardmask)為被敍刻 五、發明說明(7) 象’而於無機L0wK膜層形成引洞,於有機L〇wK膜層形 成溝渠(trench)者,包含有以下步驟:一第1步驟:係 用以藉微影成像術於第i硬罩幕(hardmask)之部份形成 溝渠(trench)圖案者;一第2步驟,係用以被覆第2硬 軍幕於第1硬罩幕之溝渠圖案者’· 一第3步驟,係用以藉 微影成像術於第丨硬罩幕之殘餘部份及第2硬罩幕上形^ 引洞圖案者;一第4步驟,係用以藉著由第1及第2硬罩 幕所構成之引洞圖案,而於有機L〇wK膜形成引洞者;一 第5步驟,係用以去除第2硬罩幕,同時姓刻第i硬罩幕 之溝渠圖案部份,以形成溝渠圖案者;-第6步驟,係用 以利用形成於有機L()wK膜之制作為引洞圖案於無機 LowK膜上形成引洞者;及一第7步驟係用以藉著由第1 硬罩幕所構成之溝渠圖案’於有冑L〇wK冑上形成溝渠 者。依此構造,於第2硬罩幕(hardmask)露出步驟中, 即使於第2硬罩幕產生肩部傾斜,亦可去除第2硬罩幕, 使無肩部傾斜之硬罩幕再度顯露,即,由於係以第2硬罩 幕作為保護膜’故可抑制第丨硬罩幕發生肩部傾斜。 進而,依本發明之第5觀點,係提供一種雙道金屬鑲 嵌(dual damascene)構造之蝕刻方法。該雙道金屬鑲嵌構 造之姓刻方法係以於下層布線層上依序層積之無機L〇wK 膜、有機LowK膜及第丨硬罩幕(hardmask)為被钱刻對 象,而於無機LowK膜層形成引洞,於有機!^^膜層形 成溝渠(trench)者,包含有以下步驟:一第i步驟,係 用以藉微影成像術於第i硬罩幕(hardmask)之部份形 522490 五、發明說明(〇 溝渠(trench)圖案者;一第2步驟,係用以被覆第2硬 罩幕(hard mask )於第1硬罩幕(hard mask )之溝渠(trench ) 圖案者,一第3步驟,係用以藉微影成像術而於第1硬罩 幕之殘餘部份及第2硬罩幕(hard mask )上形成引洞圖案 者;一第4步驟,係用以藉著由第1及第2硬罩幕(hard mask )所構成之引洞圖案,於有機L〇wK膜形成引洞者,· 一第5步驟,係用以利用形成於有機L〇wK膜之引洞作為 引洞圖案,於無機LowK膜上形成引洞者;一第6步驟, 係用以去除第2硬罩幕(hard mask )者;一第7步驟,係 用以姓刻第i硬罩幕(hard mask)之溝渠(trench)圖案 口 刀以形成溝渠圖案者;及一第8步驟,係用以藉著由 第1硬罩幕(hard mask)所構成之溝渠(trench)圖案, 而於有機LowK膜上形成溝渠者。 、於此第1及第2硬罩幕(hard mask )宜為由同一材 料所構成。依此構造,於僅钱刻部份之第工硬罩幕(kd k )時即使δ亥部份被過度钱刻而使有機L〇wK膜露出, 、由於再以jg]材料之第2硬罩幕被覆,故不會有與後續 光P /也口之清形發生。又,前述材料宜為$刪。以 作為抗反射料行微影成像時,亦有安定尺寸之效果。 圖面之簡單說明 第圖係可適用本發明之餘刻裝置之概略構造圖。 第2圖係本實施形態之蝕刻方法之步驟圖。 第3圖係本實施形態之餘刻方法之步驟圖。 第4圖係本實施形態之餘刻方法之步驟圖。 11 522490 五、發明說明(9) 第5圖係本實施形態之蝕刻方法之步驟圖。 第6圖係顯示混合氣體對各膜之蝕刻能力圖。 第7圖係習知之餘刻方法之步驟圖。 第8圖係習知之蝕刻方法之步驟圖。 第9圖係顯示硬罩幕(hard mask )之肩部傾斜之部份 放大圖。 發明之最佳實施形態 以下係一面參照所附圖面,一面說明本發明之蝕刻方 法之最佳實施形態。又,於以下說明及所附圖面中,具有 大略相同機能構造之構件係賦與相同符號,省略其重複說 明。 首先,一面參照第1圖,一面說明用以實施本實施形 恶之蝕刻方法之蝕刻裝置之一例。第丨圖係平行平板型之 電漿蝕刻裝置之概略構成圖。 如圖中所示,於蝕刻裝置1〇〇之經安全接地之處理容 器102内,係形成有處理室104,於此處理室1〇4内,則 配置有可上下移動之承載器(susceptor)之下部電極1〇6。 於下部電極106之上面,則設置有與高壓直流電源ι〇8相 接績之靜電卡盤11〇,於該靜電卡盤11〇之上面則用以載 置被處理體,諸如半導體晶圓(以下稱為晶圓)W。進而, 於載置於下部電極106上之晶圓W之周圍,則配置有絶緣 性之集中環(focus ring) 112。又,下部電極1〇6係經由 整合器118與高頻電源12〇接續。 又’與下部電極106之載置面相對向之處理室104之 522490
五、發明說明(ίο) 頂部,係配置有具多數氣體吐出孔122a之上部電極122。 上部電極122與處理容器1〇2之間,則設置有用以絶緣電 氣之絶緣體123。又,上部電極122係經由整合器119與 用以輸出電漿生成高頻電力之高頻電源121相接續。又, 氣體吐出孔122a則與氣體供給管124接續,進而,該氣體 供給管124則與處理氣體供給系統126接續。處理氣體供 給系統126係經由開閉閥132及流量調整閥134,與用以 供給處理氣體之氣體供給源136連接。 又,於處理容器102之下方,則具有與圖中未示之真 空吸引機構相連通之排氣管15〇。藉著該真空吸引機構之 動作,則可將處理室1〇4内維持於預定之減壓氣氛。 乂下係面參照第2圖及第3圖,一面說明使用上 述蝕刻裝置形成本發明之第丨實施形態之雙道金屬鑲嵌構 4之步驟。如第2(a)圖中所示,於作為保護膜之siN層 2〇2 (膜厚50nm)之上面,係形成有構成層間絶緣膜層之 無機LowK膜之FSG層2〇4(膜厚5〇〇mn),於FSG層2〇4 上則為有機LowK膜之SiLKTM層2〇6 (膜厚4〇〇nm),進 而,則為用以形成溝渠(trench)及引洞(via)之硬罩幕 (hardmaSk)層之第1硬罩幕3丨02層208 (膜厚l00nm) 及第2之硬罩幕81€^層21〇 (膜厚1〇〇nm),之後,形成 -、有溝‘形成用之圖案形狀之光阻(PR )層212。 “首先,如第2(b)圖所示(第i步驟),使用溝渠(trench) 用光阻(PR) I 212,以預定之微影成像術,#刻第2硬 罩幕SiON層210,以形成溝渠圖案。此時之餘刻條件為,
13 522490 五、發明說明(11) 處理室内之壓力氣氛50mT,外加於電極之電力500W,混 合氣體CH2F2、〇2、Ar之流量則分別為2〇sccm、2〇sccm、 lOOsccm 〇 然後,將殘餘之光阻(PR)層212灰化去除後,如第 … 2(c)圖中所示(第2步驟),被覆第3硬罩幕於第2硬罩 二 幕之溝渠圖案上。於本實形態中,第3硬罩幕為具有2層 之薄膜,上層為SiON層216 (膜厚未滿1〇nm),下層為 Oxide層214(膜厚未滿10nm)。於此,以〇1^層216及〇xide 層 214 可以 CVD (Chemical Vapor Deposition)法形成, 但以旋轉塗布法形成亦可。於旋轉塗布時,係可以約 5000rpm塗布黏度非常低之無機s〇G,再於4〇〇ΐ:硬化而 形成。進而,如第2(d)圖所示,於Si〇N層216上形成 引洞形成用之光阻(PR )層218。 之後,如第2 ( e)圖中所示(第3步驟),使用引洞 (via)用光阻(PR)層218,以預定之微影成像術,蝕刻 第3硬罩幕SiON層216、Oxide層214及第1硬罩幕Si02 籲 層208,形成引洞圖案。此時之蝕刻條件為,處理室内之 壓力氣氛40mT,外加於電極之電力15〇〇w,混合氣體 CF4、02、Ar 之流量分別為 80sccm、2〇sccm、16〇sccm。 、 然後,使用於第3步驟形成之由第3硬罩幕及第丨硬 - 罩幕所構成之引洞用硬罩幕,如第2 ( f)圖所示(第4步 驟),於有機LowK膜SiLKTM206蝕刻出引洞,同時將光 阻(PR)層218灰化(ashing)去除。此時之蝕刻條件為, 處理至内之壓力氣氛1 〇〇mT,外加於電極之電力丨〇〇〇w, 14 五、發明說明
(12 ) 混合氣體N2、jj夕、'^旦γ 、 2》’丨L里刀別為1 OOsccm、300sccm。此時, 將光阻(PR)層218本^义 ^去除後,因過度蝕刻之緣故,於露出 之第3硬罩篡」 、 (ard mask )上係有產生肩部傾斜。 後如第3 ( a)圖所示(第5步驟),以等方性餘 ’于、產生肩#傾斜之第3硬罩幕之上層之⑽^層216。 一、」中之離子能量宜儘可能的小,且選擇對si〇: 、擇之條件,或溼蝕刻。由於於去除上層之SiON層 後仍有下層之Oxide層214殘留,故無肩部傾斜之 第3硬罩幕可再度顯現。 、、;、後如第3 ( b )圖所示(第ό步驟),以相同之餘 d條件將第3硬罩幕下層之〇xide層214去除,同時使 用第2硬罩幕以⑽層21〇之溝渠圖案,於第i硬罩幕si〇2 層2〇8上形成溝渠圖案,進而,利用形成於SiLKTM層2〇6 之引洞作為引洞圖案,於FSG層2〇4上形成引洞。此時之 蝕刻條件為,諸如,處理室内之壓力氣氛為45mT,外加 於電極之電力為1500W,混合氣體cjs、c〇、Ar之流量 刀別為 12sccm、225sccm、400sccm 〇 之後,如第3 ( c)圖所示(第7步驟),使用第1硬 單幕Si〇2層208及第2硬罩幕SiON層210之溝渠圖案, 於SiLKTM層206形成出溝渠(trench )圖案。 進而’如第3(d)圖所示,利用FSG層204之引洞 圖案,钱刻SiN層202,貫通引洞。此時之餘刻條件為, 諸如,處理室内之壓力氣氛為30mT,外加於電極之電力 為500W,混合氣體CH2F2、〇2、Ar之流量分別為2〇sccm、
15 五、發明說明(13) 20sccm、lOOsccm。如以上所示地,就完成同時做成溝渠 (trench )及引洞(Via )之雙道金屬鑲嵌(dual如瓜⑽“此) 構造。進而,藉著將圖中未示之Cu或含Cu之金屬鑲嵌至 該溝渠(trench )及引洞(Via ),即完成布線步驟。 又,使用於蝕刻之混合氣體,對各膜之相對蝕刻能力 則顯示於第6圖。圖中之〇、Δ、χ依次表示蝕刻能力之 高、中、低。X為無化學蝕刻能力,但具有若干物理蝕刻 能力。 如上所述,藉著於溝渠圖案用之第2硬罩幕上,被覆 最終不會殘留於構造中之作為虛設膜之第3硬罩幕,係可 保護於習知步驟中露出之第丨及第2硬罩幕,故可抑制於 兩硬罩幕產生肩部傾斜。又,藉著將第3硬罩幕構造成2 層,則可僅將於步驟中生成肩部傾斜之第3硬罩幕之上層 去除,就使沒有肩部傾斜之硬罩幕再度露出。此種方法,曰 於習知之肩部傾斜相當大之溝渠寬度〇18μιη、引洞直徑 〇· 13 /z m以下時,將更為有效。此外,以第3硬罩幕上層 之SiON作為抗反射膜進行微影成像時,亦有安定尺寸之 效果。 又’作為變形例之方法,係可不於帛5步驟去除第3 硬罩幕上層之Si⑽層216或僅部份去除,再於第6步驟 將殘留之SiON層216全部與下層之〇心層214同時去 除。藉著以殘留部份之3_層216進行f 6步驟,於第6 步驟㈣時’第i硬罩幕將不會被钱刻。因此,除了上述 效果外,亦具有抑制形成於SiLd 2〇6之引洞發生肩 五、發明說明(14) #傾斜的效果。 以下,係一面參照第4圖及第5圖,一面說明使用第 山圖之蝕刻裝置形成本發明之第2實施形態之雙道金屬鑲 2構造之步驟。如第4(a)圖中所示,於作為保護膜之siN 層202 (膜厚50nm)之上面,係形成有構成層間絶緣膜層 之無機LowK膜之FSG層204 (膜厚5〇〇nm),於FSG層 204上則為有機LowK膜SiLKTM層206 (膜厚400nm ),進 而,則為用以形成溝渠(trench)及引洞(via)之硬罩幕 層之第1硬罩幕SiON層308 (膜厚200nm),之後,形成 具有溝渠(trench)形成用圖案形狀之光阻(pR)層212。 首先,如第4(b)圖所示(第i步驟),使用溝渠(trench) 用光阻(PR)層212,以預定之微影成像術,#刻部份之 第1硬罩幕SiON層308,形成溝渠圖案。此時之蝕刻條件 為,諸如,處理室内之壓力氣氛為5〇mT,外加於電極之 電力為500W,混合氣體之流量分別為 20sccm、lOOsccm、lOOsccm 〇 然後,將殘餘之光阻(PR)層212灰化去除後,如第 4(c)圖中所示(第2步驟),被覆第2硬罩幕於第【硬罩 幕之溝渠圖案。於本實形態中,帛2硬罩幕為由3魏層 316 (膜厚未滿lOnm)所構成之薄膜。進而,如第4 圖所示,於SiON層316上形成5丨洞形成用之光阻(pR) 層218。&第i步驟中,即使第i硬罩幕之部份被過度餘 刻,而使SiLKTM| 206露出,也由於於此第2步驟中於 第1硬罩幕上被覆有與第1硬罩幕相同材料之第2硬 522490
五、發明說明(l5 ) 幕,故可使露出之81尺1^層206再度被被覆。因此,具 有不會產生SiLK™與後續光阻混合之情形的效果。 之後,如第4 ( e)圖中所示(第3步驟),使用引洞 (via)用光阻(PR)層218,以預定之微影成像術,钱刻 第2硬罩幕SiON層316及第1硬罩幕SiON層308之剩餘 部份,形成引洞圖案。
然後’使用於第3步驟形成之由第2硬罩幕及第!硬 罩幕所構成之引洞用硬罩幕,如第4 ( f)圖所示(第4步 驟),於有機LowK膜SiLK™206蝕刻出引洞,同時將光 阻(PR)層218灰化(ashing)去除。此時之蝕刻條件為, 諸如,處理室内之壓力氣氛為100mT,外加於電極之電力 為i〇〇〇w,混合氣體^、;^之流量分別為 3〇〇SCCm。此時,將光阻(PR)層218去除後,因過度蝕 刻之緣故,露出之第2硬罩幕將產生肩部傾斜。
之後,如第5 (a)圖所示(第5步驟),去除產生肩 部傾斜之第2硬罩幕Si0N層316。於此步驟中,係去除^ 2硬罩幕之SiON層316,同時蝕刻部份之第丨硬罩幕之 SiON層308之引洞圖案,以形成溝渠圖案。 然後,如第5(b)圖所示(第6步驟),利用形成於 有機LowK膜之SiLK™層鳩之引洞作為引洞圖案,於 FSG層204上形成引洞。此時之蚀刻條件為,諸如,處理 室内之壓力氣氛為45mT,外加於電極之電力為15猜, 混合氣體C4F8、CO、Ar之流量分別為12sccm、、 400sccm 〇
18 522490 五、發明說明(l6) 之後’如第5 ( c)圖所示(第7步驟),使用第i硬 罩幕Si0N層3〇8之溝渠圖案,對siLKTM層2〇6形成出溝 渠圖案。 進而,如第5 (d)圖所示,利用FSG層2〇4之引洞 圖案,蝕刻SiN層202,貫通引洞。此時之蝕刻條件為, 諸如處理至内之壓力氣氣為3 OmT,外加於電極之電力 為500W,混合氣體Ch2F2、〇2、Ar之流量分別為2〇sccm、 20SCCm、i00sccm。如以上所示地,就完成同時做成溝渠 (trench )及引洞(via )之雙道金屬鑲嵌(dual damasce狀) 構造。進而,藉著將圖中未示之Cu或含Cu之金屬鑲嵌至 該溝渠(trench)及引洞(via),即完成布線步驟。 如上所述,依本實施形態,係於第丨硬罩幕之溝渠圖 案上,被覆最終不會殘留於構造中之虛設膜之第2硬罩 幕。因此,於步驟中,第2硬罩幕係可作為第丨硬罩幕之 保濩膜,而可抑制於第丨硬罩幕產生肩部傾斜。此種方法, 於習矣之肩4傾斜大之溝渠寬度〇 18 、引洞直徑〇 13 ”以下時,將更為有效。又,藉著使第1及第2硬罩幕 為同一材料,即使於第丨步驟中,第丨硬罩幕之部份被過 度蝕刻,而使SiLKtm層206露出,亦具有不會產生siLK:TM 與後續光阻混合之效果。此外,以第2硬罩幕Si〇N作為 抗反射膜進行微影成像時,亦有安定尺寸之效果。 又可考慮以下方法作為變形例。於前述第5步驟不 去除第2硬罩幕Si〇N層316,於第6步驟中之fsg層加* 之引洞形成用餘刻時,Si⑽| 316亦殘留,然後,餘刻 19 522490 五、發明說明(l7
SiN層202,貫通引洞,於蝕刻完成後,再以等方性蝕刻 去除SiON層316,再進行異方性之蝕刻,去除殘留於溝渠 部之SiON層308。此時,最下層之siN層2〇2之蝕刻係 可於SiON層308殘留於溝渠部之階段進行,又,由於Si〇N 對SiN蝕刻之選擇比係較SiLKTM高,故以前述方法具有 抑制由第5 (c)圖至第5 (d)圖時,引洞開孔上部發生肩 部傾斜之優點。
以上僅參照所附圖面,說明本實施形態之最佳實施形 態而已,當不能將本發明限定於上述列舉例。即,當業者 於已ό己載於申凊專利範圍之技術範圍之範轉内所能想到之 各種變更例或修正例,皆隸屬於本發明之技術範圍内。 例如’作為用以實施本實施形態之餘刻方法之裝置, 於上述係舉弟1圖所示之電漿餘刻裝置為例說明,但並不 能將本發明限定於此例。諸如,除了平行平板型餘刻裝置 外,利用各種電漿源之蝕刻裝置亦可適用。
又’於上述實施形態,係以SiLKTM為有機L〇wK膜, 以FSG為無機LowK膜為例說明,但並不能將本發明限定 於此例。有機LowK膜亦可採用聚氟化萘聚合物膜、馬來 醯亞胺苯并環丁烯聚合物膜、聚過氟環丁烯芳羥醚膜、聚 醯亞胺膜、聚烯丙醚膜、副菝契膜、氫化鑽石膜或聚四氟 乙烯等。又,於有機高分子膜中,部份取代二氧化矽之二 乙烯基矽氧烷笨并環丁烯聚合物膜、添加二氧化矽之聚醯 亞胺膜等亦可適用。無機LowK膜亦可為siOC膜(添加 奴之氧化;δ夕膜)、HSQ膜(添加氫之氧化;ς夕膜)等。 20 522490
五、發明說明(18 ) 進而,於上述第1實施形態中,於有機LowK膜上形 成之罩幕(mask),係以Si〇2作為第i硬罩幕及si0N作 為第2硬罩幕為例說明,但本發明並不限於此例。於有機 LowK膜上形成之罩幕層,即所謂的硬罩幕(hardmask), 除了以氧化矽膜(SiOj作為第1硬罩幕外,係可使用氮 化矽膜(SiN)、碳化矽(SiC)、多孔氮化矽膜、矽氧氮膜 (SiON)、氮化鋁(A1N)或二氧化矽等絶緣膜,氮化鈦 (TiN)、氮化鈕(TaN)等金屬氮化膜或碳化鈦膜(Tic) 等。但,使用TiN膜或TaN膜等導電性氮化膜時,於銅鑲 肷入布線溝及引洞後,係須以化學機械研磨法或乾蝕刻法 將導電性氮化膜去除。又,第2硬罩幕,除了 Si〇N以外, 亦可使用氧化矽膜(Si〇2)、氮化矽膜(SiN)、多孔二氧化 夕膜奴化石夕膜專絶緣膜,氮化鈦(TiN )、氮化鈕(TaN ) 等金屬氮化膜或碳化鈦膜(TiC)等。選定硬罩幕(hard mask)之要點為,第!硬罩幕與第2硬罩幕之材料須不同。 進而,於上述2個實施形態中,係舉於第7步驟中於 SlLKTM層206形成溝渠圖案後,再於SiN層202貫通引洞 為例說明,但本發明並不限於此例。先於SiN層2〇2貫通 引洞後,再於SiLK™層206形成溝渠圖案亦可。又,蝕 刻條件、膜厚等亦不限於上述例。 產業上利用之可能性 如以上所述,依本發明之構成,於雙道金屬鑲嵌構造 形成時,係於習知之溝渠形成用之硬罩幕上被覆保護用之 薄膜硬罩幕(虛設膜)後,再加以去除。藉此,係可有效
21 五 、發明說明( 二抑制於步鄉中因習知之溝渠形成用之硬罩幕露出 ^傾斜H硬罩㈣部可咖㈣想直= 狀’得到預期之布線構造。 元件標號說明 W. 晶圓 2 · · · S ιΝ"層 4.. .FSG 層 6〜SiLKTM 層 8···Si〇2 層 10…Si〇N層 12…光阻層 14…光阻層 100…蝕刻裝置 102···處理容器 104…處理室 106···下部電極 108…高壓電流電源 110···靜電卡盤 112…集中環 118…整合器 119.. .整合器 120…高頻電源 121…高頻電源 122a···氣體供給孔 22 522490 五、發明說明(2〇) 122.. .上部電極 123···絶緣體 124…氣體供給管 126.. .氣體供給系統 132…開閉閥 134…流量調整閥 136…氣體供給源 150.. .排氣管 202…SiN層 204.. .FSG 層 206.. .51LK™^ 208.. .5102層(第1硬罩幕層) 210".SiON層(第2硬罩幕層) 212.··溝渠用光阻(PR)層 214··· Oxide層(第3硬罩幕下層) 216."SiON層(第3硬罩幕上層) 218···引洞用光阻(PR)層 308.. .510N層(第1硬罩幕層) 316.. .510N層(第2硬罩幕層) 23

Claims (1)

  1. 522490 六、申請專利範圍 1· 一種雙道金屬鑲嵌(dual damascene)構造之钱刻方法, 係使用至少1層以上之L〇wK膜及至少一層以上之硬罩 幕(hard mask)者,其特徵在於··於前述硬罩幕上,係 形成有至少1層以上之用以防止肩部傾斜發生,且最終 不會殘留於構造中之虛設(duinniy )膜。 2·如申請專利範圍第1項之雙道金屬鑲嵌構造之蝕刻方 法,其中該LowK膜係以2種膜形成,且分別以不同氣 體進行姓刻。 3·如申睛專利範圍第2項之雙道金屬鑲嵌構造之蝕刻方 去’其中該LowK膜之下層為無機L〇wK膜,上層為有 機LowK膜。 4·如申請專利範圍第丨項之雙道金屬鑲嵌構造之蝕刻方 法,其中該硬罩幕為i層。 •如申凊專利範圍第4項之雙道金屬鑲嵌構造之蝕刻方 去,其中該硬罩幕為矽氧氮(Si〇N)膜。 6·如申請專利範圍第5項之雙道金屬鑲嵌構造之蝕刻方 去,其中該虛設膜為矽氧氮(si〇N)膜。 7 ,//ί L· •如申請專利範圍第丨項之雙道金屬鑲嵌構造之蝕刻方 法’其中該硬罩幕為2層。 8 j^_ •申請專利範圍第7項之雙道金屬鑲嵌構造之蝕刻方 9法,其中該硬罩幕中之至少丨層係含矽氧氮膜。 如申請專利範圍第8項之雙道金屬鑲嵌構造之蝕刻方 去,其中該虛設膜為矽氧氮膜。 〇·如申請專利範圍第丨項之雙道金屬鑲嵌構造之蝕刻方
    24 522490 六、申睛專利範圍 法’其中該虛設膜係含與該硬罩幕相同材料之膜。 η· -種雙道金屬鑲歲構造之#刻方法,係以下層布線層 上依序層積之無機L_K膜、有機LowK膜、第i硬罩 幕及第2硬罩幕為被㈣對象,而於該無機LgwK膜層 形成引洞(Vla ),於該有機L〇wK膜層形成溝渠(她A ) 者,包含有以下步驟: 第1步驟,係用以藉微影成像術於第2硬罩幕形 成溝渠圖案者; 一第2步驟’係用以於前述第2硬罩幕之溝渠圖案 上被覆第3硬罩幕者; 第3步驟,係用以藉微影成像術於前述第3硬罩 幕及前述第1硬罩幕上形成引洞圖案者; 一第4步驟,係用以藉由前述第3硬罩幕及前述第 1硬罩幕所構成之引洞圖案,於有機L〇wK膜形成引洞 者; 一第5步驟,係用以去除前述第3硬罩幕層之至少 一部份者; 一第6步驟,係用以藉相同之蝕刻條件,將前述第 3硬罩幕層之殘餘去除,同時藉著由前述第2硬罩幕所 構成之溝渠圖案,於前述第!硬罩幕形成溝渠圖案,進 而,利用形成於前述有機LowK膜之引洞作為引洞圖 案,於前述無機LowK膜形成引洞;及 第7步驟’係用以藉由前述第1及第2硬罩幕所 構成之溝渠圖案,於前述有機L〇wK膜形成溝渠者。 六、申請專利範圍 、申明專利範圍第η項之雙道金屬鑲嵌構造之蝕刻方 中η亥苐3硬罩幕為隶終不會殘留於構造中之虛設 13·如申請專利範圍第12項之雙道金屬鑲嵌構造之飯刻方 法,其中該第3硬罩幕係具有複數層構造。 14·如申請專利範圍第13項之雙道金屬鑲嵌構造之钱刻方 法丄其中於前述第5步驟中係去除第3硬罩幕之上層, 於前述第6步驟中係去除第3硬罩幕之下層。 15·如申請專㈣圍第14項之雙道金屬鑲嵌構造之钱刻方 法’其中該第3硬罩幕之上層係㈣氧氮(Si〇N)膜所 構成,下層則由氧化矽膜所構成。 16. -種雙這金屬鑲嵌構造之㈣方法,係町層布線層 上依序層積之無機L〇wK膜、有機l〇wK膜、第!硬^ 幕及第2硬罩幕為被㈣對象,而於前述無機L〇wK膜 層I成引洞,於前述有機LqwK膜層形成溝渠者,包人 有以下步驟: 5 第1步驟,係用以藉微影成像術於第2硬罩 成溝渠圖案者; $ 第2步驟,係用以於由前述第2硬罩幕所構 溝渠圖案上被覆第3硬罩幕者; 第v驟,係用以藉微影成像術於第3硬罩暮另 第1硬罩幕形成引洞圖案者; 一第4步驟’係用以藉由第3硬罩幕及第i硬罩 所構成之引洞圖案,於有機L〇wK膜形成引 六、申請專利範圍 兩第"驟,係用以藉相同之蝕刻停件m 3硬罩幕層去除, 讀件,將別述第 渠圖案,於前 0 μ &第2硬罩幕所構成之溝 卞於别述弟1硬罩幕形成 形成於前述有機LowK膜之引=广,進而,利用 盔機π ^ / 、之?丨洞作為引洞圖案,於前述 …、機LowK膜形成引洞;及 一第6步驟,係用以藉 之满:φιη安认、, 弟及弟2硬罩幕所構成 ㈣有機£°讀_成溝渠。 法,二專利範圍第16項之雙道金屬鑲嵌構造之蝕刻方 膜。/、δ亥弟3硬軍幕為最終不會殘留於構造中之虛設 18 ·如申請專利範圍第17項之雔、音人Η 、 矛項之雙運金屬鑲嵌構造之蝕刻方 法’其中㈣3硬罩幕具有複數層構造。 19· -種雙道金屬鑲嵌構造之㈣方法,係以於下層布線 运上依序層積之無機L()wK膜、有機膜及第1硬 罩幕為被似彳對象,於前述無機LqwK膜層形成引洞, 於前述有機LgwK膜層形成溝渠者,包含有以下步驟·· 一第1步驟,係用以藉微影成像術於前述第丨硬罩 幕之部份形成溝渠圖案者; 一第2步驟,係用以於前述第1硬罩幕之 上被覆第2硬罩幕者; 案 一第3步驟,係用以藉微影成像術於前述第i硬罩 幕之殘餘部份及第2硬罩幕形成引洞圖案者; 一第4步驟,係用以藉由前述第1及第2硬罩幕所 構成之引洞圖案,於前述有機LowK膜形成引洞者; s
    乐5步驟’係用以去 云除刖述第2硬罩幕,同時餘 只J則迷弟1硬罩幕之溝準 荐木圖案部份,以形成溝渠圖案者; —第6步驟’係用以利用形成於前述有機L〇wK膜 :引洞作為引洞圖案’於前述無機L〇wK膜 洞 者;及 …―第7步驟H㉘由前述第丨硬罩幕所構成之 溝渠圖案,於前述有機LowK膜形成溝渠者。
    20·如申請專利範圍第19項之雙道金屬鑲I構造之钱刻方 法’其中該第2硬罩幕係最終不會殘留於構造中之虛設 膜。 •士申μ專利圍帛20項之雙道金屬鑲|構造之钱刻方 法,其中該第1及第2硬罩幕係由同一材料構成。 22. 如中請專利·第21項之雙道金屬鑲嵌構造之姓刻方 法’其中該材料為矽氧氮膜。
    23. -種雙道金屬鑲嵌構造之㈣方法,係以於下層布線 層上依序層積之無機LgwK膜、有機LqwK膜及第i硬 罩幕為被蝕刻對象,於前述無機LowK膜層形成引洞, 於前述有機LgwK膜層形成溝渠者,包含有以下步驟: 一第1步驟,係用以藉微影成像術於前述第丨硬罩 幕之部份形成溝渠圖案者; 一第2步驟,係用以於前述第1硬罩幕之溝渠圖案 上被覆第2硬罩幕者; 一第3步驟,係用以藉微影成像術於前述第1硬罩 幕之剩餘部份及第2硬罩幕形成引洞圖案者; 28 522490 έ 六、申請專利範圍 ^ 乂驟係用以藉由前述第1及第2硬罩幕所 構成之引洞圖案,於前述有機膜形成引洞者; 第1步驟,係用以利用形成於前述有機LowK膜 之引^為引洞圖案,於前述無機WK膜形成引洞魟 一第2步驟,係肋去除前述第2硬罩幕者;
    -第7步驟,係用以蝕刻前述第“更罩幕之溝渠圖 案部份,以形成溝渠圖案者;及 第8步驟,係用以藉由前述第丨硬罩幕所構成之 溝木圖案,於前述有機L〇wK膜形成溝渠者。 •如申明專利fe圍第23項之雙道金屬鑲嵌構造之蝕刻方 法,其中該第2硬罩幕係最終不會殘留於構造中之虛設
    29 1 ·如申请專利範圍第24項之雙道金屬鑲嵌構造之蝕刻方 法,其中該第1及第2硬罩幕係由相同材料構成。 2 •如申凊專利範圍第25項之雙道金屬鑲嵌構造之蝕刻方 法’其中該材料為矽氧氮膜。
TW090125009A 2000-10-18 2001-10-09 Etching method with dual-damascene structure TW522490B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000317661A JP4850332B2 (ja) 2000-10-18 2000-10-18 デュアルダマシン構造のエッチング方法

Publications (1)

Publication Number Publication Date
TW522490B true TW522490B (en) 2003-03-01

Family

ID=18796413

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090125009A TW522490B (en) 2000-10-18 2001-10-09 Etching method with dual-damascene structure

Country Status (6)

Country Link
US (1) US7326650B2 (zh)
EP (1) EP1333483A4 (zh)
JP (1) JP4850332B2 (zh)
KR (1) KR100810788B1 (zh)
TW (1) TW522490B (zh)
WO (1) WO2002033747A1 (zh)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5023413B2 (ja) * 2001-05-11 2012-09-12 ソニー株式会社 半導体装置およびその製造方法
JP3944838B2 (ja) 2002-05-08 2007-07-18 富士通株式会社 半導体装置及びその製造方法
JP2004055781A (ja) * 2002-07-19 2004-02-19 Sony Corp 半導体装置の製造方法
TWI286814B (en) 2003-04-28 2007-09-11 Fujitsu Ltd Fabrication process of a semiconductor device
US7125792B2 (en) * 2003-10-14 2006-10-24 Infineon Technologies Ag Dual damascene structure and method
US7091612B2 (en) 2003-10-14 2006-08-15 Infineon Technologies Ag Dual damascene structure and method
KR100519250B1 (ko) 2003-12-04 2005-10-06 삼성전자주식회사 반도체 소자의 금속배선용 패턴 형성방법
JP2005203672A (ja) 2004-01-19 2005-07-28 Sony Corp 半導体装置の製造方法
JP2006179515A (ja) * 2004-12-20 2006-07-06 Oki Electric Ind Co Ltd 半導体素子の製造方法、及びエッチング方法
KR100695431B1 (ko) * 2005-06-22 2007-03-15 주식회사 하이닉스반도체 반도체 소자의 컨택홀 형성방법
KR100674982B1 (ko) * 2005-07-06 2007-01-29 삼성전자주식회사 반도체 소자의 제조방법
US7381343B2 (en) * 2005-07-08 2008-06-03 International Business Machines Corporation Hard mask structure for patterning of materials
KR100739530B1 (ko) * 2006-06-07 2007-07-13 삼성전자주식회사 큰 종횡비의 콘택홀을 갖는 반도체장치의 제조 방법
US7884026B2 (en) * 2006-07-20 2011-02-08 United Microelectronics Corp. Method of fabricating dual damascene structure
JP2008089817A (ja) 2006-09-29 2008-04-17 Oki Electric Ind Co Ltd フォトマスク及びそれを用いた半導体素子の配線パターン形成方法
CN101784533B (zh) * 2007-08-22 2013-08-21 艾博特股份有限两合公司 4-苄基氨基喹啉、含有它们的药物组合物和它们在治疗中的用途
JP2009059903A (ja) * 2007-08-31 2009-03-19 Sharp Corp 半導体装置の製造方法
US7879683B2 (en) * 2007-10-09 2011-02-01 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of RC delay
US8653100B2 (en) * 2008-04-01 2014-02-18 Abbvie Inc. Tetrahydroisoquinolines, pharmaceutical compositions containing them, and their use in therapy
TW201038569A (en) 2009-02-16 2010-11-01 Abbott Gmbh & Co Kg Heterocyclic compounds, pharmaceutical compositions containing them, and their use in therapy
AR075442A1 (es) 2009-02-16 2011-03-30 Abbott Gmbh & Co Kg Derivados de aminotetralina, composiciones farmaceuticas que las contienen y sus usos en terapia
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
JP5600447B2 (ja) * 2010-03-05 2014-10-01 株式会社日立ハイテクノロジーズ プラズマエッチング方法
US9051280B2 (en) 2010-08-13 2015-06-09 AbbVie Deutschland GmbH & Co. KG Tetraline and indane derivatives, pharmaceutical compositions containing them, and their use in therapy
US8883839B2 (en) 2010-08-13 2014-11-11 Abbott Laboratories Tetraline and indane derivatives, pharmaceutical compositions containing them, and their use in therapy
US9045459B2 (en) 2010-08-13 2015-06-02 AbbVie Deutschland GmbH & Co. KG Phenalkylamine derivatives, pharmaceutical compositions containing them, and their use in therapy
US8846743B2 (en) 2010-08-13 2014-09-30 Abbott Laboratories Aminoindane derivatives, pharmaceutical compositions containing them, and their use in therapy
US8877794B2 (en) 2010-08-13 2014-11-04 Abbott Laboratories Phenalkylamine derivatives, pharmaceutical compositions containing them, and their use in therapy
US8586478B2 (en) * 2011-03-28 2013-11-19 Renesas Electronics Corporation Method of making a semiconductor device
US9309200B2 (en) 2011-05-12 2016-04-12 AbbVie Deutschland GmbH & Co. KG Benzazepine derivatives, pharmaceutical compositions containing them, and their use in therapy
WO2013020930A1 (en) 2011-08-05 2013-02-14 Abbott Gmbh & Co. Kg Aminochromane, aminothiochromane and amino-1,2,3,4-tetrahydroquinoline derivatives, pharmaceutical compositions containing them, and their use in therapy
JP2014533675A (ja) 2011-11-18 2014-12-15 アッヴィ・ドイチュラント・ゲー・エム・ベー・ハー・ウント・コー・カー・ゲー N置換アミノベンゾシクロヘプテン、アミノテトラリン、アミノインダンおよびフェナルキルアミン誘導体、これらを含有する医薬組成物、および治療におけるこれらの使用
US9365512B2 (en) 2012-02-13 2016-06-14 AbbVie Deutschland GmbH & Co. KG Isoindoline derivatives, pharmaceutical compositions containing them, and their use in therapy
US8668835B1 (en) 2013-01-23 2014-03-11 Lam Research Corporation Method of etching self-aligned vias and trenches in a multi-layer film stack
US9650334B2 (en) 2013-03-15 2017-05-16 Abbvie Inc. Pyrrolidine derivatives, pharmaceutical compositions containing them, and their use in therapy
US9656955B2 (en) 2013-03-15 2017-05-23 Abbvie Inc. Pyrrolidine derivatives, pharmaceutical compositions containing them, and their use in therapy
US8906810B2 (en) 2013-05-07 2014-12-09 Lam Research Corporation Pulsed dielectric etch process for in-situ metal hard mask shape control to enable void-free metallization
AU2014336153A1 (en) 2013-10-17 2016-04-28 AbbVie Deutschland GmbH & Co. KG Aminochromane, aminothiochromane and amino-1,2,3,4-tetrahydroquinoline derivatives, pharmaceutical compositions containing them, and their use in therapy
JP2016533375A (ja) 2013-10-17 2016-10-27 アッヴィ・ドイチュラント・ゲー・エム・ベー・ハー・ウント・コー・カー・ゲー アミノテトラリン誘導体およびアミノインダン誘導体、これらを含有する医薬組成物、および治療におけるこれらの使用

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821169A (en) 1996-08-05 1998-10-13 Sharp Microelectronics Technology,Inc. Hard mask method for transferring a multi-level photoresist pattern
JPH1065003A (ja) * 1996-08-13 1998-03-06 Sony Corp 微細接続孔の形成方法
JPH10294367A (ja) * 1997-04-21 1998-11-04 Sony Corp 半導体装置の製造方法
US6066569A (en) 1997-09-30 2000-05-23 Siemens Aktiengesellschaft Dual damascene process for metal layers and organic intermetal layers
JP3078812B1 (ja) * 1998-03-26 2000-08-21 松下電器産業株式会社 配線構造体の形成方法
JP3501280B2 (ja) * 1998-08-31 2004-03-02 富士通株式会社 半導体装置の製造方法
US6060380A (en) * 1998-11-06 2000-05-09 Advanced Micro Devices, Inc. Antireflective siliconoxynitride hardmask layer used during etching processes in integrated circuit fabrication
US6312874B1 (en) * 1998-11-06 2001-11-06 Advanced Micro Devices, Inc. Method for forming a dual damascene trench and underlying borderless via in low dielectric constant materials
JP2001077196A (ja) * 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6331479B1 (en) * 1999-09-20 2001-12-18 Chartered Semiconductor Manufacturing Ltd. Method to prevent degradation of low dielectric constant material in copper damascene interconnects
JP2001156170A (ja) * 1999-11-30 2001-06-08 Sony Corp 多層配線の製造方法
JP2002026122A (ja) * 2000-07-04 2002-01-25 Sony Corp 半導体装置の製造方法
US6380073B1 (en) * 2000-08-29 2002-04-30 United Microelectronics Corp. Method for forming metal interconnection structure without corner faceted
US6531407B1 (en) * 2000-08-31 2003-03-11 Micron Technology, Inc. Method, structure and process flow to reduce line-line capacitance with low-K material

Also Published As

Publication number Publication date
US20040026364A1 (en) 2004-02-12
EP1333483A4 (en) 2006-02-08
US7326650B2 (en) 2008-02-05
EP1333483A1 (en) 2003-08-06
KR100810788B1 (ko) 2008-03-06
WO2002033747A1 (fr) 2002-04-25
KR20030051720A (ko) 2003-06-25
JP4850332B2 (ja) 2012-01-11
JP2002124568A (ja) 2002-04-26

Similar Documents

Publication Publication Date Title
TW522490B (en) Etching method with dual-damascene structure
JP5186086B2 (ja) デュアル・ダマシン・パターニング・アプローチ
CN1139971C (zh) 具有多层布线的半导体器件的制造方法
US20060246717A1 (en) Method for fabricating a dual damascene and polymer removal
JP4256347B2 (ja) 半導体装置の製造方法
US20030162407A1 (en) Anisotropic etching of organic-containing insulating layers
JP2005123607A (ja) エアーギャップを選択的に形成する方法及び当該方法により得られる装置
US6797627B1 (en) Dry-wet-dry solvent-free process after stop layer etch in dual damascene process
JP2006332503A (ja) 半導体装置及びその製造方法
TW200418083A (en) Method for manufacturing semiconductor device
JP2006128543A (ja) 電子デバイスの製造方法
JP2004281936A (ja) 半導体装置の製造方法
US8809185B1 (en) Dry etching method for metallization pattern profiling
TW486755B (en) Semiconductor device and manufacturing method of the device
TWI236094B (en) Method for forming multi-layer metal line of semiconductor device
JP4492949B2 (ja) 電子デバイスの製造方法
JP2005116801A (ja) 半導体装置の製造方法
US20060134921A1 (en) Plasma etching process
JP5047504B2 (ja) ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法
JP4523351B2 (ja) 半導体装置の製造方法
JP2005328060A (ja) 半導体装置の製造方法
US7192880B2 (en) Method for line etch roughness (LER) reduction for low-k interconnect damascene trench etching
JP2005217371A (ja) 半導体装置およびその製造方法
TW200529365A (en) Method for manufacturing semiconductor device
JP2005005697A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees