TW508829B - Thin-film transistor - Google Patents
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Description
508829 A7 B7 五、發明説明（1 ) 本發明係有關於一種薄膜電晶體。本發明特別是一適 合於構成畫像顯示裝置用驅動器，以及其周邊電路的薄膜 電晶體。本發明雖然特別有效於由低溫過程所製作之多晶 砂薄膜電晶體構造，但是並不限於此，例如也可以適用於 被稱爲高溫多矽薄膜電晶體的裝置。 以往之液晶顯示器（Liquid Crystal Display;以及簡 稱L C D )用的薄膜電晶體（Thin Film Transistor :以下 簡稱T F T )的構造，則例如被揭露於日本國、特許 2 9 4 8 9 6 5號公報。該例則是一在源極•汲極部形成 有Lightly Doped Dorain (以下簡稱爲L D D )的薄膜電 晶體（LDD TFT)。現在該構造一般而言乃當作顯 示器來使用。又，例如記載於日本國、公開公報特開平 7 — 2 0 2 2 1 0號中所述’ L D D部則使用閘極已重疊 (Gtate overlapped LDD )(以下簡稱爲 G 〇 L D )構造 的T F T。L D D T F T的製法已知有以下的製法。在 以光阻膜掩罩對閘極進行加工，時，當在橫方向對閘極進行 蝕刻（側邊蝕刻）後，才對光阻膜實施烘焙，以該光阻膜 作爲掩罩，對源極· <汲極的雜質進行摻雜，在除去光阻膜 後，則對L DD部進行摻雜。 又，一般而言，在對閘極進行完加工後，才對L D D 進行摻雜，之後，只在閘極的側壁形成絕緣膜層（側壁） ，在此狀態下，對源極•汲極部進行摻雜。如此的方法， 則例如在日本國、公開公報特開平1 1 一 1 6 0 7 3 6號 中。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 5|08829 A7 __________ 五、發明説明（2 ) (請先閲讀背面之注意事項再填寫本頁) 另一方面，在GOLD TFT中，在將閘極加工成 凸狀後，藉由對源極•汲極進行離子打入，可以同時進行 封L D D部進f了摻雜的過程。該例子則如見於日本國、公 開公報特開平7 — 2 0 2 2 1 0號。 本發明的目的在於於得到長時間使用，也能夠確保高 的信賴性低溫多矽T F T。更者，本發明可以安定地得到 長時間使用，也能夠確保高的信賴性的低溫多矽T F T。 如此般，可安定地供給高的信賴性的L D D。 經濟部智慧財產局員工消費合作社印製 在上述的習知技術中有以下的難處。習知技術的第1 問題’則是在對L D D部進行摻雜時，在對閘極氧化膜/ 半導體界面進行摻雜時所造成的損傷會變大的問題。而此 則是導因於完全未注意到半導體薄膜中之深度方向的摻雜 曲線。例如當閘極絕緣膜是S i〇2，而半導體薄膜爲 S 1的情形。當以離子打入或是離子摻雜，將離子注入 S i薄膜中時，則在進行摻雜時的損傷（damage )量，則 會在較其爲淺的部分的S i〇2中，或是S i〇2/S i 界面附近具有峰値。通常在如此的條件下進行摻雜。如此 所產生的損傷，一般而言係導因於在以1 0 〇. k e V左右 來打入離子時，則在離子打入之濃度峰値的深度的7 0〜 8 0 %的深度會產生損傷的峰値。而此則已經報告於y七 —十乂 才7、、 7 7°歹彳 K 7彳父夕只（D. K.
Brice: J. Appl· phys) 46 卷、P3385 (1975) ο 又，相同的損傷，即使是在離子摻雜時也是相同。在 本紙張尺;ί適用中國國家標準（CNS ) Α4規格（210Χ297公釐） " * 5f08829 A7 B7 五、發明説明（3 ) 利用於低溫下所形成的多矽的τ F τ的製程中，最高熱處 理溫度，即使是最高也不過是6 〇 0°c左右。因此，在該 溫度下，伴隨摻雜而在s i 〇2中或S i 〇2/S i界面 所造成的損傷完全無法回復。通常’藉由來自鈍化過程的 S i N膜的氫的終止作用（termination )來終止該些損傷 ，在電氣上被惰性化。 然而，因爲在TFT動作中所產生的熱載體（hot carrier)，由於已經被終止的缺陷會在電氣上再度被活性 化，因此，因離子打入而造成損傷多的氧化膜以及界面， 在T F T使用時容易產生劣化，因此會成爲一造成L D D 的壽命變短的原因。因此，以以往的L D D製作法，很難 安定地獲得使用信賴性高的低溫多矽T F T的L D D。 另一方面，對將閘極加工成凸狀，而對源極·汲極與 L D D的摻雜一次進行的方法而言，則有L D D濃度容易 產變動的問題。而閘極之薄的部分的膜厚，會因爲乾蝕刻 加工等之變動，而在基板內一定會發生數個百分比的變動 。此時，L D D部的濃度會有接近於1 0 %的變動。而此 ，係導因於相較於源極•汲.極部的雜質濃度爲1 X 1 〇 2° / c m 3以上，則在L D D部爲1 X 1 0 1 7 / c m 3〜 1 XI 01 8 / cm3左右，而一次進行有2位數以上不同 濃度的摻雜所造成。 本發明之基本的思想則如以下所述。 本發明之第1的代表的形態，係一被搭載在絕緣體基 板上的薄膜電晶體，其特徵在於：該薄膜電晶體具有：半 本紙張尺度適用中國國家摞準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 5β8829 A7 B7 五、發明説明（4 ) 導體薄膜，相接於該半導體薄膜而形成的閘極絕緣膜、以 及閘極，上述半導體薄膜具有彼此呈對向的第1雜質領域 與第2雜質領域，且具有與上述第1雜質領域或第2雜質 領域之至少其中一個領域相鄰而設置的第3雜質領域，該 第3雜質領域的雜質濃度，則是一較上述第1雜質領域或 第2雜質領域之雜質濃度爲低的雜質濃度，而上述第3雜 質領域內雜質濃度，在相對於上述絕緣膜基板呈交差方向 的濃度分佈，則在上述半導體薄膜內之上述閘極絕緣膜與 上述半導體薄膜之界面附近爲最小或是最大。 本發明之第2的代表的形態，係一被搭載在絕緣體基 板上的薄膜電晶體，其特徵在於：該薄膜電晶體具有：半 導體薄膜，相接於該半導體薄膜而形成的閘極絕緣膜、以 及閘極，上述半導體薄膜具有彼此呈對向的第1雜質領域 與第2雜質領域，且具有與上述第1雜質領域或第2雜質 領域之至少其中一個領域相鄰而設置的第3雜質領域，該 第3雜質領域的雜質濃度，則是一較上述第1雜質領域或 第2雜質領域之雜質濃度爲低的雜質濃度，而上述第3雜 質領域內雜質濃度，在相對於上述絕緣膜基板呈交差方向 的濃度分佈，則在上述半導體薄膜內之上述絕緣體基板與 上述半導體薄膜之界面附近爲最小或是最大。 在此，大多採用相對於上述閘極絕緣膜與上述半導體 薄膜的界面，或是上述絕緣膜基板與上述半導體薄膜的界 面，在爲該半導體薄膜之膜厚之1/5左右的範圍存在有 上述第3雜質領域內的雜質濃度分佈的最大或最小的形態 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 508829 A7 ______ 87_ 五、發明説明（5 ) 〇 (請先閲讀背面之注意事項再填寫本頁) 更者，也考慮到在上述絕緣膜基板與上述薄膜電晶體 之間設有至少一層的絕緣物層或是所希望構件等的形態。 亦即，可將設有如此之至少一層的絕緣物層或所希望構件 等的構件視爲絕緣體基體，而形成薄膜電晶體。而在上述 絕緣體基板與上述薄膜電晶體之間設有至少一層的絕緣物 層的形態，則有利於將半導體薄膜良好地搭載於絕緣基體 上。又，對上述第3雜質領域的摻雜，最好是與對上述第 1以及第2雜質領域的摻雜個別地進行。 經濟部智慧財產局員工消費合作社印製 爲了要減低伴隨著L D D部分的摻雜所造成的損傷， 乃將在作摻雜時在深度方向的濃度曲線的濃度峰値位置， 從以往的半導體薄膜中心部，朝著半導體薄膜中的閘極絕 緣膜1半導體薄膜界面方向，或是半導體薄膜/絕緣體基 板界面方向改變位置，藉此可以獲得減緩。此時，當在絕 緣體基板上形成絕緣膜時，則將位置改向半導體薄膜與其 絕緣膜界面方向。而摻雜物（dopant )在積層體中的峰値 位置並不限於在半導體薄膜中，也可以是在閘極絕緣膜中 ，絕緣體基板中，或是被形成在絕緣體基板上的絕緣膜中 ，即使是在半導體薄膜與該些的界面，也會有效果。此外 ，上述「閘極絕緣膜/半導體薄膜」等的表示方式，則是 指閘極絕緣膜與半導體薄膜係相接而被形成，例如是被積 層。 首先，請參照圖1至圖6來說明本發明之上述濃度曲 線的詳細內容。圖1爲當將Τ ο P Ga t e型TFT的 本紙張尺度適用中國國家標準(CNS) A4規格（2i〇x297公釐） ^ 508829 -—-附件一一了〔广:.7‘，第90117668號專利申請案 民國91年6月修正 孤δ n U故土丨中文說明書修正頁 A7 姻兄1 B7 五、發明説明（6) (請先閱讀背面之注意事項再填寫本頁) 斷面製作到閘極爲止時之模式的斷面圖。圖2〜圖6則表 示針對如此的L D D部構造，摻雜物以及伴隨摻雜所造成 的損傷在深度方向的各種濃度曲線。 在圖1中，只表示薄膜電晶體的部分，而省略掉各種 配線等。 在絕緣性基板1 0上形成有半導體薄膜1 〇 〇，而形 成第1以及第2雜質領域1 0 3、與雜質濃度較該第1以 及第2雜質領域的雜質濃度爲低的第3雜質領域1 0 4。 而將電荷之授受機構的領域，如上所述稱爲L D D。在該 半導體薄膜1 〇 〇的上部設有成爲閘極絕緣膜的絕緣膜 1 0 5，經由此而配設有閘極1 0 7。 圖2爲將以往在對L D D部摻雜磷（P )時之磷（p )濃度的曲線，與損傷的深度曲線一起表示的說明圖。橫 軸爲在閘極絕緣膜、Ρ ο 1 y - S i層以及及絕緣基板的 積層體中的深度、縱軸表示P濃度以及損傷的程度，亦即 ，缺陷密度。 在該些的例子中，係一閘極S i〇2膜的厚度爲 1 0 0 n m，而半導體薄膜採用5 0 n m的Ρ 〇 1 y — 經濟部智慧財產局員工消費合作社印製 S i的例子。摻雜則是一藉由質量分離型的離子打入來進 行的例子。 圖2係表示習知例的情形，P的濃度的峰値（peak )是 在Ρ 〇 1 y - S i的中心，而損傷的濃度峰値則在P濃度 峰値深度的7 0 %〜8 0 %，亦即，閘極S i〇2 /
Poly—Si的界面附近。此時，進入界面附近之 本紙張尺度適用中國國家標準（CNS ) A4規格（2〗OX29<7公釐） 508829 經 濟 部 智 慧 財 產 局 消 費 合 作 A7 _________B7 五、發明説明（7 ) S i〇2膜中的損傷大約成爲最大値。在爲本發明之一形 態的圖3中’雖然P的濃度峰値存在於p 〇 1 y 一 S i中 ，但是峰値位置則位於Ρ Ο 1 y 一 S i /絕緣體基板界面 側，而在閘極S i 〇 2 / ρ 〇 1 y — S i界面附近的損傷 可以較圖2的情形減少。而即使將圖4的ρ濃度峰値位置 設在閘極S i 〇 2 / P 〇 1 y 一 s i界面側，也可以得到 同樣的效果。特別是當設成圖3所示的濃度曲線時，由於 P濃度會向閘極S i〇2/p 〇 1 y 一 s i界面方向減少 ，因此’在T F T動作時流動的電子，則會流經遠離該界 面的位置。因此，連會造成S i 〇2膜特性惡化之熱載體 (hot carrier )的產生位置也會遠離界面。藉由此效果， 被注入到界面附近之S i 0 2膜的熱載體的數目可以減少 ，結果，也具有提高T F T之信賴性的效果。 圖5爲將P濃度摻雜成在絕緣基板中具有峰値的情形 。在閘極S i 0.2/P ο 1 y — S i界面附近的損傷大幅 地減少，而由減低損傷的觀點來看，其效果較圖3’的情形 爲大。但是，另一方面，由於在ρ ο 1 y — S i膜中的P 濃度也會減少，因此，摻雜量必須要較在ρ ο 1 y — S i 中心具有峰値的情形增加。圖5的情形，先前所述之減少 熱載體的效果會有，而提高T F T信賴性的效果也會大。 圖6爲將P濃度的峰修位置設在閘極S i〇2膜中的 情形。此時’在閘極S i〇2 / Ρ ο 1 y — S i界面附近 的損傷量可以非常的小。. 如上所述，藉由控制摻雜到L D D之P的濃度曲線’ 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） 10- (請先閲請背面之注意事項再填寫本頁) 508829 A7 B7 五、發明説明（8 ) 可以將由被導入到閘極絕緣膜/半導體薄膜界面的摻雜所 造成的損傷減低，而得到信賴性高的T F 丁。 又’當爲GO L D構造的T F T時，則取代將閘極加 工成凸狀，而將對源極•汲極與對L D D的摻雜一次進行 的方式，而改採將對源極•汲極的摻雜與對L D D的摻雜 個別進行，可以精度良好地控制L D D部的濃度的方式。 更者，此時，藉由將在L D D中之摻雜物在深度方向的濃 度峰値，與上述同樣地，從半導體薄膜中心改變位置，而 能夠減低由摻雜所造成的損傷。 以上所述者，大多是採用一使上述第3雜質領域內之 雜質濃度分佈的最大或最小存在於相對於上述閘極絕緣膜 與上述半導體薄膜的界面，或是上述絕緣體基板與上述半 導體薄膜的界面爲該半導體薄膜之膜厚的1/5左右之範 圍內的形態。在本發明中，例如雖然半導體薄膜大多是採 用3 0 n m到6 0 n m左右，該例子的情形，乃設定成使 雜質濃度的峰値存在於上述半導體薄膜之與閘極絕緣膜或 絕緣體基板的界面，或是相對於其膜厚，距上述界面6 n m到1 2 n m左右的範圍內。 接著，在說明本發明之具體的實施例之前，乃先列舉 出本發明之主要的形態。 本案之第1形態係一被形成在絕緣體基板上的薄膜電 晶體，其特徵在於：薄膜電晶體最低限度是由半導體薄膜 、閘極絕緣膜、以及閘極所構成，且具有鄰接於該電晶體 之源極、或汲極中之至少一個領域，而雜質濃度較源極、 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 11 - 508829 A7 B7 五、發明説明（9 ) (請先閲讀背面之注意事項再填寫本頁) 汲極部的雜質濃度爲低的上述第3領域，該領域中的雜質 濃度’在半導體薄膜中，則在深度方向具有分佈，而在該 半導體薄膜中之深度方向的雜質濃度分佈，則在閘極絕緣 膜/半導體薄膜之界面附近的半導體薄膜中爲最小或是最 大。 本案之第2形態係一被形成在絕緣體基板上的薄膜電 晶體，其特徵在於：薄膜電晶體最低限度是由半導體薄膜 、閘極絕緣膜、以及閘極所構成，且具有鄰接於該電晶體 之源極、或汲極中之至少一個領域，而雜質濃度較源極、 汲極部的雜質濃度爲低的上述第3領域，該領域中的雜質 濃度，在半導體薄膜中，則在深度方向具有分佈，而在該 半導體薄膜中之深度方向的雜質濃度分佈，則在半導體薄 膜/絕緣體基板之界面附近的半導體薄膜中爲最小或是最 大。 經濟部智慧財產局員工消費合作社印製 本案之第3形態係一被形成在絕緣體基板上的薄膜電 晶體，其特徵在於：在絕緣體基板與薄膜電晶體之間形成 至少1層的絕緣膜，薄膜電晶體最低限度是由半導體薄膜 、閘極絕緣膜、以及閘極所構成，且具有鄰接於該電晶體 之源極、或汲極中之至少一個領域，而雜質濃度較源極、 汲極部的雜質濃度爲低的上述第3領域，該領域中的雜質 濃度，在半導體薄膜中，則在深度方向具有分佈’而在該 半導體薄膜中之深度方向的雜質濃度分佈，則在閘極絕緣 膜/半導體薄膜之界面附近的半導體薄膜中爲最小或是最 大。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -12 - 508829 A7 B7___ 五、發明説明（10 ) (請先閲讀背面之注意事項再填寫本頁) 本案之第4形態係一被形成在絕緣體基板上的薄膜電 晶體，其特徵在於：在絕緣體基板與薄膜電晶體形成至少 1層的絕緣膜，薄膜電晶體最低限度是由半導體薄膜、閘 極絕緣膜、以及閘極所構成，且具有鄰接於該電晶體之源 極、或汲極中之至少一個領域，而雜質濃度較源極、汲極 部的雜質濃度爲低的上述第3領域，該領域中的雜質濃度 ，在半導體薄膜中，則在深度方向具有分佈，而在該半導 體薄膜中之深度方向的雜質濃度分佈，則在半導體薄膜/ 絕緣體基板上所形成之絕緣膜之界面附近的半導體薄膜中 爲最小或是最大。 本發明之第5形態，係在上述項目1至4中所記載之 薄膜電晶體，對上述第3領域中摻入雜質，以及對源極、 汲極領域的摻入雜質是個別的地進行。 經濟部智慧財產局員工消費合作社印製 本案之第6形態，係一被形成在絕緣體基板上的薄膜 電晶體，其特徵在於：薄膜電晶體最低限度是由半導體薄 膜、閘極絕緣膜、以及閘極所構成，且具有鄰接於該電晶 體之源極、或汲極中之至少一個領域，而雜質濃度較源極 、汲極部的雜質濃度爲低的上述第3領域，而閘極的至少 其中一部分係覆蓋於上述第3領域的構造，而對領域1中 摻入雜質，以及對源極、汲極領域或摻入雜質是個別地進 行。 本發明之第7形態，係在上述項目1至4所記載之薄 膜電晶體，至少閘極的一部分係重疊於上述第3領域上。 本案之第8形態係一被形成在絕緣體基板上的薄膜電 本紙張尺度適用中國國家標準（CNS ) A4規格（210'乂297公釐1 -13: 508829 A7 B7 五、發明説明（11 ) (請先閲讀背面之注意事項再填寫本頁) 晶體，其特徵在於：薄膜電晶體最低限度是由半導體薄膜 、閘極絕緣膜、以及閘極所構成，且具有鄰接於該電晶體 之源極、或汲極中之至少一個領域，而雜質濃度較源極、 汲極部的雜質濃度爲低的上述第3領域，該領域中的雜質 濃度’在半導體薄膜中，則在深度方向具有分佈，而在該 半導體薄膜中之深度方向的雜質濃度分佈，則在閘極絕緣 膜/半導體薄膜之界面附近的半導體薄膜中爲最小，且隨 著接近於半導體薄膜/絕緣體基板界面方向會連續地增加 ，而在半導體薄膜/絕緣體基板界面附近的半導體薄膜中 爲最大。 經濟部智慧財產局員工消費合作社印製 本案之第9形態係一被形成在絕緣體基板上的薄膜電 晶體，其特徵在於：薄膜電晶體最低限度是由半導體薄膜 、閘極絕緣膜、以及閘極所構成，且具有鄰接於該電晶體 之源極、或汲極中之至少一個領域，而雜質濃度較源極、 汲極部的雜質濃度爲低的上述第3領域，該領域中的雜質 濃度，在半導體薄膜中，則在深度方向具有分佈，而在該 半導體薄膜中之深度方向的雜質濃度分佈，則在閘極絕緣 膜./半導體薄膜之界面附近的半導體薄膜中爲最大，且隨 著接近於半導體薄膜/絕緣體基板界面方向會連續地增加 ，而在半導體薄膜/絕緣體基板界面附近的半導體薄膜中 爲最小。 本案之第1 0形態係一被形成在絕緣體基板上的薄膜 電晶體，其特徵在於：在絕緣體基板與薄膜電晶體之間至 少形成1層的絕緣膜，薄膜電晶體最低限度是由半導體薄 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14 - 508829 A7 ___B7 五、發明説明（12 ) (請先閲讀背面之注意事項再填寫本頁) 膜、閘極絕緣膜、以及閘極所構成，且具有鄰接於該電晶 體之源極、或汲極中之至少一個領域，而雜質濃度較源極 、汲極部的雜質濃度爲低的上述第3領域，該領域中的雜 質濃度，在半導體薄膜中，則在深度方向具有分佈，而在 該半導體薄膜中之深度方向的雜質濃度分佈，則在閘極絕 緣膜/半導體薄膜之界面附近的半導體薄膜中爲最小，且 隨著接近於半導體薄膜/絕緣體基板上所形成之絕緣膜界 面方向會連續地增加，而在半導體薄膜/絕緣體基板上所 形成之絕緣膜界面附近的半導體薄膜中爲最大。 經濟部智慧財產局員工消費合作社印製 本案之第1 1形態係一被形成在絕緣體基板上的薄膜 電晶體，，其特徵在於：薄膜電晶體最低限度是由半導體 薄膜、閘極絕緣膜、以及閘極所構成，且具有鄰接於該電 晶體之源極、或汲極中之至少一個領域，而雜質濃度較源 極、汲極部的雜質濃度爲低的上述第3領域，該領域中的 雜質濃度，在半導體薄膜中，則在深度方向具有分佈，而 在該半導體薄膜中之深度方向的雜質濃度分佈，則在閘極 絕緣膜/半導體薄膜之界面附近的半導體薄膜中爲最大， 且隨著接近於半導體薄膜/絕緣體基板上所形成之絕緣膜 界面方向會連續地減少，而在半導體薄膜/絕緣體基板上 所形成之絕緣膜界面附近的半導體薄膜中爲最小。 本案之第1 2形態，係在上述項目8至1 1中所記載 之薄膜電晶體，對上述第3領域中摻入雜質、以及對源極 、汲極領域摻入雜質是個別地進行。 本案之第1 3形態，係在上述項目8至1 2中所記載 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15 - 观829
五、發明説明（13) 之薄膜電晶體，至少閘極的一部分係重疊於上述第3領域 上。 <實施形態1 > 圖7至圖14係表應用本發明之CMOS TFT之 製程順序的裝置的斷面圖。各圖的左側的（a )表示 N Μ〇S的領域的狀態，右側的（b )表示P Μ 〇 s的領 域的狀態。在圖中，雖然係將各Μ〇S領域加以分離表示 ’在實際的裝置中，當然可以被形成在一個基板上。 在玻璃基板（2 0 1 )上，則藉由Ρ Ε — c V D ( Ρ1 a s m a E n h a η c e d - C h e m i c a 1 V a ρ 〇 r D e ρ 〇 s i t i ο η )分別形成厚度 1 0 0 n m的S i N ( 2 0 2 )以及厚度2 0 0 n m的 S i〇2膜（2 0 3 )以作爲底膜。之後，則藉由.P E — C V D法堆積出5 0 11 m的a - S i (非晶矽）膜 ( 2 0 4 )，而藉由準分子雷射對該a — S i膜進行退火 而形成多矽（Ρ ο 1 y — S i )膜。將該膜當作光阻罩， 藉由乾蝕刻，在所希望的位置加工成島狀。之後，則覆蓋 該島狀的Po 1 y — S i膜，由PE — CVD形成1 〇〇 n m的S i〇2膜（2 0 5 )以作爲閘極絕緣膜。此外，則 藉由噴濺法（Sputtering )，在其上部形成1 5 0 n m的閘 極（2 0 6 )。該狀態則表示在圖8。 在本例中，先形成N Μ〇S領域，接著，則形成 Ρ Μ〇S領域。 在上述的過程後，形成光阻圖案（p h 〇 t ο 1. e s i s t p a 11 e r η ) 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
訂 經濟部智慧財產局員工消費合作社印製 -16-. 508829 A7 _B7 五、發明説明（14 ) (請先閱讀背面之注意事項再填寫本頁) )(2 0 7 )以作爲NMOS電晶體的電極加工用（圖8 的（a))。因此，如圖8的（b)所示，pm〇S的領 域爲光阻膜所覆蓋。此外，藉由溼蝕刻，將閘極2 2 0加 工成相對於光阻膜尺寸可進行1 // m的側邊蝕刻（side etching )(圖9)。將上述光阻膜當作用於打入離子的掩 罩，而將P+離子打入，針對NMO S電晶體的源極•汲 極領域（2 0 8 )進行摻雜（doping )。打入條件則爲加 速電壓8〇keV、摻雜量lE15/cm3。如上所述 ，在進行上述電極加工以及打入雜質時，則P Μ 0 S電晶 體領域會被光阻膜所罩住（mask )。在上述打入離子後， 則藉由氧氣（0 2 )電漿淸洗來除去光阻膜。在該狀態下 ，以30keV〜120keV的能量打入P+離子，而 .對所謂的L DD領域（209)進行摻雜（doping)(圖 10)〇 經濟部智慧財產局員工消費合作社印製 在上述N Μ 0 S電晶體製程之後，則移到形成 Ρ Μ〇S領域的過程。在到此所準備的基矽上形成 Ρ Μ〇S電晶體的電極加工用光阻圖案2 3 0 (圖1 1 ) 。接著，則藉由所謂的異方性的乾蝕刻來加工閘極。此時 ，之所以要使用乾蝕刻，是因爲爲了要將Ρ Μ 0 S電晶體 的閘極加工成與光阻圖案相同的尺寸。藉此，可以製作出 沒有偏離（offset )領域的電晶體，藉由未具有該偏離領 域，可以避免Ρ Μ 0 S電晶體的〇 N電流發生減少情形。 在上述加工後，則打入Β +離子（2 1 1 )，而形成 Ρ Μ 0 S電晶體的源極以及汲極領域2 1 0 (圖1 2 )。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -17 - 508829 A7 _B7_ 五、發明説明（15 )
該例子的打入條件爲加速電壓2 5 k e V、摻雜量8 X 1 〇14/cm3，而除去在打入離子時所使用的光阻膜 (請先閲讀背面之注意事項再填寫本頁) 2 3 0 (圖1 3 )。此外，雜質活性化的熱處理，則藉由 在6 0 0 °C、5小時的氮氣環境下進行退火。 在形成上述T F T領域後，則藉由通用例的方法來形 成配線、透明電極。亦即，藉由P E - C V D法形成 S i〇2的層間絕緣膜（5 0 0 n m ) 2 1 0。此外，則 讓該層間絕緣膜2 1 0形成開口，且通過該開口 2 1 4， 而形成由A 1合金所構成的配線2 1 1。更者，則藉由 PE — CVD法，在其上部形成S i 〇2 (500nm) 2 1 2以及S i N膜（5 0 〇 n m ) 2 1 3以作爲鈍化膜 。此外，當在該些絕緣膜形成接觸孔2 1 5後，則形成 I TO (Indium Titanium Oxide) 2 1 6 以作爲透明電極 (圖14)。此外，在圖面中，雖然只表示1個斷面，但 也可以配合各電晶體進行所希望的配線。連閘極，當然在 其他的斷面，也可以進行電極配線。 經濟部智慧財產局員工消費合作社印製 如此般形成液晶驅動用的電晶體以及電路用的 C Μ〇S電晶體。圖1 5係表L C D之模式的斷面圖。其 構成則與通用例相同。亦即，在玻璃基板500形成 I Τ 0膜。此外，則配置一依希望被連接到該〗τ〇膜 500的TFT5 1 1。該TFT5 1 1是一與本發明有 關的薄膜電晶體。此外，在上部配置配向膜5 1 2，而構 成其中一個基板6 0 0。另一方面，在玻璃基板5 1 8， 則配置一所謂的以提高對比爲主的黑色矩陣（black -18- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） MJ8829 A7 B7 五、發明説明（16) (請先閱讀背面之注意事項再填寫本頁) mat『ix )材5 1 7 ，在該黑色矩陣材5 1 7之間則例如配 置濾色器（filter)等以構成畫素5 1 6。此外，在該上 部形成I TO膜5 1 5、以及配向膜5 1 4，而構成其他 的基板601。此外，則讓該兩個基板600、 601呈 對向，讓間隔件（Spacer)介於其間，而將液晶6 0 2塡 充於其間。如此般製造出L C D的畫素部。此外，雖然是 省略了 L C D之平面構成的例子，但是此根據通用例的方 法依希望設計即已足夠。 將如此所製造之TFT的應力（stress)測試結果表 示在圖1 6。應力條件，則如圖中所示，閘極電壓爲較 V t h高IV的電壓、汲極電壓爲1 2V。橫軸爲在對 L D D領域打入離子時的能量，縱軸爲在施加1 0 〇 〇秒 的應力後，Ο N電流相對於初期Ο N電流的比例。該比例 相當於所謂的劣化率。劣化率會隨著離子打入;能量的增加 而減少，而在4 0 k e V〜5 0 k e V時成爲極小値。 經濟部智慧財產局員工消費合作社印製 更者，當能量增加時，則相反地劣化率會增加，再減 少，之後再增加。該變化可以作以下的思考。當打入能量 在5 0 k e V以下時，則隨著能量的增加，將P摻雜入 L D D領域，由於在應力時的電場會被緩和，因此，劣化 率會減少。而當能量成爲6 0 k e V以上時’由於被導入 到閘極S i〇2 / ρ 〇 1 y — S i界面附近的S i 0 2所 遭到的損傷會增加，因此，劣化率會增加。更者’當能量 增加時，由於在界面附近之S丨〇 2中的損傷會減少’因 此，劣化率會減少。但是當能量提局某個程度時’則由於 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ^97公釐) -19 · 508829 A7 B7 五、發明説明（17 ) 被慘雜到L D D領域的P濃度會大幅地減少，因此，劣化 率會再度增加。如上所述，將離子打入到L D D領域的能 量’此時’藉由設成30keV〜50keV、 90 k e V〜1 〇 〇 k e v，可以得到信賴性高的T F T。使 用在上述能量的範圍中所製作之T F T的L C D的製品壽 命在1 0 7秒以上。如此般，藉由使用本發明，可以得到 非常高信賴的L C D。 根據本發明，由於可以減小L D D部的損傷，因此， 當在藉由熱處理使L DD部中的磷（P )活性化時，可以 在更低溫、短時間內有效率地使活性化，也具有即使是以 低溫短時間的熱處理，也能夠使L D D部的電阻變得均勻 的優點。本發明的思想也可以應用於源極•汲極部的活性 化’將離子打入到源極•汲極部之際，藉由選擇適當的能 量，可以藉由低溫短時間的熱處理使源極·汲極得以活性 化。 此外，上述之L D D領域的摻雜方法，不只是打入離 子，即使是利用質量非分離型的離子摻雜，若是將離子摻 雜能量予以最佳化，也可以得到同樣的效果。 <實施形態2 > 圖1 7至圖2 3爲應用本發明之CMOS TFT之 第2例之製程順序之裝置的斷面圖。各圖的左側的（a ) 表示N Μ〇S之領域的狀態，右側的（b )表示P Μ 0 S 之領域的狀態。在圖中，雖然是將各Μ 0 s領域加以分離 C請先閱讀背面之注意事項存填寫本頁) 訂
經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格( 210X297公釐1 ;20 508829 A7 B7 五、發明説明（18 ) ，但是在實際的裝置中，當然也可以被製造在一個基板上 〇 (請先閱讀背面之注意事項再填寫本頁) 圖4表示應用本發明所製作之GOLD型式的 CMOS T F T的製作流程。在玻璃基板（4 0 1 )上 分別由PE — CVD法形成1 OOnm厚度的S i N (402)以及200nmSi〇2膜（403)以作爲 底腠。之後，則藉由P E - CVD法堆積出5 0 nm的s -Si (非晶矽矽）膜（2 0 4 )，藉由準分子雷射對該 a — S i膜進行退火，而形成po 1 y — S i多矽膜。將 該膜當作光阻罩，藉由乾蝕刻，在所希望的位置加工成島 狀。之後，則覆蓋該島狀的po 1 y — S i膜，藉由PE —C V D法形成形成厚度1 〇 〇 n m的閘極絕緣膜、閘極 爲2層構造，在藉由噴濺法形成3 0 nm的T i N ( 4 0 0 )作爲下層電極後，則同樣地藉由噴濺射法製作 150nm的W(40 7)以作爲上層電極。 經濟部智慧財產局員工消費合作社印製 在本例中，先形成N Μ 0 S領域，然後才形成 Ρ Μ 0 S領域。在上述的過程後，則形成光阻膜的圖案（ 4 0 8 )以作爲Ν Μ〇S電晶體的極加工用（圖1 8 )。 此外，藉由利用S F 6以及氧氣（0 2 )的等方性的乾蝕 刻，將如此所準備的基板，使上層電極加工成可相對於光 阻膜圖案放入0 · 5 # m的側邊蝕刻（side etch)(圖 1 9 )。此時，下層電極的T i N的乾蝕刻速度非常的慢 ，由於幾乎未被蝕刻，因此，在作側邊飩刻時，可發揮作 爲底層S i 0 2的保護膜的作用。 本紙張尺度適用中國國家標準( CNS ) A4規格(210X297公釐） 7?1 - 508829 A7 B7 五、發明説明（19 ) (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 接著，則利用氧氣（C 1 2 )，藉由異方性的乾蝕刻 ，將T i N加工成相對於光阻膜大約相同尺寸。上層電極 與下層電極之組合並不限於本例的W與T i N。原理上， 以上層電極在乾蝕刻時的乾蝕刻條件，只要是蝕刻速率較 上層電極爲慢的材質，即可以利用作爲下層電極。只要是 在上層電極之蝕刻速率的1/3以下左右，最好是1/5 以下的鈾刻速度即可以使用。此時，由於蝕刻速度的差愈 大，上層電極的側邊蝕刻長度可以加長，因此可得到信賴 性更高的T F T。又，由於連下層電極的加工膜厚的變動 也可以減少，而使得在通過下層電極打入離子時容易控制 在ρ ο 1 y — S i中的濃度，而可以得到特性一致的 T F T。電極的組合，上層電極可以是W、Μ 〇、W與 Mo的合金，Ta、 Ta與Mo的合金、Ta與W的合金 等。另一方面，下層電極可以是TiN、Cr、Cv與 Μ 〇的合金、A I N等。又，該些各導電體的組合，係藉 由S F 6或是S F 6與〇2的混合氣體，對上層電極進行飩 刻’而藉由C 1系的氣體或是C 1 2與0 2的混合氣體， 對下層電極進行蝕刻，藉此可將閘極加工成凸狀的良好的 形狀。 電極的加工方法，不只是乾蝕刻，也可以是溼蝕刻以 及將溼蝕刻與乾鈾刻加以組合的加工法。此時，上層電極 與下層電極，藉由使用飩刻速度不同的電極材料以及蝕刻 液，可以得到凸狀的電極形狀。特別是，若以溼鈾刻來加 工上層電極，而以異方性的乾蝕刻來加工下層電極，可以 ϋ張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) .22 - 508829 Α7 Β7 五、發明説明（20 ) (請先閱讀背面之注意事項再填寫本頁) 高精度地控制L DD長度。此時，上層電極可以是Mo、 W、A1、或是該些的合金，下層電極可以是Cr、Ti 以及包含該些的合金。又，上層電極與下層電極可以藉由 同一蝕刻液來進行蝕刻，藉由使用上層電極的鈾刻速度較 下層電極的蝕刻速度爲快的金屬以及蝕刻液，可以以一次 的加工得到凸狀的電極形狀。 在上述的過程後，則將光阻膜（4 0 8 )當作在打入 離子時的掩罩（mask)，而以80keV，將摻雜量爲 lE15/cm3打入P +離子（415)，而對 NMOS電晶體的源極•汲極領域（40 9)進行雜質（ doping )(圖 1 9 )。 在進行上述電極加工以及打入離子時，則PMO S電 晶體被光阻膜所罩住。在上述打入離子後，則藉由〇 2電 漿淸洗（Plasma ashing )來除去光阻膜。在此狀態下，以 5 Ok eV〜1 7 Ok eV的能量來打入P +離子（ 經濟部智慧財產局員工消費合作社印製 4 16)，而對L D D領域（4 1 0 )進行摻雜（圖2 0 )。此時，作爲本發明的比較對象，則是在作完電極加工 後’一次進行L D D離子打入與源極以及汲極的離子打入 而製作出T F T。其離子打入條件爲P +離子、8 0 keV、lxl〇15/cm3。 接著，則說明Ρ Μ 0 S領域的形成情形。在上述 N Μ 0 S電晶體製程接下來則移到P Μ 0 S領域的形成過 程。在到目前所準備的基板上形成PMO S電晶體之電極 加工用光阻膜圖案4 1 5 (圖2 1 )。接著，則藉由所謂 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) Γ23· 一 508829 A7 B7 五、發明説明（21 ) 的異方性的乾鈾刻，對上層以及下層閘極進行加工。此時 ，利用乾蝕刻，則是與實施形態1的情形相同。 (請先閲讀背面之注意事項再填寫本頁) 在上述加工後，以2 5 k e V的能量，摻雜量 8E14/cm3打入B +離子（416)，而形成 P Μ 0 S電晶體的源極以及汲極領域4 1 1 (圖2 2 )。 此外，則除去上述光阻膜4 1 5 (圖2 3 )，而雜質活性 化的熱處理，則是藉由在6 0 0 °C、5小時的氮氣環境下 進行退火而進行。 在作成上述T F T後，則與實施形態1同樣地形成配 置、透明電極，而形成液晶驅動用的電晶體以及電路用的 C Μ 0 S電晶體。之後’則進行液晶過程，而製作出 L CD的畫素部。由於該些過程基本上是與實施例1相同 ，因此，省略其詳細內容。 經濟部智慧財產局員工消費合作社印製 圖2 4係表在基板內測量由上述的方法所製作之 G〇L D型式TF T的ON電阻的結果。縱軸表示ON電 阻。該圖係表示數個元件的實驗結果。可知〇N電極，相 對於針對L D D與源極以及汲極藉由一次打入離子來形成 時爲5 0 %以上的變動，則當L D D的離子打入與源極· 汲極的離子打入個別地進行時，則其變動會變得非常的小 。在此，相對於一次打入離子，下層膜厚的變動會對 L D D領域的濃度帶來非常大的變化，則藉由對L D D領 域個別地進行打入離子，可以較不會受到下層膜厚變動的 影響。 圖2 5係表如此所製造之T F T的應力測試結果。應 -24- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 508829 A7 __ B7 __ 五、發明説明（22 ) 力條件，如圖中所示，閘極電壓爲V t h高1 V的電壓， 而汲極電壓爲1 2V。橫軸爲在對LDD領域打入離子時 的能量、縱軸爲在施加了 1 〇 〇 〇秒的應力後，Ο N電流 相對於初期Ο N電流的比例。 如圖2 5所示，本發明所構成之T F 丁的信賴性，則 顯示出與實施形態1同樣的L D D離子打入能量依存性。 但是，當爲GOLD構造時，爲了要通過T i N膜而進行 L D D離子打入，信賴性較高的能量，相較於實施形態1 的例子，則移到高能量側。在本例中，則例如將對L D D 領域的離子打入能量設成6 0 k e V〜9 0 k e V、 1 3 0 k e V〜1 4 0 k e V，可以得到信賴性更高的 TFT。 如上所述，當製作G〇L D構造的T F T時，則如上 述實施形態般，藉由個別地對L D D部進行離子打入，可 以得到特性一致的T F Τ。藉由精細地控制該能量，可以 得到信賴性高的T F Τ。L D D領域的摻雜方法，不只是 打入離子，但即使是利用質量非分離型的離子摻雜，若是 將離子摻雜能量予以最佳化，也可以得到同樣的效果。 如上述各實施形態所示，若根據本發明，可以減少在 對L D D進行摻雜時所產生的損傷，而得到信賴性高的 T F Τ，而能夠得到壽命長的L D D。 對G 0 L D構造的T F Τ，藉由使對L D D部的摻雜 以及對源極及汲極的摻雜個別地進行，可以得到元件特性 均勻的T F Τ。更者，與實施形態1同樣地，藉由控制 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -25 - (請先閲讀背面之注意事項再填寫本頁)
508829 年Yr一 補充 A7 B7 五、發明説明（23) L D D部的濃度曲線，可以得到信賴性高的τ f T，能夠 製作壽命長的L C D。 根據本發明’可以得到即使是長時期，也能夠確保高 的信賴性的低溫多矽T F T。更者，本發明，可以安定地 得到即使是長時期，也能夠確保高的信賴性的低溫多矽 T F T。又，根據本發明，可以如此般安定地供給高的信 賴性的L C D。 圖面之簡單說明： 圖1爲本發明之代表性的薄膜電晶體的斷面圖。 圖2爲習知構造之T F T之L D D領域之摻雜物曲線 與損傷曲線的說明圖。 圖3爲本發明之T F T之L D D領域之摻雜物曲線與 損傷曲線的說明圖。 圖4爲本發明之T F T之L D D領域之其他摻雜物曲 線與損傷曲線的說明圖。 圖5爲本發明之TF T之LDD領域之其他慘雜物曲 線與損傷曲線的說明圖。 圖Θ爲本發明之T F T之L D D領域之其他摻雑物曲 線與損傷曲線的說明圖。 圖7 (a) 、（b)爲本發明之第1TFT之例子之 製程順序之一過程的斷面圖。 圖8 ( a )、（ b )爲本發明之第1 T F Τ之例子之 其他製程順序之一過程的斷面圖。 Ϊ紙張^適用中國國家標準（cns ) A4規格（2丨〇><撕公釐） -26- · (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製
五、發明説明（24) _9 (a) 、 （b)爲本發明之第1TFT之例子之 其他製程順序之一過程的斷面圖。 圖10(a) 、（b)爲本發明之第1TFT之例子 $其他製程順序之一過程的斷面圖。 圖11 (a) 、（b)爲本發明之第1TFT之例子 $其他製程順序之一過程的斷面圖。 圖12 (a) 、（b)爲本發明之第1TFT之例子 $其他製程順序之一過程的斷面圖。 圖13 (a) 、（b)爲本發明之第1TFT之例子 之其他製程順序之一過程的斷面圖。 圖1 4爲本發明之第1 T F T之例子之其他製程順序 &一過程的斷面圖。 圖1 5爲L C D之例子的斷面圖。 圖1 6爲本發明之第1 T F T之信賴性之測量結果的 斷面圖。 圖17 (a) 、 （b)爲本發明之第2TFT之例子 之製程順序之一過程的說明圖。 圖18(a) 、 （b)爲本發明之第2TFT之例子 之其他製程順序之一過程的說明圖。 圖19 (a) 、 （b)爲本發明之第2TFT之例子 之其他製程順序之一過程的說明圖。 圖20(a) 、 （b)爲本發明之第2TFT之例子 之其他製程順序之一過程的說明圖。 圖2 1 ( a ) 、（ b )爲本發明之第2 T F T之例子 本紙張尺度適用中國國家標準（CNS〉A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製 -27-.
R A7 B7 五、發明説明（25) 之其他製程順序之一過程的說明圖。 _22 (a) 、 （b)爲本發明之第2TFT之例子 之其他製程順序之一過程的說明圖。 圖2 3 ( a ) 、（ b )爲本發明之第2 T F T之例子 之其他製程順序之一過程的說明圖。 _ 2 4爲本發明之第2 T F T之例子之〇N電流變動 的說明圖。 圖2 5爲本發明之第2 T F T之例子的信賴性的測定 結果。 (讀先閲讀背面之注意事項再填寫本頁) 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 元 件 對照表 1 0 0 半 導 體 薄膜 1 0 3 第 1 以 及第 2 雜質領域 1 0 4 第 3 雜 質領 域 1 0 5 絕 緣 膜 2 0 1 玻 璃 基 板 2 0 2 S i N 2 0 3 S i 〇 2膜 2 0 4 a — S i膜 2 0 5 S i 〇 2膜 2 0 6 閘 極 2 0 7 光阻 2 0 9 L D D 領域 2 1 0 層 間 絕 緣膜 2 1 1 配 線 2 1 2 Si 2 1 3 S i N 膜 〇 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -28- 508829 A7 B7 五、發明説明（26 ) 經濟部智慧財產局員工消費合作社印製 2 1 4 開 P 2 1 5 接 點 2 1 6 I T 〇 2 2 0 閘 極 2 3 0 電 極 加 工用 光 阻圖案 4 0 1 玻 璃 基 板 4 0 2 S i N 4 0 3 S i 〇 2膜 4 0 6 T i N 4 0 7 W 4 0 8 光 阻 圖 案 4 0 9 源 極 • 汲極 領 域 5 0 0 玻 璃 基 板 5 1 1 T F T 5 1 4 配 向 膜 5 1 5 I T 〇 膜 5 1 6 畫 素 5 1 8 玻 璃 基 板 6 0 0、 6 0 1 基板 6 0 2 液 晶 (請先閲讀背面之注意事項再填寫本頁) •着· ,11 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29-
Claims (1)
- 508829 A8 B8 C8 D8 々、申請專利範圍 1 · 一種薄膜電晶體，其主要係針對一被搭載在絕緣 體基板上的薄膜電晶體，其特徵在於： (請先閲讀背面之注意事項再填寫本頁) 該薄膜電晶體具有半導體薄膜、與該半導體薄膜相接 而形成的閘極絕緣膜、以及閘極，上述半導體薄膜具有彼 此相向的第1雜質領域與第2雜質領域，且具有設成與上 述第1雜質領域與第2雜質領域之至少其中一個領域相鄰 的第3雜質領域，而該第3雜質領域的雜質濃度是一較上 述第1雜質領域或第2雜質領域的雜質濃度爲1 氏的雜質濃 度。 2 ·如申請專利範圍第1項之薄膜電晶體，上述第3 雜質領域內雜質濃度，在相對於上述絕緣膜基板呈交差的 方向的濃度分佈，則在上述半導體薄膜內之上述閘極絕緣 膜與上述半導體薄膜的界面附近成爲最f或是最大。 3 ·如申請專利範圍第1項之薄膜電晶體，上述第3 雜質領域內雜質濃度，在相對於上述絕緣膜基板呈交差的 方向的濃度分佈，則在上述半導體薄膜內之上述絕緣體基 板與上述半導體薄膜的界面附近成爲最小或是最大。 經濟部智慧財產局員工消費合作社印製 4 ·如申請專利範圍第1項之薄膜電晶體，上述閘極 之來自上述絕緣體基板之上方的投影的一部分則存在於上 述第3雜質領域.。 , 5 · —種薄膜電晶體，其主要係針對一被搭載在絕緣 體基板上的薄膜電晶體，其特徵在於： 在上述絕緣體基板與上述薄膜電晶體之間至少有一層 的絕緣體層，且該薄膜電晶體具有半導體薄膜與該半導體 -30- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 508829 A8 B8 C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 薄膜相接而形成的閘極絕緣膜、以及閘極，上述半導體薄 膜具有彼此相向的第1雜質領域與第2雜質領域，且具有 設成與上述第1雜質領域與第2雜質領域之至少其中一個 領域相鄰的第3雜質領域，而該第3雜質領域的雜質濃度 是一較上述第1雜質領域或第2雜質領域的雜質濃度爲低 的雜質濃度。 6 ·如申請專利範圍第5項之薄膜電晶體，上述第3 雜質領域內雜質濃度，在相對於上述絕緣膜基板呈交差的 方向的濃度分佈，則在上述半導體薄膜內之上述閘極絕緣 膜與上述半導體薄膜的界面附近成爲最小或是最大。 7 .如申請專利範圍第5項之薄膜電晶體，上述第3 雜質領域內雜質濃度，在相對於上述絕緣膜基板呈交差的 方向的濃度分佈，則在上述半導體薄膜內之上述絕緣物層 與上述半導體薄膜的界面附近成爲最小或是最大。 8 ·如申請專利範圍第5項之薄膜電晶體，上述閘極 之來自上述絕緣體基板之上方的投影的一部分則存在於上 述第3雜質領域。. 經濟部智慧財產局員工消費合作社印製 9 · 一種薄膜電晶體，其主要係針對一被搭載在絕緣 體基板上的薄膜電晶體，其特徵在於： 該薄膜電晶體具有：相接於該絕緣體基板而形成的半 導體薄膜，相接於該半導體薄膜而形成的閘極絕緣膜、以 及閘極，上述半導體薄膜具有彼此相向的第1雜質領域與 第2雜質領域，且具有設成與上述第1雜質領域與第2雜 質領域之至少其中一個領域相鄰的第3雜質領域，而該第 本ϋ張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 71 ^ 508829 A8 B8 C8 D8 六、申請專利範圍 3雜質τί!域的雜質濃度是一'較上述第1雜質領域或第2雜 質領域的雜質濃度爲低的雜質濃度。 1 0 ·如申請專利範圍第9項之薄膜電晶體，上述第 3雜質領域內雜質濃度，在相對於上述絕緣膜基板呈交差 的方向的濃度分佈，則在上述半導體薄膜內之上述閘極絕 緣膜與上述半導體薄膜的界面附近成爲最小，且在上述絕 緣體基板與上述半導體薄膜的界面附近成爲最大。 1 1 ·如申請專利範圍第9項之薄膜電晶體，上述第 3雜質領域內雜質濃度，在相對於上述絕緣膜基板呈交差 的方向的濃度分佈，則在上述半導體薄膜內之上述閘極絕 緣膜與上述半導體薄膜的界面附近成爲最大，且在上述絕 緣體基板與上述半導體薄膜的界面附近成爲最小。 1 2 ·如申請專利範圍第9項之薄膜電晶體，上述閘 極之來自上述絕緣體基板之上方的投影的一^部分則存在於 上述第3雜質領域。 1 3 · —種薄膜電晶體，其主要係針對一被搭載在絕 緣體基板上的薄膜電晶體，其特徵在於： 在上述絕緣體基板與上述薄膜電晶體之間至少具有一 層的絕緣物層，且該薄膜電晶體具有：相接於該絕緣體基 板而被形成的半導體薄膜，相接於該半導體薄.膜而形成的 閘極絕緣膜、以及閘極，上述半導體薄膜具有彼此相向的 第1雜質領域與第2雜質領域，且具有設成與上述第1雜 質領域與第2雜質領域之至少其中一個領域相鄰的第3雜 質領域’而該第3雜質領域的雜質濃度是一較上述第1雜 本紙張尺度適用中國國家標準（CNS ) Α4規格（ 210X297公鼇) I-------Ac II (請先閲讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 32- 508829 A8 B8 C8 D8 六、申請專利範圍 質領域或第2雜質領域的雜質濃度爲低的雜質濃度。 1 4 ·如申請專利範圍第1 3項之薄膜電晶體，上述 第3雜質領域內雜質濃度，在相對於上述絕緣膜基板呈交 差的方向的濃度分佈，則在上述半導體薄膜內之上述閘極 絕緣膜與上述半導體薄膜的界面附近成爲最小，且在上述 絕緣體基板與上述半導體薄膜的界面附近成爲最大。 1 5 ·如申請專利範圍第1 3項之薄膜電晶體，上述 第3雜質領域內雜質濃度，在相對於上述絕緣膜基板呈交 差的方向的濃度分佈，則在上述半導體薄膜內之上述閘極 絕緣膜與上述半導體薄膜的界面附近成爲最大，且在上述 絕緣體基板與上述半導體薄膜界面附近成爲最小。 1 6 ·如申請專利範圍第1 3項之薄膜電晶體，上述 閘極之來自上述絕緣體基板之上方的投影的一部分則存在 於上述第3雜質領域。 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 33 -
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