TW490636B - Processor for executing highly efficient VLIW - Google Patents

Processor for executing highly efficient VLIW Download PDF

Info

Publication number
TW490636B
TW490636B TW087109487A TW87109487A TW490636B TW 490636 B TW490636 B TW 490636B TW 087109487 A TW087109487 A TW 087109487A TW 87109487 A TW87109487 A TW 87109487A TW 490636 B TW490636 B TW 490636B
Authority
TW
Taiwan
Prior art keywords
aforementioned
code
instruction
scope
block
Prior art date
Application number
TW087109487A
Other languages
English (en)
Inventor
Shuichi Takayama
Nobuo Higaki
Original Assignee
Matsushita Electric Ind Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=15685098&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=TW490636(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Matsushita Electric Ind Co Ltd filed Critical Matsushita Electric Ind Co Ltd
Application granted granted Critical
Publication of TW490636B publication Critical patent/TW490636B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3818Decoding for concurrent execution
    • G06F9/3822Parallel decoding, e.g. parallel decode units
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145Instruction analysis, e.g. decoding, instruction word fields
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/30149Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/3016Decoding the operand specifier, e.g. specifier format
    • G06F9/30163Decoding the operand specifier, e.g. specifier format with implied specifier, e.g. top of stack
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/3016Decoding the operand specifier, e.g. specifier format
    • G06F9/30167Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181Instruction operation extension or modification
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3824Operand accessing
    • G06F9/383Operand prefetching
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3836Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3853Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution of compound instructions

Description

Λ7 B7
五、發明説明(1 )
【發明之領域J 本發明係關於-種採取VLIM構之處理機,尤 闕於一種實行較短字長且高碼效率之處理機。'、 [習知技術之說明;| 隨者近幾年之多媒體關聯機器之增大及電子機器之小 \而要求可高速度地處理音頻和圖像f料之微處理機 。作為因應此要求之微處理機用者有:採取vuw— 1〇ng Ins她ti(m偏則之處理機(以下稱為「VLIW處 理機」)。 、VUW處理機,係、在内部備有多數之運算單元,並同 持並行地實行存放在—個vuw之多數之操作。這種v㈣ ’係藉編譯程式來檢出原始程式中之運算等級之並行性, 並在排程後生成者。然而,尤其是,在機器裝配用途方面 由於轾式之碼尺寸成為問題而需要處理,故如256位元 -般之長VLIW,或頻繁地插入有無動作指令(以下,稱「 N〇P指令」)之碼效率不良之VUW者,因而並不適用。 而在用以實仃較短字長之指令的習知vliw處理機, 則有一種用以實行可同時指定最大兩個操作之32位元指令 的VUW處理機(例如’揭露於特開平9-26878之資料處理 裝置)。 第1圖⑷及第1圖⑼,係顯示上述習知㈣之指令格 式二其係分別表示同時指定二個操作之指令格式,及僅指 指定一個操作之指令格式。此習知技術,係藉2位元之格 490636 A7 B7 五、發明説明(2 式欄410之值來控制其指令中所存放之操作數和實行順序 ,以便提高碼效率者。 然而,依照上述習知技術,可藉32位元長之-個指令 同時指定之操作數,最高為兩個,因此其並行並不能稱謂 充伤又若奴進行使用了超過某長度之字長的運算時, 欲存在著才"之碼效率會指降低之問題。例如,為了將W 位元之常數置位於暫存器而將其常數分割成兩個,並置位 了常數之上位16位元後置位了下位16位元時,僅僅為了該 4操作之指定即花費了二個之32位元長指令。 發明之概要 於是,本發明係鑑於上述缺點而做者,其第一目的係 =提(、種心實行高並行性之VLIW處理機,以便可 ^=為&短子長之指令且具有可同時指定多數操作之高 的構造之指令’例如,只要是32位元長之指令即可 和疋三個以上之操作的高並行性之指令。 又’本發明之第二目的係在於提供ivuw處理機 八糸用以實仃具有既為較短字長之指令,且 =較長字長之常數的場合,也不易降低碼效率之構造的指 為了達成上述第—目的’本發明為一種 :::個以上作業搁的指令之—呈第!; 僅料—個㈣指定操作種類之操作碼,而第 (用以指定成為操作對象與且一個r含上有之運算元 (210x297公浚) --------mlr 裝-- (請先閲讀背面之注意事項再填寫本頁} -i口 490636 A1 五、發明説明( 操作=解碼手段’係用以解碼前述第—作業攔所存放之 結二根據藉助前述第,手段之解碼 述細作碼所指定之操作; 操作手段,係用以解碼前述第二作業搁所存放之 ”第:Γ::段,係根據藉助前述第二解碼手段之解碼 、、。果對於由前述運算元 碼所指定之操作。 疋之貝科’實仃由則述操作 藉此,於指令中夕;5 yI、 y 明示性運算元之摔作 固#作’只可存放不伴隨著 財行-具有既為:字 掘你” 長之指令,且,可同時指定斗容 =效率的構造之。 又,前述第一作業攔中所存放 作成等於前述[a心 料馬的位數,也可 可使指令中所::=Γ所存放之操作碼的位數。藉此 解碼器電路等簡單化。#作碼的位數共同化,所以可使 經 濟 部 中 標 準 局 Μ 消 合 作 社 印 製 又各有前述指令之作業攔為三 係與前述第二作業攔相同之位數,:二途第三作業攔 第三解=前述,理機更包含有: ’解碼前述操作碼;:於别述第三作業搁存放了操作瑪時 第三實行手段,係根據 4,對於由前述·元所二m碼手段之解碼 所#曰疋之資料,實行由前述操作 Λ7 五、發明説明(4 ) 碼所指定之操作。 藉此可實現用以同時實 VLIW處理機。 口辉忭的冋並仃性之 又,前述第一實杆 程式的流程。藉此,通常不又丄5控制含有應實行指令之 在小位數之作_ E要多位數之分域作被分配 乍業搁’因此可定義高碼效率之指令集。 作=之^第二實行手段,也可控制由存放在前述第二 =:運异元所指定的資料之轉移;而前述第三實行手 料之算術邏輯運算。^ 業搁之運算元所指定的資 兄由指令中之-個摔外部記憶體之資料轉移成為 岸呈備之運苴1 疋’因此可使VLIW4理機所 備之運异兀存取電路簡單化。 實行2有H達成上述第二目的,本發明為—種用以解碼 -以上作業攔的VLIW處理機,其第一前 業攔中僅存放一個用來拃 八 ,a乍 來私疋刼作種類之操作碼或僅存放常 :運:第:前述r搁中則只存放-個操作碼與二 經濟部中央標準局員工消費合作社印 ,包=用"^曰疋成為操作對象之資料)的組或常數;且 解碼段,係於前述第-作業欄存放有操作碼時 第一實行手段,係根據藉助前述第一解碼手段 ,、、。果,實行由前述操作碼所指定之操作; 第二解碼手段’係於前述第二作業攔中存放 時解碼前述操作碼;及 ’、馬 本紙張尺度 7 490636 Λ7 B7 五 經濟部中央標準局員工消費合作社印製 發明説明( 第二貫行手段,係根據藉助前述第 結果,對於由㈣衫之行㈣== 碼所指定之操作。 保作 藉此即使在指令中之某作業攔有必要存放無用石馬之 =’也w其他操作所使用之常數_,因此即使為較 短子長之指令,也可眚頻用 了貫現用來貫仃具有不易降低碼效率之 構造的指令之VLIW處理機。 /又,前述指令更包含一存放有袼式碼之格式化搁,其 係用來指定前述第一及H 々 乐及第一作業攔各個是否只存放常數; 前述VLIW處理機更包含: 格式解碼手段’係用以解碼前述格式碼;及 …常數記憶手段’係藉由前述格式解碼手段解碼為在前 述第及第—之至> _個作業欄只存放有常數時,將其常 數取出並予以記憶。 藉此/業攔中所補足之常數被存儲在常數記憶手段 從而可藉其他&令中所存放之操作來利用其常數,因此 即使為較短字長之指令,且,虛 處理較長字長之常數的場合 ’也可迴避碼效率之降低。 又,前述格式化攔之位齡,火、+r 谰您位數别述第一作業攔之位數, 存放在前述第二及第三作孝棚趑 户系襴之刼作碼的位數,存放在前 述第二及第三作業攔之各運算 一 崎井兀的位數,可作成均為η位 元。糟此,構成一個指令之所右納 7 <所有攔位之位數均成為同一, 因此,可使VUW處理機之内部電路簡單化。 本發月係、於用來實行由多數之作 之指 本紙張尺度適财關家標準(CNS ) Α4規格 ^ imr批衣-- (請先閲讀背面之注意事項再填寫本頁) -訂 B7 ㈣636 五、發明説明(6 ) 令的VLIW處理機,前述作業攔之大小可為不均等, 述指令之指令字長也可作成無法用前述指令所有之作業: 之數來除盡者。藉此,可從指令中之所有作業棚必須同二 字長之限制解放,以便定義高碼效率之指令格式,因 實現用以實行既為較短字長之指令,1,具有可同時指^ 多數操作之高碼效率的構造之指令的,vuw處理機。疋 又,本發明係於用來實行由多數作業棚所成之 VUW處理機,前述作業攔之大小可為不均等,且t 令可在32位元之指令字長中備有三個作業欄,藉此 現-種絲實行可指定32位元長且三個操作之高 令的VLIW處理機。 ?曰 又’本發明,係於用來實行由多數作業搁所成之指令 的VLIW處理機,可使前述作業攔中之至少—個具有不同 之運算元的數。藉此’可從指令中之所有作業欄:須具: 基個數之運算it的限制解放,因此可定義高碼效率之指 又,本發明,係於用來實行由多數作業欄所成之指人 的VUW處理機,可使前述作業攔中之—個成為只由㈣ =成。藉此,較之在指令中之所有作業欄存放操作碼盘 運异το之組的情況,更可縮短指令之字長,因此可實現一 用來實行具有高碼效率之構造的指令之VUW處理機。 =述,藉由本發明來實現一種,用來實行既為較短 ,令,且,具有可同時指定多數操作之“效率的構 U之指令的,VLIW處理機;尤其I就可作為-用來處 本紙張尺度適用中國國家標準(CNS ) A#規格( ; ; #«^1 (請先閱讀背面之注意事項再填寫本頁
、1T 4 經濟部中央標準局員工消費合作社印製 210X297公釐 經濟部智慧財產局員工消費合作社印製 A7
第i圖(a)及第i圖(b)係顯示習知技術之指令格式;且 ’分別顯示同時指$二個操作之指令格式,&只指定一個 操作之指令袼式。 第2圖⑷為本發明之處理器實行指令之棚位構成。 第2圖(b)〜第2圖⑷,係顯示16種類之指令格式。 第2圖(b)為可同時指定三操作之指令格式;第2圖⑷ 為可同時指定二操作之指令格式;第2圖⑷為可同時指定 一操作之指令格式。 σ第3圖為一說明目,係用以說明由第2圖所使用的三種 操作碼CC、ορι 、“〇ρ2”的各個所指定的具體操作: 第4圖為$塊圖,係顯示該處理機之硬體構成。 第5圖為方塊圖,係顯示該處理機之常數暫存器36 及其周邊電路之詳細構成。 第6圖⑷⑷,係顯示藉助第5圖所示之常數暫存器 控制部32之常數存儲方法。 第6圖⑷係顯示袼式碼為“〇,,或“1”時之存儲方法;第6 『()係顯不格式碼為“ 4”時之存儲方法;第6圖(C)係顯示 式焉為5時之存儲方法;第6圖⑷係顯示格式碼為“2”
本紙張尺度適用中國國家標準(cns)a^^ x 297公釐)
^--------- (請先閲讀背面之注^5事項-再填寫本頁) 10 490636 A7
五、發明說明'Ττ、)一
、‘‘3”及“Α”之任一時或常數暫存器36之存儲值被作運算元 指定時之存儲方法。 第7圖為一方塊圖,係顯示該處理機之pc部33的詳細 構成。 第8圖為一流程圖,係顯示處理32位元常數之一處理 例0 第9圖,係顯示由該處理機來進行第8圖所示之處理的 程式例。 第10圖為定時圖,係顯示實行第9圖所示之程式時本 處理機之動作。 第11圖係顯示由該處理機來進行16位元常數之處理的 程式例。 第12圖(a),係顯示由通常之處理機所實行的指令攔 位定義。 第12圖(b),係顯示該指令格式。, 第13圖,係顯示由上述通常處理機來進行與第9圖所 示之程式同一内容之處理的程式例。 - 第14圖,係顯示由上述通常處理機來進行與第u圖所 示之程式同一内容之處理的程式例。 第15圖(a)〜第15圖(d)係顯示關於本發明VLIW處理機 的指令構成之變形例。 第16圖為一方塊圖,係顯示用以實行第15圖所示 之指令的關於本發明變形例之VLIW處理機之構成。 適宜實施例之說明: 以下,使用圖式來詳細說明本發明處理機之實施形態 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) f睛先閱璜背面之注意事項再填寫本頁) -I mtmm n n 1 n ϋ ϋ 一I I mbw m n . 經濟部智慧財產局員工消費合作社印製 11 490636 ΑΊ _____ΒΊ 五、發明説明(9 ) ~ 。又,於本說明書,所謂「指令」係意味著由來本處理機 同時並行地解碼實行碼全體;又,所謂「操作」係意味著 可由本處理機並行地實行的數值運算,邏輯運算、轉移、 分支等之處理單位或用以指定其處理單位之代碼。 指令格式 首先,就由本處理機解碼實行之指令之構造,說明之 〇 本處理機為VLIW處理機,係用以解碼實行32位元定 長之指令。 第2圖(a),係顯示由本處理機的指令5〇之攔位構成。 第2圖(b)〜第2圖(d)係顯示16種類之指令格式;其中,第2 圖⑻為可同時指定三操作之指令格式,第2圖⑷為可同時 指定二操作之指令格式,第2圖⑷為可同時指定一操作的 指令格式。 經濟部中央標準局員工消費合作社印製 · ^ mr批衣— (請先閱讀背面之注意事項再填寫本頁) 4 此指令5〇為32位元定長,係、由分段成各4位元的8個實 體攔(從上位Ρ〇._51,ρ1·〇攔52,···ρ3,58)所成。又,將 ρ2·0攔53〜Ρ2·2欄55之群彙總起來稱做第一運算攔%,並 將Ρ3.0襴56〜ρ3.2攔58之群總括起來稱呼第二運算搁6〇。 於第2圖(b)〜第2_中,“_,,為常數; 此 常數之操作之種類而意味著立即值,絕對地址,位 數值常數和文字常數。“。p”係意味著用來指定操作種g 2作:;“RS”係意味著成為源運算元之暫存器;“Rd”係 意味著成為目的地位元之暫存器;“cc”係意味著用來指定 分支操作之操作碼,此分支操作係將本處理機所具備之專 本紙張尺度適财® _縣(CNS ) A4規格(------ A 上 -12 - 五 、發明説明(1〇 經濟部中央標準局員工消費合作社印t 用32位元暫存器(第4圖所示之常數暫存器36)之存儲值作 為分支對方之絕對地址或相對地址(位移)。 又,緊接著此等碼之後添附的數值,係表示為第一運 算欄59及第二運算欄60中之那一操作而使用者。例如,若 格式碼為“6”之指令格式時,意味著:―卿中所存放 ‘之4位元常數“constl,’與"^攔“中所存放之以立元常數 ‘‘‘‘C〇nSU”係結合著,而成為對應於第—運算攔59之操作碼 op 1”的源運算元,以作8位元常數。 又’沒有數值之常數“eGnst,,係表示存放在本處理機 所具備的專用32位元暫存器36之常數。例如,存放在格式 碼為之指令格式中ρ1·52之常數,係存儲在暗默地 指定之常數暫存器36的常數。 。第3圖為一說明圖,係用以說明由第2圖所使用的三 刼作碼CC ’。pl”及“。ρ2”之各個所指定的具體操作。 4位元之操作碼“cc,,’係用以指定16種之分支操作 之—個。-個分支操作,係由分域件及分支形式所特心 楚分支條件有:相等Ο”),不相等Ο”),較大(“gut,,) t。而分支形式則有:將上述常數暫存器36之存儲值作為 为支對方之絕對地址分支之形式(於助憶顯㈣未添附” 者);及作為相對地址分支之形式(於助憶顯示中添附“广者) 〇如才呆作碼eq,係意味著當前之比較結果相等時進 ^、g對地址&疋之分支的操作;而操作碼“邮”則意味 者虽前之比較結果相等時進行藉助相對地址指定之分支的 操作。 刀又叼 種 中 定 . ^ mr^-- (請先閱讀背面之注意事項再填寫本頁) 訂 I _------- 本紙張尺度朝怍) α^τ^^γγ-— - 13 -
Λ7 B7 五、發明説明 (11 ) 4位元之操作碼“〇pl”有:用以指定屬於(加法)、 ‘sub”(減法)、“mul,,(乘法)、“and,,(邏輯積)、“〇r,,(邏輯和) 等算術邏輯運算的操作中之一個的情況;及用以指定屬於 “mov”[字(32位元)資料之轉移]、“m〇vh”(半字盗料之轉移) movb (子節資料之轉移)等暫存器。暫存器間之操作中 之一個的情況。 4位兀之操作碼“〇p2,,有:除與上述操作碼“叩丨,,同樣 之算術邏輯運算及暫存器,暫存器間轉移以外,更加上用 以指定屬於“Id,,(從記憶體向暫存器之_字資料之負載), st (從暫存杰向記憶體之字資料之存儲)等暫存器。記憶 體間轉移之操作中的一個之情況。 其次,說明第2圖⑷所示之各攔51,52,59,6〇之特徵。 P〇.〇攔51,係用以存放用來特定此指令咒之格式的4 位元格式碼之攔位;具體言之,其係用以指定第頂⑻〜 第2圖(d)所示之16種指令格式中之一個。
Pl.0搁52,係用以存放常數或分支用之操作碼的欄位 此pi ·0攔52中存放有常數時(格式碼1 *〜9日 二=有:成為存放在常數暫存器36之對象 ^式㈣,μ,5時);及構„ — 之運算元的一部分之情夂m 連异欄丨 ^、、 丨刀之潰况(格式碼%7,8,9,b時),再 右成為存放在常數暫存器之對象時, 口 元常數的情況(格六、 、 /、存放其
It况(格式碼=〇,1時);及與 運算攔60中所存放的12位元之常數η;1异搁59或第· 之常數-同存儲之情況(格」 ——--— 、發明説明(12 ) ~—一 ' --------- 碼=4,5時)。 · ^ β"枯衣-- (請先閱讀背面之注意事項再填寫本頁) 若在此P1,0攔52存放有分支用之操作碼“cc,, 女、式2,3,八時),思、味著將存健在常數暫存器36之常數 作為分支對方之絕對地址,或,相對地址(位移)分支。 第運算攔59,係用以存放操作碼與運算元(源及目 的地)之組或常數;其中操作碼係用以指定沒有本處理機 與外部(記憶體)間之資料轉移的操作(算邏輯運算、暫存 器間轉移)。 第一運算攔60,係除了上述第一運算欄%之情況以外 ’有時候也錢射碼與運算元之組;其巾操作碼係用以 指定伴隨著本處理機與外部(記憶體)間之資㈣移的操作 (暫存器·記憶體間轉移)。 又,如上述操作種類之對於各攔之分配係基於··在諾 埃曼型之本處理機方面,並不需要同時實行兩個以上之分 支操作;及將本處理機與外部(記憶體)之運算元的輸入輸 出口(第4圖中之運算元存取部4〇)限定於一個等。 經濟部中央標準局員工消費合作社印製 在此,第2圖(b)〜第2圖(d)中所示之指令格式,具有 以下之特徵。 第一,從觀看常數“const”可知,使常數存儲於常數 暫存器之指令格式有以下之三種。 (1)格式碼“0”或“1”時: 依照此指令’存放在pi.0欄52之4位元常數係存儲在 常數暫存器36。 ⑵格式碼“4”時: 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐 15 經濟部中央標準局員工消費合作社印製 Λ7 了"* " " B 1 II .............. .........— 丨 -.!! — —— 五、發明説明(13 ) 依照此指令,存放在?1.〇攔52〜ρ2·2欄55之16位元常 數係存儲在常數暫存器36。 ⑶格式碼“5”時:依照此指,存放在卩丨^襴52&ρ3.〇欄56〜p3.M_58i16 位元常數,係存儲在常數暫存器36。 第二’本處理機,雖可用一個指令來指定三個操作, 但此時’從第2圖(b)所示之三操作用的指令格式可知,那 些二個之操作種類係成為以下之任一組合。 ⑴將4位元之常數置位於常數暫存器的操作與二個之 泛用操作(格式碼為‘‘〇,,、“i,,時)。 ⑵將置位在常數暫存器36之值作為絕對地址或相對地 址來为支之操作與二個之泛用操作(格式碼為“2,,、“3,,時) 〇 如此,本處理機之指令具有:儘管為32位元長但仍可 同時扣疋最大二個操作的高碼效率之欄構成。 (處理機之硬體構成) 其次,說明本處理機之硬體構成。 第4圖為方塊圖,係顯示本發明處理機之硬體構成 〇 本處理機’係如上述,用以並行實行最大三個之操作 的犯題理機;且,大別之,由指令暫存器1〇,解碼部 20及實行部30所構成。 7暫存器1G,係用以保持係指令取出部39發送過來 的一個指令的32位元之暫存器。 本紙張尺μ财晒緖 (請先閱讀背面之注意事 4 項再填. 裝-- :寫本頁)
、1T 4 16 五 、發明説明(14 ) A7 B7 經濟部中央標準局員工消費合作社印製
、解碼部20,係用以解碼指令暫存器_保持之指令, 並將對應於其解碼結果之控制線輸出至實行部崎,而大 別之由格式解碼器21及指令解碼器22所構成。 解碼器22更包含··分支解碼器23,其係用以解碼 Pi .〇攔12中所保持之操作碼“⑶,,,並根據其結果來控制ρ。 4 33 ’第-運异解碼器24,其係用以解碼㈣攔u中所保 持之操作碼,並根據其結果來控制第一運算部37 ;及第二 運算解碼器25 ’其係用以解碼?3()攔16中所保持中操作碼 ’並根據其結果來控制第二運算部38及運算元存取部4〇。 才°式解碼器21,係藉著解碼Ρ〇·〇攔11中所保持之4位 =之才口式碼’而特定指令暫存器1()所保持之指令格式究竟 弟2圖⑻〜第2圖⑷所示之16種中之那一種,按照其結果 許:或禁止藉助分支解碼器23,第-運算解碼器24及第二 運算解碼$25之解碼動作,或使實行部3()之常數暫存器控 制部32動作。 二 又…上述解碼裔21 ' 23〜25,係在基本上^週期解碼 個運算tl ’並將控制錢給與實行部3()。又,用以連接 暫存裔10與實仃部3〇之26位元之常數信號線%,係用 |多指令暫存HH)巾所存放之常數和運算元至實行部3〇 排。 /于P 〇係根據解碼部20之解碼結果,並行實行最 個之操作的電路單元者,其係由實行控制部31、pc部 33 ’暫存器群34,第-運算部37,第二運算部38,指令取 出部39及運算元存取部4〇所構成。又,在此實行部30之中 IΓ—#·^II (請先閱讀背面之注意事項再填寫本頁)
、1T it
本紙張尺度適(CNS (210X297公釐) 17 五、發明説明(15 ) — — - 關於常數暫存器控制部32、pe_及常數暫存器%者,係 在另外之圖式進一步顯示詳細構成。 實行控制部31,係根據解碼部20之實行結果來控制實 行部30之各構成要素33〜4〇之控制電路和配線之總稱;其 除了具有通常處理機應具備之構成要素(定時控制、動作 許可禁止控制、狀態管理、嵌入控制等之電路)以外,更 具有本處理機特有之常數暫存器控制部32。常數暫存器控 制部32,係根據來自格式解碼器21之指示,進行將保持在 才曰々暫存器10之4位元或16位元之常數(c〇nst)存儲於常數 暫存器3 6之控制。
Pc(Program Counter0p33,係在藉助分支解碼器23之 控制下,將存放有下一個應解碼實行之指令的外部記憶體 上之地址(未圖示),輸出至指令取出部39。 指令取出部39,係透過32位元之IA(Instructi〇n adress ••指令地址)匯流排及32位元之ID(Instructi〇n Data :指令 資料)匯流排,從未圖示之外部記憶體取出指令塊,將之 保持於内部之指令快速緩衝記憶體同時,將相當於輸出自 pc部33之地址的指令供給指令暫存器1〇。 暫存器群34,係由15個之32位元泛用暫存器35及一個 之32位元常數暫存器36所構成。存儲在此等16個之暫存器 35、36之值,係根據第一運算解碼器24及第二運算解碼乃 之解碼結果,轉移至第一運算部37及第二運算部38,在此 細*予運算,或者,單純通過此處後,被送至暫存器群3 4或 運算元存取部40。又,存儲在常數暫存器36之值,除了被 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) ---^裝------訂 經濟部中央標準局員工消費合作社印製 4VU0J0 A7 B7 經满部中央標率局貨工消費合作社印繁 五、發明説明(16 用於第一運算部37及第二運算部 划μ 备 <連异以外,也被轉移至 pc部33,在此為了生成成為 又對方之有效地址而被使用 運#部37,係於”具有—對於二個32位元資申 進行鼻術邏輯運算的則及進行乘法之乘法器,並在藉卑 第一運算解碼器24之控制下實行:種操作(算術邏輯· 及暫存器間轉移)。 第二運算部38,係與第-運算部37同樣,於内部具有 -對於二個之32位元資料進行算術邏輯運算之則及一進 行乘法之乘法n,並在藉助第二運算解碼器25之控制下實 行二種操作(算術邏輯運算及暫存器間轉移)。 運算元存取部40,係在藉助第二運算解碼器25之控制 下’在暫存器群34與未圖示之外部記憶體間進行運算元轉 移的電路;其在内部具有用來保持其運算元和運算元地址 之緩衝器。具體言之,例如,若在指令暫存器1()之ρ3ι搁 16存放有操作碼“ld”時,存放在外部記憶體之丨字資料則 經過運算疋存取部4〇而被負在暫存器群34之任一暫存器; 又,右存放有操作碼“st”時,暫存器群34中之任一暫存器 之存儲值則被存儲在外部記憶體。 上述pc部33 ’暫存器群34,第一運算部37,第二運算 部3 8及運算元存取部4〇,係如圖所示,由内部匯流排(L1 滙流排、R1匯流排、L2B流排、R2S流排、Dls流排、 D2匯流排)所連接著。又,u匯流排及尺2匯流排,係分別 連接至第一運算部37之兩個輸入口; L2匯流排及R2匯流 本紙張尺度適用中國國家標準(CNS ) A4規格(21 Οχ 297公董 IΓ 衣-- (請先閱讀背面之注意事項再填寫本頁) -丁 . 、!· 五 、發明説明(17 A7 B7 經濟部中央標準局員工消費合作社印製 排係分別連接至第二運算部38之兩個輸入口 及D2匯流排,係分別連接至第一運算部37及第二運算部% 之輪出口。 (常數暫存器36及其周邊電路之詳細構成) 其次’就常數暫存器36及其周邊電路,詳細說明之。 第5圖為一方塊圖,係顯示常數暫存器%及其周邊電 路之詳細構成與連接關係。又,圖中之固定值(“〇,,)27, 係意味著表示常數“〇,,之四條信號線的固定配線。 吊數暫存器控制部32,係由五個3輸入選擇器32a〜32e 及三個之4輸入選擇器32f〜32h所構成;常數暫存器36, 則由八個4位元寬度暫存器36a〜36h所構成。又,各輸入 輸出資料為並行4位元。 常數暫存器控制部32 ’係按照來自格式解碼㈣及指 令解碼器22之㈣㈣,㈣上述A個輸人選擇器仏〜 饥,藉此利用以下所示之四種存儲方法之任一方法,使 保持在指令暫存器10之常數或零存儲於常數暫存器%。 第6圖⑷〜第6圖⑷為說明圖,係用以說明其四種之 存儲方法。 第6圖⑷係顯示藉由格式解碼㈣解馬為抑糊^中 所保持之值為‘‘〇,,或“ i,,時之存儲 _ 方法。這疋,相當於僅 存放在Ρ1·_12之4位元常數存儲於常數暫存㈣之= 。具體吕之,使常數暫存器36 π保符之資料以4位之單元 移位於上位之同時,將指令暫在 7晋存态10之Ρ1.0攔12中所佯捭 之4位元常數存儲在常數暫存器% 一厅保持 最下位的4位元暫存器 本紙張尺度剌 ~____ -20 - --·---;----II (請先閱讀背面之注意事項再填寫本頁) 1TίI---0丨-I----------
11 I 1 - -I 五、發明説明(18 kl B7 經濟部中央標準局員工消費合作社印製
36h 〇 第6圖(b),係顯示藉由格式解碼器21解碼為㈧川攔^ 中所保持之值為“4,,時之存儲方法。這是,相當於將存放 在pl ·〇攔12〜P2.2攔15之16位元常數存儲於常數暫存器36 之情況。具體言之,使常數暫存器36之下位16位元36e〜36h 中所保持之資料移位於上位16位元36a〜36d之同時,將指 令暫存器10之Ρ1·0攔。〜…攔”中所保持之“位元常數 ,存儲於常數暫存器36之下位16位元36e〜36h。 第6圖(c ),係顯示藉由格式解碼器21解碼為?〇〇攔11 中保持之值為“5,,時之存儲方法。這是相當於,將存放在Ρΐ·0欄12及ρ3·〇攔16〜ρ3·2攔18之16位元常數,存儲在常 數暫存器36之情況。具體言之,使常數暫存器36之下位16 位元36e 36h中所保持之資料移位至上位16位元36d 之同時,將指令暫存器10之Ρΐ·〇攔12及Ρ3·_16〜ρ3.·18 中所保持之16位元常數’存儲於常數暫存器36之下位16位 元 36e〜36h 〇 第6圖⑷,係顯示藉格式解碼器以來解碼為p〇〇搁u 中保持之值為2、3’及“A”巾之任—時或藉指令解碼器22 來解碼為在P2·1攔14,P2·2欄15、P3.2攔17及p3.3攔18之 至少-個指定常數暫存器(R15)時之存儲方法。這是相當 於」㈣由存放在P1.G欄12之分支操作,第-運算攔59及 第二運异攔60之至少_個操作使㈣出)常數暫存器^之 存儲值後將王零存儲於常數暫存物36(清除常數暫存器叫 之隋况,、體。之,當常數暫存器36之存儲值由pc部33 • In I - I . (請先閱讀背面之注意事 :----# 之注意事項再填. 裝-- >寫本頁) m n n n n 4
本紙張尺度適财關家標準(cnS 五、發明説明(19 A7 B7 M.满部中央標準局貝工消費合作社印象 ’第-運异部37及第二運算部38之任—所讀出後,緊接著 將32位元之常數“〇,,存儲於常數暫存器%。 又’在系數暫存器36之使用後預先清除之目的係在於 ’保證常數暫存H36中經常存儲有零擴充之值。在此,所 謂零擴充,係、指某數值之有效位數未達一定之位數時,以 零彌補比其有效位數更上位之所有位數之處理而言。 如上所述,若指令暫存器10之Ρ0·0攔11之值為“〇,,、“1,, 、“4”、“5”時,一面使已存儲在常數暫存器%之常數移位 一面將新常數存儲在常數暫存器36。又,常數暫存器%, 其存儲值一旦被讀出使用的話,其内容即被刪除。如此進 仃之後,常數暫存器36可記錄一個接一個地被存儲之常數 ’直到其内容被讀出為止。 (pc部33之詳細構成) 其次’說明pc部33之詳細構成。 第7圖,係顯示pC部33之詳細構成的方塊圖。 PC部33係包含:用來表示常數“4”之固定性配線,即 固定值(“4”)33a : 2輸入選擇器33b ;加法器33c ;用以保 持下一個應解碼實行之指令的地址之?〇33(1 ;及4輸入選擇 器 33e〇 此pc部33 ’係按照來自解碼2〇之控制信號使選擇器33b 、33e動作,藉此將以下三種值之任一作為有效地址,從 選擇器33 e輸出至指令取出部39。 (1)於pc 33d之内容加算“4”之值 這是相當於不分支而依次實行之情況,即,相當於已 (請先閱讀背面之注意事項再填寫本頁) S·
、1T .I- - 22 五、發明説明(2〇 ΡκΊ Β7 經濟部中央標準局員工消費合作社印製 未指定分支操作之情況。又,之所以加 ⑼ 個指令之長度為4字節(32位元)之故。 (J,C 33d之内容加算常數暫存㈣之内容的值 &是相當於’若將f暫存器乂之内容作為相對地址分 /· ’㈣,由分支解碼器23解碼為藉由ρ1·2指定有 精助相對地址之分支的情況。 ⑶常數暫存器3 6之内容 這是相田於#將常數暫存器之内容作為絕對地址分 从寺例#纟刀支解碼器23解碼為藉由pi ·0攔12指定有 藉助絕對地址之分支的情況。 、如上所述,此pc部33,由於備有專用之加法器3^, 成為直接使用常數暫存II 3 6所保持之值,所以可與第一運 算#37和第—運算部38之運算獨立並行,進行將常數暫存 器36之存儲值作為絕對地址或相對地址支之實行控制。 (處理機之動作) 其次,就解碼實行了具體指令時之本處理機之動作, 說明之。 第8圖為一流程圖,係顯示處理32位元常數之一例。 於本圖中顯示:求出暫存器仙與尺丨之存儲值差(步驟 S80);將暫存器尺2之存儲值乘積於其結果(步驟S8〇);將 暫存器R2之存儲值乘積於其結果(步驟S81),進而將32位 元之常數“0x87654321,,(16進制數之“87654321”)加算於其 結果(步驟S82,S83);最後,將暫存器R3預先予以清除(步 驟S84)等處理。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) J I- i · , ; -- (請先閱讀背面之注意事項再填寫本頁)
、1T 4 23 五、 經濟部中央標準局員工消費合作社印製 發明説明(21 第9圖’係顯示由本處理機來 容的程式例。此程式,俜由=個々人丁第8圖所不之處理产 示田一個指令71〜73所Μ 士 w-相當於一個指令,各沪人 斤構成。:I们 來表達。又,常數皆二=由各欄中所存放之助情 白用16進制數來表達。又,“fmt ηίη=ί 〜F)”係表示格式碼“η” ㈣ 中之一個暫存器。又,“R15,,#“ V表讀存器群34 係意味者常數暫存器36。 之J :為一定時圖’係顯示實行第9圖所示之程式時 之本處理機之動作。於本圖中 ^字 蘄六^ 令·時4里週期;泛用 暫存益R0〜R3及常數暫存器幻 、R1、L2、R2之資料。 内在四個滙流排L1 使用上述第9圖及第10圖,來說明每各指令71〜73之 本處理機的動作。 (指令71) 第10;將^71負載於&令暫存器1()時’本處理機則進行 苐10圖之時鐘週斯to〜tl所示之動作。由於格式解碼器21 ’從指令暫存請之pG._n之值(“fmt4”),判斷為此指 令係格式碼“4,,之2操作指令,進而控制實行部加便可並 行實行以下兩個操作。 (1)第一操作 由常數暫存器控制部32控制内部之八個選擇器32a〜 31藉此使用第6圖⑻所示之存儲方法,將^柳2〜p2.2 ㈣中所保持之16位元常數(〇χ 8765)存儲於常數暫存器 36之下位16位元。其結果’如第1〇圖之時鐘週期⑺〜⑽ 示,常數暫存器IU5之内容’從到那時為止之“〇χ〇__〇” 本紙張尺度適用中國國家標準(CNS ) Α4規格(21 Οχ 297公釐
24 6 3 06 五 經满部中央標準局員π消費合作社印f A 7 ^ —______________ ΒΊ 發明説明(22 ) " 變化為 “0X00008765”。 ⑵第二操作 由第二運算部38,將泛用暫存器R0之内容(“〇 χ 33333333”)及泛用暫存器R1之内容(‘‘〇χ 22222222。作為輸 入,在此進行減法後,將其結果再存儲於泛用暫存器r〇 。其結果,如第10圖之時鐘週期t0〜tl所示,泛用暫存器 R0之内容,從到那時為止之“0 X 33333333,,變化為 11111111” 。 (指令72) 其次,當將指令72負載於指令暫存器1〇時,本處理機 則進行第10圖之時鐘週期t0〜tl所示之動作。由格式解碼 器21,與上述指令71之情況同樣,從指令暫存器1〇2p〇〇 攔11之值(“fmt4”),判斷為此指令係格式碼“4,,之2操作指 令,進而控制實行部30,以便可並行實行以下兩個操作。 (1)第一操作 由常數暫存器控制部32,控制内部之八個選擇器32& 〜32h,藉此使用第6圖(1))所示之存儲方法,將?1〇攔12 〜ρ2·2欄15中所保持之16位元常數(〇χ4321)存儲於常數暫 存器36之下位16位元。其結果,如第1〇圖之時鐘週期〇〜 t2所示,常數暫存器R15之内容,從到那時為止之“ 00008765”變化為“0X 87654321”。 ⑵第二操作 由第二運算部38,將泛用暫存器R2之内容(“〇x ⑼麵綱,,)及泛用暫存器R0之内容(“〇χ1ιιιιιιι”)作為輪 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公着) (讀先閱讀背面之注意事項再填寫本頁) 訂 25 490636 A7 B7 五、發明説明(23 入,在此進行乘法後,將其結果再存儲於泛用暫存器則 。其結果,如第10圖之時鐘週期tl〜t2所示,泛用暫存器 R0之内容,從到那時為止之“〇 χ i丨丨i丨丨丨丨,,變化為X 44444444" 〇 經满部中决標準局爲工消費合作社印絜 (指令73) 其次,當將指令73負載於指令暫存器1〇時,本處理則 進行第_之時鐘週期t2〜t3所示之動作。由格式解碼器 21,從指令暫存器1〇之刖川攔丨丨之值(“fmt7”),判斷為此 指令係格式碼“7”之2操作指令,進而控制實行部3〇,以便 可並行實行以下兩個操作。 ⑴第一操作 由第二運算部37,將泛用暫存器R15之内容(‘‘〇 x 87654321”)值及泛用暫存器尺〇之内容(“〇χ44444444”)作為 輸入待加算4 4之後,將其結果再存儲於泛用暫存器 其、、Ό果,如第10圖之時鐘週期t2〜t3所示,泛用暫存 器R〇之内容,從到那時為止之“0X 44444444,,變化為“〇X CBA98765”,常數暫存器R15之内容則被清除。 ⑵第二操作 由第二運算部38,將分割存放在ρ1·〇攔12及ρ3·1欄17 之8位兀常數(“0χ〇〇”)作為輸入,使其照原樣通過,存儲 於泛用暫存器R3。其結果,一如第1〇圖之時鐘週期 所示,泛用暫存器R3之内容,從到那時為止之“〇 χ FEDCBA98”變化為 “〇χ〇〇〇〇〇〇〇〇,,。 如此進行之後,於本處理機,32位元之常數“〇 χ 本纸張尺細細辩( (請先閱讀背面之注意事項再填寫本頁) _裝_ 、-口 1 I - 經濟部中央標準局員工消費合作社印製 Λ7 B7 i、發明説明(24 ) ~ 87654321於是被分割配置在二個指令、μ,一面依次 被移位至常數暫存器36一面被被存儲後,被第3號之指令73 所利用。如此進行之後,由三個之指令71〜73來實行第8 圖之流程圖所示之處理。 其次’使用用來處理16位元常數的另一程式,來說明 本處理機之動作。 第11圖,係顯示處理16位元常數之程式例,此程式, 係由五個之指令74〜78所構成。 每各指令74〜78之本處理機之動作係如下。 (指令74) 當將指令74負載於指令暫存器1〇時,格式解碼器21, 則從指令暫存器1 〇之!>0.0欄丨丨之值(“fmt〇”),判斷為此指 令係格式碼“0,,之3操作指令,進而控制實行部3〇,以便可 並行實行以下三個操作。 ⑴第一操作 由常數暫存器控制部32控制内部之八個選擇器32a〜 32h,藉此使用第6圖⑷所示之存儲方法,將中所 保持之4位元常數(“0X8”)存儲於常數暫存器%之下位顿 元暫存器36h。 (2)第二操作 由第一運算部37,將泛用暫存器R6之值作為輸入, 使其照原樣通過後,存儲於泛用暫存器R 1。 ⑶第三操作 同樣’由第二運算部38,將泛用暫存器R7之值作為 本紙張尺度適财® i標準(CNS ) Α4規格(210X 297^7 ^----^ΙΙΓ 裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 27 Λ7 五、 B7 發明説明(25 輪入使其照原樣通過後,存儲於泛用暫存器R2。 (指令95) 同樣,將指令75負載於指令暫存器1〇時’格式解碼器 〜’則斷斷為指令係格式碼“〇,’之3操作指令,進而控制實 仃30,以便可並行實行以下三個操作。 ⑴第一操作 由常數暫存器控制部32’控制内部之八個選擇器❿ ’糟此使用第6圖⑻所示之存儲方法,將ρΐ·_ΐ2 斤保持之4位元常數(“0X7”)存儲於常數暫存器%之最 下位4位元暫存器籼。結果,常數暫存器36之下位8位 ’置位有常數“0X87”。 (2)第二操作 你^第―、運算部37’將泛用暫存器R6之值作為輸入, 使八照原樣通過後,存儲於泛用暫存器R1。 ⑶第三操作 二樣,由第二運算部38,將泛用暫存㈣㈣之值 R2〇 料結再存儲於泛用暫存 元 器 ---------裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 it 經 濟 部 中 央 準 局 員 工 消 費 合 作 社 印 製 (指令76,指令77) 同樣地進行後,實行指令76、77, 置位常數暫存器36之下位16位元。數‘‘GX8765’ (指令78) 當將指令78負载於指令暫存器〗行與第9圖所示之指令73之情況相同之動作。义理機’則進 本紙張尺度適用t國國家#準(CNS j 28 A7 A7 \ —-—--—- 經濟部中央標準局員工消費合作社印製 ------- --B7 五、發明説明(26 ) - 按照上述進行之後,在本處理機方面,16位元常數“ 〇 X8765”於是被分割配置在四個指令74〜77全體,一面依 次被移位至常數暫存器36 一面被存後,被第5號之指令乃 所利用。 (與通常處理機之比較) 其次’說明由通常處理機來進行與上述第9圖及第^ 圖所示之程式同一内容之處理,並與本發明之處理機相比 較。又,在此所稱之通常處理機,係指一如本發明處理機 之常數暫存器36和常數暫存器控制部32一般,只不具備用 以纪錄存儲所分割之常的手段之處理機而言,並假定其係 用來實行32位元定長之指令者。 第12圖(a),係顯示由通常之處理機來實行的指令之 攔定義;第12圖(b),係顯示其指令之袼式。就是,假定 通常之處理機,係用來實行三種之2操作指令1〇1〜1〇3及 一種之1操作指令104者。 第13圖,係由通常之處理機來進行與第9圖所示之程 式同一内容之處理,即,第8圖之流程圖所示之處理的程 式例。 從第13圖與第9圖之比較可知,通常處理機用之程式 ,係此本發明之處理機用之程式多出二個指令。 又,指令105、106中所以含有n〇p碼,是因為指令1〇6 使用指令105之運算結果,而無法使此等指令並行地實行 之故。又,其所以將一個之常數“〇χ 87654321,,分割成上 位16位元及下位16位元之兩個後置位常數暫存器尺丨(指令 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 公釐) · ------ (請先閱讀背面之注意事項再填寫本頁)
、1T -4 29 A7 —-—— B7 五、發明説明(27 ) =7,1〇8),是因為無法同法配置置位指令操作碼及32位元 常數兩方之故。 同樣,第14圖係由通常之處理機來進行與第u圖所示 之程式同一内容之處理的程式例。 由第14圖與11圖之比較可知,通常處理機用之程式, 係比本發明之處理機用者多出一個比例。 如上所述,由本發明之處理機所實行之指令,具有一 種儘管為32位元等之較短字長,仍可同時指定最大三個操 作之高碼效率的欄構成。 而且,若依本發明之處理機,儘管將16位元或32位元 之吊數分割配置在多數之指令全體,它們仍可藉著記錄存 儲於常數暫存器36而復原於原常數,供給分支和算術運算 等之操作使用。就是,即使在指令中產生的小領域,也可 分割常數來預先彌補,所以比讓通常之處理機實行之場合 ,更可縮小程式之碼尺寸。 (變形例) 經濟部中央標準局員工消費合作社印製 第15圖(a)〜(d),係顯示本發明變形例之vuw處理機 之指令格式。於此等圖中縱線之最小間隔係表示丨位元長 ’ “fmt”則表示格式化欄。 第15圖(a)所示之指令,係由5位元長之格式化攔,7 位元長之作業襴,及二個10位元長之作業攔所構成。第15 圖(b)所示之指令,係由2位元長之格式化攔,4位元長之 作業攔,及二個13位元長之作業欄所構成,第^圖^ )所 示之4曰令,係由3位元長之格式碼、3位元長之作業欄,及 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇>< 297公釐) 30 五、 B7 發明説明(28 =位元長之作業欄所構成。第15_所示之指令, 係由4位元長之格式化欄、2位元長之作 兀長之作業欄所構成。 及一個U位 =四種之指令’係在以下之方面,與第2圖⑷所示 2 :形態中之指令5〇共通。就是,為32位元定 ,⑻各有-個格式化攔及三個操作搁·,(出)它們三個 之作業搁之構成並非均勻,即,二個操作石馬雖為同-之攔 構成,但其他一個卻為短攔構成。 因此,這些四種之指令,係與上述實施形態中之指令 50同樣,具有以下之特徵,就是: -⑴具有-種儘管為較短之字長但仍可同時指定最大 二個之彳呆作的棚構成。 (i〇具有短尺寸之指令,例如,適於配置分支指令(例 如,連二個之運算元也不需要的分支指令)之短尺寸作業 攔,所以指令之碼效率頗高。 經濟部中央標準局員工消費合作社印製 (111)具有用來指示「使分割常數配置於一需要配置 NOP指令之作業攔事宜」之指示用袼式化搁,因此即使為 同一内容之程式,也可支援碼尺寸之縮小化。 一方面,上述四種之指令,係異於上述實施形態中之 指令50,具有以下之特徵。於是,在第15圖⑷所示之指 令因大於格式化欄之位數而可定義更多之指令袼式方面, 及,可在二個之作業攔分別存放至少一個之運算元方面, 勝過上述實施形態之指令50。又,第^圖…)〜〗5圖(句所 不之指令,係因二個之操作碼(“〇p2”、“叩3,,)之位數較大 本紙張尺度適用中國國家襟準(CNS ) A4規格(2w7m^j 31 Λ7 '、^*、 - B7 五、發明説明(29 ) ――~— ’而可定義更多種類之操作方面,勝過上述指令5〇。 第16圖為一方塊圖,係顯示實行第15圖(a)所示之指 令的’關於本發明變形例之VLIW處理機之構成。從與上 述實施形態中之第4圖所示之方塊圖比較可知,其本構成 相同。但,指令暫存器1〇,110與指令解碼器2〇,12〇之連 接關係卻相異。如此,用以實行第15圖(a)〜(句所示之變 形例中之指令的VLIW處理機,可藉著變更上述實施形態 之VLIW處理機之一部分而輕易地實現。 以上,雖根據實施形態及變形例,說明有關本發明之 處理機,但不用說本發明並不限定於此等實施形態及變形 例,即 ⑴依照上述實施形態及變形例,其指令為32位元長, 具有可指定最大三個之操作的構造,但本發明並不限定於 此等數值。 經濟部中央標準局員工消費合作社印製 ---------0^—— (請先閲讀背面之注意事項再填寫本頁} 4 例如,於第2圖(a)所示之指令50,附加由一個之4位 元長之操作碼及一個之4位元長之操作碼之組所成之8位元 長所成之作業攔,藉此也可作成合計4〇位元長之指令。藉 此’可定義一種儘管為40位元之較短字長之命令但仍可使 最大四個之操作同時實行的高碼效率之指令。 ⑵又’依照上述實施形態之指令5〇,其使用暗默性之 運算元(常數暫存器36之存儲值)雖只是一處(p 1.0欄52), 但並不限定於此,二處以上也可。藉者定義新的指令來應 付即可。 ⑶又,依照上述之實施形態,其雖例示了處理數值常 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29?公釐) 32 、發明説明(30 :::二::說文字常數也可。這是因為,即使為分割 夕夕、"全體之文字常數’也可藉對於常數暫存器36 之夕數次之存儲’復原為長位數之原文字常數之故。 t⑷又依照上述之實施形態,從第2圖⑻〜第2圖⑷ 才"t式可知’可藉_個指令存健於常數暫存器%之常 數的位數雖為4位元及16位元中之任一,但本發明不限定 於此位數。例如,定義-用來存儲12位元和28位元之常數 於常數暫存H 36之指令袼式也可。為此,變更常數暫存器 36之周邊電路之連接關係就可。 ^ ^— (請先閱讀背面之注意事項再填寫本頁) 4 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 33 490636 kl B7 五、發明説明(M ) 元件標號對照 經濟部中央標準局員工消費合作社印製 10,110…指令暫存器 36…常數暫存器R15 20,120...解碼部 37...第一運算部 30,130_.·實行部 38...第二運算部 21/121...格式解碼器 39…指令取出部 22...指令解碼器 40...運算元存取部 23,123…分支解碼器 50...指令 24,124...第一運算碼器 51,11...ρ0·0 欄 25,125...第二運算碼器 52,12..·ρ1.0 欄 32...常數暫存器控制部 53,13·..ρ2·0 欄 33...PC 部 54,14···ρ2.1 欄 33a...固定值(“4”) 55,15 .·_ρ2·2 欄 33b. ...2輸入選擇器 56,16...卩3.0欄 3 3 c...加法器 57,17···ρ3.1 攔 33d...pc 58,18..·ρ3·2 欄 33e...選擇器 59...第一運算欄 34…暫存器群 60...第二運算欄 35...泛用暫器R0〜R14 ^^裝 訂 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 34

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 日期:88年12月3日 1· 一種VLIW處理機,係用以解碼實行含有二個以上之作 業攔的指令者,其第一前述作業攔中僅存放一個用來 才曰疋操作種類之操作碼,而第二前述作業攔中存放有 一個操作碼與一個以上之運算元(用以指定成為操作對 象之資料)的組;且,包含有: 讀取裝置,係用以由外部記憶體讀取指令; 第一解碼手段,係用以解碼所讀取之前述指令中 1第一作業攔中所存放之操作碼; 第一實行手段,係根據藉助前述第一解碼手段之 解碼結果,實行由前述操作碼所指定之操柞; 第二解碼手段,係用以藉著前述第1解碼手段解讀 及獨立且並行地解碼所讀取之前述指令中之第二作業 攔中所存放之操作碼;及 第二實行手段,係根據藉助前述第二解碼手段之 解碼結果,對於由前述運算元所指定之資料,藉著前 述第1解碼手段解讀及獨立且並行地實行由前述操作碼 所指定之操作。 2·依據申請專利範圍第丨項所述之vuw處理機,其特徵 為: 前述第一作業攔之位數,係小於前述第二作業攔 之位數。 3·依據申請專利範圍第2項所述之vuw處理機,其特徵
    本紙張尺度適用中國國家標準(CNSM鐵格(2l〇x 297公爱) —· ·0--------η---------線If----------------------- (請先閱讀背面之注意事項再填寫本頁) 35
    經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 於前述第二作業棚中所存放的操作碼之位數。 4·=據㈣利範圍第3項所述之vuw處理機,其特微 為· 含在前述指令之作業攔為三個; 前述第三作_,係與前述第三作業欄相同之位 數並存放有—個操作碼與一個以上之運算元的組。 前述VLIW處理機,更包含〕 第一解碼手段,係於所讀取之前述指令中之第三 作業棚存放了操作碼時,藉著前述第1解碼手段解讀: 獨立且並行地解碼前述操作碼;及 第三實行手段,係根據藉助前述第三解碼手段之 解碼結果,對於由前述運算元所指定之資料,藉著前 述第1解碼手段解讀及獨立且並行地實行由前述操作碼 所指定之操作。 5. 依據申請專利範圍第4項所述之vuw處理機,其特徵 為: 前述第一實行手段,係用以控制含有應實行指令 之程式的流程。 6. 依據申請專利範圍第5項所述之vliw處理機,其特徵 為: 前述第二實行手段,係用以控制由存放在前述第 二作業欄之運算元所指定的資料之轉移; 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 x 297公釐)
    丨· --------^--------- (請先閱讀背面之注意事項再填寫本頁) 36 、申請專利範圍 月IJ述第三實行手段,係用以實行由存放在第三作 業欄之運算元所指定的資料之算術邏輯運算。 7. -種VLIW處理機,係用以解碼實行含有二個以上作業 欄者其第-刖述作業攔中僅存放一個用來指定操作 種之操作碼或僅存放常數,而第:前述作#攔中則只 存放-個操作碼與一個以上之運算元(用以指 象之資料)的組或常數;且,包含有: 、 讀取裝置,係用以由外部記憶體讀取指令; 第一解碼手段,係於所讀取之前述指今中之第一 作業攔中存放有操作碼時解碼前述操作碼; 第一實行手段,係根據藉助前述第一解碼手段之 解碼結果,實行由前述操作碼所指定之操作; 第二解碼手段,係於所讀取之前述指令中之第二 作業欄中所存放有操作碼時藉著前述第丨解碼手段解讀 及獨立且並行地解碼前述操作碼;及 經濟部智慧財產局員工消費合作社印製 第二實行手段,係根據藉助前述第二解碼手段之 解碼結果,對於由前述運算元所指定之資料,藉著前 述第1解碼年段解讀及獨立且並行地實行由前述操作碼 所指定之操作。 8.依據申請專利範圍第7項所述之vliw處理機,其特徵 為· 刖述指令更包含一存放有格式碼之格式化攔,其 係用來指定前述第一及第二作業欄各個是否只存放常 數; 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 37 經濟部智慧財產局員工消費合作社印製 490636
    09888 ABCD 六、申請專rfinr—^ 前述VLIW處理機更包含: 2式解碼手段,係用以解碼前述格式碼;及 *數記憶手段’ _由前述格式解碼手段解碼為 在前述第一及第二之至少-個作業攔只存放有常數時 ’將其常數取出並予以記憶。 9·依據申請專利範圍第8項所述之vuw處理機,其特徵 為· 刖述第一作業攔之位數,係小於前述第二作業攔 之位數。 / 10·依據申明專利範圍第9項所述之VLlw處理機,其特徵 為: 、5 刖述第一作業攔中所存放之操作碼之位數,係等 於刖述第二作業中所存放的操作碼之位數。 11·依據申請專利範圍第1G項所述之vuw處理機, 徵為: 、’ a有前述指令之作業攔為三個; 刖述第三作業攔,係與前述第二作業攔相同之位 數,並存放有一個操作碼與一個以上之運算元的組; 刖述VLIW處理機,更包含: 第三解碼手段,係於所讀取之前述指令中之第三 作業攔存放了操作碼時,藉著011解碼手段解讀及 獨立且並行地解碼前述操作碼;及 第三實行手段,係根據藉助前述第三解碼手段之 解碼結果,對於由前述運算元所指定之資料,II著前
    —··--------訂---------線-一 f請先閱讀背面之注t'事項-再填寫本頁)
    本·紙張尺度適用中國國家標準X 297 38 490636 經濟部智慧財產局員工消費合作社印製 *:.......... r ^ Ί - Γ: .''. Γτ Α8,(吟:g _ ( ^ D8 … " 1 - ...._- __六、申請專利範圍 述第1解碼手段解讀及獨立且並行地實行由前述操作碼 所指定之操作。 12·依據申請專利範圍第u項所述之vuw處理機,其特 徵為: 前述第一實行手段,係用於控制含有應實行指令 之程式的流程。 13.依據申請專利範圍第12項所述之vuw處理機,其特 徵為: 刖述第二實行手段,係用以控制由存放在前述第 二作業攔之運算元所指定的資料之轉移; 前述第三實行手段,係用以實行由存放在第三作 業攔之運算元所指定的資料之算術邏輯運算。14·依據申請專利範圍第13項所述之vuw處理機,其特 徵為: 前述格式化攔之位數,前述第一作業攔之位數、 存放在前述第二及第三作業攔之操作碼的位數、存放 在刖述第一及第二作業攔之各運算元的位數,皆為η位 元。15·依據申請專利範圍第14項所述之VUw處理機,其特 徵為: 前述指令為32位元長; ‘ 前述η為4。 16. —種VLIW處理機,係用以解碼實行含有三個以上作 業攔的指令者,其第一前述作業攔中存放有一用來控 *-------^--------- (請先閱讀背面之注會?事項再填寫本頁) -I I n n n ϋ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) ϋ ϋ ϋ ϋ 39 490636 Μ y Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 申請專利範圍 制各有應貫行指定之程式的流程之操作碼,第二前述 作:攔中存放有一用來控制資料轉移之操作碼,而第 :刖述作業攔中,則存放有_用來控制資料之算術邏 輯運算的操作碼;且,包含有: 續取裝置,係用以由外部記憶體讀取指令; 第一解碼手段,係用以解碼所讀取之前述指令中 ^第一作業攔中所存放之操作碼; 第一實行手段,係根據藉助前述第一解碼手段之 解碼結果,實行由前述操作碼所指定之應實行指令的 流程之控制; 第二解碼手段,係用以藉著前述第1解碼手段解讀 ,及獨立且並行地解碼所讀取之前述指令中之第二作業 攔中所存放的操作碼; 第一實行手段,係根據藉助前述第二解碼手段之 解碼結果’藉著前述第1解碼手段解讀及獨立且並行地 實行由前述操作碼所指定之資料轉移的控制。 第二解碼手段,係用以解碼所讀取之前述指令中 ^第二作業攔中所存放的操作碼;及 第二實行手段,係根據藉助前述第三解碼手段之 解碼結果’藉著前述第1解碼手段解讀及獨立且並行地 實行由前述操作碼所指定之算術邏輯運算。 17·依據申請專利範圍第16項所述之VLIW處理機,其特 徵為: 述第一作業攔之位數,係小於前述第二作業攔 尺度適用 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) .- i線· -40 、申請專利範圍 之位數。 依據申請專利範圍第17項所述之VLIW處理機,其特 徵為: 則述第一、第一及第二作業欄中所存放之各操作 碼之位數,係相等。 19·依據申請專利範圍第〗7項所述之VLIW處理機,其特 徵為: 、、 前述第二作業攔之位數,係與前述第三作業欄之 位數相等。 2〇·依據申請專利範圍第16項所述之VLIW處理機,其特 徵為: 前述指令為32位長。 21· —種VLIW處理機,係用以解碼實行含有三個以上之 作業棚及格式化攔之指令者,其第一前述作業攔中存 放有一用來控制含有應實行指令之程式的流程之操作 碼或常數,第二前述作業攔中存取有一用來控制資料 轉移之操作碼或常數,而第三前述作業欄中,則存放 有一用來控制算術邏輯運算之操作碼或常數,其在前 述格式化攔中存放有一用來指定前述第一、第二及第 三作業欄之各個是否存放有常數之格式碼;且,包含 有: 讀敗裝置,儀用以由外部記憶體讀取指令; 第-解碼手段,係用以解碼所讀取之前述指令中 圣第一作業攔中所存放之操作 經濟部智慧財產局員工消費合作社印製 -Α8 ___Ψί (γ^) -------- / _____________________—_ 八、申凊專利範圍 第一實行手段,係根據藉助前述第一解碼手段之 解碼結果,實行由前述操作碼所指定之應實行指令的 流程之控制; 第二解碼手段,係用藉著前述第1解碼手段解讀及 獨立且並行地解碼所讀敗之前述指令中之第二作業欄 中所存放的操作碼;- 第一實行手段,係根據藉助前述第二解碼手段之 解碼、、。果’藉著前述第1解碼手段解讀及獨立且並行地 實行由前述操作碼所指定之資料轉移的控制; 第三解碼手段,係用以藉著前述第1解碼手段解讀 及獨立且並行地解碼所讀取之前述指令中之第三作業 攔中所存放的操作碼; 第三實行手段,係根據藉助前述第三解碼手段之 解碼結果,.藉著前述第丨解碼手段解讀及獨立且並行地 實行由前述操作碼所指定之算術邏輯運算; 格式解碼手段,係用以解碼前述袼式碼;及 瘙數δ己憶手段,係藉由前述格式解碼手段解碼為 前述第一、第二及第三之至少一個之作業搁中存放有 常數時,取出其常數並予以記憶之。 22·依據申請專利範圍第21項所述之VUw處理機,其特 徵為: ' 前述指令32位元長。 23· —種VLIW處理機,包含有·· 取出手段,係用以取出具有n個作業攔之L位元長 本紙張尺度適ϋ國家標準(CNS)A4規格(210 X 297公釐) --------^--------- (請先閱讀背面之注咅》事項再填寫本頁) I 42 申請專利範圍 之指令;及 N個操作單元,係各對應於所取出的前述指令之 各作業攔,並獨立且並行地實行由其對應之作業攔所 指定之操作;其中,特徵為: 前述N個之作業攔並不均一,且,前述[無法用前 述N除盡。 24·依據申請專利範圍第23項所述之VLIW處理機,其特 徵為: 前述N個作業攔之至少一個,其攔位長異於其他 —個。 25·依據申請專利範圍第24項所述之vuw處理機,其特 徵為: 前述N=3,且,前述l為32。 26·依據申請專利範圍第23項所述之VLIW處理機,其特 徵為: 前述N個作業欄之至少一個,其作業攔中所含有 之運算元的個數係異於其他一個。 27·依據申請專利範圍第26項所述之VLIW處理機,其特 徵為: 前述N為3,且,前述N為32。 28.依據申凊專利範圍第23項所述之vliw處理機,其特 徵為: 前述η個作業攔中包含有:僅由操作碼所成之作業 攔;及申操作碼及運算元所成之作業攔。 、申請專利範圍 29.依據中請專利範圍第卿所述之vuw處理機,其特徵 前述N=3,且,前述l為32。 3〇.-種VLIW處理機,係用以解讀而實行含有一個格式搁 及至少一個作業欄的指令者,前述格式攔内設置格式碼 ,該處理機具有: 幻^讀部’藉著解讀前述格式碼攔内之前述袼式碼而 /月楚則述作業攔中的作業的型態,而依據以前述格式碼 而清楚之作業的型態而解讀前述作業碼内;及 二實行部,依據前述解讀部所形成之解讀結果而實行 前述作業欄所表示之作業。 31. 如申請專利範圍第3〇項之VLIW處理機,其中前述指令 具有多數之作業欄,前述格式碼更表示該各個作業 型態。 32. 如申請專·圍第3G項之vuw處理機,其中前述作業 之里態係各別在依據前述格式碼之外,亦可依據前述指 令中之前述作業欄的位置而特定。 33. 如申請專㈣圍第3()項之vuw處理機,其中前述解讀 :在:述作業攔包含作業碼的情形下,解讀該作業碼, 前述實行部係實行對應經解讀之作業碼之作業。 34. 如申請專利範圍第3()項之vuw處理機,其中前述實行 部包含有儲存部,該儲存部藉著前述解讀部而使前述作 業之f態在儲存常數之作業的情料,對預定之暫存器 儲存前述作業攔内的常數。 490636 A8 B8 C8 D8
    申請專利範圍 經濟部智慧財產局員工消費合作社印劍π 35·如申請專利範圍第30項之VLIW處理機,其中前述實行 部藉著前述解讀部而於前述作業欄内具有作業碼、源暫 存器碼及目的地暫存器碼的情形下,使用源暫存器碼及 目的地暫存器碼而實行對應經解讀之作業碼之作業。 36. 如申請專利範圍第30項之VLIW處理機,其中前述指令 更包含分支欄,前述實行部藉著前述解讀部而使前述作 業之型態於分支欄内具有作業碼的情形下,實行對應經 解讀之分支作業碼之分支作業。 37. 如申請專利範圍第30項之VLIW處理機,其中前述格式 碼係更使前述格式碼以外之欄表示預約的事。 38. —種記錄媒體,係記錄於VLIW處理機之解讀而實行之 VLIW指令,而該VLIW指令包含有: (一個)格式欄,係用以設置規定前述作業欄内之作 業的型態的格式碼;及 至少一個作業欄,係依據前述格式碼所規定之作業 的型態而設置前述VLIW處理機所解讀.之值。 39. 如申請專利範圍第38項之記錄媒體,其中前述VLIW指 令具有多數的作業欄,前述格式碼更表示此等各個作業 欄之型態。 40. 如申請專利範圍第39項之記錄媒體,其中前述作業之型 態係各別在依據前述格式碼之外,亦可依據前述指令中 之前述作業欄的位置而特定。 41. 一種記錄媒體,係記錄於VLIW處理機之解讀而實行之 VLIW指令,而該VLIW指令包含有: ----I — I I I I I I I I . I I (請先閱讀背面之注意事^||^寫本頁) J. _ 口 -丨線, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 45 490636 六、申請專利範圍 ^年·;月Γ 修正 A8 B8 C8 D8 § γΙ 第 作 而 述 而 二個以上的作業攔,於第1前述作業欄設置指定作 業種類之—個作業碼’於第2前述作業欄設置指定—個 作業碼與作業對象之資料之一個以上的作業組。 42·如申請專利範圍第41項之記錄媒體,其中前述第1作業 攔之格數比前述第2作業欄之格數小。 ’、 仏如申請專利範谭第42項之記錄媒體,其中設置於前述 1作業欄之作業碼的格缘與設置於前述第2作業欄之 業碼的格數相同。 44.:種VLIW處理機之指令解讀實行方法,係用以解讀 實行含有-個格式攔及至少一個作業欄的指令者,前 格式攔内設置格式碼,該指令解讀實行方法具有: 解讀步驟,藉著解讀前述格式碼欄内之前述格式碼 而清楚前述作業欄中的作業的型態,而依據以前述格式 碼而π楚之作業的型態而解讀前述作業碼内;及 —實行步驟’依據前述解讀步驟所形成之解讀結果 實行前述作業攔所表示之作業。 ^ ----— (請先閱讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製
    _ 1 - m I I — I —^n
TW087109487A 1997-06-16 1998-06-15 Processor for executing highly efficient VLIW TW490636B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15904897A JP3790607B2 (ja) 1997-06-16 1997-06-16 Vliwプロセッサ

Publications (1)

Publication Number Publication Date
TW490636B true TW490636B (en) 2002-06-11

Family

ID=15685098

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087109487A TW490636B (en) 1997-06-16 1998-06-15 Processor for executing highly efficient VLIW

Country Status (10)

Country Link
US (7) US6085306A (zh)
EP (4) EP2138932B1 (zh)
JP (1) JP3790607B2 (zh)
KR (1) KR100534967B1 (zh)
CN (2) CN100339824C (zh)
DE (1) DE69838966T2 (zh)
IL (1) IL124904A (zh)
MY (2) MY116751A (zh)
SG (3) SG91248A1 (zh)
TW (1) TW490636B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI707272B (zh) * 2019-04-10 2020-10-11 瑞昱半導體股份有限公司 可執行指令的電子裝置以及指令執行方法

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3790607B2 (ja) * 1997-06-16 2006-06-28 松下電器産業株式会社 Vliwプロセッサ
JP3412462B2 (ja) * 1997-07-30 2003-06-03 松下電器産業株式会社 プロセッサ
US6219776B1 (en) * 1998-03-10 2001-04-17 Billions Of Operations Per Second Merged array controller and processing element
EP0953898A3 (en) * 1998-04-28 2003-03-26 Matsushita Electric Industrial Co., Ltd. A processor for executing Instructions from memory according to a program counter, and a compiler, an assembler, a linker and a debugger for such a processor
JP2001034471A (ja) 1999-07-19 2001-02-09 Mitsubishi Electric Corp Vliw方式プロセッサ
CN1148647C (zh) * 1999-08-30 2004-05-05 Ip菲力股份有限公司 数据处理系统及其控制方法
JP3730455B2 (ja) * 1999-10-01 2006-01-05 富士通株式会社 情報処理装置及び情報処理方法
US20020004897A1 (en) * 2000-07-05 2002-01-10 Min-Cheng Kao Data processing apparatus for executing multiple instruction sets
US20030023830A1 (en) * 2001-07-25 2003-01-30 Hogenauer Eugene B. Method and system for encoding instructions for a VLIW that reduces instruction memory requirements
CN100343798C (zh) * 2002-08-05 2007-10-17 Nxp股份有限公司 用于处理vliw指令的处理器和方法
US7313671B2 (en) 2002-08-16 2007-12-25 Koninklijke Philips Electronics, N.V. Processing apparatus, processing method and compiler
WO2004029796A2 (en) 2002-09-24 2004-04-08 Koninklijke Philips Electronics N.V. Apparatus, method ,and compiler enabling processing of load immediate instructions in a very long instruction word processor
EP1554649A2 (en) * 2002-10-11 2005-07-20 Koninklijke Philips Electronics N.V. Data processing apparatus address range dependent parallelization of instructions
US8211338B2 (en) 2003-07-01 2012-07-03 Transitions Optical, Inc Photochromic compounds
JP4283131B2 (ja) * 2004-02-12 2009-06-24 パナソニック株式会社 プロセッサ及びコンパイル方法
US8743142B1 (en) 2004-05-14 2014-06-03 Nvidia Corporation Unified data fetch graphics processing system and method
US8687010B1 (en) 2004-05-14 2014-04-01 Nvidia Corporation Arbitrary size texture palettes for use in graphics systems
US8860722B2 (en) * 2004-05-14 2014-10-14 Nvidia Corporation Early Z scoreboard tracking system and method
US8736620B2 (en) * 2004-05-14 2014-05-27 Nvidia Corporation Kill bit graphics processing system and method
US8736628B1 (en) 2004-05-14 2014-05-27 Nvidia Corporation Single thread graphics processing system and method
US7146491B2 (en) * 2004-10-26 2006-12-05 Arm Limited Apparatus and method for generating constant values
KR100636596B1 (ko) 2004-11-25 2006-10-23 한국전자통신연구원 고에너지 효율 병렬 처리 데이터 패스 구조
US7523295B2 (en) * 2005-03-21 2009-04-21 Qualcomm Incorporated Processor and method of grouping and executing dependent instructions in a packet
US7849466B2 (en) * 2005-07-12 2010-12-07 Qualcomm Incorporated Controlling execution mode of program threads by applying a mask to a control register in a multi-threaded processor
JP4916151B2 (ja) * 2005-09-29 2012-04-11 ルネサスエレクトロニクス株式会社 並列演算装置
JP5168143B2 (ja) * 2006-06-15 2013-03-21 日本電気株式会社 プロセッサ、および、命令制御方法
US8537168B1 (en) 2006-11-02 2013-09-17 Nvidia Corporation Method and system for deferred coverage mask generation in a raster stage
US8521800B1 (en) 2007-08-15 2013-08-27 Nvidia Corporation Interconnected arithmetic logic units
US8775777B2 (en) * 2007-08-15 2014-07-08 Nvidia Corporation Techniques for sourcing immediate values from a VLIW
US9183607B1 (en) 2007-08-15 2015-11-10 Nvidia Corporation Scoreboard cache coherence in a graphics pipeline
US8736624B1 (en) 2007-08-15 2014-05-27 Nvidia Corporation Conditional execution flag in graphics applications
US8599208B2 (en) * 2007-08-15 2013-12-03 Nvidia Corporation Shared readable and writeable global values in a graphics processor unit pipeline
US20090046105A1 (en) * 2007-08-15 2009-02-19 Bergland Tyson J Conditional execute bit in a graphics processor unit pipeline
US8314803B2 (en) 2007-08-15 2012-11-20 Nvidia Corporation Buffering deserialized pixel data in a graphics processor unit pipeline
US9280480B2 (en) 2008-01-11 2016-03-08 International Business Machines Corporation Extract target cache attribute facility and instruction therefor
US7870339B2 (en) 2008-01-11 2011-01-11 International Business Machines Corporation Extract cache attribute facility and instruction therefore
US7895419B2 (en) 2008-01-11 2011-02-22 International Business Machines Corporation Rotate then operate on selected bits facility and instructions therefore
US7734900B2 (en) 2008-01-11 2010-06-08 International Business Machines Corporation Computer configuration virtual topology discovery and instruction therefore
US7739434B2 (en) 2008-01-11 2010-06-15 International Business Machines Corporation Performing a configuration virtual topology change and instruction therefore
US20100004542A1 (en) * 2008-07-03 2010-01-07 Texas Instruments Incorporated System and method for ultrasound color doppler imaging
US8418268B2 (en) * 2009-12-04 2013-04-16 Global Trademarks, Llc Garment having support
US9678754B2 (en) * 2010-03-03 2017-06-13 Qualcomm Incorporated System and method of processing hierarchical very long instruction packets
US8228109B2 (en) 2010-06-28 2012-07-24 Freescale Semiconductor, Inc. Transmission gate circuitry for high voltage terminal
US8804764B2 (en) 2010-12-21 2014-08-12 International Business Machines Corporation Data path for data extraction from streaming data
US20120198213A1 (en) * 2011-01-31 2012-08-02 International Business Machines Corporation Packet handler including plurality of parallel action machines
JP5813484B2 (ja) * 2011-11-30 2015-11-17 ルネサスエレクトロニクス株式会社 Vliwプロセッサと命令構造と命令実行方法
US9411595B2 (en) 2012-05-31 2016-08-09 Nvidia Corporation Multi-threaded transactional memory coherence
US9824009B2 (en) 2012-12-21 2017-11-21 Nvidia Corporation Information coherency maintenance systems and methods
US10102142B2 (en) 2012-12-26 2018-10-16 Nvidia Corporation Virtual address based memory reordering
US9317251B2 (en) 2012-12-31 2016-04-19 Nvidia Corporation Efficient correction of normalizer shift amount errors in fused multiply add operations
US9886277B2 (en) 2013-03-15 2018-02-06 Intel Corporation Methods and apparatus for fusing instructions to provide OR-test and AND-test functionality on multiple test sources
US9483266B2 (en) 2013-03-15 2016-11-01 Intel Corporation Fusible instructions and logic to provide OR-test and AND-test functionality using multiple test sources
US9569385B2 (en) 2013-09-09 2017-02-14 Nvidia Corporation Memory transaction ordering
WO2016064636A1 (en) 2014-10-23 2016-04-28 Talon Technologies, Inc. Garment with multilayer internal abdominal support panels
CN106160717B (zh) 2015-04-03 2020-08-18 恩智浦美国有限公司 传输门电路

Family Cites Families (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4295193A (en) * 1979-06-29 1981-10-13 International Business Machines Corporation Machine for multiple instruction execution
US5050070A (en) * 1988-02-29 1991-09-17 Convex Computer Corporation Multi-processor computer system having self-allocating processors
US5202967A (en) * 1988-08-09 1993-04-13 Matsushita Electric Industrial Co., Ltd. Data processing apparatus for performing parallel decoding and parallel execution of a variable word length instruction
US5000000A (en) * 1988-08-31 1991-03-19 University Of Florida Ethanol production by Escherichia coli strains co-expressing Zymomonas PDC and ADH genes
US5615349A (en) 1990-09-04 1997-03-25 Mitsubishi Denki Kabushiki Kaisha Data processing system capable of execution of plural instructions in parallel
JP2835103B2 (ja) * 1989-11-01 1998-12-14 富士通株式会社 命令指定方法及び命令実行方式
DE4040382C2 (de) * 1989-12-15 1999-03-11 Hitachi Ltd Integrierte Halbleiterschaltungsanordnung mit niederer Leistungsaufnahme und Verfahren zu ihrem Betrieb
JPH04143819A (ja) * 1989-12-15 1992-05-18 Hitachi Ltd 消費電力制御方法、半導体集積回路装置およびマイクロプロセツサ
DE69132675T2 (de) * 1990-04-06 2002-06-13 Nec Corp Parallelfliessband-Befehlsverarbeitungssystem für sehr lange Befehlswörter
DE69130723T2 (de) * 1990-10-05 1999-07-22 Koninkl Philips Electronics Nv Verarbeitungsgerät mit Speicherschaltung und eine Gruppe von Funktionseinheiten
JP2908598B2 (ja) * 1991-06-06 1999-06-21 松下電器産業株式会社 情報処理装置
JP3186095B2 (ja) 1991-07-05 2001-07-11 日本電気株式会社 演算処理装置
JPH0527970A (ja) * 1991-07-18 1993-02-05 Seikosha Co Ltd 演算装置
JP2848727B2 (ja) 1991-11-18 1999-01-20 株式会社東芝 並列演算処理装置
DE69325826T2 (de) * 1992-01-06 2000-02-24 Hitachi Ltd Rechner mit einer Parallelverarbeitungsfähigkeit
JPH05233281A (ja) * 1992-02-21 1993-09-10 Toshiba Corp 電子計算機
US5371864A (en) * 1992-04-09 1994-12-06 International Business Machines Corporation Apparatus for concurrent multiple instruction decode in variable length instruction set computer
US5617549A (en) * 1992-10-06 1997-04-01 Hewlett-Packard Co System and method for selecting and buffering even and odd instructions for simultaneous execution in a computer
US6002880A (en) * 1992-12-29 1999-12-14 Philips Electronics North America Corporation VLIW processor with less instruction issue slots than functional units
US5485629A (en) * 1993-01-22 1996-01-16 Intel Corporation Method and apparatus for executing control flow instructions in a control flow pipeline in parallel with arithmetic instructions being executed in arithmetic pipelines
US5384722A (en) * 1993-03-10 1995-01-24 Intel Corporation Apparatus and method for determining the Manhattan distance between two points
JP2636136B2 (ja) 1993-04-27 1997-07-30 工業技術院長 演算処理装置及び演算処理方法
EP1338957A3 (en) 1993-11-05 2003-10-29 Intergraph Corporation Software scheduled superscalar computer architecture
JP3199205B2 (ja) * 1993-11-19 2001-08-13 株式会社日立製作所 並列演算装置
GB9412435D0 (en) * 1994-06-21 1994-08-10 Inmos Ltd Computer instruction addressing
US6334219B1 (en) * 1994-09-26 2001-12-25 Adc Telecommunications Inc. Channel selection for a hybrid fiber coax network
ZA9510127B (en) * 1994-12-01 1996-06-06 Intel Corp Novel processor having shift operations
US6401190B1 (en) * 1995-03-17 2002-06-04 Hitachi, Ltd. Parallel computing units having special registers storing large bit widths
US5669001A (en) * 1995-03-23 1997-09-16 International Business Machines Corporation Object code compatible representation of very long instruction word programs
US5774726A (en) * 1995-04-24 1998-06-30 Sun Microsystems, Inc. System for controlled generation of assembly language instructions using assembly language data types including instruction types in a computer language as input to compiler
JP2931890B2 (ja) * 1995-07-12 1999-08-09 三菱電機株式会社 データ処理装置
US5848288A (en) 1995-09-20 1998-12-08 Intel Corporation Method and apparatus for accommodating different issue width implementations of VLIW architectures
US5774737A (en) * 1995-10-13 1998-06-30 Matsushita Electric Industrial Co., Ltd. Variable word length very long instruction word instruction processor with word length register or instruction number register
US5884323A (en) * 1995-10-13 1999-03-16 3Com Corporation Extendible method and apparatus for synchronizing files on two different computer systems
US5822606A (en) * 1996-01-11 1998-10-13 Morton; Steven G. DSP having a plurality of like processors controlled in parallel by an instruction word, and a control processor also controlled by the instruction word
US5852741A (en) 1996-05-15 1998-12-22 Philips Electronics North America Corporation VLIW processor which processes compressed instruction format
US5787302A (en) * 1996-05-15 1998-07-28 Philips Electronic North America Corporation Software for producing instructions in a compressed format for a VLIW processor
US5826054A (en) 1996-05-15 1998-10-20 Philips Electronics North America Corporation Compressed Instruction format for use in a VLIW processor
US5748936A (en) * 1996-05-30 1998-05-05 Hewlett-Packard Company Method and system for supporting speculative execution using a speculative look-aside table
JP3442225B2 (ja) * 1996-07-11 2003-09-02 株式会社日立製作所 演算処理装置
JP3745039B2 (ja) * 1996-08-01 2006-02-15 株式会社ルネサステクノロジ 遅延命令を有するマイクロプロセッサ
JPH10232779A (ja) 1997-01-24 1998-09-02 Texas Instr Inc <Ti> 命令並列処理方法及び装置
US5805850A (en) * 1997-01-30 1998-09-08 International Business Machines Corporation Very long instruction word (VLIW) computer having efficient instruction code format
JP3578883B2 (ja) * 1997-01-31 2004-10-20 三菱電機株式会社 データ処理装置
US5881307A (en) * 1997-02-24 1999-03-09 Samsung Electronics Co., Ltd. Deferred store data read with simple anti-dependency pipeline inter-lock control in superscalar processor
US6219779B1 (en) * 1997-06-16 2001-04-17 Matsushita Electric Industrial Co., Ltd. Constant reconstructing processor which supports reductions in code size
JP3790607B2 (ja) * 1997-06-16 2006-06-28 松下電器産業株式会社 Vliwプロセッサ
US6256709B1 (en) * 1997-06-26 2001-07-03 Sun Microsystems, Inc. Method for storing data in two-way set associative odd and even banks of a cache memory
JP3414209B2 (ja) * 1997-07-30 2003-06-09 松下電器産業株式会社 プロセッサ
JP3412462B2 (ja) * 1997-07-30 2003-06-03 松下電器産業株式会社 プロセッサ
JP3892118B2 (ja) * 1997-07-31 2007-03-14 高砂香料工業株式会社 2,2’−ビス(ジアリールホスフィノ)−6,6’−ビス(トリフルオロメチル)−1,1’−ビフェニル、これを配位子とする遷移金属錯体および光学活性な3−ヒドロキシ酪酸エステル誘導体あるいはβ−ブチロラクトンの製造方法
US6170051B1 (en) * 1997-08-01 2001-01-02 Micron Technology, Inc. Apparatus and method for program level parallelism in a VLIW processor
US5922065A (en) * 1997-10-13 1999-07-13 Institute For The Development Of Emerging Architectures, L.L.C. Processor utilizing a template field for encoding instruction sequences in a wide-word format
US6173389B1 (en) * 1997-12-04 2001-01-09 Billions Of Operations Per Second, Inc. Methods and apparatus for dynamic very long instruction word sub-instruction selection for execution time parallelism in an indirect very long instruction word processor
US6076154A (en) * 1998-01-16 2000-06-13 U.S. Philips Corporation VLIW processor has different functional units operating on commands of different widths
US5881260A (en) * 1998-02-09 1999-03-09 Hewlett-Packard Company Method and apparatus for sequencing and decoding variable length instructions with an instruction boundary marker within each instruction
US6446190B1 (en) * 1998-03-12 2002-09-03 Bops, Inc. Register file indexing methods and apparatus for providing indirect control of register addressing in a VLIW processor
JP3541669B2 (ja) 1998-03-30 2004-07-14 松下電器産業株式会社 演算処理装置
US6275927B2 (en) * 1998-09-21 2001-08-14 Advanced Micro Devices. Compressing variable-length instruction prefix bytes
US6058306A (en) * 1998-11-02 2000-05-02 Hughes Electronics Corporation Compensation of dynamic doppler frequency of large range in satellite communication systems
US6314509B1 (en) * 1998-12-03 2001-11-06 Sun Microsystems, Inc. Efficient method for fetching instructions having a non-power of two size
JP3841967B2 (ja) * 1999-01-19 2006-11-08 株式会社ルネサステクノロジ マイクロプロセッサ
KR20010101647A (ko) * 1999-01-25 2001-11-14 메리 이. 보울러 폴리사카라이드 섬유
US6116806A (en) * 1999-02-17 2000-09-12 Chang; Chin Pao Connection tightness and swing angle adjustable pivot
US6405301B1 (en) * 1999-06-15 2002-06-11 U.S. Philips Corporation Parallel data processing
US6415376B1 (en) * 2000-06-16 2002-07-02 Conexant Sytems, Inc. Apparatus and method for issue grouping of instructions in a VLIW processor
JP4502532B2 (ja) * 2001-02-23 2010-07-14 株式会社ルネサステクノロジ データ処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI707272B (zh) * 2019-04-10 2020-10-11 瑞昱半導體股份有限公司 可執行指令的電子裝置以及指令執行方法

Also Published As

Publication number Publication date
EP2138932A1 (en) 2009-12-30
CN1178145C (zh) 2004-12-01
CN1523495A (zh) 2004-08-25
SG111061A1 (en) 2005-05-30
DE69838966T2 (de) 2008-12-24
MY116751A (en) 2004-03-31
EP0886210B1 (en) 2008-01-09
SG111062A1 (en) 2005-05-30
CN100339824C (zh) 2007-09-26
EP0886210A3 (en) 2001-09-05
CN1208197A (zh) 1999-02-17
US8019971B2 (en) 2011-09-13
US6834336B2 (en) 2004-12-21
US20090193226A1 (en) 2009-07-30
US20020144084A1 (en) 2002-10-03
KR100534967B1 (ko) 2006-03-23
DE69838966D1 (de) 2008-02-21
EP1734440A2 (en) 2006-12-20
US20100169614A1 (en) 2010-07-01
US6085306A (en) 2000-07-04
MY135426A (en) 2008-04-30
SG91248A1 (en) 2002-09-17
JP3790607B2 (ja) 2006-06-28
EP1734440A3 (en) 2007-01-17
JPH117387A (ja) 1999-01-12
EP0886210A2 (en) 1998-12-23
IL124904A (en) 2002-07-25
US20120272044A1 (en) 2012-10-25
US7533243B2 (en) 2009-05-12
IL124904A0 (en) 1999-01-26
KR19990007023A (ko) 1999-01-25
EP2138933A1 (en) 2009-12-30
US6397319B1 (en) 2002-05-28
EP1734440B1 (en) 2014-02-12
US20020129223A1 (en) 2002-09-12
EP2138932B1 (en) 2012-02-29
US8250340B2 (en) 2012-08-21

Similar Documents

Publication Publication Date Title
TW490636B (en) Processor for executing highly efficient VLIW
JP5646656B2 (ja) 複数の命令セットにより使用されるレジスタ間のマッピング
JP4817185B2 (ja) 埋め込み符号を持ったコンピュータ命令値フィールド
Sites et al. Alpha AXP architecture reference manual
US5881257A (en) Data processing system register control
KR19980069856A (ko) 스케일러블 폭의 벡터 프로세서 아키텍쳐
TW393623B (en) Constant reconstructing processor which supports reductions in code size
JPH01237837A (ja) データ処理装置
JP3414209B2 (ja) プロセッサ
KR100988964B1 (ko) 마이크로프로세서 내에서 다수의 레지스터 유닛들로부터의 대응하는 하프워드 유닛들을 결합하기 위한 방법 및 시스템
CN100561423C (zh) 处理安全消息认证控制指令
TW405075B (en) Processor architecture scheme for implementing various addressing modes and method therefor
US6209080B1 (en) Constant reconstruction processor that supports reductions in code size and processing time
US11106465B2 (en) Vector add-with-carry instruction
KR101715456B1 (ko) 스레드 오프셋 카운터
TW569140B (en) A method and system for selecting and using source operands in computer system instructions
CN108463801B (zh) 标识第一和第二架构寄存器编号的编码指令
JP2001504956A (ja) データ処理システム・レジスタ制御
KR101056553B1 (ko) 마이크로프로세서 내에서 시프팅 및 라운딩 연산들을 수행하기 위한 방법 및 시스템
JP3472504B2 (ja) 命令解読方法、命令解読装置及びデータ処理装置
TW388818B (en) Method and system for single cycle direct execution of floating-point status and control register instructions
TW541496B (en) Micro-computer and electronic machine
JP3901670B2 (ja) データ処理装置
EP1050800A1 (en) A pipelined execution unit
TW499656B (en) A floating point instruction set architecture and implementation

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent