JP4817185B2 - 埋め込み符号を持ったコンピュータ命令値フィールド - Google Patents

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Description

本発明は、コンピュータ・システム・アーキテクチャに関し、特に、ＩＢＭ（商標） ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（商標）を増強し、他のアーキテクチャによってエミュレート可能な新しい命令の処理に関する。
本発明の前にＩＢＭは、１９６０年代にＩＢＭのシステム３６０として知られていたマシンから始めて現在までの多くの非常に有能なエンジニアの研究により、コンピュータ・システムに対するその本質的な性質のために「メインフレーム」として知られることになった特別なアーキテクチャを作り出してきた。その動作原理は、ＩＢＭの発明者によって発明されて採用された命令であって「メインフレーム」に実装した時に実行させることができる命令を記述することによってそのマシンのアーキテクチャを示すものである。それらは長年にわたって示された通り、ＩＢＭのＰｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎに含めることによる重大な貢献として、「メインフレーム」によって表されるコンピューティング・マシンの状態の改善に大幅に貢献するものである。２０００年１２月に発行された「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」の第１版は、ＳＡ２２−７８３２−００として標準的な公開解説書になっている。
米国特許第５５５１０１３号 米国特許第６００９２６１号 米国特許第５５７４８７３号 米国特許第６３０８２５５号 米国特許第６４６３５８２号 米国特許第５７９０８２５号 ２０００年１２月に発行された「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」の第１版（ＳＡ２２−７８３２−００） １９９５年４月１７日にワシントンＤＣのＮａｔｉｏｎａｌ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｓｔａｎｄａｒｄｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙより発行された「Ｓｅｃｕｒｅ Ｈａｓｈ Ｓｔａｎｄａｒｄ， Ｆｅｄｅｒａｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ Ｓｔａｎｄａｒｄｓ」という資料の１８０−１
本明細書に記載する通り、他の新しい命令は、当技術分野を支援することになり、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅマシンに含めることができ、より単純なマシンにおいて他のものによりエミュレートすることも可能であると判断した。
本発明は、１）コンピュータ・アーキテクチャに従ってコンピュータの計算実行のために定義されたマシン命令を、実行のためにフェッチ（命令取出し）するステップであって、前記マシン命令が、オペコード・フィールドを備え、かつ、符号化された値であることを表す符号化フィールドと関連付けられており、前記符号化フィールドは、i）符号インジケータを含む符号インジケータ・フィールドと、ii）前記符号インジケータ・フィールドの一方の側に隣接し、第１の絶対値（数の大きさ）を含む第１の絶対値フィールドと、iii）前記符号インジケータ・フィールドの他の一方の側に隣接し、第２の絶対値（数の大きさ）を含む第２の絶対値フィールドとから構成されることを特徴とするステップと、２）前記オペコード・フィールドにより定義された機能を実行するために、前記符号化された値を使用するステップであって、前記符号化された値が、前記符号インジケータと、 前記第１の絶対値と、前記第２の絶対値とから構成されることを特徴とするステップとを備える方法、当該方法をコンピュータの処理回路に実行させるためのコンピュータ・プログラム、および当該方法を実行するための命令を含むコンピュータ・システム等を備えるシステムとを提供する。
本発明の好ましい諸実施形態の特徴は、添付図面に関連して取り上げた以下の詳細な説明により当業者には明らかになるであろう。
本明細書で論ずるメッセージ・ダイジェスト化命令は、メッセージまたはデータ・ファイルの圧縮表現を計算するためのものである。まず、中間メッセージ・ダイジェスト化計算命令および最終メッセージ・ダイジェスト化計算命令について論じ、次にこれらの命令を実行するための好ましいコンピュータ・システムの考察が続くものとする。代替例では、これらの命令を実行するための他のコンピュータ・システムをエミュレートする第２の好ましいコンピュータ・システムについて論ずることにする。
中間メッセージ・ダイジェスト化計算（ＫＩＭＤ：COMPUTEINTERMEDIATE MESSAGEDIGEST）
図１は、ＲＲＥ命令フォーマットの中間メッセージ・ダイジェスト化計算（ＫＩＭＤ）命令の表現である。
最終メッセージ・ダイジェスト化計算（ＫＬＭＤ：COMPUTELAST MESSAGE DIGEST）
図２は、ＲＲＥ命令フォーマットの最終メッセージ・ダイジェスト化計算（ＫＬＭＤ）命令の表現である。
汎用レジスタ０内の機能コードによって指定された機能が実行される。
この命令のビット１６〜２３およびＲ１フィールドは無視される。
汎用レジスタ０のビット位置５７〜６３は機能コードを収容している。図３および図４は、それぞれ中間メッセージ・ダイジェスト化計算および最終メッセージ・ダイジェスト化計算について割り当てられた機能コードを示している。他の機能コードはいずれも未割当てである。汎用レジスタ０のビット５６はゼロでなければならず、そうではない場合、指定例外が認識される。汎用レジスタ０の他のビットはいずれも無視される。汎用レジスタ１は、ストレージ内のパラメータ・ブロックの左端のバイトの論理アドレスを収容している。２４ビットのアドレッシング・モードでは、汎用レジスタ１のビット位置４０〜６３の内容はアドレスを構成し、ビット位置０〜３９の内容は無視される。３１ビットのアドレッシング・モードでは、汎用レジスタ１のビット位置３３〜６３の内容はアドレスを構成し、ビット位置０〜３２の内容は無視される。６４ビットのアドレッシング・モードでは、汎用レジスタ１のビット位置０〜６３の内容はアドレスを構成する。
中間メッセージ・ダイジェスト化計算用の機能コードは図３に示されている。
最終メッセージ・ダイジェスト化計算用の機能コードは図４に示されている。
他の機能コードはいずれも未割当てである。
照会機能は他の機能の可用性を示す手段を提供する。汎用レジスタＲ２およびＲ２＋１の内容は照会機能の場合は無視される。
他のすべての機能の場合、第２オペランドはパラメータ・ブロック内の初期チェーン値を使用する機能コードによって指定された通りに処理され、その結果はチェーン値に取って代わる。最終メッセージ・ダイジェスト化計算の場合、その動作はパラメータ・ブロック内のメッセージ・ビット長も使用する。その動作は、第２オペランド・ロケーションの末尾に到達するまでまたはＣＰＵが決定したバイト数の処理が完了するまでのいずれか先に発生する時点まで続行される。その結果は条件コードとして示される。
Ｒ２フィールドは、汎用レジスタの奇偶対を指定するものであって、偶数レジスタを指定しなければならず、そうではない場合、指定例外が認識される。
第２オペランドの左端のバイトのロケーションはＲ２汎用レジスタの内容によって指定される。第２オペランド・ロケーションのバイト数は汎用レジスタＲ２＋１に指定される。
動作の一部として、汎用レジスタＲ２内のアドレスは第２オペランドから処理されたバイト数だけ増分され、汎用レジスタＲ２＋１内の長さは同じ数だけ減分される。アドレスおよび長さの構成および更新はアドレッシング・モードに依存する。
２４ビットのアドレッシング・モードでは、汎用レジスタＲ２のビット位置４０〜６３の内容は第２オペランドのアドレスを構成し、ビット位置０〜３９の内容は無視され、更新済みアドレスのビット４０〜６３は汎用レジスタＲ２内の対応ビットに取って代わり、更新済みアドレスのビット位置４０からの桁上げは無視され、汎用レジスタＲ２のビット位置３２〜３９の内容はゼロに設定される。３１ビットのアドレッシング・モードでは、汎用レジスタＲ＿のビット位置３３〜６３の内容は第２オペランドのアドレスを構成し、ビット位置０〜３２の内容は無視され、更新済みアドレスのビット３３〜６３は汎用レジスタＲ２内の対応ビットに取って代わり、更新済みアドレスのビット位置３３からの桁上げは無視され、汎用レジスタＲ２のビット位置３２の内容はゼロに設定される。６４ビットのアドレッシング・モードでは、汎用レジスタＲ２のビット位置０〜６３の内容は第２オペランドのアドレスを構成し、更新済みアドレスのビット０〜６３は汎用レジスタＲ＿の内容に取って代わり、ビット位置０からの桁上げは無視される。
２４ビットと３１ビットの両方のアドレッシング・モードでは、汎用レジスタＲ２＋１のビット位置３２〜６３の内容は、第２オペランド内のバイト数を指定する３２ビットの符号なし２進整数を形成し、更新済み値は汎用レジスタＲ２＋１のビット位置３２〜６３の内容に取って代わる。６４ビットのアドレッシング・モードでは、汎用レジスタＲ２＋１のビット位置０〜６３の内容は、第２オペランド内のバイト数を指定する６４ビットの符号なし２進整数を形成し、更新済み値は汎用レジスタＲ２＋１の内容に取って代わる。
２４ビットまたは３１ビットのアドレッシング・モードでは、汎用レジスタＲ２およびＲ２＋１のビット位置０〜３１の内容は常に変化しない。
図５は、上述の汎用レジスタの内容を示している。アクセス・レジスタ・モードでは、アクセス・レジスタ１およびＲ２は、それぞれパラメータ・ブロックおよび第２オペランドを収容するアドレス・スペースを指定する。
その結果は、処理が第２オペランドの左端から始まり、１ブロックずつ右に進行した場合と同様に得られる。第２オペランド内のすべてのソース・バイトの処理が完了する（正常完了という）かまたはＣＰＵが決定したブロック数であって第２オペランドの長さより小さいブロック数の処理が完了する（部分完了という）と、動作が終了する。ＣＰＵが決定したブロック数は、モデルによって決まり、命令が実行されるたびに異なる数になる可能性がある。ＣＰＵが決定したブロック数は通常、非ゼロである。特定の異常な状況では、この数はゼロになる可能性があり、進行なしで条件コード３が設定される可能性がある。しかし、ＣＰＵは、この進行なしケースの無限の再発を防止する。
チェーン値フィールドが第２オペランドの任意の部分にオーバラップする場合、チェーン値フィールド内の結果は予測不能である。
中間メッセージ・ダイジェスト化計算の場合、汎用レジスタＲ２＋１に指定された第２オペランド内のバイト数の処理が完了すると、正常完了が発生する。最終メッセージ・ダイジェスト化計算の場合、汎用レジスタＲ２＋１に指定された第２オペランド内のすべてのバイトが処理された後、埋込み動作が実行され、その後、正常完了が発生する。
正常完了により動作が終了すると、条件コード０が設定され、Ｒ２＋１内の結果値はゼロになる。部分完了により動作が終了すると、条件コード３が設定され、Ｒ２＋１内の結果値は非ゼロになる。
第２オペランド長が最初はゼロである場合、第２オペランドはアクセスされず、汎用レジスタＲ２およびＲ２＋１は変更されず、条件コード０が設定される。中間メッセージ・ダイジェスト化計算の場合、パラメータ・ブロックはアクセスされない。しかし、最終メッセージ・ダイジェスト化計算の場合、空ブロック（Ｌ＝０）ケースの埋込み動作が実行され、その結果はパラメータ・ブロックに保管される。
他のＣＰＵおよびチャネル・プログラムが監視する通り、パラメータ・ブロックおよび記憶オペランドへの参照は多重アクセス参照である可能性があり、これらのストレージ・ロケーションへのアクセスは必ずしもブロック並行ではなく、これらのアクセスまたは参照の順序は未定義である。
第２オペランドのうち、命令の単一実行で処理されるものより大きい部分について、アクセス例外が報告される可能性があるが、第２オペランドの長さを超えるロケーションまたは処理中の現行ロケーションを４Ｋバイト以上超えるロケーションについては、アクセス例外は認識されない。
（（機能説明で使用する記号））
図６の記号は、中間メッセージ・ダイジェスト化計算機能および最終メッセージ・ダイジェスト化計算機能の以下の説明で使用する。セキュア・ハッシュ・アルゴリズムの詳細な説明は、１９９５年４月１７日にワシントンＤＣのＮａｔｉｏｎａｌ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｓｔａｎｄａｒｄｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙより発行された「Ｓｅｃｕｒｅ Ｈａｓｈ Ｓｔａｎｄａｒｄ， Ｆｅｄｅｒａｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ Ｓｔａｎｄａｒｄｓ」という資料の１８０−１に記載されている可能性がある。
ＫＩＭＤ照会（ＫＩＭＤ機能コード０）
この命令によって使用されるオペランドおよびアドレスのロケーションは図５に示されている通りである。
ＫＩＭＤ照会パラメータ・ブロックは図７に示されているフォーマットを有する。
１２８ビットの状況ワードはパラメータ・ブロックに保管される。このフィールドのビット０〜１２７は、それぞれ中間メッセージ・ダイジェスト化計算命令の機能コード０〜１２７に対応する。あるビットが１である場合、対応する機能がインストールされており、そうではない場合、その機能はインストールされていない。
ＫＩＭＤ照会機能の実行が完了すると、条件コード０が設定され、条件コード３はこの機能には適用不能である。
ＫＩＭＤ−ＳＨＡ−１（ＫＩＭＤ機能コード１）
この命令によって使用されるオペランドおよびアドレスのロケーションは図５に示されている通りである。
ＫＩＭＤ−ＳＨＡ−１機能に使用されるパラメータ・ブロックは図８に示されているフォーマットを有する。
２０バイトの中間メッセージ・ダイジェスト化は、パラメータ・ブロックに２０バイトのチェーン値を指定したＳＨＡ−１ブロック・ダイジェスト化・アルゴリズムを使用して、オペランド２の６４バイトのメッセージ・ブロック用に生成される。生成された中間メッセージ・ダイジェスト化は、出力チェーン値（ＯＣＶ）とも呼ばれ、パラメータ・ブロックのチェーン値フィールドに保管される。ＫＩＭＤ−ＳＨＡ−１動作は図９に示されている。
ＫＬＭＤ照会（ＫＬＭＤ機能コード０）
この命令によって使用されるオペランドおよびアドレスのロケーションは図５に示されている通りである。
ＫＬＭＤ照会機能に使用されるパラメータ・ブロックは図１０に示されているフォーマットを有する。
１２８ビットの状況ワードはパラメータ・ブロックに保管される。このフィールドのビット０〜１２７は、それぞれ最終メッセージ・ダイジェスト化計算命令の機能コード０〜１２７に対応する。あるビットが１である場合、対応する機能がインストールされており、そうではない場合、その機能はインストールされていない。
ＫＬＭＤ照会機能の実行が完了すると、条件コード０が設定され、条件コード３はこの機能には適用不能である。
ＫＬＭＤ−ＳＨＡ−１（ＫＬＭＤ機能コード１）
この命令によって使用されるオペランドおよびアドレスのロケーションは図５に示されている通りである。
ＫＬＭＤ−ＳＨＡ−１機能に使用されるパラメータ・ブロックは図１１に示されているフォーマットを有する。
オペランド２のメッセージ（Ｍ）用のメッセージ・ダイジェスト化は、パラメータ・ブロックにチェーン値およびメッセージ・ビット長情報を指定したＳＨＡ−１アルゴリズムを使用して生成される。
オペランド２のメッセージの長さが６４バイトに等しいかまたはそれより大きい場合、中間メッセージ・ダイジェスト化は、パラメータ・ブロックに２０バイトのチェーン値を指定したＳＨＡ−１ブロック・ダイジェスト化・アルゴリズムを使用して、６４バイトのメッセージ・ブロックごとに生成され、生成された中間メッセージ・ダイジェスト化は、出力チェーン値（ＯＣＶ）とも呼ばれ、パラメータ・ブロックのチェーン値フィールドに保管される。この動作は図１２に示されており、残りのメッセージが６４バイト未満になるまで繰り返す。メッセージまたは残りのメッセージの長さが０バイトである場合、図１３の動作が実行される。
メッセージまたは残りのメッセージの長さが１バイトから５５バイトまで（両端を含む）である場合、図１４の動作が実行され、この長さが５６バイトから６３バイトまで（両端を含む）である場合、図１５の動作が実行される。このメッセージ・ダイジェスト化は、出力チェーン値（ＯＣＶ）とも呼ばれ、パラメータ・ブロックのチェーン値フィールドに保管される。
（（ＫＬＭＤ機能で使用される追加の記号））
以下の追加の記号は、最終メッセージ・ダイジェスト化計算機能の説明で使用される。
ＫＬＭＤ機能図用の記号の説明
Ｌ ストレージ内のオペランド２のバイト長
ｐ＜ｎ＞ ｎ個の埋込みバイト；左端のバイトは１６進の８０であり、他のバイトはいずれも１６進の００である。
ｚ＜５６＞ ０からなる５６個の埋込みバイトである。
Ｍｂｌ 全メッセージのビット長を指定する８バイトの値
ｑ＜６４＞ ５６バイト分の０とそれに続く８バイトのｍｂｌからなる埋込みブロック
ＫＩＭＤおよびＫＬＭＤに関する特殊条件
以下のいずれかが発生した場合、指定例外が認識され、他のアクションは一切行われない。
１．汎用レジスタ０のビット５６がゼロではない。
２．汎用レジスタ０のビット５７〜６３が未割当ての機能コードまたはアンインストールされた機能コードを指定する。
３．Ｒ２フィールドが奇数レジスタまたは汎用レジスタ０を指定する。
４．中間メッセージ・ダイジェスト化計算の場合、第２オペランド長が指定された機能のデータ・ブロック・サイズの倍数ではない（中間メッセージ・ダイジェスト化計算機能のデータ・ブロック・サイズを決定するためには図３を参照されたい）。この指定例外条件は照会機能には適用されず、最終メッセージ・ダイジェスト化計算にも適用されない。
結果条件コード：
０ 正常完了
１ ――
２ ――
３ 部分完了
プログラム例外：
アクセス（Access）
オペランド２およびメッセージ・ビット長の取出し；
チェーン値の取出しおよび保管
動作（Operation）
メッセージ・セキュリティ支援機能がインストールされていない場合
指定（Specification）
プログラミング上の注意：
１．汎用レジスタ０のビット５６は、将来の拡張のために予約されており、ゼロに設定しなければならない。
２．条件コード３が設定されると、それぞれ汎用レジスタＲ２およびＲ２＋１内の第２オペランド・アドレスおよび長さならびにパラメータ・ブロック内のチェーン値は、通常、プログラムが単純に分岐してその命令に戻り、その動作を継続できるように更新される。
異常な状況では、ＣＰＵは、進行なしケースの場合に無限の再発を防止する。したがって、プログラムは、無限ループに対する露出なしに条件コード３が設定される場合に必ず、安全に分岐してその命令に戻ることができる。
３．第２オペランドの長さが最初に非ゼロであり、条件コード０が設定される場合、レジスタは条件コード３の場合と同様に更新され、このケースのチェーン値は、それらが同じチェーンの一部であった場合と同様に追加のオペランドを処理できるようなものになっている。
４．中間メッセージ・ダイジェスト化計算命令と最終メッセージ・ダイジェスト化計算命令は、セキュリティ・サービス・アプリケーション・プログラミング・インターフェース（ＡＰＩ）によって使用されるように設計されている。これらのＡＰＩは、大きすぎて一度にすべてがストレージ内に収まらないようなものを含む、ほとんど無制限のサイズのメッセージのダイジェスト化を計算するための手段をプログラムに提供する。これは、プログラムがメッセージを部分単位でＡＰＩに渡せるようにすることにより実施される。以下のプログラミング上の注意は、これらのＡＰＩに関して記載されている。
５．メッセージの第１の部分を処理する前に、プログラムはチェーン値フィールド用の初期値を設定しなければならない。ＳＨＡ−１の場合、初期チェーン値は以下のようにリストされる。
Ｈ０＝ｘ‘６７４５ ２３０１’
Ｈ１＝ｘ‘ＥＦＣＤ ＡＢ８９’
Ｈ２＝ｘ‘９８ＢＡ ＤＣＦＥ’
Ｈ３＝ｘ‘１０３２ ５４７６’
Ｈ４＝ｘ‘Ｃ３Ｄ２ Ｅ１Ｆ０’
６．最後の部分以外のメッセージ部分を処理する場合、プログラムは５１２ビット（６４バイト）の倍数単位でメッセージ部分を処理し、中間メッセージ・ダイジェスト化計算命令を使用しなければならない。
７．最後のメッセージ部分を処理する場合、プログラムは元のメッセージの長さをビット単位で計算し、この６４ビットの値をパラメータ・ブロックのメッセージ・ビット長フィールドに入れ、最終メッセージ・ダイジェスト化計算命令を使用しなければならない。
８．最終メッセージ・ダイジェスト化計算命令では、第２オペランドがブロック・サイズの倍数である必要はない。その命令は、まず完全なブロックを処理し、すべてのブロックを処理する前に条件コード３を設定することができる。すべての完全なブロックを処理した後、その命令は、第２オペランドの残りの部分を含む、埋込み動作を実行する。これは、ＳＨＡ−１ブロック・ダイジェスト化・アルゴリズムの１回または２回の反復を必要とする可能性がある。
９．最終メッセージ・ダイジェスト化計算命令は、長さが８ビットの倍数であるメッセージに関するＳＨＡ−１埋込みを提供する。８ビットの倍数ではないビット・ストリングにＳＨＡ−１を適用する場合、プログラムは、埋込みを実行し、中間メッセージ・ダイジェスト化計算命令を使用しなければならない。
暗号コプロセッサ：
好ましい実施形態では暗号コプロセッサを提供するが、これは、本明細書に記載した命令とともに使用でき、更に暗号メッセージを実行し、チェーニング及び暗号化の用途のために適切な命令とともに使用することができるタスクを様々なチェーン・メッセージの中で支援するためのものである。
図１７は、複数の実行パイプラインを有する汎用マイクロプロセッサ上のすべての内部実行ユニットに共通のデータ・パスに直接接続される暗号コプロセッサを示している。マイクロプロセッサ内部バス（１）は暗号制御ユニット（２）に接続された他のすべての実行ユニットに共通するものであり、この制御ユニットはそれが実行しなければならないプロセッサ命令用のバスを監視する。
暗号制御ユニットは、中央演算処理装置用の使用可能なハードウェア（Ｅ0・・・Ｅn、または複数の実行パイプラインを有する好ましい実施形態ではその組合せによる）を提供する汎用マイクロプロセッサ上の中央演算処理装置のすべての内部実行ユニットに共通のデータ・パスに直接接続された暗号コプロセッサを提供する。コマンド・レジスタ（３）内で暗号命令に遭遇すると、制御ユニット（２）は、使用可能なハードウェアから適切なアルゴリズムを呼び出す。オペランド・データは、入力ＦＩＦＯレジスタ（４）を介して同じ内部マイクロプロセッサ・バスにより送達される。動作が完了すると、フラグが状況レジスタ（６）内に設定され、その結果は、出力ＦＩＦＯレジスタ（５）から読み出すために使用可能である。
本発明の図示した好ましい実施形態は、システムのパフォーマンス上の目標に応じて特定の実現例が必要とする数のハードウェア・エンジンを含めるために拡張可能になるように設計されている。入出力レジスタ（７）へのデータ・パスはすべてのエンジンに共通するものである。
本発明の暗号機能の好ましい実施形態は、ＣＰＵ上の実行ユニット・ハードウェアで実現され、この実現例により、暗号化動作を呼び出し実行するための待ち時間の低減が可能になり、効率が高まる。
この待ち時間の低減は、特に、少量のデータのみが関連するときに、多くの暗号化動作を頻繁に実行するシステム内の汎用プロセッサの機能を大幅に強化する。これにより、セキュア・オンライン・トランザクションを実行する際に関連するプロセスを著しく加速することができる実現例が可能になる。オンライン・トランザクションを保護する最も一般的な方法は、３つのアルゴリズムからなるセットを必要とする。第１のアルゴリズムはセッション中に１回だけ使用され、ハードウェアまたはソフトウェアで実現することができるが、その他の動作はセッションのすべてのトランザクションで呼び出され、外部ハードウェアを呼び出す待ち時間のコストならびにソフトウェアでアルゴリズムを実行するための時間のコストはいずれも本発明によって解消される。
図１８では、長変位機構コンピュータ（LongDisplacement Facility Computer）で設計された命令フォーマットの商用実現例において、ＩＢＭ内部で実験的に証明した通り、効果的に使用可能な上述のマイクロプロセッサを有するメインフレーム・コンピュータで実現された好ましい実施形態で有するものを実現する方法を概念的に示しており、その命令は、通常、現在は「Ｃ」プログラマであるプログラマによって使用される。ストレージ・メディアに保管されたこれらの命令フォーマットは、本来はｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ ＩＢＭサーバで、または代わって他のアーキテクチャを実行するマシンで実行することができる。その命令は、既存のおよび将来のＩＢＭメインフレーム・サーバ内で、ならびにＩＢＭのその他のマシン（たとえば、ｐＳｅｒｉｅｓ（商標）サーバおよびｘＳｅｒｉｅｓ（商標）サーバ）上でエミュレートすることができる。その命令は、ＩＢＭ、インテル社、ＡＭＤ、サンマイクロシステムズ社、その他によって製造されたハードウェアを使用する多種多様なマシン上でＬｉｎｕｘを実行するマシン内で実行することができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘ（商標）は、一般に実行がエミュレーション・モードである場合に、ハーキュリーズ、ＵＭＸ、ＦＸＩ、またはプラットフォーム・ソリューションによるエミュレーションを使用するマシンと同様に使用することができる。エミュレーション・モードでは、エミュレート中の特定の命令がデコードされ、「Ｃ」サブルーチンまたはドライバ、あるいは好ましい実施形態の説明を理解した後に当技術分野の技能の範囲内である特定のハードウェア用のドライバを提供するその他の何らかの方法のように、個々の命令を実現するためにサブルーチンが構築される。米国特許第５５５１０１３号、米国特許第６００９２６１号、米国特許第５５７４８７３号、米国特許第６３０８２５５号、米国特許第６４６３５８２号、および米国特許第５７９０８２５号を含むがこれらに限定されない様々なソフトウェアおよびハードウェア・エミュレーション特許は、当業者にとって使用可能なターゲット・マシンのために異なるマシンについて設計された命令フォーマットのエミュレーションを達成するための様々な既知の方法ならびに上記で参照したものによって使用される商用ソフトウェア技法を例示している。
好ましい実施形態では、非スーパースカラ命令用の既存の長変位命令フォーマットは、ベース・レジスタと１２ビットの符号なし変位またはベース・レジスタとインデックス・レジスタと１２ビットの符号なし変位の加算によりオペランド・ストレージ・アドレスを形成し、新しい長変位命令フォーマットは、ベース・レジスタと２０ビットの符号付き変位またはベース・レジスタとインデックス・レジスタと２０ビットの符号付き変位の加算によりオペランド・ストレージ・アドレスを形成する。
図１８によって図示した通り、これらの命令は、プロセッサによってハードウェア内で、または異なるネイティブ命令セットを有するコンピュータ上で実行されるソフトウェアによる前記命令・セットのエミュレーションにより、実行される。
図１８では、＃５０１は、命令およびデータを収容するコンピュータ・メモリ・ストレージを示している。本発明に記載された長変位命令は最初はこのコンピュータ内に保管されるであろう。＃５０２は、コンピュータ・メモリから命令を取り出すためのメカニズムを示し、それが取り出したこれらの命令のローカル・バッファリングも収容することができる。次に生の命令は命令デコーダ＃５０３に転送され、そこでどのタイプの命令が取り出されたかを決定する。＃５０４は、命令を実行するためのメカニズムを示している。これは、メモリ＃５０１からレジスタにデータをロードすること、レジスタからメモリにデータを戻して保管すること、または何らかのタイプの算術演算あるいは論理演算を実行することを含むことができる。この実行すべき動作の正確なタイプは、命令デコーダによってあらかじめ決定されている。本発明に記載されている長変位命令はここで実行されるであろう。長変位命令が本来はコンピュータ・システム上で実行される場合、この図は上述の通りで完成である。しかし、長変位命令を含む命令セット・アーキテクチャが他のコンピュータ上でエミュレートされる場合、上記のプロセスはホスト・コンピュータ＃５０５上のソフトウェアで実現されるであろう。このケースでは、上記のメカニズムは概して、エミュレータ・ソフトウェア内の１つまたは複数のソフトウェア・サブルーチンとして実現されるであろう。いずれのケースでも、命令は取り出され、デコードされ、実行される。
詳細には、これらの設計済み命令は、オペランド・ストレージ・アドレスを形成するために使用される１２ビットの符号なし変位を有する既存の命令フォーマットを備えたコンピュータ・アーキテクチャで使用することができ、また、オペランド・ストレージ・アドレスを形成するために使用される拡張符号付き変位を有する追加の変位ビット、好ましくは２０ビット、を提供する追加の命令フォーマットを備えたコンピュータでも使用することができる。これらのコンピュータ設計済み命令は、コンピュータ・ストレージ・メディアに保管され、自身を使用するプロセッサの実行コードを生成するためのコンピュータ・ソフトウェアを有し、コンピュータ・ストレージ・メディア５０１に保管されたコンパイラまたはエミュレータ／インタープリタによって使用するための命令コードを有し、その命令コードの第１の部分は、実行すべき動作を指定した演算コードと、それが関与するオペランドを指定する第２の部分を有する。長変位命令では、長変位機構命令の使用により追加のアドレスを直接アドレス指定することができる。
図１８によって図示した通り、これらの命令は、プロセッサによってハードウェア内で、または異なるネイティブ命令セットを有するコンピュータ上で実行されるソフトウェアによる前記命令・セットのエミュレーションにより、実行される。
好ましい実施形態のコンピュータ・アーキテクチャにより、変位フィールドは、ＤＬという１２ビットの最下位部分、すなわち、オペランド１用のＤＬ１またはオペランド２用のＤＬ２と、ＤＨという８ビットの最上位部分、すなわち、オペランド１用のＤＨ１またはオペランド２用のＤＨ２という２つの部分になるものとして定義される。
さらに、好ましいコンピュータ・アーキテクチャは、演算コードがビット位置０〜７および４０〜４７になり、Ｒ１というターゲット・レジスタがビット位置８〜１１になり、Ｘ２というインデックス・レジスタがビット位置１２〜１５になり、Ｂ２というベース・レジスタがビット位置１６〜１９になり、２つの部分からなる変位のうちのＤＬ２という第１の部分がビット位置２０〜３１になり、ＤＨ２という第２の部分がビット位置３２〜３９になるような命令フォーマットを有する。
このコンピュータ・アーキテクチャは、演算コードがビット位置０〜７および４０〜４７になり、Ｒ１というターゲット・レジスタがビット位置８〜１１になり、Ｒ３というソース・レジスタがビット位置１２〜１５になり、Ｂ２というベース・レジスタがビット位置１６〜１９になり、２つの部分からなる変位のうちのＤＬ２という第１の部分がビット位置２０〜３１になり、ＤＨ２という第２の部分がビット位置３２〜３９になるような命令フォーマットを有する。
さらに、長変位機構を有するこのコンピュータ・アーキテクチャ命令は、演算コードがビット位置０〜７および４０〜４７になり、Ｒ１というターゲット・レジスタがビット位置８〜１１になり、Ｍ３というマスク値がビット位置１２〜１５になり、Ｂ２というベース・レジスタがビット位置１６〜１９になり、２つの部分からなる変位のうちのＤＬ２という第１の部分がビット位置２０〜３１になり、ＤＨ２という第２の部分がビット位置３２〜３９になるような命令フォーマットを有する。
図示した通り、その長変位機構を有するこの好ましいコンピュータ・アーキテクチャは、演算コードがビット位置０〜７および４０〜４７になり、Ｉ２という即時値がビット位置８〜１５になり、Ｂ２というベース・レジスタがビット位置１６〜１９になり、２つの部分からなる変位のうちのＤＬ１という第１の部分がビット位置２０〜３１になり、ＤＨ１という第２の部分がビット位置３２〜３９になるような命令フォーマットを有する。
この長変位機構コンピュータ・アーキテクチャは、作成された新しい命令のうち、新しい２０ビットの符号なし変位を有する命令フォーマットのみを使用する命令を使用するときに効果的に機能する。
このコンピュータ・アーキテクチャの特定の一実施形態は、１２ビットの符号なし変位のみを有する命令フォーマットを持ち、また現在では、変位の上位８ビットであるＤＨフィールドがすべてゼロであるときに既存の１２ビットの符号なし変位値を有するか、または変位の上位８ビットであるＤＨフィールドが非ゼロであるときに２０ビットの符号付き値を有するような、新しい命令フォーマットであると規定された、既存の命令を使用するものである。
ＲＲＥ命令フォーマットの中間メッセージ・ダイジェスト化計算（ＫＩＭＤ）命令の表現である。 ＲＲＥ命令フォーマットの最終メッセージ・ダイジェスト化計算（ＫＬＭＤ）命令の表現である。 図１のＫＩＭＤ命令の機能コードを示す表である。 図２のＫＬＭＤ命令の機能コードを示す表である。 図１および図２のＫＩＭＤ命令およびＫＬＭＤ命令に関する汎用レジスタ割当ての表現である。 ＳＨＡ−１ブロック・ダイジェスト化・アルゴリズム用の記号を示す図である。 ＫＩＭＤ照会用のパラメータ・ブロックのフォーマットを示す図である。 ＫＩＭＤ−ＳＨＡ−１用のパラメータ・ブロックのフォーマットを示す図である。 ＫＩＭＤ−ＳＨＡ−１動作を示す図である。 ＫＬＭＤ照会用のパラメータ・ブロックのフォーマットを示す図である。 ＫＬＭＤ−ＳＨＡ−１用のパラメータ・ブロックのフォーマットを示す図である。 ＫＬＭＤ−ＳＨＡ−１全ブロック動作を示す図である。 ＫＬＭＤ−ＳＨＡ−１空ブロック動作を示す図である。 ＫＬＭＤ−ＳＨＡ−１部分ブロック・ケース１動作を示す図である。 ＫＬＭＤ−ＳＨＡ−１部分ブロック・ケース２動作を示す図である。 ＫＩＭＤ命令とＫＬＭＤ命令の実行の優先順位を示す表である。 暗号コプロセッサを示す図である。 好ましい実施形態による命令およびデータを収容するコンピュータ・メモリ・ストレージの一般化した好ましい実施形態ならびにこれらの設計済み命令を使用するコンピュータ・システム上でまたは設計済み命令のエミュレーションで使用する通り、これらの命令を取り出し、デコードし、実行するためのメカニズムを示す図である。

Claims (10)

  1. コンピュータ・システムにおいてメッセージ・ダイジェスト化命令を実行する方法であって、該メッセージ・ダイジェスト化命令は照会機能を含み、該コンピュータ・システムは複数の汎用レジスタ、コンピュータ・メモリと通信可能な汎用マイクロプロセッサを含み、該汎用マイクロプロセッサは１以上の実行ユニットを含み、該実行ユニットはコンピュータ・メモリからフェッチされた命令を実行し、
    前記方法は、
    メッセージ・ダイジェスト化命令をフェッチするステップと、
    前記メッセージ・ダイジェスト化命令をフェッチすることに応答して、予め定義された機能コードによって指定された実行されるべきメッセージ・ダイジェスト化動作を決定するステップであって、前記メッセージ・ダイジェスト化命令中で特定される前記予め定義された機能コードは、メッセージ・ダイジェスト化計算動作又は機能照会動作のいずれか１つを定義する、前記決定するステップと、
    前記決定された実行されるべきメッセージ・ダイジェスト化動作がメッセージ・ダイジェスト化計算動作である場合、
    前記メッセージ・ダイジェスト化計算動作を実行するステップであって、前記メッセージ・ダイジェスト化計算動作が前記メッセージ・ダイジェスト化命令で指定された、前記コンピュータ・メモリ上のロケーションに対して、ハッシュ・アルゴリズムを実行することを含む、前記実行するステップと、
    前記決定された実行されるべきメッセージ・ダイジェスト化動作が機能照会動作である場合、
    状況ワード・ビットをパラメータ・ブロック内に保存するステップであって、前記状況ワード・ビットのそれぞれは、前記メッセージ・ダイジェスト化命令の機能としてインストールされている機能のコードのそれぞれに対応し、当該状況ワードの各ビットが１である場合に、当該ビットに対応する前記機能が前記汎用マイクロプロセッサ上にインストールされており、そうでない場合に前記機能がインストールされていない、前記保存するステップと
    を含む、前記方法。
  2. 前記メッセージ・ダイジェスト化計算動作を実行するステップが、
    ｘ１）パラメータ・ブロック内のチェーン値フィールド用の２０バイトのチェーン値を取得するステップと、
    ｘ２）前記オペランドの６４バイト・ブロックを入手するステップと、
    ｘ３）前記２０バイトのチェーン値を用いて、前記オペランドの６４バイト・ブロックをハッシュし、新しい２０バイトのチェーン値を生成するステップと、
    ｘ４）前記オペランドの継続的なブロックのためにステップｘ２及びｘ３を繰り返すステップと、
    ｘ５）前記生成された新しい２０バイトのチェーン値を保存するステップと
    を含む、請求項１に記載の方法。
  3. 前記ハッシュするステップが、セキュアハッシュアルゴリズム（ＳＨＡ−１）を使用することを含む、請求項２に記載の方法。
  4. 取得されるべきチェーン値として、２０バイトの１６進数値、‘６７４５ ２３０１’、‘ＥＦＣＤ ＡＢ８９’、‘９８ＢＡ ＤＣＦＥ’、‘１０３２ ５４７６’、‘Ｃ３Ｄ２ Ｅ１Ｆ０’を格納するステップをさらに含む、請求項２に記載の方法。
  5. 前記メッセージ・ダイジェスト化命令が、中間メッセージ・ダイジェスト化計算命令又は最終メッセージ・ダイジェスト化計算命令のいずれかを含む、請求項１に記載の方法。
  6. 前記メッセージ・ダイジェスト化命令が、前記汎用マイクロプロセッサの命令アーキテクチャにネイティブであるフォーマットである、請求項１に記載の方法。
  7. 前記メッセージ・ダイジェスト化命令が、前記汎用マイクロプロセッサの命令アーキテクチャにネイティブでないフォーマットである場合、
    前記メッセージ・ダイジェスト化命令の命令をエミュレートするための所定のソフトウェア・サブルーチンを識別するために前記メッセージ・ダイジェスト化命令を解読するステップと、
    前記所定のソフトウェア・サブルーチンを実行するステップと
    を含む、請求項１に記載の方法。
  8. 前記メッセージ・ダイジェスト化命令が
    オペコード・フィールドを備え、かつ、符号化された値であることを表す符号化フィールドと関連付けられており、前記符号化フィールドは、
    符号インジケータを含む符号インジケータ・フィールドと、
    前記符号インジケータ・フィールドの一方の側に隣接し、第１の絶対値（数の大きさ）を含む第１の絶対値フィールドと、
    前記符号インジケータ・フィールドの他の一方の側に隣接し、第２の絶対値（数の大きさ）を含む第２の絶対値フィールドと
    から構成される、請求項１に記載の方法。
  9. 前記オペコード・フィールドにより定義された機能を実行するために、前記符号化された値を使用し、該符号化された値が、
    前記符号インジケータと、
    前記第１の絶対値と、
    前記第２の絶対値と
    から構成される、請求項８に記載の方法。
  10. コンピュータ・システムにおいてメッセージ・ダイジェスト化命令を実行するコンピュータ・プログラムであって、該メッセージ・ダイジェスト化命令は照会機能を含み、該コンピュータ・システムは複数の汎用レジスタ、コンピュータ・メモリと通信可能な汎用マイクロプロセッサを含み、該汎用マイクロプロセッサは１以上の実行ユニットを含み、該実行ユニットはコンピュータ・メモリからフェッチされた命令を実行し、
    前記コンピュータ・システムに、
    メッセージ・ダイジェスト化命令をフェッチするステップと、
    前記メッセージ・ダイジェスト化命令をフェッチすることに応答して、予め定義された機能コードによって指定された実行されるべきメッセージ・ダイジェスト化動作を決定するステップであって、前記メッセージ・ダイジェスト化命令中で特定される前記予め定義された機能コードは、メッセージ・ダイジェスト化計算動作又は機能照会動作のいずれか１つを定義する、前記決定するステップと、
    前記決定された実行されるべきメッセージ・ダイジェスト化動作がメッセージ・ダイジェスト化計算動作である場合、
    前記メッセージ・ダイジェスト化計算動作を実行するステップであって、前記メッセージ・ダイジェスト化計算動作が前記メッセージ・ダイジェスト化命令で指定された、前記コンピュータ・メモリ上のロケーションに対して、ハッシュ・アルゴリズムを実行することを含む、前記実行するステップと、
    前記決定された実行されるべきメッセージ・ダイジェスト化動作が機能照会動作である場合、
    状況ワード・ビットをパラメータ・ブロック内に保存するステップであって、前記状況ワード・ビットのそれぞれは、前記メッセージ・ダイジェスト化命令の機能としてインストールされている機能のコードのそれぞれに対応し、当該状況ワードの各ビットが１である場合に、当該ビットに対応する前記機能が前記汎用マイクロプロセッサ上にインストールされており、そうでない場合に前記機能がインストールされていない、前記保存するステップと
    を実行させる、前記コンピュータ・プログラム。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040230813A1 (en) * 2003-05-12 2004-11-18 International Business Machines Corporation Cryptographic coprocessor on a general purpose microprocessor
KR101123742B1 (ko) * 2005-12-23 2012-03-16 삼성전자주식회사 사용자 인터페이스와 소프트웨어 간의 신뢰 경로 설정 방법및 장치
JP5263498B2 (ja) * 2008-07-09 2013-08-14 セイコーエプソン株式会社 信号処理プロセッサ及び半導体装置
JP5263497B2 (ja) * 2008-07-09 2013-08-14 セイコーエプソン株式会社 信号処理プロセッサ及び半導体装置
US20100250965A1 (en) * 2009-03-31 2010-09-30 Olson Christopher H Apparatus and method for implementing instruction support for the advanced encryption standard (aes) algorithm
US8832464B2 (en) * 2009-03-31 2014-09-09 Oracle America, Inc. Processor and method for implementing instruction support for hash algorithms
US9317286B2 (en) * 2009-03-31 2016-04-19 Oracle America, Inc. Apparatus and method for implementing instruction support for the camellia cipher algorithm
US20100246815A1 (en) * 2009-03-31 2010-09-30 Olson Christopher H Apparatus and method for implementing instruction support for the kasumi cipher algorithm
US8654970B2 (en) * 2009-03-31 2014-02-18 Oracle America, Inc. Apparatus and method for implementing instruction support for the data encryption standard (DES) algorithm
US8356185B2 (en) * 2009-10-08 2013-01-15 Oracle America, Inc. Apparatus and method for local operand bypassing for cryptographic instructions
US9851969B2 (en) 2010-06-24 2017-12-26 International Business Machines Corporation Function virtualization facility for function query of a processor
US10521231B2 (en) 2010-06-24 2019-12-31 International Business Machines Corporation Function virtualization facility for blocking instruction function of a multi-function instruction of a virtual processor
US8312258B2 (en) * 2010-07-22 2012-11-13 Intel Corporation Providing platform independent memory logic
US8737604B2 (en) 2011-05-09 2014-05-27 Advanced Micro Devices, Inc. Processor with architecture implementing the advanced encryption standard
US8874933B2 (en) * 2012-09-28 2014-10-28 Intel Corporation Instruction set for SHA1 round processing on 128-bit data paths
US9201629B2 (en) * 2013-03-14 2015-12-01 International Business Machines Corporation Instruction for performing a pseudorandom number seed operation
US9276750B2 (en) * 2013-07-23 2016-03-01 Intel Corporation Secure processing environment measurement and attestation
US9787278B1 (en) 2016-09-26 2017-10-10 International Business Machines Corporation Lossless microwave switch based on tunable filters for quantum information processing
US10348506B2 (en) * 2016-09-30 2019-07-09 International Business Machines Corporation Determination of state of padding operation
US9680653B1 (en) * 2016-10-13 2017-06-13 International Business Machines Corporation Cipher message with authentication instruction
US10831497B2 (en) * 2019-01-31 2020-11-10 International Business Machines Corporation Compression/decompression instruction specifying a history buffer to be used in the compression/decompression of data
US10630312B1 (en) * 2019-01-31 2020-04-21 International Business Machines Corporation General-purpose processor instruction to perform compression/decompression operations
US11061685B2 (en) * 2019-02-27 2021-07-13 International Business Machines Corporation Extended asynchronous data mover functions compatibility indication

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2458331A1 (de) 1973-12-13 1975-06-19 Honeywell Inf Systems Datenverarbeitungssystem zur adressierung eines in einem sekundaerspeicher abgelegten datensatzes
JPS56121138A (en) * 1980-02-28 1981-09-22 Nippon Telegr & Teleph Corp <Ntt> Buffer memory controlling system
US4578530A (en) 1981-06-26 1986-03-25 Visa U.S.A., Inc. End-to-end encryption system and method of operation
EP0354774B1 (en) 1988-08-11 1996-04-10 International Business Machines Corporation Data cryptography using control vectors
US5200999A (en) 1991-09-27 1993-04-06 International Business Machines Corporation Public key cryptosystem key management based on control vectors
WO1994027215A1 (en) 1993-05-07 1994-11-24 Apple Computer, Inc. Method for decoding guest instructions for a host computer
US5666411A (en) 1994-01-13 1997-09-09 Mccarty; Johnnie C. System for computer software protection
US5551013A (en) 1994-06-03 1996-08-27 International Business Machines Corporation Multiprocessor for hardware emulation
US5673319A (en) 1995-02-06 1997-09-30 International Business Machines Corporation Block cipher mode of operation for secure, length-preserving encryption
US5765030A (en) 1996-07-19 1998-06-09 Symantec Corp Processor emulator module having a variable pre-fetch queue size for program execution
US5774670A (en) * 1995-10-06 1998-06-30 Netscape Communications Corporation Persistent client state in a hypertext transfer protocol based client-server system
US5790825A (en) 1995-11-08 1998-08-04 Apple Computer, Inc. Method for emulating guest instructions on a host computer through dynamic recompilation of host instructions
US6009261A (en) 1997-12-16 1999-12-28 International Business Machines Corporation Preprocessing of stored target routines for emulating incompatible instructions on a target processor
US6226750B1 (en) * 1998-01-20 2001-05-01 Proact Technologies Corp. Secure session tracking method and system for client-server environment
JPH11249873A (ja) * 1998-03-02 1999-09-17 Mitsubishi Electric Corp ドライバ機能の動的管理方式及び動的管理方法
US6308255B1 (en) 1998-05-26 2001-10-23 Advanced Micro Devices, Inc. Symmetrical multiprocessing bus and chipset used for coprocessor support allowing non-native code to run in a system
US6463582B1 (en) 1998-10-21 2002-10-08 Fujitsu Limited Dynamic optimizing object code translator for architecture emulation and dynamic optimizing object code translation method
KR20020026370A (ko) 1999-08-09 2002-04-09 러셀 비. 밀러 메시지 인증 코드를 발생시키기 위한 방법 및 장치
JP2001142694A (ja) * 1999-10-01 2001-05-25 Hitachi Ltd データフィールドのエンコード方法、情報フィールドの拡張方法、及び、コンピュータシステム
US6542981B1 (en) 1999-12-28 2003-04-01 Intel Corporation Microcode upgrade and special function support by executing RISC instruction to invoke resident microcode
JP2002353960A (ja) 2001-05-30 2002-12-06 Fujitsu Ltd コード実行装置およびコード配布方法
US7266703B2 (en) 2001-06-13 2007-09-04 Itt Manufacturing Enterprises, Inc. Single-pass cryptographic processor and method
US20030002666A1 (en) * 2001-06-13 2003-01-02 Takahashi Richard J. Method and apparatus for creating a message digest using a parallel, one-way hash algorithm
US7213148B2 (en) * 2001-06-13 2007-05-01 Corrent Corporation Apparatus and method for a hash processing system using integrated message digest and secure hash architectures
US20030028765A1 (en) 2001-07-31 2003-02-06 Cromer Daryl Carvis Protecting information on a computer readable medium
US6996725B2 (en) 2001-08-16 2006-02-07 Dallas Semiconductor Corporation Encryption-based security protection for processors

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