JP2011509473A - Ｒｏｔａｔｅｔｈｅｎｉｎｓｅｒｔｓｅｌｅｃｔｅｄｂｉｔｓファシリティ及びそのための命令 - Google Patents

Abstract

【課題】 ＲＯＴＡＴＥ ＴＨＥＮ ＩＮＳＥＲＴ ＳＥＬＥＣＴＥＤ ＢＩＴＳファシリティ及びそのための命令を提供する。
【解決手段】 コンピュータを動作させる方法において、Ｚビットを有するｒｏｔａｔｅ−ｔｈｅｎ−ｉｎｓｅｒｔ命令が、フェッチ及び実行され、第１レジスタの第１オペランドがある量だけ回転される。Ｚビットが「０」である場合、ブール演算の結果の選択された部分が第２レジスタの第２オペランドの対応するビットに挿入される。Ｚビットが「１」である場合、挿入されたビットに加えて、第２オペランドの挿入されたビット以外のビットが０に設定される。
【選択図】 図１７

Description

本発明は、コンピュータ・システムに関し、より具体的には、コンピュータ・システムのプロセッサの命令機能に関する。

商標：ＩＢＭ（登録商標）は、米国ニューヨーク州アーモンク所在のＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ社の登録商標であり、Ｓ／３９０、Ｚ９００及びｚ９９０、並びに他の製品名は、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ社又は他の会社の登録商標又は製品名であり得る。

１９６０年代にＩＢＭ（登録商標）のＳｙｓｔｅｍ３６０として知られていたマシンに始まり現在に至るまで、ＩＢＭは、コンピュータ・システムに対するその本質的な性質のために「メインフレーム」として知られるようになった特別なアーキテクチャを開発してきており、その動作原理は、ＩＢＭの発明者が発明した命令の「メインフレーム」実装時に実行することができる命令を記述することによりそのマシンのアーキテクチャを示すものであり、それらは、長年にわたって示された通り、ＩＢＭの非特許文献１に含めることによって、重大な貢献として「メインフレーム」が表すコンピューティング・マシンの状態の改善に大きく貢献している。非特許文献１は、ＳＡ−２２−７８３２−０５として標準的な公開解説書になっており、ＩＢＭのｚ９（登録商標）メインフレーム・サーバに組み込まれている。非特許文献１は、引用によりその全体を本明細書に組み入れる。

図１を参照すると、従来技術のホスト・コンピュータ・システム５０の代表的なコンポーネントが描かれている。コンピュータ・システムにおいて、当技術分野において周知である他のコンポーネント構成を用いることもできる。代表的なホスト・コンピュータ５０は、メイン・ストア（コンピュータ・メモリ２）と通信状態にある１つ又は複数のＣＰＵ１に加えて、ストレージ・デバイス１１及び他のコンピュータ又はＳＡＮ等と通信するためのネットワーク１０へのＩ／Ｏインターフェースを含む。ＣＰＵ１は、アーキテクチャ化された（architectured）命令セット及びアーキテクチャ化されたファシリティを有するアーキテクチャに準拠している。ＣＰＵ１は、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（Dynamic Address Translation、ＤＡＴ）３を有することができる。ＤＡＴは、一般的に、変換をキャッシュに入れるための変換ルックアサイド・バッファ（Translation Lookaside Buffer、ＴＬＢ）７を含むので、コンピュータ・メモリ２のブロックへの後のアクセスは、アドレス変換の遅延を必要としない。一般的に、コンピュータ・メモリ２とプロセッサ１との間に、キャッシュ９が用いられる。キャッシュ９は、１つより多いＣＰＵが利用可能な大型のキャッシュと、大型キャッシュと各ＣＰＵとの間のより小型でより高速な（下位レベルの）キャッシュとを有する階層とすることができる。幾つかの実装において、下位レベルのキャッシュは、命令のフェッチ及びデータ・アクセスのために別個の下位レベル・キャッシュを与えるように分割される。一実施形態において、命令は、キャッシュ９を介して、命令フェッチ・ユニット４によりメモリ２からフェッチされる。命令は、命令デコード・ユニット（６）でデコードされ、命令実行ユニット８にディスパッチされる（幾つかの実施形態においては他の命令と共に）。一般的には、例えば、演算実行ユニット、浮動小数点実行ユニット、及び分岐命令実行ユニットなどの幾つかの実行ユニット８が用いられる。命令は、実行ユニットによって実行され、必要に応じて命令が指定したレジスタ又はメモリからオペランドにアクセスする。メモリ２からオペランドにアクセスする（ロード又はストアする）場合、典型的には、ロード・ストア・ユニット５が、実行される命令の制御下でアクセスを処理する。命令は、ハードウェア回路又は内部のマイクロ・コード（ファームウェア）において、又はその両方の組み合わせによって実行することができる。

図２において、ホスト・アーキテクチャのホスト・コンピュータ・システム５０をエミュレートする、従来技術のエミュレートされたホスト・コンピュータ・システム２１の一例が提供される。エミュレートされたホスト・コンピュータ・システム２１では、ホスト・プロセッサ（ＣＰＵ）１は、エミュレートされたホスト・プロセッサ（又は仮想ホスト・プロセッサ）であり、かつ、ホスト・コンピュータ５０のプロセッサ１のものとは異なるネイティブな命令セットのアーキテクチャを有するエミュレーション・プロセッサ２７を含む。エミュレートされたホスト・コンピュータ・システム２１は、エミュレーション・プロセッサ２７がアクセス可能なメモリ２２を有する。例示的な実施形態において、メモリ２２は、ホスト・コンピュータ・メモリ２の部分と、エミュレーション・ルーチン２３の部分とに区分化される。ホスト・コンピュータ・メモリ２は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム２１のプログラムにより利用可能である。エミュレーション・プロセッサ２７は、エミュレートされたプロセッサ１のもの以外のアーキテクチャのアーキテクチャ化された（architected)命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ２３から取得されたものであり、かつ、エミュレーション・プロセッサ２７は、シーケンス及びアクセス／デコード・ルーチンにおいて取得される１つ又は複数の命令を用いることによって、ホスト・コンピュータ・メモリ２の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンス及びアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判定することができる。ホスト・コンピュータ・システム５０のアーキテクチャのために定義された、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、及びＩ／Ｏサブシステムのサポート、並びにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ２７において利用可能な（汎用レジスタ、及び仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０の機能をエミュレートする際にプロセッサ２７を支援するために、専用のハードウェア及びオフ・ロード・エンジンを設けることもできる。

メインフレームにおいて、アーキテクチャ化されたマシン命令は、通常、プログラマによって、多くの場合コンパイラ・アプリケーションを介して、今日では「Ｃ」プログラマによって用いられる。ストレージ媒体内に格納されたこれらの命令をｚ／ＡｒｃｈｉｔｅｃｔｕｒｅのＩＢＭサーバにおいて、又は代替的に他のアーキテクチャを実行するマシンにおいてネイティブに実行することができる。これらの命令は、既存の及び将来のＩＢＭメインフレーム・サーバにおいて、及び、ＩＢＭの他のマシン（例えば、ｐＳｅｒｉｅｓ（登録商標）サーバ及びｘＳｅｒｉｅｓ（登録商標）サーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ（登録商標）、Ｉｎｔｅｌ（登録商標）、ＡＭＤ（商標）、Ｓｕｎ Ｍｉｃｒｏｓｙｓｔｅｍｓなどによって製造されたハードウェアを用いて種々のマシン上でＬｉｎｕｘを実行しているマシンにおいて実行することができる。Ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘを用いること、並びに、エミュレーション・モードにあるＨｅｒｃｕｌｅｓ、ＵＭＸ、ＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ，Ｉｎｃ）、又はＰｌａｔｆｏｒｍ Ｓｏｌｕｔｉｏｎｓ，Ｉｎｃ（ＰＳＩ）によるエミュレーションを用いるマシンを用いることもできる。エミュレーション・モードにおいては、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされるプロセッサのアーキテクチャをエミュレートする。

ネイティブ・プロセッサ２７は、一般的に、エミュレートされるプロセッサのエミュレーションを行なうためにファームウェア又はネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェア２３を実行する。エミュレーション・ソフトウェア２３は、エミュレートされるプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェア２３は、エミュレートされるプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェア２３は、一度に１つ又は複数のエミュレートされたマシン命令をフェッチし、ネイティブ・プロセッサ２７により実行するために、その１つ又は複数のエミュレートされたマシン命令を対応するネイティブマシン命令のグループに変換することができる。これらの変換された命令は、より速い変換を達成できるようにキャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持し、オペレーティング・システム及びエミュレートされたプロセッサのために書かれたアプリケーションが正確に動作することを保証する必要がある。さらに、エミュレーション・ソフトウェアは、これらに限られるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブル及びページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（Time of Day、ＴＯＤ）クロック、及びＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含む、エミュレートされたプロセッサ１のアーキテクチャによって識別されるリソースを提供し、オペレーティング・システム又はエミュレートされたプロセッサ上で実行するように設計されたアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上に実行できるようにしなければならない。

エミュレートされる特定の命令がデコードされ、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサ１の機能をエミュレートするエミュレーション・ソフトウェア機能２３は、例えば、「Ｃ」サブルーチン又はドライバにおいて、或いは好ましい実施形態の説明を理解した後で当業者の技術の範囲内にあるような特定のハードウェアのためにドライバを提供する他のいずれかの方法で実施される。これらに限られるものではないが、Ｂｅａｕｓｏｌｅｉｌ他による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ ｈａｒｄｗａｒｅ ｅｍｕｌａｔｉｏｎ」という名称の特許文献１、Ｓｃａｌｚｉ他による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｏｆ ｓｔｏｒｅｄ ｔａｒｇｅｔ ｒｏｕｔｉｎｅｓ ｆｏｒ ｅｍｕｌａｔｉｎｇ ｉｎｃｏｍｐａｔｉｂｌｅ ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ ｔａｒｇｅｔ ｐｒｏｃｅｓｓｏｒ」という名称の特許文献２、Ｄａｖｉｄｉａｎ他による「Ｄｅｃｏｄｉｎｇ ｇｕｅｓｔ ｉｎｓｔｒｕｃｔｉｏｎ ｔｏ ｄｉｒｅｃｔｌｙ ａｃｃｅｓｓ ｅｍｕｌａｔｉｏｎ ｒｏｕｔｉｎｅｓ ｔｈａｔ ｅｍｕｌａｔｅ ｔｈｅ ｇｕｅｓｔ ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献３、Ｇｏｒｉｓｈｅｋ他による「Ｓｙｍｍｅｔｒｉｃａｌ ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ ｂｕｓ ａｎｄ ｃｈｉｐｓｅｔ ｕｓｅｄ ｆｏｒ ｃｏｐｒｏｃｅｓｓｏｒ ｓｕｐｐｏｒｔ ａｌｌｏｗｉｎｇ ｎｏｎ‐ｎａｔｉｖｅ ｃｏｄｅ ｔｏ ｒｕｎ ｉｎ ａ ｓｙｓｔｅｍ」という名称の特許文献４、Ｌｅｔｈｉｎ他による「Ｄｙｎａｍｉｃ ｏｐｔｉｍｉｚｉｎｇ ｏｂｊｅｃｔ ｃｏｄｅ ｔｒａｎｓｌａｔｏｒ ｆｏｒ ａｒｃｈｉｔｅｃｔｕｒｅ ｅｍｕｌａｔｉｏｎ ａｎｄ ｄｙｎａｍｉｃ ｏｐｔｉｍｉｚｉｎｇ ｏｂｊｅｃｔ ｃｏｄｅ ｔｒａｎｓｌａｔｉｏｎ ｍｅｔｈｏｄ」という名称の特許文献５、Ｅｒｉｃ Ｔｒａｕｔによる「Ｍｅｔｈｏｄ ｆｏｒ ｅｍｕｌａｔｉｎｇ ｇｕｅｓｔ ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ ｈｏｓｔ ｃｏｍｐｕｔｅｒ ｔｈｒｏｕｇｈ ｄｙｎａｍｉｃ ｒｅｃｏｍｐｉｌａｔｉｏｎ ｏｆ ｈｏｓｔ ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献６その他多くのものを含む、種々のソフトウェア及びハードウェア・エミュレーションの特許は、当業者が利用可能なターゲット・マシンのための異なるマシンのために設計された命令形式のエミュレーションを達成するための様々な既知の方法、並びに、上記で参照されたものにより使用される市販のソフトウェア技術を示す。

米国特許第５５５１０１３号 米国特許第６００９２６１号 米国特許第５５７４８７３号 米国特許第６３０８２５５号 米国特許第６４６３５８２号 米国特許第５７９０８２５号

「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標） Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」、ＩＢＭ（登録商標）刊行番号ＳＡ２２−７８３２−０５、第６版、２００７年４月

ＲＯＴＡＴＥ ＴＨＥＮ ＩＮＳＥＲＴ ＳＥＬＥＣＴＥＤ ＢＩＴＳファシリティ及びそのための命令を提供する。

Ｚビットを有するｒｏｔａｔｅ ｔｈｅｎ ｉｎｓｅｒｔ命令がフェッチし、実行され、第１レジスタの第１オペランドがある量だけ回転される。Ｚビットが「０」である場合、ブール演算の結果の選択された部分が第２レジスタの第２オペランドの対応するビットに挿入される。Ｚビットが「１」である場合、挿入されたビットに加えて、第２オペランドの挿入されたビット以外のビットが０に設定される。

条件コードは、保存された結果が符号付き値であり、かつ、結果が０であること、０以外であること、又は０より大きいことを示すように設定される。

本発明は、汎用レジスタのようなアーキテクチャ・リソースへの依存性を軽減し、新しい命令を用いるソフトウェア・バージョンの機能及び性能を改善する、既存のアーキテクチャと整合性が取れた新しい命令機能を提供しようとするものである。

本発明とみなされる主題は、本明細書の最後にある特許請求の範囲において具体的に示され、明確に請求されている。本発明の前記及び他の目的、特徴及び利点は、添付の図面と併用される以下の詳細な説明から明らかである。

従来技術の例示的なホスト・コンピュータ・システムを示す図である。 従来技術の例示的なエミュレートされたホスト・コンピュータ・システムを示す図である。 従来技術の例示的なコンピュータ・システムを示す図である。 従来技術の例示的なコンピュータ・ネットワークを示す図である。 従来技術のコンピュータ・システムの要素を示す図である。 従来技術のコンピュータ・システムの詳細な要素を示す。 従来技術のコンピュータ・システムの詳細な要素を示す。 従来技術のコンピュータ・システムの詳細な要素を示す。 コンピュータ・システムのマシン命令形式を示す。 コンピュータ・システムのマシン命令形式を示す。 コンピュータ・システムのマシン命令形式を示す。 コンピュータ・システムのマシン命令形式を示す。 コンピュータ・システムのマシン命令形式を示す。 コンピュータ・システムのマシン命令形式を示す。 本発明の一実施形態による例示的な命令形式を示す。 本発明の一実施形態による例示的な命令形式を示す。 本発明の一実施形態による例示的なフローを示す。

一実施形態において、本発明は、ソフトウェア（ライセンスを受けた内部コード、ファームウェア、マイクロ・コード、ミリ・コード、ピコ・コード等と呼ばれることもあり、これらのいずれも本発明と整合性がある）により実施することができる。図１を参照すると、本発明を具体化するソフトウェア・プログラム・コードは、一般的に、ＣＤ−ＲＯＭドライブ、テープドライブ、又はハードドライブといった長期ストレージ媒体７から、システム５０のＣＰＵ（中央処理装置）１としても知られるプロセッサによってアクセスされる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭなどの、データ処理システムと共に用いるための種々の周知の媒体のいずれかに組み入れることができる。コードは、こうした媒体上に分散させても、又は、コンピュータ・メモリ２からユーザに分散させても、或いは、他のシステムのユーザが用いるために、ネットワーク１０上のコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

代替的に、プログラム・コードをメモリ２に組み入れることができ、プロセッサ・バスを用いて、プロセッサ１によりプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラムの機能との対話を制御するオペレーティング・システムを含む。プログラム・コードは、通常、高密度ストレージ媒体１１から高速メモリ２にページングされ、そこで、プロセッサ１による処理が利用可能になる。メモリ内のソフトウェア・プログラム・コードを物理的媒体上に組み入れ、及び／又は、ネットワークを介してソフトウェア・コードを分散させるための技術及び方法は周知であり、本明細書ではこれ以上説明しない。有形媒体（これらに限られるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）上に作成され、格納されたとき、プログラム・コードは、「コンピュータ・プログラム」と呼ばれることが多い。コンピュータ・プログラム媒体は、一般に、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

図３は、本発明を実施することができる代表的なワークステーション又はサーバ・ハードウェア・システムを示す。図３のシステム１００は、随意的な周辺機器を含む、パーソナル・コンピュータ、ワークステーション又はサーバなどの代表的なコンピュータ・システム１０１を含む。ワークステーション１０１は、１つ又は複数のプロセッサ１０６と、周知の技術に従ってプロセッサ１０６とシステム１０１の他のコンポーネントを接続し、これらの間の通信を可能にするために用いられるバスとを含む。バスは、プロセッサ１０６を、例えばハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ、及びフラッシュメモリのいずれかを含む）又はテープドライブを含むことができる、メモリ１０５及び長期ストレージ１０７に接続する。システム１０１はまた、バスを介して、マイクロプロセッサ１０６を、キーボード１０４、マウス１０３、プリンタ／スキャナ１１０、及び／又はタッチ・センシティブ・スクリーン、デジタル化された入力パッド等のいずれかのユーザ・インターフェース機器とすることができる他のインターフェース機器といった、１つ又は複数のインターフェース機器に接続する、ユーザ・インターフェース・アダプタを含むこともできる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーン又はモニタなどのディスプレイ装置１０２をマイクロプロセッサ１０６にも接続する。

システム１０１は、ネットワーク１０９と通信する１０８ことができるネットワーク・アダプタを介して、他のコンピュータ又はコンピュータ・ネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネット、又はモデムである。代替的に、ワークステーション１０１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを用いて通信することもできる。ワークステーション１０１は、ローカル・エリア・ネットワーク（ＬＡＮ）又は広域エリアネットワーク（ＷＡＮ）内のこうした他のコンピュータと関連付けることができ、或いは、別のコンピュータ等とのクライアント／サーバ構成におけるクライアントとすることができる。これらの構成の全て、並びに、適切な通信ハードウェア及びソフトウェアは、当技術分野において周知である。

図４は、本発明を実施することができるデータ処理ネットワーク２００を示す。データ処理ネットワーク２００は、各々が複数の個々のワークステーション１０１、２０１、２２０２、２０３、２０４を含むことができる、無線ネットワーク及び有線ネットワークのような複数の個々のネットワークを含むことができる。さらに、当業者であれば理解するように、１つ又は複数のＬＡＮを含ませることができ、そこで、ＬＡＮは、ホスト・コンピュータに結合された複数のインテリジェント・ワークステーションを含むことができる。

さらに図４を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ２０６）、又はアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、かつ、ワークステーション２０５から直接アクセスすることもできるリモート・サーバ２０８）などのメインフレーム・コンピュータ又はサーバを含むこともできる。ゲートウェイ・コンピュータ２０６は、各ネットワーク２０７への入口点として働く。ゲートウェイは、１つのネットワーク・プロトコルを別のものに接続するときに必要とされる。ゲートウェイ２０６は、通信リンクによって別のネットワーク（例えば、インターネット２０７）に結合できることが好ましい。ゲートウェイ２０６はまた、通信リンクを用いて、１つ又は複数のワークステーション１０１、２０１、２０２、２０３、２０４に直接結合することもできる。ゲートウェイ・コンピュータは、ＩＢＭ Ｃｏｒｐ．社から入手可能なＩＢＭ ｅＳｅｒｖｅｒ（商標）、ｚＳｅｒｉｅｓ（登録商標）、ｚ９（登録商標）サーバを用いて実装することができる。

本発明を組み入れるソフトウェア・プログラミング・コードは、一般的に、ＣＤ−ＲＯＭドライブ又はハードドライブといった長期ストレージ媒体１０７から、システム１０１のプロセッサ１０６によりアクセスされる。ソフトウェア・プログラミング・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭなどの、データ処理システムと共に用いるための種々の周知の媒体のいずれかに組み入れることができる。コードは、こうした媒体上に分散させても、又は、コンピュータ・メモリ２からユーザに分散させても、或いは、他のシステムのユーザが用いるために、ネットワーク１０上のコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

代替的に、プログラム・コード１１１をメモリ１０５に組み入れることができ、プロセッサ・バスを用いてプロセッサ１０６によりプログラム・コード１１１にアクセスすることができる。このようなプログラミング・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラム１１２の機能との対話を制御するオペレーティング・システムを含む。プログラム・コードは、通常、高密度ストレージ媒体１０７から高速メモリ１０５にページングされ、そこで、プロセッサ１０６による処理が利用可能になる。メモリ内のソフトウェア・プログラム・コードを物理的媒体上に組み入れ、及び／又は、ネットワークを介してソフトウェア・コードを分散させるための技術及び方法は周知であり、本明細書ではこれ以上説明しない。有形媒体（これらに限られるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）上に作成され、格納されたとき、プログラム・コードは、「コンピュータ・プログラム」と呼ばれることが多い。コンピュータ・プログラム媒体は、一般に、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１又はレベル１）のキャッシュであり、メインストア（メインメモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）に分割されることが多い。

図５を参照すると、プロセッサ１０６についての例示的なプロセッサの実施形態が示される。一般的には、メモリブロックをバッファに入れてプロセッサ性能を向上させるために、１つ又は複数のレベルのキャッシュ３０３が用いられる。キャッシュ３０３は、使用される可能性が高いメモリデータのキャッシュラインを保持する高速バッファである。典型的なキャッシュラインは、６４バイト、１２８バイト、又は２５６バイトのメモリデータである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリ及びキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ（Ｓｎｏｏｐ）」アルゴリズムによって与えられる。プロセッサ・システムの主ストレージ装置１０５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ３０３を有するプロセッサ・システムにおいて、主ストレージ１０５は、一般により高速であり、かつ、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。主ストレージ１０５は、オペレーティング・システムによって主ストレージ１０５との間でページングされるデータのページを「キャッシュに入れる」。

プログラム・カウンタ（命令カウンタ）３１１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサのプログラム・カウンタは、６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビット又は２４ビットに切り捨てることができる。プログラム・カウンタは、一般的に、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内に組み入れられる。従って、例えば、オペレーティング・システムが、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタを用いる。一般に、プログラム・カウンタは、現行の命令のバイト数に等しい量だけインクリメントされる。ＲＩＳＣ（Reduced Instruction Set Computing、縮小命令セット・コンピューティング）命令は、典型的には固定長であり、ＣＩＳＣ（Complex Instruction Set Computing、複合命令セット・コンピューティング）命令は、典型的には可変長である。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令は、２バイト、４バイト、又は６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチの操作又は分岐命令の分岐成立（Branch taken）操作により、プログラム・カウンタ３１１が変更される。コンテキスト・スイッチ操作において、現行のプログラム・カウンタ値は、実行されるプログラムについての他の状態情報（条件コードのような）と共にプログラム状況ワード（ＰＳＷ）に保存され、実行される新しいプログラム・モジュールの命令を指し示す新しいプログラム・カウンタ値がロードされる。分岐成立操作を行ない、分岐命令の結果をプログラム・カウンタ３１１にロードすることによって、プログラムが判断を下すこと又はプログラム内でループすることが可能になる。

典型的には、プロセッサ１０６の代わりに命令をフェッチするために、命令フェッチ・ユニット３０５が用いられる。フェッチ・ユニットは、「次の順次命令（next sequential instruction）」、分岐成立命令のターゲット命令、又はコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。今日の命令フェッチ・ユニットは、プリフェッチされた命令を使用することができる可能性に基づいて、命令を投機的にプリフェッチするためのプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトの更なる順次命令とをフェッチすることができる。

次いで、フェッチされた命令は、プロセッサ１０６によって実行される。一実施形態において、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット３０６に渡される。ディスパッチ・ユニット３０６は命令をデコードし、デコードされた命令についての情報を適切なユニット３０７、３０８、３１０に転送する。実行ユニット３０７は、一般的には、命令フェッチ・ユニット３０５からデコードされた算術命令についての情報を受け取り、命令のオペコードに従ってオペランドに関する算術演算を行なう。オペランドは、好ましくは、メモリ１０５、アーキテクチャ化レジスタ３０９、又は実行される命令の即値フィールドのいずれかから、実行ユニット３０７に提供される。実行の結果は、格納されるとき、メモリ１０５、レジスタ３０９、又は他のマシン・ハードウェア（制御レジスタ、ＰＳＷレジスタ等のような）内に格納される。

プロセッサ１０６は、一般的に、命令の機能を実行するための１つ又は複数の実行ユニット３０７、３０８、３１０を有する。図６を参照すると、実行ユニット３０７は、インターフェース論理４０７を介して、アーキテクチャ化された汎用レジスタ３０９、デコード／ディスパッチ・ユニット３０６、ロード・ストア・ユニット３１０、及び他のプロセッサ・ユニット４０１と通信することができる。実行ユニット３０７は、幾つかのレジスタ回路４０３、４０４、４０５を用いて、算術論理演算ユニット（ＡＬＵ）４０２が動作する情報を保持することができる。ＡＬＵは、加算（ａｄｄ）、減算（ｓｕｂｔｒａｃｔ）、乗算（mｍｕｌｔｉｐｌｙ）、及び除算（ｄｉｖｉｄｅ）などの算術演算、並びに、論理積（ａｎｄ）、論理和（ｏｒ）、及び排他的論理和（ｘｏｒ）、ローテート（ｒｏｔａｔｅ）及びシフト（ｓｈｉｆｔ）のような論理関数を行なう。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コード及びリカバリー・サポート論理を含む、他のアーキテクチャ化ファシリティ４０８を提供することができる。一般的には、ＡＬＵ演算の結果は、出力レジスタ回路４０６に保持され、この出力レジスタ回路４０６が、結果を種々の他の処理機能に転送することができる。多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。

例えばＡＤＤ命令は算術及び論理機能を有する実行ユニット３０７で実行され、一方、例えば浮動小数点命令は特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対してオペコードが定めた機能を行なうことにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ３０９内に見出されるオペランドに対して、実行ユニット３０７により実行することができる。

実行ユニット３０７は、２つのオペランドに対して算術加算を行い、結果を第３オペランドに格納し、ここで、第３オペランドは、第３レジスタであってもよく又は２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、及び排他的論理和のような種々の論理関数、並びに、加算、減算、乗算、除算のいずれかを含む、種々の代数関数を行なうことができる算術論理演算ユニット（ＡＬＵ）４０２を使用することが好ましい。スカラー演算のために設計されたＡＬＵ４０２もあり、浮動小数点のために設計されたＡＬＵ４０２もある。データは、アーキテクチャに応じて、ビッグエンディアン（Big Endian）（最下位のバイトが最も高いバイト・アドレスである）、又はリトルエンディアン（Little Endian）（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、ビッグエンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号及び大きさ、１の補数、又は２の補数とすることができる。２の補数における負の値又は正の値は、ＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。

図７を参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット３０８に送られ、この分岐ユニット３０８は、多くの場合、分岐履歴テーブル４３２のような分岐予測アルゴリズムを用いて、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件及び投機された結果に基づいて、完了されるか又は破棄される。典型的な分岐命令は、条件コードを試験し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールド又は即値フィールド内に見出されるものを含む幾つかの数に基づいて計算することができる。分岐ユニット３０８は、複数の入力レジスタ回路４２７、４２８、４２９と、出力レジスタ回路４３０とを有するＡＬＵ４２６を用いることができる。分岐ユニット３０８は、例えば、汎用レジスタ３０９、デコード・ディスパッチ・ユニット３０６、又は他の回路４２５と通信することができる。

例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外又はエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、或いは、（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みがかけられることがある。コンテキスト・スイッチ操作では、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタ又はメモリ内に保存することができる。状態情報は、実行される次の命令を指し示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタの内容とを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、又はファームウェア・コード（マイクロ・コード、ピコ・コード、又はライセンスを受けた内部コード（ＬＩＣ））単独で又はその組み合わせで実施することができる。

プロセッサは、命令により定められた方法に従ってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを与えることができ、汎用レジスタ又は専用レジスタ（例えば浮動小数点レジスタ）のいずれかを明示的に指し示す１つ又は複数のレジスタ・フィールドを与えることができる。命令は、オペコード・フィールドによって、オペランドとして識別されるインプライド・レジスタ（implied register）を用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの長変位ファシリティ（long displacement facility）により例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、又はレジスタと即値フィールドの組み合わせによって与えることができ、命令は、基準レジスタ、指標レジスタ、及び即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置（location）は、一般的に、特に断りのない限り、メインメモリ（主ストレージ）内の記憶位置を意味する。

図８を参照すると、プロセッサは、ロード／ストア・ユニット３１０を用いて、ストレージにアクセスする。ロード／ストア・ユニット３１０は、メモリ３０３内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ３０９又は別のメモリ３０３記憶位置にロードすることによってロード操作を行うことができ、或いは、メモリ３０３内のターゲット・オペランドのアドレスを取得し、レジスタ３０９又は別のメモリ３０３の記憶位置から取得したデータをメモリ３０３内のターゲット・オペランドの記憶位置に格納することによって、格納操作を行うことができる。ロード／ストア・ユニット３１０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダー式の順序でメモリにアクセスすることができるが、命令がイン・オーダー式に実行されたという外観を、プログラムに対して維持する必要がある。ロード／ストア・ユニット３１０は、汎用レジスタ３０９、デコード／ディスパッチ・ユニット３０６、キャッシュ／メモリ・インターフェース３０３、又は他の要素４５５と通信することができ、ストレージ・アドレスを計算し、かつ、パイプライン処理を順に行なって操作をイン・オーダー式に保持するための、種々のレジスタ回路、ＡＬＵ４５８、及び制御論理４６３を含む。一部の動作は、アウト・オブ・オーダー式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダー式動作を、当技術分野において周知のようなイン・オーダー式に実行されたプログラムに見えるようにする機能を提供する。

好ましくは、アプリケーション・プログラムが「見ている」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」及び「実効アドレス（effective address）」と呼ばれることもある。これらの仮想アドレスは、これらに限られるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加すること、１つ又は複数の変換テーブルを介して仮想アドレスを変換することを含む種々の動的アドレス変換（ＤＡＴ）３１２技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想のものであり、変換テーブルは、少なくともセグメント・テーブル及びページ・テーブルを単独で又は組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを指し示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及び随意的なページ・テーブルを含む、変換の階層が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を用いることによって改善されることが多い。エントリは、ＤＡＴ３１２が変換テーブルを用いて仮想アドレスを変換したときに作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵ（Least Recently Used）を含む種々の置換アルゴリズムによって管理することができる。

プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、及びメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。

Ｉ／Ｏユニット３０４は、プロセッサに、例えばテープ、ディスク、プリンタ、ディスプレイ、及びネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭによるｚ／Ｓｅｒｉｅｓのようなメインフレームにおいては、チャネル・アダプタ及びオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。

非特許文献１からの以下の記述は、コンピュータ・システムのアーキテクチャ上の観点を記載する。：

ストレージ：
コンピュータ・システムは、主ストレージ内の情報、並びに、アドレッシング、保護、参照、及び変更の記録を含む。アドレッシングの幾つかの態様は、アドレスの形式、アドレス空間の概念、種々のタイプのアドレス、及び１つのタイプのアドレスを別のタイプのアドレスに変換する方法を含む。主ストレージの一部は、永続的に割り当てられたストレージ場所を含む。主ストレージは、システムに、データの直接アドレス指定可能な高速アクセス・ストレージを与える。データ及びプログラムの両方は、これらを処理できるようになる前に、（入力装置から）主ストレージにロードしなければならない。

主ストレージは、キャッシュと呼ばれることもある、１つ又は複数のより小さくより高速アクセスのバッファ・ストレージを含むことができる。キャッシュは、一般に、ＣＰＵ又はＩ／Ｏプロセッサと物理的に関連付けられる。物理的構成及び別個のストレージ媒体を使用することの影響は、性能に対するものを除き、通常、プログラムにより観察することはできない。

命令及びデータ・オペランドについて、別個のキャッシュを保持することができる。キャッシュ内の情報は、キャッシュブロック又はキャッシュライン（又は短縮してライン）と呼ばれる、整数境界（integral boundary）上にある連続したバイト内に保持される。モデルは、キャッシュラインのサイズをバイトで返す、ＥＸＴＲＡＣＴ ＣＡＣＨＥ ＡＴＴＲＩＢＵＴＥ命令を提供することができる。モデルはまた、データ又は命令キャッシュへのストレージのプリフェッチ、或いは、キャッシュからのデータの解放に影響を与える、ＰＲＥＦＥＴＣＨ ＤＡＴＡ及びＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧ命令を提供することができる。

ストレージは、長い水平方向のビット文字列と見なされる。大部分の操作に関して、ストレージへのアクセスは、左から右への順序で進む。ビット文字列は、８ビットの単位に分割される。８ビット単位は１バイトと呼ばれ、これが全ての情報形式の基本的な構成要素（building block）である。ストレージ内のバイト位置の各々は、一意の負でない整数によって特定され、それがそのバイト位置のアドレス、即ち、簡単に言えばバイト・アドレスである。隣接したバイト位置は、左の０で始まり、左から右への順序で進む連続したアドレスを有する。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット、又は６４ビットである。

情報は、ストレージとＣＰＵ又はチャネル・サブシステムの間で、一度に１バイトだけ又はバイトのグループだけ伝送される。特に断りのない限り、ストレージ内のバイトのグループは、グループの左端バイトによってアドレス指定される。グループ内のバイト数は、行われる動作により暗示されるか又は明示的に指定される。ＣＰＵ動作に用いられるとき、バイトのグループはフィールドと呼ばれる。バイトのグループの各々において、ビットは、左から右への順序で番号が付けられる。左端ビットは「上位（high-order）」ビットと呼ばれることがあり、右端ビットは「下位（low-order）」ビットと呼ばれることがある。しかしながら、ビット数は、ストレージ・アドレスではない。バイトだけがアドレス指定することができる。ストレージ内のバイトの個々のビットに対して操作を行うためには、バイト全体にアクセスする必要がある。１バイト内のビットは、左から右へ０から７までの番号が付けられる。１つのアドレス内のビットは、２４ビット・アドレスの場合、８−３１又は４０−６３の番号を付けることができ、或いは、３１ビット・アドレスの場合、１−３１又は３３−６３の番号を付けることができ、６４ビット・アドレスの場合、０−６３の番号が付けられる。複数バイトの他のいずれかの固定長形式において、形式を構成するビットには、連続的に０から始まる番号が付けられる。エラー検出及び好ましくは訂正のために、各バイト又はバイトのグループと共に、１つ又は複数のチェックビットを伝送することができる。このようなチェックビットは、マシンによって自動的に生成され、プログラムにより直接制御することはできない。ストレージ容量は、バイト数で表現される。ストレージ−オペランド・フィールドの長さが命令のオペレーション・コードによって暗示されるとき、フィールドは固定長を有すると言われ、固定長は１バイト、２バイト、４バイト、８バイト、又は１６バイトとすることができる。一部の命令については、より大きなフィールドが暗示されることがある。ストレージ−オペランド・フィールドの長さは暗示されず明示的に記述されているときには、フィールドは可変長を有すると言われる。可変長オペランドの長さは、１バイトのインクリメントにより変えることができる。情報がストレージ内に置かれるとき、ストレージへの物理パスの幅がストアされるフィールドの長さを上回り得るとしても、指定されたフィールド内に含まれるバイト位置の内容のみが置き換えられる。

情報の特定のユニットは、ストレージにおいて整数境界（integralboundary）上になければならない。そのストレージ・アドレスが、そのユニットのバイト単位での長さの倍数であるとき、情報のユニットに関して、境界は整数のものであると言われる。整数境界上にある２バイト、４バイト、８バイト、及び１６バイトのフィールドには、特別な名称が与えられる。ハーフワード（halfword）は、２バイト境界上にある２つの連続したバイトのグループであり、かつ、命令の基本的な構成要素である。ワード（word）は、４バイト境界上にある４つの連続したバイトのグループである。ダブルワード（doubleword）は、８バイト境界上にある８つの連続したバイトのグループである。クワッドワード（quadword）は、１６バイト境界上にある１６個の連続したバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、及びクワッドワードを指定するとき、アドレスの２進表現は、それぞれ、右端に１つ、２つ、３つ、又は４つの０ビットを含む。命令は、２バイトの整数境界上になければならない。大部分の命令のストレージ・オペランドは、境界合わせ（boundary alignment）要件をもたない。

命令及びデータ・オペランドに対して別個のキャッシュを実装するモデルにおいては、ストアが後にフェッチされる命令を変更するかどうかに関係なく、命令が後にフェッチされるキャッシュライン内にプログラムが格納される場合に、著しい遅延が生じることがある。

命令：
典型的には、ＣＰＵの動作は、ストレージ・アドレスの昇順で１度に１つずつ左から右に連続的に実行される、ストレージ内の命令によって制御される。順次動作の変更は、分岐、ＬＯＡＤ ＰＳＷ、割り込み、ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＯＲオーダー、又は手作業の介入によってもたらされ得る。

好ましくは、命令は、２つの主要な部分：即ち、
・実行される動作を指定するオペレーション・コード（オペコード）
・随意的に、関係するオペランドの指示
を含む。

ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令形式が、図９−図１４に示される。命令は、単にオペコード５０１を提供することができ、或いは、オペコードと、即値オペランド又はレジスタ若しくはメモリ内のオペランドを探し出すためのレジスタ指定子を含む種々のフィールドとを提供することもできる。オペコードは、１つ又は複数の特定の汎用レジスタ（ＧＰＲ）といった暗黙的リソース（オペランド等）が用いられることをハードウェアに指示することができる。オペランドは、３つのクラス、即ち、レジスタ内に置かれるオペランド、即値オペランド、及びストレージ内のオペランドにグループ化することができる。オペランドは、明示的に指定される場合又は暗黙的に指定される場合がある。レジスタ・オペランドは、汎用レジスタ、浮動小数点レジスタ、アクセス・レジスタ、又は制御レジスタ内に置くことができ、レジスタのタイプは、オペコードによって識別される。オペランドを含むレジスタは、命令の中のＲフィールドと呼ばれる４ビット・フィールド内のレジスタを識別することによって指定される。命令によっては、オペランドは、暗黙的に指定されたレジスタ内に置かれ、このレジスタは、オペコードにより暗黙的に示される。即値オペランドは命令の中に含まれるものであり、即値オペランドを含む８ビット、１６ビット、又は３２ビットのフィールドを、Ｉフィールドと呼ぶ。ストレージ内のオペランドの長さは、暗黙的に指定すること、ビット・マスクによって指定すること、命令内のＬフィールドと呼ばれる４ビット又は８ビットの長さ指定により指定すること、又は、汎用レジスタの内容により指定することが可能である。ストレージ内のオペランドのアドレスは、汎用レジスタの内容をアドレスの一部として用いる形式により指定される。これにより、以下の：
簡略表記法を使用して完全なアドレスを指定すること、
汎用レジスタをオペランドとして用いる命令を用いて、アドレス操作を行うこと、
命令ストリームを変更することなく、プログラム手段によりアドレスを変更すること、
他のプログラムから受け取ったアドレスを直接用いて、データ域の記憶位置に関係なく操作を行なうこと、
が可能になる。

ストレージを参照するために用いられるアドレスは、命令のＲフィールドが示すレジスタに含まれているか、又は、それぞれ、命令の中でＢフィールド、Ｘフィールド、及びＤフィールドにより指定されている基底アドレス、指標、及び変位から計算される。ＣＰＵがアクセス・レジスタ・モードにあるときは、Ｂフィールド又はＲフィールドは、アドレスを指定するために用いられるのに加えて、アクセス・レジスタを指定することができる。命令の実行を記述するために、オペランドは、第１オペランド及び第２のオペランドとして、場合によっては、第３オペランド及び第４のオペランドとして示されることが好ましい。一般に、１つの命令実行には２つのオペランドが関与し、その結果は第１オペランドと置き換わる。

命令の長さは、１個、２個、又は３個のハーフワードであり、ストレージ内でハーフワード境界に合わせて配置する必要がある。命令形式を示す図９−図１４を参照すると、各々の命令は、２５個の基本形式：即ち、Ｅ５０１、Ｉ５０２、ＲＩ５０３、５０４、ＲＩＥ５０５、５５１、５５２、５５３、５５４、ＲＩＬ５０６、５０７、ＲＩＳ５５５、ＲＲ５１０、ＲＲＥ５１１、ＲＲＦ５１２、５１３、５１４、ＲＲＳ、ＲＳ５１６、５１７、ＲＳＩ５２０、ＲＳＬ５２１、ＲＳＹ５２２、５２３、ＲＸ５２４、ＲＸＥ５２５、ＲＸＦ５２６、ＲＸＹ５２７、Ｓ５３０、ＳＩ５３１、ＳＩＬ５５６、ＳＩＹ５３２、ＳＳ５３３、５３４、５３５、５３６、５３７、ＳＳＥ５４１、及びＳＳＦ５４２のいずれかのものであり、ＲＲＦには３つの変形、ＲＩ、ＲＩＬ、ＲＳ及びＲＳＹには２つの変形、ＲＩＥ及びＳＳには５つの変形がある。

形式の名前は、一般的な言葉で、操作に関係するオペランドのクラス、及びフィールドについての幾つかの詳細を示す。即ち：
・ＲＩＳは、レジスタ及び即値操作及びストレージ操作を示す。
・ＲＲＳは、レジスタ間操作及びストレージ操作を示す。
・ＳＩＬは、１６ビットの即値フィールドを有するストレージ及び即値操作を示す。

Ｉ、ＲＲ、ＲＳ、ＲＳＩ、ＲＸ、ＳＩ、及びＳＳ形式では、命令の最初の１バイトが、オペコードを含む。Ｅ、ＲＲＥ、ＲＲＦ、Ｓ、ＳＩＬ、及びＳＳＥ形式では、Ｓ形式の一部の形式では最初の１バイト内にオペコードがあることを除いては、命令の最初の２バイトがオペコードを含む。ＲＩ及びＲＩＬ形式では、命令の最初の１バイト及びビット位置１２−１５内にオペコードがある。ＲＩＥ、ＲＩＳ、ＲＲＳ、ＲＳＬ、ＲＳＹ、ＲＸＥ、ＲＸＦ、ＲＸＹ、及びＳＩＹ形式では、命令の最初の１バイト及び第６バイト内にオペコードがある。オペコードの最初又は唯一のバイトの最初の２ビットは、以下のように、命令の長さと形式を指定する。

ＲＲ、ＲＲＥ、ＲＲＦ、ＲＲＲ、ＲＸ、ＲＸＥ、ＲＸＦ、ＲＸＹ、ＲＳ、ＲＳＹ、ＲＳＩ、ＲＩ、ＲＩＥ、及びＲＩＬ形式では、Ｒ１フィールドが示すレジスタの内容が、第１オペランドと呼ばれる。第１オペランドを含むレジスタは、「第１オペランド位置」と呼ばれ、「レジスタＲ１」と呼ばれることもある。ＲＲ、ＲＲＥ、ＲＲＦ、及びＲＲＲ形式では、Ｒ２フィールドは、第２オペランドを含むレジスタを示し、かつ、Ｒ１と同じレジスタを示すこともある。ＲＲＦ、ＲＸＦ、ＲＳ、ＲＳＹ、ＲＳＩ、及びＲＩＥ形式では、Ｒ３フィールドが使用されるかどうかは、命令によって決まる。ＲＳ及びＲＳＹ形式では、Ｒ３フィールドは、代わりに、マスクを指定するＭ３フィールドである場合もある。Ｒフィールドは、一般的な命令では汎用レジスタ又はアクセス・レジスタを指し、制御命令では汎用レジスタを指し、浮動小数点命令では浮動小数点レジスタ又は汎用レジスタを指す。汎用レジスタ及び制御レジスタについては、レジスタ・オペランドは、命令に応じて、６４ビット・レジスタのビット位置３２−６３にあるか、又はレジスタ全体を占める。

Ｉ形式では、８ビットの即値データ・フィールド、即ち命令のＩフィールドの内容が、直接オペランドとして使用される。ＳＩ形式では、８ビットの即値データ・フィールド、即ち命令のＩ２フィールドの内容が、直接第２オペランドとして使用される。第１オペランドは、Ｂ１フィールドとＤ１フィールドに指定され、長さは１バイトである。ＳＩＹ形式では、Ｄ１フィールドの代わりにＤＨ１フィールド及びＤＬ１フィールドが用いられることを除いては、操作は同じである。ＡＤＤ ＨＡＬＦＷＯＲＤ ＩＭＭＥＤＩＡＴＥ、ＣＯＭＰＡＲＥ ＨＡＬＦＷＯＲＤ ＩＭＭＥＤＩＡＴＥ、ＬＯＡＤ ＨＡＬＦＷＯＲＤ ＩＭＭＥＤＩＡＴＥ、及びＭＵＬＴＩＰＬＹ ＨＡＬＦＷＯＲＤ ＩＭＭＥＤＩＡＴＥ命令のＲＩ形式では、命令の１６ビットのＩ２フィールドの内容が、直接符号付き２進整数として使用され、Ｒ１フィールドは第１オペランドを指定し、その長さは、命令に応じて、３２ビット又は６４ビットである。命令ＴＥＳＴ ＵＮＤＥＲ ＭＡＳＫ（ＴＭＨＨ、ＴＭＨＬ、ＴＭＬＨ、ＴＭＬＬ）については、Ｉ２フィールドの内容はマスクとして使用され、Ｒ１フィールドは、６４ビットの長さの第１オペランドを指定する。

命令ＩＮＳＥＲＴ ＩＭＭＥＤＩＡＴＥ、ＡＮＤ ＩＭＭＥＤＩＡＴＥ、ＯＲ ＩＭＭＥＤＩＡＴＥ、及びＬＯＡＤ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥについては、Ｉ２フィールドの内容は符号なし２進整数又は論理値として使用され、Ｒ１フィールドは、６４ビットの長さの第１オペランドを指定する。ＲＩ及びＲＳＩ形式の相対・分岐命令については、１６ビットのＩ２フィールドの内容が、ハーフワードの数を示す符号付き２進整数として使用される。この数値は、分岐命令のアドレスに加えられたものが、分岐アドレスを示す。ＲＩＬ形式における相対・分岐命令の場合、Ｉ２フィールドは３２ビットであり、同じように使用される。

ＲＩ及びＲＳＩ形式の相対・分岐命令については、１６ビットのＩ２フィールドの内容が、ハーフワードの数を示す符号付き２進整数として使用される。この数値は、分岐命令のアドレスに加えられたものが、分岐アドレスを示す。ＲＩＬ形式における相対・分岐命令の場合、Ｉ２フィールドは３２ビットであり、同じように使用される。ＲＩＥ形式の命令ＣＯＭＰＡＲＥ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ及びＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥについては、８ビットのＩ２フィールドの内容が、直接第２オペランドとして使用される。ＲＩＥ形式の命令ＣＯＭＰＡＲＥ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ、ＣＯＭＰＡＲＥ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＴＲＡＰ、ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ、及びＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＴＲＡＰについては、１６ビットのＩ２フィールドの内容が、直接第２オペランドとして使用される。ＲＩＥ形式の命令ＣＯＭＰＡＲＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ、ＣＯＭＰＡＲＥ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ、ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ、及びＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥについては、１６ビットのＩ４フィールドの内容は、ハーフワードの数を示す符号付き２進整数として用いられ、これが命令のアドレスに加算されて分岐アドレスを形成する。

ＲＩＬ形式の命令ＡＤＤ ＩＭＭＥＤＩＡＴＥ、ＡＤＤ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥ、ＡＤＤ ＬＯＧＩＣＡＬ ＷＩＴＨ ＳＩＧＮＥＤ ＩＭＭＥＤＩＡＴＥ、ＣＯＭＰＡＲＥ ＩＭＭＥＤＩＡＴＥ、ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥ、ＬＯＡＤ ＩＭＭＥＤＩＡＴＥ、及びＭＵＬＴＩＰＬＹ ＳＩＮＧＬＥ ＩＭＭＥＤＩＡＴＥについては、３２ビットのＩ２フィールドの内容が、直接第２オペランドとして使用される。

ＲＩＳ形式の命令については、８ビットのＩ２フィールドの内容が、第２オペランドとして使用される。ＳＩＬ形式では、１６ビットのＩ２フィールドの内容、直接第２オペランドとして使用される。以下に説明されるように、Ｂ１及びＤ１フィールドは、第１オペランドを指定する。

ＲＳＬ、ＳＩ、ＳＩＬ、ＳＳＥ、及び殆どのＳＳ形式では、Ｂ１フィールドで示される汎用レジスタの内容をＤ１フィールドの内容に加えて、第１オペランドのアドレスを形成する。ＲＳ、ＲＳＹ、Ｓ、ＳＩＹ、ＳＳ、及びＳＳＥ形式では、Ｂ２フィールドで示される汎用レジスタの内容をＤ２フィールド又はＤＨ２及びＤＬ２フィールドの内容に加えて、第２オペランド・アドレスを形成する。ＲＸ、ＲＸＥ、ＲＸＦ、及びＲＸＹ形式では、Ｘ２及びＢ２フィールドで示される汎用レジスタの内容をＤ２フィールド又はＤＨ２及びＤＬ２フィールドの内容に加えて、第２オペランド・アドレスを形成する。ＲＩＳ及びＲＲＳ形式並びに１つのＳＳ形式では、Ｂ４フィールドで示される汎用レジスタの内容をＤ４フィールドの内容に加えて、第４オペランド・アドレスを形成する。

単一の８ビット長のフィールドを有するＳＳ形式では、命令ＡＮＤ（ＮＣ）、ＥＸＣＬＵＳＩＶＥ ＯＲ（ＸＣ）、ＭＯＶＥ（ＭＶＣ）、ＭＯＶＥ ＮＵＭＥＲＩＣＳ、ＭＯＶＥ ＺＯＮＥＳ、及びＯＲ（ＯＣ）において、Ｌが、第１オペランド・アドレスが示すバイトの右側に付加するオペランド・バイトの数を指定する。従って、第１オペランドのバイト長は、０−２５５のＬの長さコードに対応して、１−２５６である。格納結果は、第１オペランドと置き換わり、アドレスと長さで指定されるフィールドの外部に格納されることは決してない。この形式では、第２オペランドは、第１オペランドと同じ長さを有する。ＥＤＩＴ、ＥＤＩＴ ＡＮＤ ＭＡＲＫ、ＰＡＣＫ ＡＳＣＩＩ、ＰＡＣＫ ＵＮＩＣＯＤＥ、ＴＲＡＮＳＬＡＴＥ、ＴＲＡＮＳＬＡＴＥ ＡＮＤ ＴＥＳＴ、ＵＮＰＡＣＫ ＡＳＣＩＩ、及びＵＮＰＡＣＫ ＵＮＩＣＯＤＥに適用される、前述の定義の変形がある。

２つの長さフィールドを有するＳＳ形式及びＲＳＬ形式では、Ｌ１は、第１オペランド・アドレスが示すバイトの右側に追加するオペランド・バイトの数を指定する。従って、第１オペランドのバイト長は、０−１５のＬ１の長さコードに対応して、１−１６である。同様に、Ｌ２は、第２オペランド・アドレスが示す記憶位置の右側に追加するオペランド・バイトの数を指定する。結果は第１オペランドと置き換わり、アドレスと長さで指定されているフィールドの外部に格納されることは決してない。第１オペランドが第２オペランドより長い場合、第２オペランドは、第１オペランドの長さに等しくなるまで左方向に拡張され、その拡張部分に０が入る。この拡張によって、ストレージ内の第２オペランドが変更されることはない。２つのＲフィールドを有するＳＳ形式では、ＭＯＶＥ ＴＯ ＰＲＩＭＡＲＹ、ＭＯＶＥ ＴＯ ＳＥＣＯＮＤＡＲＹ、及びＭＯＶＥ ＷＩＴＨ ＫＥＹ命令により用いられる、Ｒ１フィールドが示す汎用レジスタの内容は、３２ビットの符号なしの値であり、真の長さと呼ばれる。オペランドの長さは、どちらも有効長と呼ばれる。有効長は、真の長さ又は２５６のどちらか小さい方の長さである。命令では、条件コードを設定して、真の長さで指定された総バイト数を移動するためのループをプログラミングしやすくする。２つのＲフィールドを有するＳＳ形式はまた、ＬＯＡＤ ＭＵＬＴＩＰＬＥ ＤＩＳＪＯＩＮＴ命令に使用する一連のレジスタ及び２つのストレージ・オペランドを指定するため、かつ、ＰＥＲＦＯＲＭ ＬＯＣＫＥＤ ＯＰＥＲＡＴＩＯＮ命令に使用する１つ又は２つのレジスタと１つ又は２つのストレージ・オペランドを指定するためにも使用される。

Ｂ１、Ｂ２、Ｘ２、又はＢ４フィールドのいずれかが０である場合、それに対応するアドレス・コンポーネントが存在しないことを示す。存在しないコンポーネントについては、汎用レジスタ０の内容に関係なく、中間合計値を形成する際に０が使用される。変位が０であるということに、特別な意味はない。

現行ＰＳＷのビット３１及び３２は、アドレッシング・モード・ビットである。ビット３１は拡張アドレッシング・モード・ビットであり、ビット３２は基本アドレッシング・モード・ビットである。これらのビットは、アドレス生成により作成される実効アドレスのサイズを制御する。現行ＰＳＷのビット３１及び３２の両方とも０のとき、ＣＰＵは２４ビット・アドレッシング・モードになっており、２４ビットの命令実効アドレス及びオペランド実効アドレスが生成される。現行ＰＳＷのビット３１が０であり、ビット３２が１のとき、ＣＰＵは３１ビット・アドレッシング・モードになっており、３１ビットの命令実効アドレス及びオペランド実効アドレスが生成される。現行ＰＳＷのビット３１及び３２が両方とも１のとき、ＣＰＵは６４ビット・アドレッシング・モードになっており、６４ビットの命令実効アドレス及びオペランド実効アドレスが生成される。ＣＰＵによる命令の実行には、命令及びオペランドのアドレスの生成が必要とされる。

現行ＰＳＷが示す記憶位置から命令がフェッチされると、命令アドレスがその命令に含まれるバイト数だけ増加され、命令が実行される。次いで、次の順番の命令をフェッチするために新しい命令アドレスの値を用いて、同じステップが繰り返される。２４ビット・アドレッシング・モードでは、命令アドレスは循環し、命令アドレス２^２４−２の位置のハーフワードの次には、命令アドレス０の位置のハーフワードが続く。従って、２４ビット・アドレッシング・モードでは、命令アドレスの更新の結果として、ＰＳＷビット位置１０４からの繰り上がりが生じる場合、その繰り上がりは失われる。３１ビット又は６４ビットのアドレッシング・モードでは、命令アドレスは同様に循環し、それぞれ命令アドレス２^３１−２の位置又は２^６４−２の位置にあるハーフワードの次には、命令アドレス０の位置にあるハーフワードが続く。それぞれＰＳＷビット位置９７又は６４からの繰り上がりは失われる。

ストレージを参照するオペランド・アドレスは、中間値から導き出され、中間値は、命令のＲフィールドで指定されているレジスタに含まれるか、又は、基底アドレス、指標、及び変位の３つの２進数の和として求められる。基底アドレス（Ｂ）は、命令内のＢフィールドと呼ばれる４ビット・フィールドにプログラムで指定された汎用レジスタに含まれている、６４ビットの数値である。基底アドレスは、各々のプログラム及びデータ域を個別にアドレス指定するための手段として使用することができる。基底アドレスは、配列型の計算では配列の位置を示し、レコード型の処理ではレコードを識別することができる。基底アドレスを使用して、ストレージ全体のアドレス指定が行なわれる。基底アドレスはまた、指標付けにも使用できる。

指標（Ｘ）は、命令内のＸフィールドと呼ばれる４ビット・フィールドにプログラムで指定された汎用レジスタに含まれている、６４ビットの数である。指標は、ＲＸ、ＲＸＥ、及びＲＸＹ形式の命令によって指定されるアドレス内にのみ含まれる。ＲＸ−、ＲＸＥ−、ＲＸＦ−、及びＲＸＹ−形式の命令では、二重の指標付けが可能である、即ち、指標を使用して、配列の中の要素のアドレスを与えることができる。

変位（Ｄ）は、命令内のＤフィールドと呼ばれるフィールドに含まれている１２ビット又は２０ビットの数値である。１２ビット変位は符号なしであり、基底アドレスが指定する記憶位置を超えた最大４，０９５バイトまでの相対アドレッシングを提供する。２０ビット変位は符号付きであり、基底アドレスの位置を超えた最大５２４，２８７バイトまで、又はその前に最大５２４，２８８バイトまでの相対アドレッシングを提供する。配列型の計算では、変位を使用して、１つの要素と関連した多数の項目のうちの１つを指定することができる。レコードの処理では、変位を使用して、レコード内の項目を識別することができる。１２ビットの変位は、特定の形式の命令のビット位置２０−３１にある。幾つかの形式の命令では、第２の１２ビットの変位も命令内にあり、ビット位置３６−４７にある。

２０ビットの変位は、ＲＳＹ、ＲＸＹ、又はＳＩＹ形式だけの命令内にある。これらの命令において、Ｄフィールドは、ビット位置２０−３１内のＤＬ（低）フィールドと、ビット位置３２−３９のＤＨ（高）フィールドとから構成される。長変位ファシリティがインストールされた場合、変位の数値は、ＤＬフィールドの内容の左にＤＨフィールドの内容を付加することによって形成される。長変位ファシリティがインストールされていない場合、変位の数値は、ＤＬフィールドの内容の左に８つの０ビットを付加することによって形成され、ＤＨフィールドの内容は無視される。

中間合計値を形成する際、基底アドレス及び指標は、６４ビットの２進整数として扱われる。１２ビットの変位は、１２ビットの符号なし２進整数として扱われ、左側に５２個の０ビットが付加される。２０ビットの変位は、２０ビットの符号付き２進整数として扱われ、左側に符号ビットに等しいビットが４４個付加される。この３つは、６４ビット２進整数として加算され、オーバーフローは無視される。合計値は常に６４ビットの長さであり、生成アドレスを形成するための中間値として用いられる。中間値のビットには、０−６３の番号が付けられる。Ｂ１、Ｂ２、Ｘ２、又はＢ４フィールドのいずれかが０である場合、それに対応するアドレス・コンポーネントが存在しないことを示す。存在しないコンポーネントについては、汎用レジスタ０の内容に関係なく、中間合計値を形成する際に０が使用される。変位が０であるということに、特別な意味はない。

Ｒフィールドが示す汎用レジスタの内容を使用してストレージ内のオペランドをアドレス指定することが命令の説明により指定されている場合、レジスタの内容が６４ビットの中間値として使用される。

１つの命令で、アドレス計算とオペランドの位置の両方に同じ汎用レジスタを指定することができる。アドレス計算は、もしあれば、操作によりレジスタが変更される前に完了する。個々の命令定義の中で特に別の指定がない限り、生成されるオペランド・アドレスは、ストレージ内でのオペランドの最左端のバイトを指す。

生成されるオペランド・アドレスは常に６４ビットの長さであり、ビットには０−６３の番号が付けられている。生成アドレスを中間値から取得する方法は、現行のアドレッシング・モードによって決まる。２４ビット・アドレッシング・モードでは、中間値のビット０−３９は無視され、生成アドレスのビット０−３９は０に強制的に設定され、中間値のビット４０−６３が、生成アドレスのビット４０−６３になる。３１ビット・アドレッシング・モードでは、中間値のビット０−３２は無視され、生成アドレスのビット０−３２は０に強制的に設定され、中間値のビット３３−６３が、生成アドレスのビット３３−６３になる。６４ビット・アドレッシング・モードでは、中間値のビット０−６３が、生成アドレスのビット０−６３になる。指標レジスタ及び基底アドレス・レジスタの中では、負の値を使用することができる。３１ビット・アドレッシング・モードでは、これらの値のビット０−３２は無視され、２４ビット・アドレッシング・モードでは、これらの値のビット０−３９は無視される。

分岐命令の場合、分岐が行われたときに次に実行される命令のアドレスを、分岐アドレスと呼ぶ。分岐命令に応じて、命令形式は、ＲＲ、ＲＲＥ、ＲＸ、ＲＸＹ、ＲＳ、ＲＳＹ、ＲＳＩ、ＲＩ、ＲＩＥ、又はＲＩＬとすることができる。分岐アドレスは、ＲＳ、ＲＳＹ、ＲＸ、及びＲＸＹ形式では、基底アドレス及び変位により指定され、さらに、ＲＸ及びＲＸＹ形式では、指標により指定される。これらの形式における中間値の生成は、オペランド・アドレスの中間値の生成と同じ規則に従って行われる。ＲＲ及びＲＲＥ形式では、Ｒ２フィールドが示す汎用レジスタの内容が、分岐アドレス形成の元となる中間値として使用される。汎用レジスタ０を、分岐アドレスを含むものとして指定することはできない。Ｒ２フィールドの値が０である場合は、その命令は分岐なしで実行される。

相対−分岐命令は、ＲＳＩ、ＲＩ、ＲＩＥ、及びＲＩＬ形式のものである。相対−分岐命令のＲＳＩ、ＲＩ、及びＲＩＳ形式では、Ｉ２フィールドの内容は、ハーフワードの数を示す１６ビットの符号付き２進整数として扱われる。ＲＩＬ形式では、Ｉ２フィールドの内容は、ハーフワードの数を示す３２ビットの符号付き２進整数として扱われる。分岐アドレスは、相対−分岐命令のアドレスに、Ｉ２フィールドに指定されているハーフワードの数を加えたものである。

ＲＳＩ、ＲＩ、ＲＩＥ、又はＲＩＬ形式の相対分岐命令の場合の６４ビットの中間値は、２つの加数の和であり、ビット位置０からのオーバーフローは無視される。ＲＳＩ、ＲＩ、又はＲＩＥ形式では、ＣＯＭＰＡＲＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ、ＣＯＭＰＡＲＥ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ、ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ、及びＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥにおいて、第１の加数が、Ｉ２フィールドについて上述したようにビットが付加されたＩ４フィールドの内容あるという点を除いて、第１の加数は、Ｉ２フィールドの内容の右側に１個の０ビットを付加し、左側にその内容の符号ビットと等しいビットを４７個付加したものである。ＲＩＬ形式では、第１の加数は、Ｉ２フィールドの内容の右側に１個の０ビットを付加し、左側にその内容の符号ビットと等しいビットを３１個付加したものである。どの形式においても、第２の加数は、分岐命令の６４ビット・アドレスである。分岐命令のアドレスは、次の順次命令をアドレス指定するために更新される前のＰＳＷ内の命令アドレスか、又は、ＥＸＥＣＵＴＥ命令が使用される場合は、ＥＸＥＣＵＴＥのターゲットのアドレスである。ＥＸＥＣＵＴＥを２４ビット又は３１ビット・アドレッシング・モードで使用している場合、分岐命令のアドレスは、ターゲット・アドレスの左側にそれぞれ４０個又は３３個の０を付加したものである。

分岐アドレスは常に６４ビットの長さであり、ビットには０−６３の番号が付けられる。分岐アドレスは、現行ＰＳＷのビット６４−１２７と置き換わる。分岐アドレスを中間値から取得する方法は、アドレッシング・モードによって決まる。アドレッシング・モードを変更する分岐命令の場合は、新しいアドレッシング・モードが使用される。２４ビット・アドレッシング・モードでは、中間値のビット０−３９は無視され、分岐アドレスのビット０−３９は０にされ、中間値のビット４０−６３が、分岐アドレスのビット４０−６３になる。３１ビット・アドレッシング・モードでは、中間値のビット０−３２は無視され、分岐アドレスのビット０−３２は０にされ、中間値のビット３３−６３が分岐アドレスのビット３３−６３になる。６４ビット・アドレッシング・モードでは、中間値のビット０−６３が分岐アドレスのビット０−６３になる。

幾つかの分岐命令では、指定された特定の条件を満たすかどうかによって、分岐するかどうかが決まる。条件が満たされていない場合は、分岐は行われず、通常の順序で命令が続行し、分岐アドレスは使用されない。分岐が行われる場合は、分岐アドレスのビット０−６３が、現行ＰＳＷのビット６４−１２７と置き換わる。分岐アドレスは、分岐操作の一部としてストレージにアクセスするためには使用されない。分岐アドレスが奇数であることに起因する指定例外、及び、分岐位置にある命令のフェッチに起因するアクセス例外は、分岐操作の一部として認識されるのではなく、代わりに、分岐位置にある命令の実行に関連した例外として認識される。

ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥなどの分岐命令で、分岐アドレス計算及びオペランド位置の両方に同じ汎用レジスタを指定することができる。分岐アドレス計算が完了してから、操作の残りの部分が実行される。

第４章の「制御」に記載されるプログラム状況ワード（ＰＳＷ）には、プログラムの適正な実行のために必要な情報が含まれている。ＰＳＷは、命令の順序付けを制御し、現在実行中のプログラムとの関連におけるＣＰＵの状態を保持及び提示するために使用される。アクティブなＰＳＷ、すなわち制御を行なっているＰＳＷを、現行ＰＳＷと呼ぶ。分岐命令は、意志決定、ループ制御、及びサブルーチン・リンケージの機能を実行する。分岐命令は、現行ＰＳＷに新しい命令アドレスを導入することにより、命令の順序に影響を与える。１６ビットのＩ２フィールドを有する相対−分岐命令では、基底レジスタを使用せずに、分岐命令の位置を基準としてプラス６４Ｋ−２バイトまで、又はマイナス６４Ｋバイトまでのオフセットで位置に、分岐することが可能になる。

意志決定のためのファシリティは、ＢＲＡＮＣＨ ＯＮ ＣＯＮＤＩＴＩＯＮ、ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ、及びＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ ＬＯＮＧ命令により提供される。これらの命令は、ほとんどの算術操作、論理操作、及びＩ／Ｏ操作の結果を反映する条件コードを検査する。条件コードは、２ビットからなり、０、１、２及び３の４つの条件コード設定が可能である。

各設定の具体的な意味は、条件コードを設定する操作によって決まる。例えば、条件コードは、０である、０以外、第１オペランドが高い、等しい、オーバーフロー、及びサブチャネル使用中などの条件を反映する。一旦設定されると、条件コードは、異なる条件コードを設定させる命令により変更されるまで、変わらないままである。

ＢＲＡＮＣＨ ＯＮ ＣＯＮＤＩＴＩＯＮ、ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ、及びＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ ＬＯＮＧ命令を用いて、アドレスの算術演算及びカウント操作の結果をテストすることにより、ループ制御を行なうことができる。特に使用頻度の高い算術とテストの組み合わせに使用する命令として、ＢＲＡＮＣＨ ＯＮ ＣＯＵＮＴ、ＢＲＡＮＣＨ ＯＮ ＩＮＤＥＸ ＨＩＧＨ、及びＢＲＡＮＣＨ ＯＮ ＩＮＤＥＸ ＬＯＷ ＯＲ ＥＱＵＡＬが提供され、これらの命令と同等の相対・分岐も提供される。これらの分岐は、これらのタスクに特化されているので、それらの性能が向上する。

アドレッシング・モードの変更が必要ない場合のサブルーチン・リンケージを行なう命令には、ＢＲＡＮＣＨ ＡＮＤ ＬＩＮＫ及びＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ命がある。（ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥに関するこの説明は、ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＡＮＤ ＳＡＶＥ及びＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＡＮＤ ＳＡＶＥ ＬＯＮＧにも適用される。）これらの命令はどちらも、新しい命令アドレスを導入するだけでなく、戻りアドレスとそれに関連した情報を保存することも可能である。戻りアドレスは、分岐命令をターゲットとするＥＸＥＣＵＴＥ命令の場合は、ＥＸＥＣＵＴＥの後に続く命令のアドレスであることを除いて、ストレージ内の分岐命令の後に続く命令アドレスである。

ＢＲＡＮＣＨ ＡＮＤ ＬＩＮＫ及びＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥのどちらの命令も、Ｒ１フィールドを有する。これらの命令は、それぞれ命令に応じたフィールドを使用して分岐アドレスを形成する。命令の働きは以下のように要約される。：
・２４ビット・アドレッシング・モードでは、どちらの命令も、汎用レジスタＲ１のビット位置４０−６３に戻りアドレスを入れ、そのレジスタのビット０−３１は変わらないままである。ＢＲＡＮＣＨ ＡＮＤ ＬＩＮＫは、汎用レジスタＲ１のビット位置３２−３９に、命令長コードと、現行ＰＳＷからの条件コード及びプログラム・マスクを入れる。
・３１ビットのアドレッシング・モードで、どちらの命令も、汎用レジスタＲ１のビット位置３３−６３に戻りアドレスを入れ、ビット位置３２に１を入れ、レジスタのビット０−３１は変わらないままである。
・６４ビット・アドレッシング・モードでは、どちらの命令も、汎用レジスタＲ１のビット位置０−６３に戻りアドレスを入れる。
・どのアドレッシング・モードにおいても、どちらの命令も現行アドレッシング・モードの制御下で分岐アドレスを生成する。これらの命令は、分岐アドレスのビット０−６３をＰＳＷのビット位置６４−１２７に入れる。ＲＲ形式では、命令のＲ２フィールドが０であるときは、どちらの命令も分岐を行なわない。

２４ビット又は３１ビットのアドレッシング・モードでは、ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥは、基本アドレッシング・モード・ビット、即ちＰＳＷのビット３２を、汎用レジスタＲ１のビット位置３２に入れることが分かる。ＢＲＡＮＣＨ ＡＮＤ ＬＩＮＫは、３１ビット・アドレッシング・モードの場合に同じことを行なう。ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ ＡＮＤ ＳＥＴ ＭＯＤＥ及びＢＲＡＮＣＨ ＡＮＤ ＳＥＴ ＭＯＤＥ命令は、リンケージ中にアドレッシング・モードの変更が必要な場合に使用するためのものである。これらの命令には、Ｒ１フィールド及びＲ２フィールドがある。以下にこれらの命令の働きを要約する。：
・ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ ＡＮＤ ＳＥＴ ＭＯＤＥは、汎用レジスタＲ１の内容をＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥの場合と同じに設定する。さらに、この命令は、拡張アドレッシング・モード・ビット、即ちＰＳＷのビット３１を、レジスタのビット位置６３に入れる。
・ＢＲＡＮＣＨ ＡＮＤ ＳＥＴ ＭＯＤＥは、Ｒ１が０以外のときは、以下のことを実行する。２４ビット又は３１ビット・モードでは、この命令は、ＰＳＷのビット３２を汎用レジスタＲ１のビット位置３２に入れ、レジスタのビット０−３１及び３３−６３は変更しない。レジスタが命令アドレスを含む場合、レジスタのビット６３は０でなければならないという点に留意されたい。６４ビット・モードでは、この命令は、ＰＳＷのビット３１（１つ）を汎用レジスタＲ１のビット位置６３に入れ、レジスタのビット０−６２は変更されないままである。
・Ｒ２が０以外のときは、どちらの命令も、以下のように、アドレッシング・モードを設定し、分岐を行なう。汎用レジスタＲ２のビット６３が、ＰＳＷのビット位置３１に入れられる。ビット６３が０の場合は、レジスタのビット３２がＰＳＷのビット位置３２に入れられる。ビット６３が１の場合は、ＰＳＷのビット３２は１に設定される。次いで、新しいアドレッシング・モードの制御下で、レジスタのビット６３は０と見なされることを除いて、レジスタの内容に基づいて分岐アドレスが生成される。命令は、分岐アドレスのビット０−６３をＰＳＷのビット位置６４−１２７に入れる。汎用レジスタＲ２のビット６３は変更されないままなので、呼び出し先プログラムに入る時点で１になっていることがある。Ｒ２がＲ１と同じである場合は、指定された汎用レジスタ内の結果は、Ｒ１レジスタについて指定されている結果と同じになる。

割り込み（コンテキスト・スイッチ）：
割り込み機構により、ＣＰＵが、構成の外部、構成の内部、又はＣＰＵ自体の中の条件の結果として、自身の状態を変化させることが可能になる。優先順位の高い条件に迅速に応答し、条件のタイプを即時に認識できるようにために、割り込み条件は、６つのクラス、すなわち、外部、入力／出力、マシン・チェック、プログラム、再始動、及び監視プログラム呼び出しにグループ化される。

割り込みは、現行ＰＳＷを旧ＰＳＷとして格納し、割り込みの原因を示す情報を格納し、新しいＰＳＷをフェッチすることで構成される。処理は、新しいＰＳＷの指定に従って再開する。通常、割り込みが発生したときに格納される旧ＰＳＷには、割り込みが発生しなかったとすれば次に実行されるはずだった命令のアドレスが含まれており、従って、中断されたプログラムの再開が可能である。プログラム割り込み及び監視プログラム呼び出し割り込みの場合、格納された情報は、最後に実行された命令の長さを識別するコードも含まれており、従って、プログラムが割り込みの原因に対処することが可能である。通常の応答が割り込みを発生させた命令の再実行である或るプログラム条件の場合は、命令アドレスは、最後に実行された命令を直接識別する。

再始動割り込みを除き、ＣＰＵが作動状態にあるときだけ、割り込みが発生する。再始動割り込みは、ＣＰＵが停止状態又は作動状態にあるときでも発生することがある。

いずれのアクセス例外も、その例外が関連している命令実行の一部として認識される。ＣＰＵが、使用可能でない記憶位置からプリフェッチしようと試みた場合、又は他の何らかのアクセス例外条件を検出したが、分岐命令又は割り込みにより命令シーケンスが変更された結果、命令が実行されない場合、命令は認識されない。どの命令でも、命令フェッチが原因で、アクセス例外が認識されることがある。さらに、ストレージ内のオペランドへのアクセスが原因で、命令実行に関連したアクセス例外が発生することがある。命令のフェッチを原因とするアクセス例外が示されるのは、例外を起こさずに命令の第１ハーフワードをフェッチできないときである。命令の第１ハーフワードにアクセス例外がないときは、命令の最初の２ビットに指定されている命令長に従って、その他のハーフワードについてアクセス例外が示されることがあるが、命令の第２又は第３のハーフワードにアクセスせずに命令を実行できる場合は、その未使用部分についてアクセス例外が示されるかどうかは、予測不能である。命令フェッチに関するアクセス例外の指示は全ての命令について同じなので、個々の命令定義の中ではカバーされない。

個々の命令の説明の中で特に明記されていない限り、オペランド位置へのアクセスに関連した例外には、以下の規則が適用される。フェッチ・タイプ・オペランドの場合は、アクセス例外が必ず示されるのは、操作を完了するために必要なオペランド部分についてのみである。フェッチ・タイプのオペランドの、操作の完了に必要ない部分については、アクセス例外が示されるかどうかは予測不能である。

格納タイプのオペランドの場合、オペランドのアクセス不能部分を使用せずに操作を完了できる場合であっても、オペランド全体についてアクセス例外が認識される。格納タイプ・オペランドの値が予測不能として定義される場合、アクセス例外が示されるかどうかは予測不能である。オペランド位置へのアクセスが原因でアクセス例外が認識されるたびに、命令の説明の中のプログラム例外のリストに、「アクセス」という語が含められる。また、このエントリには、どのオペランドが例外認識させ得るか、及び、そのオペランド位置へのフェッチ・アクセス又は格納アクセスのどちらで例外が認識されるかも示される。アクセス例外は、個々の命令について定義されたオペランドの部分についてのみ認識される。

操作例外は、ＣＰＵが無効なオペレーション・コードを有する命令を実行しようとしたときに認識される。そのオペレーション・コードが割り当てられていないものであるか、又は、そのオペレーション・コードを有する命令がＣＰＵにインストールされていないことがある。操作は抑止される。命令長コードは、１、２、又は３である。操作例外は、０００１（１６進数）のプログラム割り込みコードにより示される（又は、同時にＰＥＲイベントも示される場合は、００８１（１６進数））。

一部のモデルでは、特殊機能又は特注機能の補助のため、又はそれらの一部として提供される命令などのように、本明細書では説明されていない命令を提供することができる。従って、本明細書で説明していないオペレーション・コードにより、必ずしも操作例外が認識されるとは限らない。さらに、これらの命令では、操作モードがセットアップされたり、又は、後続の命令の実行に影響を及ぼすような変更がマシンに加えられたりすることがある。このような操作が生じるのを回避するために、本明細書で説明されていないオペレーション・コードを有する命令は、そのオペレーション・コードに関連した特定の機能が望ましい場合に限り実行すべきである。

指定例外（specification exception）は、以下のいずれかが真であるときに認識される。
１．ＰＳＷの未割り当てのビット位置（即ち、ビット位置０、２−４、２４−３０、又は３３−６３のいずれか）に１が導入される。これは、早期ＰＳＷ指定例外として処理される。
２．ＰＳＷのビット位置１２に１が導入される。これは、早期ＰＳＷ指定例外として扱われる。
３．次のいずれかの理由によりＰＳＷが無効である：ａ．ＰＳＷのビット３１が１であり、ビット３２が０である。ｂ．ＰＳＷのビット３１及び３２が、２４ビット・アドレッシング・モードを示す０であり、ＰＳＷのビット６４−１０３が全て０ではない。ｃ．ＰＳＷのビット３１が０であり、ビット３２が、３１ビット・アドレッシング・モードを示す１であり、ＰＳＷのビット６４−９６が全て０ではない。これは、早期ＰＳＷ指定例外として扱われる。
４．ＰＳＷが奇数の命令アドレスを含む。
５．こうした整数境界の指定を必要とする命令で、オペランド・アドレスが整数境界を指していない。
６．偶数番号のレジスタ指定を必要とする命令のＲフィールドにより、奇数番号の汎用レジスタが指定される。
７．拡張オペランドに、０、１、４、５、８、９、１２、又は１３以外の浮動小数点レジスタが指定される。
８．１０進数演算の乗数又は除数が、１５桁の数字と符号を超えている。
９．１０進数の乗算又は除算において、第１オペランド・フィールドの長さが、第２オペランド・フィールドの長さより短いか又はこれと等しい。
１０．ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ、ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ ＷＩＴＨ ＣＨＡＩＮＩＮＧ、ＣＯＭＰＵＴＥ ＩＮＴＥＲＭＥＤＩＡＴＥ ＭＥＳＳＡＧＥ ＤＩＧＥＳＴ、ＣＯＭＰＵＴＥ ＬＡＳＴ ＭＥＳＳＡＧＥ ＤＩＧＥＳＴ、又はＣＯＭＰＵＴＥ ＭＥＳＳＡＧＥ ＡＵＴＨＥＮＴＩＣＡＴＩＯＮ ＣＯＤＥの命令が試みられ、汎用レジスタ０のビット５７−６３における機能コードは、未割り当ての又はインストールされていない機能コードを含む。
１１．ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ又はＣＩＰＨＥＲ ＭＥＳＳＡＧＥ ＷＩＴＨ ＣＨＡＩＮＩＮＧの実行が試みられ、Ｒ１又はＲ２フィールドは、奇数番号のレジスタ又は汎用レジスタ０を指示する。
１２．ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ、ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ ＷＩＴＨ ＣＨＡＩＮＩＮＧ、ＣＯＭＰＵＴＥ ＩＮＴＥＲＤＩＡＴＥ ＭＥＳＳＡＧＥ ＤＩＧＥＳＴ、又はＣＯＭＰＵＴＥ ＭＥＳＳＡＧＥ ＡＵＴＨＥＮＴＩＣＡＴＩＯＮ ＣＯＤＥの実行が試みられ、第２オペランドの長さは、指定された関数のデータ・ブロック・サイズの倍数ではない。クエリ関数には、この指定例外条件が適用されない。
１３．ＣＯＭＰＡＲＥ ＡＮＤ ＦＯＲＭ ＣＯＤＥＷＯＲＤの実行が試みられ、汎用レジスタ１、２、及び３は、最初に偶数値を含んでいない。
３２．ＣＯＭＰＡＲＥ ＡＮＤ ＳＷＡＰ ＡＮＤ ＳＴＯＲＥの実行が試みられ、次の条件のいずれかが存在する。：
・機能コードが、未割り当ての値を指定する。
・格納特性が、未割り当ての値を指定する。
・機能コードは０であり、第１オペランドはワード境界上に指定されない。
・機能コードは１であり、第１オペランドはダブルワード境界上に指定されない。
・第２オペランドは、格納値のサイズに対応する整数境界上に指定されない。
３３．ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＬＯＮＧ ＵＮＩＣＯＤＥ又はＭＯＶＥ ＬＯＮＧ ＵＮＩＣＯＤＥの実行が試みられ、汎用レジスタＲ１＋１又はＲ３＋１の内容が、偶数のバイト数を指定しない。
３４．ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＳＴＲＩＮＧ、ＭＯＶＥ ＳＴＲＩＮＧ、又はＳＥＡＲＣＨ ＳＴＲＩＮＧの実行が試みられ、汎用レジスタ０のビット３２−５５が全て０ではない。
３５．ＣＯＭＰＲＥＳＳＩＯＮ ＣＡＬＬの実行が試みられ、汎用レジスタ０のビット４８−５１は、値００００及び０１１０−１１１１（２進数）のいずれかを有する。
３６．ＣＯＭＰＵＴＥ ＩＮＴＥＲＭＥＤＩＡＴＥ ＭＥＳＳＡＧＥ ＤＩＧＥＳＴ、ＣＯＭＰＵＴＥ ＬＡＳＴ ＭＥＳＳＡＧＥ ＤＩＧＥＳＴ、又はＣＯＭＰＵＴＥ ＭＥＳＳＡＧＥ ＡＵＴＨＥＮＴＩＣＡＴＩＯＮ ＣＯＤＥの実行が試みられ、次のいずれかが真である。：
・Ｒ２フィールドが、奇数番号のレジスタ又は汎用レジスタ０を指定する。
・汎用レジスタ０のビット５６が０ではない。
３７．ＣＯＮＶＥＲＴ ＨＦＰ ＴＯ ＢＦＰ、ＣＯＮＶＥＲＴ ＴＯ ＦＩＸＥＤ（ＢＦＰ又はＨＦＰ）、又はＬＯＡＤ ＦＰ ＩＮＴＥＧＥＲ（ＢＦＰ）の実行が試みられ、Ｍ３フィールドは有効な変更子を指定していない。
３８．ＤＩＶＩＤＥ ＴＯ ＩＮＴＥＧＥＲの実行が試みられ、Ｍ４フィールドは有効な変更子を指定していない。
３９．ＥＸＥＣＵＴＥの実行が試みられ、ターゲット・アドレスは奇数である。
４０．ＥＸＴＲＡＣＴ ＳＴＡＣＫＥＤ ＳＴＡＴＥの実行が試みられ、汎用レジスタＲ２のビット位置５６−６３のコードは、ＡＳＮ及びＬＸ再使用ファシリティがインストールされていない場合に４より大きく、或いは、このファシリティがインストールされている場合に５より大きい。
４１．ＦＩＮＤ ＬＥＦＴＭＯＳＴ ＯＮＥの実行が試みられ、Ｒ１フィールドは、奇数番号のレジスタを指定する。
４２．ＩＮＶＡＬＩＤＡＴＥ ＤＡＴ ＴＡＢＬＥ ＥＮＴＲＹの実行が試みられ、汎用レジスタＲ２のビット４４−５１は全てが０ではない。
４３．ＬＯＡＤ ＦＰＣの実行が試みられ、ＦＰＣレジスタ内のサポートされていないビットに対応する第２オペランドの１又は複数のビットが１である。
４４．ＬＯＡＤ ＰＡＧＥ−ＴＡＢＬＥ−ＥＮＴＲＹ ＡＤＤＲＥＳＳの実行が試みられ、命令のＭ４フィールドは００００−０１００（２進数）以外のいずれかの値を含む。
４５．ＬＯＡＤ ＰＳＷの実行が試みられ、第２オペランドのアドレスにおけるダブルワードのビット１２が０である。この例外が認識されるかどうかは、モデルによって決まる。
４６．ＭＯＮＩＴＯＲ ＣＡＬＬの実行が試みられ、命令のビット位置８−１１が０を含まない。
４７．ＭＯＶＥ ＰＡＧＥの実行が試みられ、汎用レジスタ０のビット位置４８−５１に０が含まれていないか、又は、レジスタのビット５２及び５３の両方とも１である。
４８．ＰＡＣＫ ＡＳＣＩＩの実行が試みられ、Ｌ２フィールドが３１より大きい。
４９．ＰＡＣＫ ＵＮＩＣＯＤＥの実行が試みられ、Ｌ２フィールドが６３より大きいか、又は偶数である。
５０．ＰＥＲＦＯＲＭ ＦＬＯＡＴＩＮＧ ＰＯＩＮＴ ＯＰＥＲＡＴＩＯＮの実行が試みられ、汎用レジスタ０のビット３２が０であり、ビット３３−６３の１つ又は複数のフィールドが無効であるか、又はインストールされていない機能を指定する。
５１．ＰＥＲＦＯＲＭ ＬＯＣＫＥＤ ＯＰＥＲＡＴＩＯＮの実行が試みられ、次のいずれかが真である。・汎用レジスタのＴビット、即ちビット５５が０であり、レジスタのビット５６−６３の機能コードが無効である。・汎用レジスタ０のビット３２−５４が全て０ではない。・アクセス・レジスタ・モードにおいて、ＡＬＥＴを含むパラメータ・リストを使用させる機能コードについて、Ｒ３フィールドが０である。
５２．ＰＥＲＦＯＲＭ ＴＩＭＩＮＧ ＦＡＣＩＬＩＴＹ ＦＵＮＣＴＩＯＮの実行が試みられ、次のいずれかが真である。：・汎用レジスタ０のビット５６が０ではない。・汎用レジスタ０のビット５７−６３が、未割り当ての又はインストールされていない機能コードを指定する。
５３．ＰＲＯＧＲＡＭ ＴＲＡＮＳＦＥＲ又はＰＲＯＧＲＡＭ ＴＲＡＮＳＦＥＲ ＷＩＴＨ ＩＮＳＴＡＮＣＥの実行が試みられ、次の全てが真である。：
・ＰＳＷの拡張アドレッシング・モード・ビットが０である。・命令のＲ２フィールドが示す汎用レジスタの基本アドレッシング・モード・ビット、即ちビット３２が０である。・同じレジスタの命令アドレスのビット３３−３９が全て０ではない。
５４．ＲＥＳＵＭＥ ＰＲＯＧＲＡＭの実行が試みられ、次のいずれかが真である。：・現行ＰＳＷ内に配置する場合、第２オペランドにおけるＰＳＷフィールドのビット３１、３２及び６４−１２７は有効ではない。次のいずれかが真である場合に、例外が認識される。：−ビット３１及び３２の両方とも０であり、ビット６３−１０３が全て０ではない。−ビット３１は０、ビット３２は１であり、ビット６４−９６は全てが０ではない。−ビット３１は１、ビット３２は０である。−ビット１２７は１である。
・パラメータ・リストのビット０−１２は全て０ではない。
５５．ＳＥＡＲＣＨ ＳＴＲＩＮＧ ＵＮＩＣＯＤＥの実行が試みられ、汎用レジスタ０のビット３２−４７が全て０ではない。
５６．ＳＥＴ ＡＤＤＲＥＳＳ ＳＰＡＣＥ ＣＯＮＴＲＯＬ又はＳＥＴ ＡＤＤＲＥＳＳ ＳＰＡＣＥ ＣＯＮＴＲＯＬ ＦＡＳＴの実行が試みられ、第２オペランド・アドレスのビット５２及び５３が両方とも０ではない。
５７．ＳＥＴ ＡＤＤＲＥＳＳＩＮＧ ＭＯＤＥ（ＳＡＭ２４）の実行が試みられ、ＰＳＷ内の未更新の命令アドレスのビット０−３９、ＰＳＷのビット６４−１０３は全て０ではない。
５８．ＳＥＴ ＡＤＤＲＥＳＳＩＮＧ ＭＯＤＥ（ＳＡＭ３１）の実行が試みられ、ＰＳＷ内の未更新の命令アドレスのビット０−３２、ＰＳＷのビット６４−９６は全て０ではない。
５９．ＳＥＴ ＣＬＯＣＫ ＰＲＯＧＲＡＭＭＡＢＬＥ ＦＩＥＬＤの実行が試みられ、汎用レジスタ０のビット３２−４７は全て０ではない。
６０．ＳＥＴ ＦＰＣの実行が試みられ、ＦＰＣレジスタ内のサポートされていないビットに対応する第１オペランドの１つ又は複数のビットが１である。
６１．ＳＴＯＲＥ ＳＹＳＴＥＭ ＩＮＦＯＲＭＡＴＩＯＮの実行が試みられ、汎用レジスタ０における機能コードが有効であり、次のいずれかが真である。：・汎用レジスタ０のビット３６−５５及び汎用レジスタ１のビット３２−４７が全て０ではない。・第２オペランド・アドレスが、４Ｋバイト境界上に境界合わせされない。
６２．ＴＲＡＮＳＬＡＴＥ ＴＷＯ ＴＯ ＯＮＥ又はＴＲＡＮＳＬＡＴＥ ＴＷＯ ＴＯ ＴＷＯの実行が試みられ、汎用レジスタＲ１＋１における長さが偶数のバイトを指定していない。
６３．ＵＮＰＡＣＫ ＡＳＣＩＩの実行が試みられ、Ｌ１フィールドが３１より大きい。
６４．ＵＮＰＡＣＫ ＵＮＩＣＯＤＥの実行が試みられ、Ｌ１フィールドが６３より大きいか、又は偶数である。
６５．ＵＰＤＡＴＥ ＴＲＥＥの実行が試みられ、汎用レジスタ４及び５の最初の内容は、２４ビット・アドレッシング・モード又は３１ビット・アドレッシング・モードにおいて８の倍数ではない、又は、６４ビット・アドレッシング・モードにおいて１６の倍数ではない。旧ＰＳＷにより識別される命令の実行は抑止される。しかしながら、早期ＰＳＷ指定例外（原因１−３）の場合は、新ＰＳＷを導入する操作が完了するが、その直後に割り込みが発生する。命令長コード（ＩＬＣ）は１、２、又は３であり、例外を生じさせた命令の長さを示すことが好ましい。命令アドレスが奇数（６−３３ページの原因４）である場合は、ＩＬＣが１、２、又は３のいずれであるか予測不能である。早期ＰＳＷ指定例外（原因１−３）のために例外が認識され、ＬＯＡＤ ＰＳＷ、ＬＯＡＤ ＰＳＷ ＥＸＴＥＮＤＥＤ、ＰＲＯＧＲＡＭ ＲＥＴＵＲＮ、又は割り込みによりその例外が導入された場合は、ＩＬＣは０である。例外がＳＥＴ ＡＤＤＲＥＳＳＩＮＧ ＭＯＤＥ（ＳＡＭ２４、ＳＡＭ３１）により導入された場合、ＩＬＣは１であり、或いは、ＳＥＴ ＡＤＤＲＥＳＳＩＮＧ ＭＯＤＥがＥＸＥＣＵＴＥのターゲットであった場合は、ＩＬＣは２である。例外が、ＳＥＴ ＳＹＳＴＥＭ ＭＡＳＫ又はＳＴＯＲＥ ＴＨＥＮ ＯＲ ＳＹＳＴＥＭ ＭＡＳＫにより導入された場合は、ＩＬＣは２である。

プログラム割り込みは、プログラムの実行中に起きた例外及びイベントを報告するために使用される。プログラム割り込みにより、旧ＰＳＷは実記憶位置３３６−３５１に格納され、新ＰＳＷが実記憶位置４６４−４７９からフェッチされる。割り込み原因は、割り込みコードにより識別される。割り込みコードは、実記憶位置１４２−１４３に入れられ、命令長コードは実記憶位置１４１のバイトのビット位置５及び６に入れられ、そのビットの残りは０に設定され、実記憶位置１４０には０が格納される。原因によっては、割り込みの理由を識別する付加的な情報が実記憶位置１４４−１８３に格納される。ＰＥＲ−３ファシリティがインストールされている場合、プログラム割り込み動作の一部として、ブレーキング・イベント・アドレスレジスタの内容が、実記憶位置２７２−２７９に入れられる。ＰＥＲイベント及び暗号操作例外を除いて、割り込みコードの右端７個のビット位置に置かれたコード値が、割り込みの原因となった条件を示す。１度に１つの条件しか示すことはできない。割り込みコードのビット０−７は、０に設定される。ＰＥＲイベントは、割り込みコードのビット８が１に設定することにより示される。これが唯一の条件である場合は、ビット０−７及び９−１５も０に設定される。ＰＥＲイベントと同時に別のプログラム割り込み条件も示された場合、ビット８は１であり、ビット０−７及び９−１５は、他の条件と同様に設定される。暗号操作例外は、割り込みコード０１１９（１６進数）によって示されるか、又は、ＰＥＲイベントも示される場合、０１９９（１６進数）で示される。

対応するマスク・ビットが存在する場合、プログラム割り込みは、そのマスク・ビットが１であるときだけ起こり得る。ＰＳＷ内のプログラム・マスクは４つの例外を制御し、ＦＰＣレジスタ内のＩＥＥＥマスクはＩＥＥＥ例外を制御し、制御レジスタ０のビット３３は、ＳＥＴ ＳＹＳＴＥＭ ＭＡＳＫが特殊操作例外を起こすかどうかを制御し、制御レジスタ８のビット４８−６３は、監視イベントに起因する割り込みを制御し、マスクの階層はＰＥＲイベントに起因する割り込みを制御する。いずれかの制御マスク・ビットが０であれば、条件は無視され、その条件は保留のまま残されることはない。

プログラム割り込み用の新ＰＳＷにＰＳＷ形式のエラーがあるか、又は、命令フェッチのプロセスにおいて例外が認識された場合、一連のプログラム割り込みが起きることがある。

プログラム例外として示される条件の幾つかは、チャネル・サブシステムにより認識されることもあり、その場合、例外は、サブチャネル状況ワード又は拡張状況ワードで示される。

データ例外によりプログラム割り込みが起きたとき、データ例外コード（ＤＸＣ）が記憶位置１４７に格納され、記憶位置１４４−１４６には０が格納される。ＤＸＣは、種々のタイプのデータ例外条件を識別する。ＡＦＰレジスタ（付加的浮動小数点レジスタ）制御ビット、即ち、制御レジスタ０のビット４５が１のとき、浮動小数点制御（ＦＰＣ）レジスタのＤＸＣフィールドにもＤＸＣが入れられる。他のいずれかのプログラム例外が報告されても、ＦＰＣレジスタ内のＤＸＣフィールドは変更されないままである。ＤＸＣは、データ例外の具体的な原因を示す、８ビットのコードである。

ＤＸＣ２及び３は、相互排他的であり、いずれの他のＤＸＣよりも優先順位が高い。従って、例えば、ＤＸＣ２（ＢＦＰ命令）は、いずれのＩＥＥＥ例外よりも優先され、ＤＸＣ３（ＤＦＰ命令）は、いずれのＩＥＥＥ例外又はシミュレートされたＩＥＥＥ例外よりも優先される。別の例として、ＤＸＣ３（ＤＦＰ命令）及びＤＸＣ１（ＡＦＰレジスタ）の両方についての条件が存在する場合、ＤＸＣ３が報告される。指定例外及びＡＦＰレジスタ・データ例外の両方が該当する場合は、どちらが報告されるかは予測不能である。

アドレッシング例外は、ＣＰＵが構成内で使用可能でない主ストレージ位置を参照しようと試みた場合に認識される。主ストレージ位置が構成内で使用できないのは、その位置がインストールされていないとき、ストレージ・ユニットが構成内に存在しないとき、又はストレージ・ユニットの電源がオフであるときである。構成内で使用可能でないストレージ位置を指定しているアドレスを、無効であると言う。命令のアドレスが無効な場合、操作は抑止される。同様に、ＥＸＥＣＵＴＥのターゲット命令のアドレスが無効な場合も、操作は抑止される。さらに、テーブル又はテーブル・エントリにアクセスする際にアドレッシング例外が生じた場合、操作単位が抑止される。この規則が適用されるテーブル及びテーブル・エントリは、ディスパッチ可能単位制御テーブル、一次ＡＳＮ第２テーブル・エントリ、並びにアクセス・リスト、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、ページ・テーブル、リンケージ・テーブル、リンケージ第１テーブル、リンケージ第２テーブル、エントリ・テーブル、ＡＳＮ第１テーブル、ＡＳＮ第２テーブル、権限テーブル、リンケージ・スタック、及びトレース・テーブル内のエントリである。領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及びページ・テーブルに対する参照についてアドレッシング例外が生じた場合、動的アドレス変換の暗黙参照の場合も、ＬＯＡＤ ＰＡＧＥ−ＴＡＢＬＥ−ＥＮＴＲＹ ＡＤＤＲＥＳＳ、ＬＯＡＤ ＲＥＡＬ ＡＤＤＲＥＳＳ、ＳＴＯＲＥ ＲＥＡＬ ＡＤＤＲＥＳＳ、及びＴＥＳＴ ＰＲＯＴＥＣＴＩＯＮの実行と関連した参照の場合も、アドレッシング例外は抑止をもたらす。同様に、ディスパッチ可能単位制御テーブル、一次ＡＳＮ第２テーブル・エントリ、アクセス・リスト、ＡＳＮ第２テーブル、又は権限テーブルへのアクセスについてアドレッシング例外が生じた場合は、暗黙的なアクセス・レジスタ変換の場合も、又は、ＬＯＡＤ ＰＡＧＥ−ＴＡＢＬＥ−ＥＮＴＲＹ ＡＤＤＲＥＳＳ、ＬＯＡＤ ＲＥＡＬ ＡＤＤＲＥＳＳ、ＳＴＯＲＥ ＲＥＡＬ ＡＤＤＲＥＳＳ、ＴＥＳＴ ＡＣＣＥＳＳ、又はＴＥＳＴ ＰＲＯＴＥＣＴＩＯＮの一部として行われるアクセス・レジスタ変換の場合も、抑止がもたらされる。実行が抑止される一部の特定の命令を除いて、オペランド・アドレスの変換はできても、そのアドレスが使用不能の位置を示している場合、操作は終了される。終了の場合は、変更されるのは結果フィールドだけである。この文脈における「結果フィールド」という用語は、条件コード、レジスタ、及びいずれかの記憶位置のうち、命令により変更されるものとして指定されている位置が含まれる。

図１５のＲｏｔａｔｅ ａｎｄ Ｉｎｓｅｒｔ Ｓｅｌｅｃｔｅｄ Ｂｉｔｓ命令（図１６のＺビット、選択されたビットの開始ビット位置を指定するＩ３即値フィールド、選択されたビットの最終ビット位置を指定するＩ４フィールド、及び回転量を指定するＩ５フィールドを有する）がフェッチされ（図１７）７０１、デコードされ、実行される。実行中、第２オペランドは、命令のＲ２フィールドによって特定されるレジスタ７０２から取得され７０３、第５オペランドにおいて指定されるビット数だけ左に回転される７０４。オペランドの左端ビット位置からシフトされた各ビットが、オペランドの右端ビット位置に再び入る。回転された第２オペランドの選択された７０５ビットは、命令のＲ１フィールドによって特定されるレジスタの第１オペランドの対応するビット位置の内容と置き換わる７０６。Ｚビットが１である場合、第１オペランドの選択されたビット以外のビットは０に設定される７０８。結果は、条件コードにより示される７０９。

汎用レジスタＲ２において、第２オペランドは変更されないままである。

Ｉ３フィールドのビット２−７（命令のビット１８−２３）は、回転後、第１オペランド及び第２オペランド内の選択されたビット範囲の開始ビット位置を指定する符号なし２進整数を含む。Ｉ４フィールドのビット２−７（命令のビット２６−３１）は、選択されたビット範囲の最終ビット位置（これを含めて）を指定する符号なし２進整数を含む。最終ビット位置が開始ビット位置より小さい場合、ビット範囲は、ビット６３からビット０に循環（wrap around）する。

Ｉ５フィールドのビット２−７（命令のビット３４−３９）は、第２オペランドが左に回転されるビット数を指定する符号なし２進整数を含む。

Ｉ４フィールドのビット０（命令のビット２４）は、０−残りのビットの制御（Ｚ）を含む。Ｚビットは、第１オペランドの残りのビットがどのように設定されるかを制御する（つまり、あるとしたら、指定された範囲の外にあるビット）。Ｚビットが０である場合、第１オペランドの残りのビットは変更されない。Ｚビットが１である場合、第１オペランドの残りのビットは０に設定される。

好ましくは、今述べた命令の即値フィールドを図１６に示す。

Ｉ３フィールドのビット０−１及びＩ４フィールドのビット１（命令のビット１６−１７及び２５）は未使用であり、０を含むべきである、さもなければ、将来プログラムが互換性のある状態で動作しないことがある。Ｉ５フィールドのビット０−１（命令のビット３２−３３）は無視される。

条件コードを設定するために、汎用レジスタＲ１における結果は、６４ビットの符号付き２進整数として扱われる。

命令を実行した結果として、条件コードが次のように設定される。：
０ 結果は０
１ 結果は０より小さい
２ 結果は０より大きい
３ −−

一般的な命令拡張ファシリティがインストールされていない場合、命令の実行により、操作例外が発生することがある。

Ｉ５フィールドのビット２−７は、その第２オペランドが左に回転されるビット数を指定する符号なし２進整数を含むように定義されるが、右への回転量を有効に指定する負の値をコード化することができる。

０−残りのビットの制御と共に用いられるとき、ＲＯＴＡＴＥ ＴＨＥＮ ＩＮＳＥＲＴ ＳＥＬＥＣＴＥＤ ＢＩＴＳは、シフト操作を行なう手段を提供する。

Ｒ１及びＲ２フィールドが同じレジスタを指示し、Ｚビットが１である場合、ＲＯＴＡＴＥ ＴＨＥＮ ＩＮＳＥＲＴ ＳＥＬＥＣＴＥＤ ＢＩＴＳを用いて、レジスタの選択されたビット範囲をゼロにすることができる。この技術は、レジスタの全６４ビットをゼロにすることはできないことに留意されたい。

アセンブラ構文では、回転量を含むＩ５オペランドが随意的に考えられる。Ｉ５フィールドがコード化されない場合、回転量が０であることを意味する。

次の例は、汎用レジスタ８内に含まれる仮想アドレスの種々のＤＡＴ−テーブル指標を抽出するために、ＲＯＴＡＴＥ ＴＨＥＮ ＩＮＳＥＲＴ ＳＥＬＥＣＴＥＤ ＢＩＴＳ命令を使用することを示す。この例は、結果レジスタの残りのビットを０に設定するために、０−残りのビットの制御を使用することを示す。

汎用レジスタ８の仮想アドレスは、１２３４５６７８９ＡＢＣＤＥＦ０（１６進数）であると仮定される。
RISBG 1,8,53,128+63,11 領域第１指標を得る。
RISBG 2,8,53,128+63,22 領域第２指標を得る。
RISBG 3,8,53,128+63,33 領域第３指標を得る。
RISBG 4,8,53,128+63,44 セグメント指標を得る。
RISBG 5,8,56,128+63,52 ページ指標を得る。
RISBG 6,8,52,128+63,0 バイト指標を得る。

各々のＲＩＳＢＧに続く条件コードは２である。完了時、汎用レジスタ１−６は、それぞれ、以下のとおり、領域第１指標、領域第２指標、領域第３指標、セグメント指標、ページ指標、及びバイト指標を含む。：
GR1: 0000000000000091 (RFX)
GR2: 0000000000000515 (RSX)
GR3: 00000000000004F1 (RTX)
GR4: 00000000000001AB (SX)
GR5: 00000000000000CD (PX)
GR6:0000000000000EF0 (BX)

以下の例は、６４ビットの値をＬビットだけ左にシフトすることを示す。：
RISBG R1,R2,0,X'80'+63-L,L

以下の例は、３２ビットの値をＲビットだけ右にシフトし、左端の３２ビットを０に設定することを示す。：
RISBG R1,R2,32+R,X'80'+63,-R

以下の例は、汎用レジスタ３のビットＳ−Ｅをゼロにすることを示す。
RISBG 3,3,mod64(E+1),128+mod64(S-1),0

Ｍｏｄ６４は、３Ｆ（１６進数）を有する丸括弧内の値を有効に論理積演算するモジュロ関数を表す。

上記は、１つのコンピュータ・システムの実施形態の用語及び構造の理解に有用である。本発明は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ又はこれについて提供された説明に限定されるものではない。本発明は、ここでの教示を有する他のコンピュータ製造業者の他のコンピュータ・アーキテクチャに有利に適用することが可能である。

本発明の好ましい実施形態がここに示され、説明されたが、本発明は、ここで開示される精密な構成に限定されるものではないこと、及び、添付の特許請求の範囲に定められる本発明の範囲内にある全ての変更及び修正に対する権利が保持されることを理解すべきである。

Claims (6)

1. コンピュータを動作させる方法であって、
   プログラム内のｒｏｔａｔｅ−ｔｈｅｎ−ｉｎｓｅｒｔ命令をフェッチするステップであって、前記ｒｏｔａｔｅ−ｔｈｅｎ−ｉｎｓｅｒｔ命令は、コンピュータ・アーキテクチャのために定義されたものであり、かつ、オペコード・フィールドと、第１レジスタ・フィールド（Ｒ２）と、第２レジスタ・フィールド（Ｒ１）と、Ｚビットとを含み、前記第１レジスタ・フィールドは複数の汎用レジスタの１つを指定し、前記第２レジスタ・フィールドは前記汎用レジスタの１つを指定する、ステップと、
   前記第１レジスタ・フィールドによって指定された第１レジスタから第１オペランドを取得することと、
   前記第１オペランドをある回転量だけ回転させて回転値を生成することであって、前記回転はビットをより上位の位置に向けて有効にシフトさせ、かつ、ビットを前記上位のビット位置から下位のビット位置に有効にシフトさせることと、
   前記回転値の部分を選択することと、
   前記Ｚビットが０であることに応答して、前記選択された部分を前記第２レジスタの前記第２オペランドの第２オペランド部分に保存することであって、前記第２オペランド部分は前記選択された部分のビット位置に対応し、前記第２オペランド部分以外の前記第２レジスタの全ての他のビットは、前記保存操作により前記第２レジスタにおいて変更されないことと、
   前記Ｚビットが１であることに応答して、前記選択された部分を前記第２レジスタの前記第２オペランドの第２オペランド部分に保存することであって、前記第２オペランド部分は前記選択された部分のビット位置に対応し、前記第２オペランド部分以外の前記第２レジスタの全ての他のビットは、前記保存操作により前記第２レジスタにおいて０に設定されることと、
   実行のために次の命令に続行することと、
   を含む前記ｒｏｔａｔｅ−ｔｈｅｎ−ｉｎｓｅｒｔ命令を実行するステップと、
   を含む方法。
2. 前記ｒｏｔａｔｅ−ｔｈｅｎ−ｉｎｓｅｒｔ命令は、選択される前記部分の開始ビット位置を示す第１の値を含む第１即値フィールド（Ｉ３）と、選択される前記部分の最終ビット位置を示す第２の値を含む第２即値フィールド（Ｉ４）と、前記回転量を有する第３即値フィールド（Ｉ５）とをさらに含み、前記方法は、
   前記第１の値及び前記第２の値を用いて、前記回転値の前記部分を選択するステップと、
   前記回転値の前記選択された部分が０であることに応答して、前記回転値の前記選択された部分が０であることを示す条件コードを設定するステップと、
   前記回転値の前記選択された部分が０より大きいことに応答して、前記回転値の前記選択された部分が０より大きいことを示す条件コードを設定するステップと、
   前記回転値の前記選択された部分が０より小さいことに応答して、前記回転値の前記選択された部分が０より小さいことを示す条件コードを設定するステップと、
   を含む、請求項１に記載の方法。
3. 前記ｒｏｔａｔｅ−ｔｈｅｎ−ｉｎｓｅｒｔ命令はビット０−４７から成り、前記オペコードは、ビット０−７から成る第１オペコード部分と、ビット４０−４７から成る第２オペコード部分とを含み、前記第２レジスタ・フィールド（Ｒ１）はビット８−１１から成り、前記第１レジスタ・フィールド（Ｒ２）はビット１２−１５から成り、前記Ｚビットはビット２４であり、前記第１即値フィールド（Ｉ３）はビット１６−２３から成り、前記第２即値フィールド（Ｉ４）はビット２５−３１から成り、前記回転量（Ｉ５）はビット３４−３９から成る、請求項２に記載の方法。
4. 前記コンピュータ・アーキテクチャのために定義された前記ｒｏｔａｔｅ−ｔｈｅｎ−ｉｎｓｅｒｔ命令は、代替的なコンピュータ・アーキテクチャの中央処理装置によってフェッチ及び実行され、
   前記方法は、前記ｒｏｔａｔｅ−ｔｈｅｎ−ｉｎｓｅｒｔ命令を解釈して、前記ｒｏｔａｔｅ−ｔｈｅｎ−ｉｎｓｅｒｔ命令の動作をエミュレートするための所定のソフトウェア・ルーチンを特定するステップをさらに含み、
   前記ｒｏｔａｔｅ−ｔｈｅｎ−ｉｎｓｅｒｔ命令を実行するステップは、前記所定のソフトウェア・ルーチンを実行して、前記ｒｏｔａｔｅ−ｔｈｅｎ−ｉｎｓｅｒｔ命令を実行するための前記方法のステップを実施するステップを含む、請求項１に記載の方法。
5. コンピュータ・システムであって、
   メモリと、
   前記メモリと通信状態にあり、かつ、メモリから命令をフェッチするための命令フェッチ要素と、フェッチされた命令を実行するための１つ又は複数の実行要素とを含むプロセッサと、
   を備え、
   前記コンピュータ・システムは、前記請求項のいずれかに記載の方法を実施するように構成される、コンピュータ・システム。
6. 処理回路により読み取り可能であり、請求項１−４のいずれかの方法のステップをコンピュータに実行させるコンピュータ・プログラム。

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