JPH117387A

JPH117387A - Ｖｌｉｗプロセッサ

Info

Publication number: JPH117387A
Application number: JP9159048A
Authority: JP
Inventors: Shuichi Takayama; 秀一高山; Nobuo Higaki; 信生桧垣
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-06-16
Filing date: 1997-06-16
Publication date: 1999-01-12
Anticipated expiration: 2017-06-16
Also published as: EP2138932A1; IL124904A0; SG111061A1; SG91248A1; DE69838966D1; US20120272044A1; EP0886210A3; CN1208197A; US6834336B2; US8019971B2; MY135426A; US6397319B1; CN100339824C; US20020144084A1; EP0886210A2; EP2138932B1; SG111062A1; US20090193226A1; JP3790607B2; US6085306A

Abstract

(57)【要約】【課題】比較的短い語長の命令であって、かつ、同時
に多くのオペレーションを指定することができるコード
効率のよい構造を有する命令を実行するＶＬＩＷプロセ
ッサを提供する。【解決手段】３２ビット長の命令５０に最大３個のオ
ペレーションを指定するフィールド５２、５９、６０を
設ける。Ｐ１．０フィールド５２には、暗黙的に指定さ
れた定数レジスタ３６の格納値を分岐先番地とする分岐
オペレーションを指定するオペコード”ｃｃ”のみ、又
は、定数レジスタ３６にセットする定数“ｃｏｎｓｔ”
が置かれる。いずれが置かれているかは、４ビット長の
Ｐ０．０フィールド５１に置かれたフォーマットコード
によって特定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＶＬＩＷアーキテ
クチャを採るプロセッサに関し、特に、比較的短い語長
であってコード効率の高い命令を実行するプロセッサに
関する。

【０００２】

【従来の技術】近年のマルチメディア関連機器の需要の
増大と電子機器の小型化に伴い、音声や画像データ等の
マルチメディアデータを高速に処理できるマイクロプロ
セッサが必要とされている。この要求に応えるマイクロ
プロセッサとして、ＶＬＩＷ（Very Long Instruction
Word）アーキテクチャを採るプロセッサ（以下、「ＶＬ
ＩＷプロセッサ」という。）がある。

【０００３】ＶＬＩＷプロセッサは、内部に複数の演算
ユニットを備え、１個のＶＬＩＷに置かれた複数のオペ
レーションを同時並列に実行する。このようなＶＬＩＷ
は、コンパイラよってソースプログラムにおけるオペレ
ーションレベルでの並列性が検出されスケジューリング
された後に生成されたものである。ところが、特に機器
組み込み用途においては、プログラムのコードサイズが
問題となるために、２５６ビットの如く長いＶＬＩＷ
や、無動作命令（以下、「ＮＯＰ命令」という。）が頻
繁に挿入されたコード効率の悪いＶＬＩＷは好ましくな
い。

【０００４】比較的短い語長の命令を実行する従来のＶ
ＬＩＷプロセッサとして、最大２個のオペレーションを
同時に指定することができる３２ビットの命令を実行す
るＶＬＩＷプロセッサがある（例えば、特開平９−２６
８７８に開示されたデータ処理装置）。図１５（ａ）及
び図１５（ｂ）は、上記従来技術における命令フォーマ
ットを示し、それぞれ、同時に２個のオペレーションを
指定する命令フォーマット、１個のオペレーションだけ
を指定する命令フォーマットを示す。この従来技術は、
２ビットのフォーマットフィールド４１０の値によって
その命令に置かれたオペレーションの数や実行順序を制
御することで、コード効率を向上せんとするものであ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来技術では、３２ビット長の１個の命令で同時に指定で
きるオペレーションの数は最高で２個であり、その並列
性は充分とは言えない。また、ある長さの語長を超える
定数を用いた演算を行わせる場合には、命令のコード効
率が低下してしまうという問題がある。例えば、３２ビ
ットの定数をレジスタにセットするためにその定数を２
つに分割し、定数の上位１６ビットをセットした後に下
位１６ビットをセットした場合には、それらオペレーシ
ョンの指定のためだけに２個の３２ビット長命令が消費
されてしまう。

【０００６】そこで、本発明はかかる問題点に鑑みてな
されたものであり、比較的短い語長の命令であって、か
つ、同時に多くのオペレーションを指定することができ
るコード効率のよい構造を有する命令、例えば、３２ビ
ット長の命令であれば３個以上のオペレーションを指定
することができるような並列性の高い命令を実行するＶ
ＬＩＷプロセッサを提供することを第１の目的とする。

【０００７】また、本発明の第２の目的は、比較的短い
語長の命令であって、かつ、比較的長い語長の定数を扱
う場合においてもコード効率が低下しにくい構造を有す
る命令を実行するＶＬＩＷプロセッサを提供することで
ある。

【０００８】

【課題を解決するための手段】上記第１の目的を達成す
るために本発明は、複数のオペレーションフィールドか
らなる命令を実行するＶＬＩＷプロセッサにおいて、前
記オペレーションフィールドの大きさが不均一であり、
かつ前記命令の命令語長は前記命令の持つオペレーショ
ンフィールドの数で割り切れないものであることを特徴
とする。

【０００９】これによって、命令中の全てのオペレーシ
ョンフィールドが同じ語長でなければならないという制
限から解放され、コード効率のよい命令フォーマットを
定義することが可能となるので、比較的短い語長の命令
であって、かつ、同時に多くのオペレーションを指定す
ることができるコード効率のよい構造を有する命令を実
行するＶＬＩＷプロセッサが実現される。

【００１０】また、上記第２の目的を達成するために本
発明は、２個以上のオペレーションフィールドを含む命
令を解読し実行するＶＬＩＷプロセッサであって、第１
の前記オペレーションフィールドにはオペレーションの
種類を指定する１個のオペコードのみ又は定数のみが置
かれ、第２の前記オペレーションフィールドには１個の
オペコードとオペレーションの対象となるデータを指定
する１個以上のオペランドとの組又は定数のみが置か
れ、前記第１のオペレーションフィールドにオペコード
が置かれた場合に前記オペコードを解読する第１の解読
手段と、前記第１の解読手段による解読結果に基づいて
前記オペコードによって指定されたオペレーションを実
行する第１の実行手段と、前記第２のオペレーションフ
ィールドにオペコードが置かれた場合に前記オペコード
を解読する第２の解読手段と、前記第２の解読手段によ
る解読結果に基づいて前記オペランドによって指定され
たデータに対して前記オペコードによって指定されたオ
ペレーションを実行する第２の実行手段とを備えること
を特徴とする。

【００１１】これによって、命令中のあるオペレーショ
ンフィールドに無駄なコードを置く必要が生じた場合で
あっても、他のオペレーションで使用される定数で埋め
ておくことが可能となるので、比較的短い語長の命令で
あってもコード効率が低下しにくい構造を有する命令を
実行するＶＬＩＷプロセッサが実現される。

【００１２】

【発明の実施の形態】以下、本発明に係るプロセッサの
実施の形態について、図面を用いて詳細に説明する。な
お、本明細書では、「命令」とは本プロセッサが同時並
列に解読し実行するコード全体を意味し、「オペレーシ
ョン」とは本プロセッサが並列に実行できる数値演算、
論理演算、転送、分岐等の処理単位又はその処理単位を
指定するためのコードを意味する。（命令フォーマット）まず、本プロセッサが解読実行す
る命令の構造について説明する。

【００１３】本プロセッサは、ＶＬＩＷプロセッサであ
り、３２ビット固定長の命令を解読実行する。図１
（ａ）は、本プロセッサが実行する命令５０のフィール
ド構成を示す図である。図１（ｂ）〜図１（ｄ）は１６
種類の命令フォーマットを示す図であり、そのうち、図
１（ｂ）は３オペレーション、図１（ｃ）は２オペレー
ション、図１（ｄ）は１オペレーションを同時に指定で
きる命令フォーマットである。

【００１４】この命令５０は、３２ビット固定長であ
り、４ビットずつに区切られた８個のフィールド（上位
よりＰ０．０フィールド５１、Ｐ１．０フィールド５
２、…、Ｐ３．２フィールド５８）からなる。なお、Ｐ
２．０フィールド５３〜Ｐ２．２フィールド５５のグル
ープをまとめて第１演算フィールド５９と呼び、Ｐ３．
０フィールド５６〜Ｐ３．２フィールド５８のグループ
をまとめて第２演算フィールド６０と呼ぶ。

【００１５】図１（ｂ）〜図１（ｄ）において、“ｃｏ
ｎｓｔ”は定数であり、これが用いられるオペレーショ
ンの種類によっては即値、絶対番地、ディスプレースメ
ント等の数値定数や文字定数を意味する。“ｏｐ”はオ
ペレーションの種類を指定するオペコードを、“Ｒｓ”
はソースオペランドとなるレジスタを、“Ｒｄ”はデス
ティネーションオペランドとなるレジスタを、“ｃｃ”
は本プロセッサが備える専用の３２ビットレジスタ（図
３に示される定数レジスタ３６）の格納値を分岐先の絶
対番地又は相対番地（ディスプレースメント）とする分
岐オペレーションを指定するオペコードを意味する。

【００１６】また、これらコードの直後に添付された数
値は、第１演算フィールド５９及び第２演算フィールド
６０のいずれのオペレーションのために用いられるもの
であるかを示す。例えば、フォーマットコードが“６”
である命令フォーマットの場合であれば、Ｐ１．０フィ
ールド５２に置かれた４ビットの定数“ｃｏｎｓｔ１”
とＰ２．１フィールド５４に置かれた４ビットの定数
“ｃｏｎｓｔ１”とは結合され、８ビットの定数として
第１演算フィールド５９のオペコード“ｏｐ１”に対応
するソースオペランドになることを意味する。

【００１７】また、数値を伴わない定数“ｃｏｎｓｔ”
は、本プロセッサが備える専用の３２ビットレジスタ
（図３に示される定数レジスタ３６）に格納される定数
を示す。例えば、フォーマットコードが“０”である命
令フォーマットにおけるＰ１．０フィールド５２に置か
れた４ビットの定数“ｃｏｎｓｔ”は、暗黙的に指定さ
れた定数レジスタ３６に格納される定数である。

【００１８】図２は、図１で用いられている３種類のオ
ペコード“ｃｃ”、“ｏｐ１”及び“ｏｐ２”それぞれ
によって指定される具体的なオペレーションを説明する
図である。４ビットのオペコード“ｃｃ”は、１６種類
の分岐オペレーションの中の一つを指定する。１つの分
岐オペレーションは、分岐条件と分岐形式によって特定
される。分岐条件には、等しい（“ｅｑ”）、等しくな
い（“ｎｅｑ”）、より大きい（“ｇｔ”）等がある。
分岐形式には、上記定数レジスタ３６の格納値を分岐先
の絶対番地として分岐する形式（ニーモニック表示にお
いて“ｉ”が添付されていないもの）と相対番地として
分岐する形式（ニーモニック表示において“ｉ”が添付
されているもの）とがある。例えば、オペコード“ｅ
ｑ”は、直前の比較結果が等しい場合に絶対番地指定に
よる分岐を行なうオペレーションを意味し、オペコード
“ｅｑｉ”は、直前の比較結果が等しい場合に相対番地
指定による分岐を行なうオペレーションを意味する。

【００１９】４ビットのオペコード“ｏｐ１”は、“ａ
ｄｄ”（加算）、“ｓｕｂ”（減算）、“ｍｕｌ”（乗
算）、“ａｎｄ”（論理積）、“ｏｒ”（論理和）等の
算術論理演算に属するオペレーションの一つを指定する
場合と、“ｍｏｖ”（ワード（３２ビット）データの転
送）、“ｍｏｖｈ”（ハーフワードデータの転送）、
“ｍｏｖｂ”（バイトデータの転送）等のレジスタ・レ
ジスタ間転送に属するオペレーションの一つを指定する
場合とがある。

【００２０】４ビットのオペコード“ｏｐ２”は、上記
オペコード“ｏｐ１”と同様の算術論理演算及びレジス
タ・レジスタ間転送に加えて、“ｌｄ”（メモリからレ
ジスタへの１ワードデータのロード）、“ｓｔ”（レジ
スタからメモリへのワードデータのストア）等のレジス
タ・メモリ間転送に属するオペレーションの一つを指定
する場合がある。

【００２１】次に、図１（ａ）に示された各フィールド
５１、５２、５９、６０の特徴を説明する。Ｐ０．０フ
ィールド５１は、この命令５０のフォーマットを特定す
る４ビットのフォーマットコードを置くためのフィール
ドであり、具体的には、図１（ｂ）〜図１（ｄ）に示さ
れた１６種類の命令フォーマットの一つを特定する。

【００２２】Ｐ１．０フィールド５２は、定数又は分岐
用のオペコードを置くためのフィールドである。このＰ
１．０フィールド５２に定数が置かれた場合（フォーマ
ットコード＝０、１、４〜９の場合）には、その定数
は、定数レジスタ３６に格納する対象となる場合（フォ
ーマットコード＝０、１、４、５の場合）と、第１演算
フィールド５９又は第２演算フィールド６０のオペラン
ドの一部を構成する場合（フォーマットコード＝５、
７、８、９、Ｂの場合）とがある。さらに、定数レジス
タ３６に格納する対象となる場合には、その４ビットの
定数のみが格納される場合（フォーマットコード＝０、
１の場合）と、第１演算フィールド５９又は第２演算フ
ィールド６０に置かれた１２ビットの定数と共に格納さ
れる場合（フォーマットコード＝４、５の場合）とがあ
る。

【００２３】一方、このＰ１．０フィールド５２に分岐
用のオペコード“ｃｃ”が置かれた場合（フォーマット
コード＝２、３、Ａの場合）には、定数レジスタ３６に
格納された定数を分岐先の絶対番地として、又は、相対
番地（ディスプレースメント）として分岐することを意
味する。第１演算フィールド５９は、本プロセッサと外
部（メモリ）とのデータの転送を伴わないオペレーショ
ン（算術論理演算、レジスタ間転送）を指定するための
オペコードとオペランド（ソース及びデスティネーショ
ン）との組又は定数が置かれる。

【００２４】第２演算フィールド６０は、上記第１演算
フィールド５９の場合に加えて、本プロセッサと外部
（メモリ）とのデータの転送を伴うペレーション（レジ
スタ・メモリ間転送）を指定するためのオペコードとオ
ペランドとの組が置かれることもある。なお、以上のよ
うなオペレーションの種類の各フィールドへの割当て
は、ノイマン型の本プロセッサにおいては２つ以上の分
岐オペレーションを同時に実行する必要がないこと、本
プロセッサと外部（メモリ）とのオペランドの入出力ポ
ート（図３におけるオペランドアクセス部４０）を１つ
に限定していること等に基づく。

【００２５】ここで、図１（ｂ）〜図１（ｄ）に示され
た命令フォーマットには以下の特徴がある。第１に、定
数“ｃｏｎｓｔ”に着目して判るように、定数レジスタ
３６に定数を格納させる命令フォーマットは次の３通り
である。（１）フォーマットコードが“０”又は“１”の場合：
この命令では、Ｐ１．０フィールド５２に置かれた４ビ
ットの定数が定数レジスタ３６に格納される。（２）フォーマットコードが“４”の場合：この命令で
は、Ｐ１．０フィールド５２〜Ｐ２．２フィールド５５
に置かれた１６ビットの定数が定数レジスタ３６に格納
される。（３）フォーマットコードが“５”の場合：この命令で
は、Ｐ１．０フィールド５２とＰ３．０フィールド５６
〜Ｐ３．２フィールド５８に置かれた１６ビットの定数
が定数レジスタ３６に格納される。

【００２６】第２に、本プロセッサでは、１個の命令に
最大３つのオペレーションを指定することができるが、
その場合には、図１（ｂ）に示された３オペレーション
用の命令フォーマットから判るように、それら３つのオ
ペレーションの種類は次のいずれかの組み合わせにな
る。（１）４ビットの定数を定数レジスタ３６にセットする
オペレーションと２個の汎用オペレーション（フォーマ
ットコードが“０”、“１”の場合）（２）定数レジスタ３６にセットされた値を絶対番地又
は相対番地として分岐するオペレーションと２個の汎用
オペレーション（フォーマットコードが“２”、“３”
の場合）このように、本プロセッサの命令は、わずか３２ビット
長でありながら最大３つのオペレーションを同時に指定
することができるコード効率の高いフィールド構成を有
している。（プロセッサのハードウェア構成）次に、本プロセッサ
のハードウェア構成を説明する。

【００２７】図３は、本発明に係るプロセッサのハード
ウェア構成を示すブロック図である。本プロセッサは、
上述したように、最大３つのオペレーションを並列実行
するＶＬＩＷプロセッサであり、大きく分けて、命令レ
ジスタ１０、解読部２０及び実行部３０から構成され
る。

【００２８】命令レジスタ１０は、命令フェッチ部３９
から送られてきた１個の命令を保持する３２ビットのレ
ジスタである。解読部２０は、命令レジスタ１０に保持
された命令を解読し、その解読結果に応じた制御線を実
行部３０に出力するものであり、大きく分けて、フォー
マットデコーダ２１と命令デコーダ２２とからなる。

【００２９】命令デコーダ２２はさらに、Ｐ１．０フィ
ールド１２に保持されたオペコード“ｃｃ”を解読しそ
の結果に基づいてＰＣ部３３を制御する分岐デコーダ２
３と、Ｐ２．０フィールド１３に保持されたオペコード
を解読しその結果に基づいて第１演算部３７を制御する
第１演算デコーダ２４と、Ｐ３．０フィールド１６に保
持されたオペコードを解読しその結果に基づいて第２演
算部３８及びオペランドアクセス部４０を制御する第２
演算デコーダ２５とからなる。

【００３０】フォーマットデコーダ２１は、Ｐ０．０フ
ィールド１１に保持された４ビットのフォーマットコー
ドをデコードすることによって命令レジスタ１０に保持
された命令のフォーマットが図１（ｂ）〜図１（ｄ）に
示された１６種類のうちのいずれであるかを特定し、そ
の結果に応じて分岐デコーダ２３、第１演算デコーダ２
４及び第２演算デコーダ２５による解読動作を許可又は
禁止したり、実行部３０の定数レジスタ制御部３２を動
作させたりする。

【００３１】なお、上記デコーダ２１、２３〜２５は、
基本的には１サイクルに１つのオペレーションを解読
し、実行部３０に制御信号を与える。また、命令レジス
タ１０と実行部３０を接続する２６ビットの定数信号線
２６は、命令レジスタ１０に置かれた定数やオペランド
を実行部３０に転送するためのバスである。実行部３０
は、解読部２０での解読結果に基づいて、最大３つのオ
ペレーションを並列実行する回路ユニットであり、実行
制御部３１、ＰＣ部３３、レジスタ群３４、第１演算部
３７、第２演算部３８、命令フェッチ部３９及びオペラ
ンドアクセス部４０からなる。なお、この実行部３０の
うち定数レジスタ制御部３２、ＰＣ部３３及び定数レジ
スタ３６については、別の図面においてさらに詳細な構
成を示している。

【００３２】実行制御部３１は、解読部２０での実行結
果に基づいて実行部３０の各構成要素３３〜４０を制御
する制御回路や配線の総称であり、通常のプロセッサが
備える構成要素（タイミング制御、動作許可禁止制御、
ステータス管理、割り込み制御等の回路）の他に本プロ
セッサに特有の定数レジスタ制御部３２を有する。定数
レジスタ制御部３２は、フォーマットデコーダ２１から
の指示に基づいて命令レジスタ１０に保持された４ビッ
ト又は１６ビットの定数（ｃｏｎｓｔ）を定数レジスタ
３６に格納する制御を行なう。

【００３３】ＰＣ（プログラムカウンタ）部３３は、分
岐デコーダ２３による制御の下で、次に解読実行すべき
命令が置かれている図示されていない外部メモリ上のア
ドレスを命令フェッチ部３９に出力する。命令フェッチ
部３９は、３２ビットのＩＡ（インストラクションアド
レス）バス及び３２ビットのＩＤ（インストラクション
データ）バスを通じて図示されていない外部メモリから
命令ブロックをフェッチし、内部の命令キャッシュに保
持すると共に、ＰＣ部３３から出力されたアドレスに相
当する命令を命令レジスタ１０に供給する。

【００３４】レジスタ群３４は、１５個の３２ビット汎
用レジスタ３５と１個の３２ビット定数レジスタ３６か
ら構成される。これら１６個のレジスタ３５、３６に格
納された値は、第１演算デコーダ２４及び第２演算デコ
ーダ２５での解読結果に基づいて、第１演算部３７及び
第２演算部３８に転送され、ここで演算が施され、又
は、ここを単に通過した後に、レジスタ群３４又はオペ
ランドアクセス部４０に送られる。なお、定数レジスタ
３６に格納された値は、第１演算部３７及び第２演算部
３８での演算に用いられる他に、ＰＣ部３３にも転送さ
れ、ここで分岐先となる有効アドレスを生成するために
用いられる。

【００３５】第１演算部３７は、２個の３２ビットデー
タに対して算術論理演算を行なうＡＬＵと乗算を行う乗
算器とを内部に有し、第１演算デコーダ２４による制御
の下で２種類のオペレーション（算術論理演算とレジス
タ間転送）を実行する。第２演算部３８も、第１演算部
３７と同様に、２個の３２ビットデータに対して算術論
理演算を行なうＡＬＵと乗算を行う乗算器とを内部に有
し、第２演算デコーダ２５による制御の下で２種類のオ
ペレーション（算術論理演算とレジスタ間転送）を実行
する。

【００３６】オペランドアクセス部４０は、第２演算デ
コーダによる制御の下でレジスタ群３４と図示されてい
ない外部メモリとの間でオペランドの転送を行なう回路
であり、そのオペランドやオペランドアドレスを保持す
るバッファを内部に有する。具体的には、例えば、命令
レジスタ１０のＰ３．１フィールド１６にオペコード
“ｌｄ”が置かれていた場合には、外部メモリに置かれ
ていた１ワードのデータがオペランドアクセス部４０を
経てレジスタ群３４のいずれかのレジスタにロードさ
れ、また、オペコード“ｓｔ”が置かれていた場合に
は、レジスタ群３４のいずれかのレジスタの格納値が外
部メモリにストアされる。

【００３７】上記ＰＣ部３３、レジスタ群３４、第１演
算部３７、第２演算部３８及びオペランドアクセス部４
０は、図示されるように、内部バス（Ｌ１バス、Ｒ１バ
ス、Ｌ２バス、Ｒ２バス、Ｄ１バス、Ｄ２バス）で接続
されている。なお、Ｌ１バス及びＲ１バスはそれぞれ第
１演算部３７の２つの入力ポートに、Ｌ２バス及びＲ２
バスはそれぞれ第２演算部３８の２つの入力ポートに、
Ｄ１バス及びＤ２バスはそれぞれ第１演算部３７及び第
２演算部３８の出力ポートに接続されている。（定数レジスタ３６及びその周辺回路の詳細な構成）次
に、定数レジスタ３６及びその周辺回路について詳細に
説明する。

【００３８】図４は、定数レジスタ３６及びその周辺回
路の詳細な構成と接続関係を示すブロック図である。な
お、図中の固定値（“０”）２７は、定数“０”を示す
４本の信号線の固定的な配線を意味する。定数レジスタ
制御部３２は、５個の３入力セレクタ３２ａ〜３２ｅと
３個の４入力セレクタ３２ｆ〜３２ｈとからなり、定数
レジスタ３６は、８個の４ビット幅レジスタ３６ａ〜３
６ｈからなる。なお、各入出力データは並列４ビットで
ある。

【００３９】定数レジスタ制御部３２は、フォーマット
デコーダ２１及び命令デコーダ２２からの制御信号に従
って上記８個の入力セレクタ３２ａ〜３２ｈを制御する
ことで、以下に示す４通りの格納方法のいずれかの方法
により、命令レジスタ１０に保持された定数又はゼロを
定数レジスタ３６に格納させる。図５（ａ）〜図５
（ｄ）は、その４通りの格納方法を説明する図である。

【００４０】図５（ａ）は、フォーマットデコーダ２１
によってＰ０．０フィールド１１に保持された値が
“０”又は“１”であると解読された場合の格納方法を
示す。これは、Ｐ１．０フィールド１２に置かれた４ビ
ットの定数のみを定数レジスタ３６に格納する場合に相
当する。具体的には、定数レジスタ３６に保持されたデ
ータを４ビット単位で上位にシフトさせると同時に、命
令レジスタ１０のＰ１．０フィールド１２に保持された
４ビットの定数を定数レジスタ３６の最下位の４ビット
レジスタ３６ｈに格納する。

【００４１】図５（ｂ）は、フォーマットデコーダ２１
によってＰ０．０フィールド１１に保持された値が
“４”であると解読された場合の格納方法を示す。これ
は、Ｐ１．０フィールド１２〜Ｐ２．２フィールド１５
に置かれた１６ビットの定数を定数レジスタ３６に格納
する場合に相当する。具体的には、定数レジスタ３６の
下位１６ビット３６ｅ〜３６ｈに保持されたデータを上
位１６ビット３６ａ〜３６ｄにシフトさせると同時に、
命令レジスタ１０のＰ１．０フィールド１２〜Ｐ２．２
フィールド１５に保持された１６ビットの定数を定数レ
ジスタ３６の下位１６ビット３６ｅ〜３６ｈに格納す
る。

【００４２】図５（ｃ）は、フォーマットデコーダ２１
によってＰ０．０フィールド１１に保持された値が
“５”であると解読された場合の格納方法を示す。これ
は、Ｐ１．０フィールド１２とＰ３．０フィールド１６
〜Ｐ３．２フィールド１８に置かれた１６ビットの定数
を定数レジスタ３６に格納する場合に相当する。具体的
には、定数レジスタ３６の下位１６ビット３６ｅ〜３６
ｈに保持されたデータを上位１６ビット３６ａ〜３６ｄ
にシフトさせると同時に、命令レジスタ１０のＰ１．０
フィールド１２とＰ３．０フィールド１６〜Ｐ３．２フ
ィールド１８に保持された１６ビットの定数を定数レジ
スタ３６の下位１６ビット３６ｅ〜３６ｈに格納する。

【００４３】図５（ｄ）は、フォーマットデコーダ２１
によってＰ０．０フィールド１１に保持された値が
“２”、“３”及び“Ａ”のいずれかであると解読され
た場合又は命令デコーダ２２によってＰ２．１フィール
ド１４、Ｐ２．２フィールド１５、Ｐ３．２フィールド
１７及びＰ３．３フィールド１８の少なくとも一つに定
数レジスタ（Ｒ１５）が指定されている場合の格納方法
を示す。これは、Ｐ１．０フィールド１２に置かれた分
岐オペレーション、第１演算フィールド５９及び第２演
算フィールド６０の少なくとも一つのオペレーションに
よって定数レジスタ３６の格納値が使用された（読み出
された）後に、定数レジスタ３６にオールゼロを格納す
る（定数レジスタ３６をクリアする）場合に相当する。

【００４４】具体的には、定数レジスタ３６の格納値が
ＰＣ部３３、第１演算部３７及び第２演算部３８のいず
れかに読み出された直後に、３２ビットの定数“０”を
定数レジスタ３６に格納する。なお、定数レジスタ３６
の使用後にクリアしておくのは、定数レジスタ３６には
常にゼロ拡張された値が格納されていることを保証する
ためである。ここで、ゼロ拡張とは、ある数値の有効桁
数が一定の桁数に満たない場合に、その有効桁より上位
の桁全てをゼロで埋める処理をいう。

【００４５】以上のように、命令レジスタ１０のＰ０．
０フィールド１１の値が“０”、“１”、“４”、
“５”の場合には、定数レジスタ３６に既に格納された
定数をシフトさせながら新たな定数が定数レジスタ３６
に格納される。また、定数レジスタ３６は、その格納値
が一旦読み出されて使用されると、その内容は消去され
る。このようにして、定数レジスタ３６は、その内容が
読み出されるまで、次々に格納される定数を蓄積してい
くことができる。（ＰＣ部３３の詳細な構成）次に、ＰＣ部３３の詳細な
構成を説明する。

【００４６】図６は、ＰＣ部３３の詳細な構成を示すブ
ロック図である。ＰＣ部３３は、定数“４”を示す固定
的な配線である固定値（“４”）３３ａ、２入力セレク
タ３３ｂ、加算器３３ｃ、次に解読実行すべき命令のア
ドレスを保持するＰＣ３３ｄ及び４入力セレクタ３３ｅ
から構成される。このＰＣ部３３では、解読部２０から
の制御信号に従ってセレクタ３３ｂ、３３ｅが動作する
ことにより、以下の３通りの値のいずれかが有効アドレ
スとしてセレクタ３３ｅから命令フェッチ部３９に出力
される。（１）ＰＣ３３ｄの内容に“４”を加算した値これは、分岐しないで順次に実行する場合、即ち、解読
実行された命令に分岐オペレーションが指定されていな
い場合に相当する。なお、“４”を加算するのは、１つ
の命令の長さが４バイト（３２ビット）であることによ
る。（２）ＰＣ３３ｄの内容に定数レジスタ３６の内容を加
算した値これは、定数レジスタ３６の内容を相対番地として分岐
する場合、例えば、Ｐ１．０フィールド１２によって相
対番地による分岐が指定されていると分岐デコーダ２３
が解読した場合が該当する。（３）定数レジスタ３６の内容これは、定数レジスタ３６の内容を絶対番地として分岐
する場合、例えば、Ｐ１．０フィールド１２によって絶
対番地による分岐が指定されていると分岐デコーダ２３
が解読した場合が該当する。

【００４７】以上のように、このＰＣ部３３は、専用の
加算器３３ｃを備え、定数レジスタ３６に保持された値
を直接用いる構成となっているので、第１演算部３７や
第２演算部３８での演算とは独立並行して、定数レジス
タ３６の格納値を絶対番地又は相対番地として分岐する
実行制御を行なうことができる。（プロセッサの動作）次に、具体的な命令を解読実行し
た場合の本プロセッサの動作について説明する。

【００４８】図７は、３２ビットの定数を扱う処理の一
例を示すフローチャートである。本図には、レジスタＲ
０とＲ１との格納値の差を求め（ステップＳ８０）、そ
の結果にレジスタＲ２の格納値を掛け（ステップＳ８
１）、さらにその結果に３２ビットの定数“０ｘ８７６
５４３２１”（１６進数の“８７６５４３２１”）を加
え（ステップＳ８２、Ｓ８３）、最後にレジスタＲ３を
クリアしておく（ステップＳ８５）という処理が示され
ている。

【００４９】図８は、図７に示された処理内容を本プロ
セッサに行なわせるプログラムの例を示す図である。こ
のプログラムは、３個の命令７１〜７３から構成されて
いる。１行が１個の命令に相当し、各命令の内容は各フ
ィールドに置かれたニーモニックで表現されている。な
お、定数は全て１６進数で表現されている。また、“ｆ
ｍｔｎ（ｎ＝０〜Ｆ）”はフォーマットコード“ｎ”を
示し、“Ｒｎ（ｎ＝０〜１５）”はレジスタ群３４の中
の１つのレジスタを示す。なお、“Ｒ１５”は定数レジ
スタ３６を意味する。

【００５０】図９は、図８に示されたプログラムを実行
した場合の本プロセッサの動作を示すタイミングチャー
トである。本図には、クロックサイクル、汎用レジスタ
Ｒ０〜Ｒ３及び定数レジスタＲ１５の内容、４つのバス
Ｌ１、Ｒ１，Ｌ２，Ｒ２を流れるデータが示されてい
る。上記図８及び図９を用いて、各命令７１〜７３ごと
の本プロセッサの動作を説明する。（命令７１）命令７１が命令レジスタ１０にロードされ
ると、本プロセッサは図９のクロックサイクルｔ０〜ｔ
１に示された動作をする。

【００５１】フォーマットデコーダ２１は、命令レジス
タ１０のＰ０．０フィールド１１の値（“ｆｍｔ４”）
から、この命令はフォーマットコードが“４”の２オペ
レーション命令であると判断し、以下の２つのオペレー
ションが並列実行されるように実行部３０を制御する。（１）第１のオペレーション定数レジスタ制御部３２は、内部の８個のセレクタ３２
ａ〜３２ｈを制御することで、図５（ｂ）に示された格
納方法により、Ｐ１．０フィールド１２〜Ｐ２．２フィ
ールド１５に保持された１６ビットの定数（０ｘ８７６
５）を定数レジスタ３６の下位１６ビットに格納する。
その結果、図９のクロックサイクルｔ０〜ｔ１に示され
るように、定数レジスタＲ１５の内容は、それまでの
“０ｘ００００００００”から“０ｘ００００８７６
５”に変化する。（２）第２のオペレーション第２演算部３８は、汎用レジスタＲ０の内容(“０ｘ３
３３３３３３３”）と汎用レジスタＲ１の内容（“０ｘ
２２２２２２２２”）とを入力とし、ここで減算した後
に、その結果を再び汎用レジスタＲ０に格納する。その
結果、図９のクロックサイクルｔ０〜ｔ１に示されるよ
うに、汎用レジスタＲ０の内容は、それまでの“０ｘ３
３３３３３３３”から“０ｘ１１１１１１１１”に変化
する。（命令７２）次に、命令７２が命令レジスタ１０にロー
ドされると、本プロセッサは図９のクロックサイクルｔ
１〜ｔ２に示された動作をする。

【００５２】フォーマットデコーダ２１は、上記命令７
１の場合と同様に、命令レジスタ１０のＰ０．０フィー
ルド１１の値（“ｆｍｔ４”）から、この命令はフォー
マットコードが“４”の２オペレーション命令であると
判断し、以下の２つのオペレーションが並列実行される
ように実行部３０を制御する。（１）第１のオペレーション定数レジスタ制御部３２は、内部の８個のセレクタ３２
ａ〜３２ｈを制御することで、図５（ｂ）に示された格
納方法により、Ｐ１．０フィールド１２〜Ｐ２．２フィ
ールド１５に保持された１６ビットの定数（０ｘ４３２
１）を定数レジスタ３６の下位１６ビットに格納する。
その結果、図９のクロックサイクルｔ１〜ｔ２に示され
るように、定数レジスタＲ１５の内容は、それまでの
“０ｘ００００８７６５”から“０ｘ８７６５４３２
１”に変化する。（２）第２のオペレーション第２演算部３８は、汎用レジスタＲ２の内容（“０ｘ０
００００００４”）と汎用レジスタＲ０の内容（“０ｘ
１１１１１１１１”）とを入力とし、ここで乗算した後
に、その結果を再び汎用レジスタＲ０に格納する。その
結果、図９のクロックサイクルｔ１〜ｔ２に示されるよ
うに、汎用レジスタＲ０の内容は、それまでの“０ｘ１
１１１１１１１”から“０ｘ４４４４４４４４”に変化
する。（命令７３）最後に、命令７３が命令レジスタ１０にロ
ードされると、本プロセッサは図９のクロックサイクル
ｔ２〜ｔ３に示された動作をする。

【００５３】フォーマットデコーダ２１は、命令レジス
タ１０のＰ０．０フィールド１１の値（“ｆｍｔ７”）
から、この命令はフォーマットコードが“７”の２オペ
レーション命令であると判断し、以下の２つのオペレー
ションが並列実行されるように実行部３０を制御する。（１）第１のオペレーション第１演算部３７は、定数レジスタＲ１５の内容（“０ｘ
８７６５４３２１”））値と汎用レジスタＲ０の内容
（“０ｘ４４４４４４４４）とを入力とし、それらを加
算した後に、その結果を再び汎用レジスタＲ０に格納す
る。その結果、図９のクロックサイクルｔ２〜ｔ３に示
されるように、汎用レジスタＲ０の内容は、それまでの
“０ｘ４４４４４４４４”から“０ｘＣＢＡ９８７６
５”に変化し、定数レジスタＲ１５の内容はクリアされ
る。（２）第２のオペレーション第２演算部３８は、Ｐ１．０フィールド１２とＰ３．１
フィールド１７に分割して置かれた８ビットの定数
（“０ｘ００”）を入力とし、そのまま通過させて、汎
用レジスタＲ３に格納する。その結果、図９のクロック
サイクルｔ２〜ｔ３に示されるように、汎用レジスタＲ
３の内容は、それまでの“０ｘＦＥＤＣＢＡ９８”から
“０ｘ００００００００”に変化する。

【００５４】以上のようにして、本プロセッサにおい
て、３２ビットの定数“０ｘ８７６５４３２１”は、２
個の命令７１、７２に跨って分割配置され、順次定数レ
ジスタ３６にシフトされながら格納された後に、第３番
目の命令７３によって利用された。このようにして、図
７のフローチャートに示された処理が３個の命令７１〜
７３によって実行される。次に、１６ビットの定数を扱
う別のプログラムを用いて本プロセッサの動作を説明す
る。

【００５５】図１０は、１６ビットの定数を扱うプログ
ラムの例を示す図である。このプログラムは、５個の命
令７４〜７８から構成されている。各命令７１〜７３ご
との本プロセッサの動作は以下の通りである。（命令７４）命令７４が命令レジスタ１０にロードされ
ると、フォーマットデコーダ２１は、命令レジスタ１０
のＰ０．０フィールド１１の値（“ｆｍｔ０”）から、
この命令はフォーマットコードが“０”の３オペレーシ
ョン命令であると判断し、以下の３つのオペレーション
が並列実行されるように実行部３０を制御する。（１）第１のオペレーション定数レジスタ制御部３２は、内部の８個のセレクタ３２
ａ〜３２ｈを制御することで、図５（ａ）に示された格
納方法により、Ｐ１．０フィールド１２に保持された４
ビットの定数（“０ｘ８”）を定数レジスタ３６の最下
位の４ビットレジスタ３６ｈに格納する。（２）第２のオペレーション第１演算部３７は、汎用レジスタＲ６の値を入力とし、
そのまま通過させて、汎用レジスタＲ１に格納する。（３）第３のオペレーション同様に、第２演算部３８は、汎用レジスタＲ７の値を入
力とし、そのまま通過させて、汎用レジスタＲ２に格納
する。（命令７５）同様にして、命令７５が命令レジスタ１０
にロードされると、フォーマットデコーダ２１は、この
命令はフォーマットコードが“０”の３オペレーション
命令であると判断し、以下の３つのオペレーションが並
列実行されるように実行部３０を制御する。（１）第１のオペレーション定数レジスタ制御部３２は、内部の８個のセレクタ３２
ａ〜３２ｈを制御することで、図５（ａ）に示された格
納方法により、Ｐ１．０フィールド１２に保持された４
ビットの定数（“０ｘ７”）を定数レジスタ３６の最下
位４ビットレジスタ３６ｈに格納する。この結果、定数
レジスタ３６の下位８ビットには定数“０ｘ８７”がセ
ットされる。（２）第２のオペレーション第１演算部３７は、汎用レジスタＲ０とＲ１の値を入力
とし、ここで加算した後に、その結果を再び汎用レジス
タＲ１に格納する。（３）第３のオペレーション同様に、第２演算部３８は、汎用レジスタＲ０とＲ２の
値を入力とし、ここで加算した後に、その結果を再び汎
用レジスタＲ２に格納する。（命令７６、命令７７）同様にして、命令７６、７７が
実行されることにより、定数レジスタ３６の下位１６ビ
ットには定数“０ｘ８７６５”がセットされる。（命令７８）命令７８が命令レジスタ１０にロードされ
ると、本プロセッサは、図８に示された命令７３の場合
と同様の動作をする。

【００５６】以上のようにして、本プロセッサにおいて
は、１６ビットの定数“０ｘ８７６５”は、４個の命令
７４〜７７に跨って分割配置され、順次定数レジスタ３
６にシフトされながら格納された後に、第５番目の命令
７８によって利用された。（通常のプロセッサとの比較）次に、上記図８及び図１
０に示されたプログラムと同一内容の処理を通常のプロ
セッサに行なわせた場合について説明し、本発明に係る
プロセッサと比較する。なお、ここでいう通常のプロセ
ッサとは、本発明に係るプロセッサの定数レジスタ３６
や定数レジスタ制御部３２の如く、分割された定数を蓄
積して格納する手段のみを有しないプロセッサをいい、
３２ビット固定長の命令を実行するものとする。

【００５７】図１１（ａ）は、この通常のプロセッサが
実行する命令のフィールド定義を示し、図１１（ｂ）
は、その命令のフォーマットを示す。つまり、通常のプ
ロセッサは、３種類の２オペレーション命令１０１〜１
０３と１種類の１オペレーション命令１０４を実行する
ものとする。図１２は、図８に示されたプログラムと同
一内容の処理、即ち、図７のフローチャートに示された
処理を通常のプロセッサに行なわせるプログラムの例で
ある。

【００５８】図１２と図８とを比較して判るように、通
常のプロセッサ用のプログラムは、本発明に係るプロセ
ッサ用のものよりも２個の命令だけ多くなっている。な
お、命令１０５、１０６にｎｏｐコードが含まれるの
は、命令１０６は命令１０５での演算結果を用いるの
で、これらの命令を並列に実行させることができないか
らである。また、１個の定数“０ｘ８７６５４３２１”
を上位１６ビットと下位１６ビットの２つに分割して定
数レジスタＲｉにセットしているのは（命令１０７、１
０８）、３２ビットの１個の命令の中に、セット命令の
オペコードと３２ビットの定数の両方を同時に配置する
ことは不可能だからである。

【００５９】同様に、図１３は、図１０に示されたプロ
グラムと同一内容の処理を通常のプロセッサに行なわせ
るプログラムの例である。図１３と図１０とを比較して
判るように、通常のプロセッサ用のプログラムは、本発
明に係るプロセッサ用のものよりも１個の命令だけ多く
なっている。以上のように、本発明に係るプロセッサが
実行する命令は、３２ビットという比較的短い語長であ
りながら最大３つのオペレーションを同時に指定するこ
とができるコード効率の高いフィールド構成を有してい
る。

【００６０】そして、本発明に係るプロセッサによれ
ば、１６ビットや３２ビットの定数が複数の命令に跨っ
て分割配置されていても、それらは定数レジスタ３６に
蓄積して格納されることで元の定数に復元され、分岐や
算術演算等のオペレーションに使用される。つまり、命
令中に生じた小さな領域であっても、定数を分割して埋
めておくことができるので、通常のプロセッサに実行さ
せる場合よりもプログラムのコードサイズは縮小され
る。以上、本発明に係るプロセッサについて、実施形態
に基づいて説明したが、本発明はこれら実施形態に限ら
れないことは勿論である。即ち、（１）上記実施の形態では、命令５０は、３２ビット長
であり、８個の４ビット長のフィールドからなり、最大
３個のオペレーションを指定することができる構造を有
したが、本発明は、これら数値に限定されるものではな
い。

【００６１】例えば、上記フィールド構成にさらに、１
個の４ビット長のオペコードと１個の４ビット長のオペ
ランドとの組からなる８ビット長のフィールドを加えた
合計４０ビット長の命令とすることもできる。これによ
って、４０ビットという比較的短い語長の命令でありな
がら最大４つのオペレーションを同時に実行させること
ができるコード効率の高い命令が定義される。（２）また、３２ビット固定長命令によって３個のオペ
レーションを同時に指定することができる命令の構造と
して、図１（ａ）に示された命令構造の他に、図１４
（ａ）〜図１４（ｄ）に示された命令構造とすることも
できる。これら図中において、縦線の最小間隔は１ビッ
ト長を示し、“ｆｍｔ”はフォーマットフィールドを示
す。

【００６２】図１４（ａ）に示された構造の命令であれ
ば、上記実施形態の命令に比較し、より多くの命令フォ
ーマットを定義することができる点、及び、３つのオペ
レーションフィールドそれぞれに少なくとも１個のオペ
ランドを置くことができる点において優る。図１４
（ｂ）〜図１４（ｄ）に示された構造の命令であれば、
上記実施形態の命令に比較し、２個のオペコード（“ｏ
ｐ２”、“ｏｐ３”）の桁数が大きいので、より多くの
種類のオペレーションを定義することができる点におい
て優る。（３）また、上記実施の形態の命令５０では、暗黙的な
オペランド（定数レジスタ３６の格納値）を用いるフィ
ールドは１箇所だけであったが、これに限定されるもの
ではなく、２箇所以上であってもよい。新たな命令フォ
ーマットを定義することで対応すればよい。（４）また、上記実施の形態では、数値定数を扱う例が
示されたが、文字定数であってもよいことは言うまでも
ない。複数の命令に跨って分割配置された文字定数であ
っても、定数レジスタ３６への複数回の格納によって、
桁数の長い元の文字定数が復元されるからである。（５）また、上記実施の形態では、図１（ｂ）〜図１
（ｄ）の命令フォーマットから判るように、１個の命令
によって定数レジスタ３６に格納させることができる定
数の桁数は４ビット及び１６ビットのいずれかであった
が、本発明はこの桁数に限定されるものではない。例え
ば、１２ビットや２８ビットの定数を定数レジスタ３６
に格納するための命令フォーマットを定義してもよい。
そのためには、定数レジスタ３６の周辺回路の接続関係
を変更すればよい。

【００６３】

【発明の効果】以上の説明から明らかなように、本発明
は、複数のオペレーションフィールドからなる命令を実
行するＶＬＩＷプロセッサにおいて、前記オペレーショ
ンフィールドの大きさが不均一であり、かつ前記命令の
命令語長は前記命令の持つオペレーションフィールドの
数で割り切れないものであることを特徴とする。

【００６４】これによって、命令中の全てのオペレーシ
ョンフィールドが同じ語長でなければならないという制
限から解放され、コード効率のよい命令フォーマットを
定義することが可能となるので、比較的短い語長の命令
であって、かつ、同時に多くのオペレーションを指定す
ることができるコード効率のよい構造を有する命令を実
行するＶＬＩＷプロセッサが実現される。

【００６５】ここで、複数のオペレーションフィールド
からなる命令を実行するＶＬＩＷプロセッサにおいて、
前記オペレーションフィールドの大きさが不均一であ
り、かつ前記命令は３つのオペレーションフィールドを
３２ビットの命令語長中に持つものであるとすることも
できる。これによって、３２ビット長で３個のオペレー
ションを指定することができる並列性の高い命令を実行
するＶＬＩＷプロセッサが実現される。

【００６６】また、複数のオペレーションフィールドか
らなる命令を実行するＶＬＩＷプロセッサにおいて、前
記オペレーションフィールドのうち少なくとも１つはオ
ペランドの数が異なるものであるとすることもできる。
これによって、命令中の全てのオペレーションフィール
ドが同じ個数のオペランドを有さなければならないとい
う制限から解放されるので、コード効率のよい命令フォ
ーマットを定義することが可能となる。

【００６７】また、複数のオペレーションフィールドか
らなる命令を実行するＶＬＩＷプロセッサにおいて、前
記オペレーションフィールドのうち１つはオペコードの
みからなるとすることもできる。これによって、命令中
の全てのオペレーションフィールドにオペコードとオペ
ランドとの組が置かれる場合に比べ、命令の語長は短縮
されるので、コード効率のよい構造を有する命令を実行
するＶＬＩＷプロセッサが実現される。

【００６８】また、２個以上のオペレーションフィール
ドを含む命令を解読し実行するＶＬＩＷプロセッサであ
って、第１の前記オペレーションフィールドにはオペレ
ーションの種類を指定する１個のオペコードのみが置か
れ、第２の前記オペレーションフィールドには１個のオ
ペコードとオペレーションの対象となるデータを指定す
る１個以上のオペランドとの組が置かれ、前記第１のオ
ペレーションフィールドに置かれたオペコードを解読す
る第１の解読手段と、前記第１の解読手段による解読結
果に基づいて前記オペコードによって指定されたオペレ
ーションを実行する第１の実行手段と、前記第２のオペ
レーションフィールドに置かれたオペコードを解読する
第２の解読手段と、前記第２の解読手段による解読結果
に基づいて前記オペランドによって指定されたデータに
対して前記オペコードによって指定されたオペレーショ
ンを実行する第２の実行手段とを備えるとすることもで
きる。

【００６９】これによって、命令中の少なくとも１つの
オペレーションには明示的なオペランドを伴わないオペ
コードのみを置くことができるので、命令語長は短縮さ
れる。また、前記第１のオペレーションフィールドに置
かれたオペコードの桁数は前記第２のオペレーションフ
ィールドに置かれたオペコードの桁数と等しいとするこ
ともできる。

【００７０】これによって、命令中に置かれる全てのオ
ペコードの桁数を共通にすることができるので、デコー
ダ回路等が簡単化される。また、前記命令に含まれるオ
ペレーションフィールドは３個であり、第３の前記オペ
レーションフィールドは前記第２のオペレーションフィ
ールドと同じ桁数であって１個のオペコードと１個以上
のオペランドとの組が置かれ、前記ＶＬＩＷプロセッサ
はさらに、前記第３のオペレーションフィールドにオペ
コードが置かれた場合に前記オペコードを解読する第３
の解読手段と、前記第３の解読手段による解読結果に基
づいて前記オペランドによって指定されたデータに対し
て前記オペコードによって指定されたオペレーションを
実行する第３の実行手段とを備えるとすることもでき
る。

【００７１】これによって、同時に３個のオペレーショ
ンを実行するＶＬＩＷプロセッサが実現される。また、
前記第１の実行手段は、実行すべき命令の流れを制御す
るとすることもできる。これによって、一般的に多くの
桁数を必要としない分岐オペレーションが桁数の小さい
オペレーションフィールドに割り当てられるので、コー
ド効率のよい命令セットが定義される。

【００７２】また、前記第２の実行手段は、前記第２の
オペランドフィールドに置かれたオペランドによって指
定されたデータの転送を制御し、前記第３の実行手段
は、前記第３のオペランドフィールドに置かれたオペラ
ンドによって指定されたデータの算術論理演算を実行す
るとすることもできる。これによって、外部メモリとの
データ転送は命令中の１個のオペレーションだけによっ
て指定されることになるので、ＶＬＩＷプロセッサが備
えるべきオペランドアクセス回路は簡単化される。

【００７３】また、２個以上のオペレーションフィール
ドを含む命令を解読し実行するＶＬＩＷプロセッサであ
って、第１の前記オペレーションフィールドにはオペレ
ーションの種類を指定する１個のオペコードのみ又は定
数のみが置かれ、第２の前記オペレーションフィールド
には１個のオペコードとオペレーションの対象となるデ
ータを指定する１個以上のオペランドとの組又は定数の
みが置かれ、前記第１のオペレーションフィールドにオ
ペコードが置かれた場合に前記オペコードを解読する第
１の解読手段と、前記第１の解読手段による解読結果に
基づいて前記オペコードによって指定されたオペレーシ
ョンを実行する第１の実行手段と、前記第２のオペレー
ションフィールドにオペコードが置かれた場合に前記オ
ペコードを解読する第２の解読手段と、前記第２の解読
手段による解読結果に基づいて前記オペランドによって
指定されたデータに対して前記オペコードによって指定
されたオペレーションを実行する第２の実行手段とを備
えるとすることもできる。

【００７４】これによって、命令中のあるオペレーショ
ンフィールドに無駄なコードを置く必要が生じた場合で
あっても、他のオペレーションで使用される定数で埋め
ておくことが可能となるので、比較的短い語長の命令で
あってもコード効率が低下しにくい構造を有する命令を
実行するＶＬＩＷプロセッサが実現される。また、前記
命令はさらに、前記第１及び第２のオペレーションフィ
ールドそれぞれに定数のみが置かれているか否かを指定
するフォーマットコードが置かれたフォーマットフィー
ルドを含み、前記ＶＬＩＷプロセッサはさらに、前記フ
ォーマットコードを解読するフォーマット解読手段と、
前記フォーマット解読手段により前記第１、第２及び第
３の少なくとも１つのオペレーションフィールドに定数
のみが置かれていると解読された場合に、その定数を取
り出して記憶する定数記憶手段とを備えるとすることも
できる。

【００７５】これによって、オペレーションフィールド
に埋められた定数は定数記憶手段に格納され、他の命令
中に置かれたオペレーションによってその定数を利用す
ることが可能となるので、比較的短い語長の命令であっ
て、かつ、比較的長い語長の定数を扱う場合においても
コード効率の低下が回避される。また、前記フォーマッ
トフィールドの桁数、前記第１のオペレーションフィー
ルドの桁数、前記第２及び第３のオペレーションフィー
ルドに置かれたオペコードの桁数、前記第２及び第３の
オペレーションフィールドに置かれた各オペランドの桁
数は、いすれもｎビットであるとすることもできる。

【００７６】これによって、１個の命令を構成する全て
のフィールドの桁数が同じになるので、ＶＬＩＷプロセ
ッサの内部回路が簡単化される。以上のように、本発明
によって、比較的短い語長の命令であって、かつ、同時
に多くのオペレーションを指定することができるコード
効率のよい構造を有する命令を実行するＶＬＩＷプロセ
ッサが実現され、特にマルチメディアデータを処理する
組み込み用途のプロセッサとしてその実用的価値は大き
い。

【図面の簡単な説明】

【図１】図１（ａ）は、本発明に係るプロセッサが実行
する命令のフィールド構成を示す図である。図１（ｂ）
〜図１（ｄ）は、１６種類の命令フォーマットを示す図
である。図１（ｂ）は３オペレーション、図１（ｃ）は
２オペレーション、図１（ｄ）は１オペレーションを同
時に指定できる命令フォーマットである。

【図２】図１で用いられている３種類のオペコード“ｃ
ｃ”、“ｏｐ１”及び“ｏｐ２”それぞれによって指定
される具体的なオペレーションを説明する図である。

【図３】同プロセッサのハードウェア構成を示すブロッ
ク図である。

【図４】同プロセッサの定数レジスタ３６及びその周辺
回路の詳細な構成を示すブロック図である。

【図５】図４に示された定数レジスタ制御部３２による
定数の格納方法を示す図である。図５（ａ）はフォーマ
ットコードが“０”又は“１”である場合、図５（ｂ）
はフォーマットデコードが“４”である場合、図５
（ｃ）はフォーマットデコードが“５”である場合、図
５（ｄ）はフォーマットコードが“２”、“３”及び
“Ａ”のいずれかである場合又は定数レジスタ３６の格
納値がオペランドとして指定されている場合の格納方法
を示す。

【図６】同プロセッサのＰＣ部３３の詳細な構成を示す
ブロック図である。

【図７】３２ビットの定数を扱う処理の一例を示すフロ
ーチャートである。

【図８】図７に示された処理を同プロセッサに行なわせ
るプログラムの例を示す図である。

【図９】図９は、図８に示されたプログラムを実行した
場合の本プロセッサの動作を示すタイミングチャートで
ある。

【図１０】１６ビットの定数を扱う処理を同プロセッサ
に行なわせるプログラムの例を示す図である。

【図１１】図１１（ａ）は、通常のプロセッサが実行す
る命令のフィールド定義を示す図である。図１１（ｂ）
は、同命令フォーマットを示す図である。

【図１２】図８に示されたプログラムと同一内容の処理
を上記通常のプロセッサに行なわせるプログラムの例を
示す図である。

【図１３】図１０に示されたプログラムと同一内容の処
理を上記通常のプロセッサに行なわせるプログラムの例
を示す図である。

【図１４】図１４（ａ）〜図１４（ｄ）は、本発明のＶ
ＬＩＷプロセッサにかかる命令構造の変形例を示す図で
ある。

【図１５】図１５（ａ）及び図１５（ｂ）は、従来技術
における命令フォーマットを示し、それぞれ、同時に２
個のオペレーションを指定する命令フォーマット、１個
のオペレーションだけを指定する命令フォーマットを示
す図である。

【符号の説明】

１０命令レジスタ２０解読部２１フォーマットデコーダ２２命令デコーダ２３分岐デコーダ２４第１演算デコーダ２５第２演算デコーダ３０実行部３１実行制御部３２定数レジスタ制御部３２ａ〜３２ｈセレクタ３３ＰＣ部３３ａ固定値“４” ３３ｂ、３３ｅセレクタ３３ｃ加算器３３ｄＰＣ３４レジスタ群３５汎用レジスタＲ０〜Ｒ１４３６定数レジスタＲ１５３６ａ〜３６ｈ４ビット幅レジスタ３７第１演算部３８第２演算部３９命令フェッチ部４０オペランドアクセス部４１セレクタ５０命令５１〜５８命令フィールド５９第１演算フィールド６０第２演算フィルド

Claims

【特許請求の範囲】

【請求項１】複数のオペレーションフィールドからな
る命令を実行するＶＬＩＷプロセッサにおいて、前記オペレーションフィールドの大きさが不均一であ
り、かつ前記命令の命令語長は前記命令の持つオペレー
ションフィールドの数で割り切れないものであることを
特徴とするＶＬＩＷプロセッサ。
【請求項２】複数のオペレーションフィールドからな
る命令を実行するＶＬＩＷプロセッサにおいて、前記オペレーションフィールドの大きさが不均一であ
り、かつ前記命令は３つのオペレーションフィールドを
３２ビットの命令語長中に持つものであることを特徴と
するＶＬＩＷプロセッサ。
【請求項３】複数のオペレーションフィールドからな
る命令を実行するＶＬＩＷプロセッサにおいて、前記オペレーションフィールドのうち少なくとも１つは
オペランドの数が異なるものであり、かつ前記命令の命
令語長は前記命令の持つオペレーションフィールドの数
で割り切れないものであることを特徴とするＶＬＩＷプ
ロセッサ。
【請求項４】複数のオペレーションフィールドからな
る命令を実行するＶＬＩＷプロセッサにおいて、前記オペレーションフィールドのうち少なくとも１つは
オペランドの数が異なるものであり、かつ前記命令は３
つのオペレーションフィールドを３２ビットの命令語長
中に持つものであることを特徴とするＶＬＩＷプロセッ
サ。
【請求項５】複数のオペレーションフィールドからな
る命令を実行するＶＬＩＷプロセッサにおいて、前記オペレーションフィールドのうち１つはオペコード
のみからなり、かつ前記命令の命令語長は前記命令の持
つオペレーションフィールドの数で割り切れないもので
あることを特徴とするＶＬＩＷプロセッサ。
【請求項６】複数のオペレーションフィールドからな
る命令を実行するＶＬＩＷプロセッサにおいて、前記オペレーションフィールドのうち１つはオペコード
のみからなり、かつ前記命令は３つのオペレーションフ
ィールドを３２ビットの命令語長中に持つものであるこ
とを特徴とするＶＬＩＷプロセッサ。
【請求項７】２個以上のオペレーションフィールドを
含む命令を解読し実行するＶＬＩＷプロセッサであっ
て、第１の前記オペレーションフィールドにはオペレーショ
ンの種類を指定する１個のオペコードのみが置かれ、第２の前記オペレーションフィールドには１個のオペコ
ードとオペレーションの対象となるデータを指定する１
個以上のオペランドとの組が置かれ、前記第１のオペレーションフィールドに置かれたオペコ
ードを解読する第１の解読手段と、前記第１の解読手段による解読結果に基づいて前記オペ
コードによって指定されたオペレーションを実行する第
１の実行手段と、前記第２のオペレーションフィールドに置かれたオペコ
ードを解読する第２の解読手段と、前記第２の解読手段による解読結果に基づいて前記オペ
ランドによって指定されたデータに対して前記オペコー
ドによって指定されたオペレーションを実行する第２の
実行手段とを備えることを特徴とするＶＬＩＷプロセッ
サ。
【請求項８】前記第１のオペレーションフィールドの
桁数は前記第２のオペレーションフィールドの桁数より
も小さいことを特徴とする請求項７記載のＶＬＩＷプロ
セッサ。
【請求項９】前記第１のオペレーションフィールドに
置かれたオペコードの桁数は前記第２のオペレーション
フィールドに置かれたオペコードの桁数と等しいことを
特徴とする請求項８記載のＶＬＩＷプロセッサ。
【請求項１０】前記命令に含まれるオペレーションフ
ィールドは３個であり、第３の前記オペレーションフィールドは前記第２のオペ
レーションフィールドと同じ桁数であって１個のオペコ
ードと１個以上のオペランドとの組が置かれ、前記ＶＬＩＷプロセッサはさらに、前記第３のオペレーションフィールドにオペコードが置
かれた場合に前記オペコードを解読する第３の解読手段
と、前記第３の解読手段による解読結果に基づいて前記オペ
ランドによって指定されたデータに対して前記オペコー
ドによって指定されたオペレーションを実行する第３の
実行手段とを備えることを特徴とする請求項９記載のＶ
ＬＩＷプロセッサ。
【請求項１１】前記第１の実行手段は、実行すべき命
令の流れを制御することを特徴とする請求項１０記載の
ＶＬＩＷプロセッサ。
【請求項１２】前記第２の実行手段は、前記第２のオ
ペランドフィールドに置かれたオペランドによって指定
されたデータの転送を制御し、前記第３の実行手段は、前記第３のオペランドフィール
ドに置かれたオペランドによって指定されたデータの算
術論理演算を実行することを特徴とする請求項１１記載
のＶＬＩＷプロセッサ。
【請求項１３】２個以上のオペレーションフィールド
を含む命令を解読し実行するＶＬＩＷプロセッサであっ
て、第１の前記オペレーションフィールドにはオペレーショ
ンの種類を指定する１個のオペコードのみ又は定数のみ
が置かれ、第２の前記オペレーションフィールドには１個のオペコ
ードとオペレーションの対象となるデータを指定する１
個以上のオペランドとの組又は定数のみが置かれ、前記第１のオペレーションフィールドにオペコードが置
かれた場合に前記オペコードを解読する第１の解読手段
と、前記第１の解読手段による解読結果に基づいて前記オペ
コードによって指定されたオペレーションを実行する第
１の実行手段と、前記第２のオペレーションフィールドにオペコードが置
かれた場合に前記オペコードを解読する第２の解読手段
と、前記第２の解読手段による解読結果に基づいて前記オペ
ランドによって指定されたデータに対して前記オペコー
ドによって指定されたオペレーションを実行する第２の
実行手段とを備えることを特徴とするＶＬＩＷプロセッ
サ。
【請求項１４】前記命令はさらに、前記第１及び第２
のオペレーションフィールドそれぞれに定数のみが置か
れているか否かを指定するフォーマットコードが置かれ
たフォーマットフィールドを含み、前記ＶＬＩＷプロセッサはさらに、前記フォーマットコードを解読するフォーマット解読手
段と、前記フォーマット解読手段により前記第１、第２及び第
３の少なくとも１つのオペレーションフィールドに定数
のみが置かれていると解読された場合に、その定数を取
り出して記憶する定数記憶手段とを備えることを特徴と
する請求項１３記載のＶＬＩＷプロセッサ。
【請求項１５】前記第１のオペレーションフィールド
の桁数は前記第２のオペレーションフィールドの桁数よ
りも小さいことを特徴とする請求項１４記載のＶＬＩＷ
プロセッサ。
【請求項１６】前記第１のオペレーションフィールド
に置かれたオペコードの桁数は前記第２のオペレーショ
ンフィールドに置かれたオペコードの桁数と等しいこと
を特徴とする請求項１５記載のＶＬＩＷプロセッサ。
【請求項１７】前記命令に含まれるオペレーションフ
ィールドは３個であり、第３の前記オペレーションフィールドは前記第２のオペ
レーションフィールドと同じ桁数であって１個のオペコ
ードと１個以上のオペランドとの組が置かれ、前記ＶＬＩＷプロセッサはさらに、前記第３のオペレーションフィールドにオペコードが置
かれた場合に前記オペコードを解読する第３の解読手段
と、前記第３の解読手段による解読結果に基づいて前記オペ
ランドによって指定されたデータに対して前記オペコー
ドによって指定されたオペレーションを実行する第３の
実行手段とを備えることを特徴とする請求項１６記載の
ＶＬＩＷプロセッサ。
【請求項１８】前記第１の実行手段は、実行すべき命
令の流れを制御することを特徴とする請求項１７記載の
ＶＬＩＷプロセッサ。
【請求項１９】前記第２の実行手段は、前記第２のオ
ペランドフィールドに置かれたオペランドによって指定
されたデータの転送を制御し、前記第３の実行手段は、前記第３のオペランドフィール
ドに置かれたオペランドによって指定されたデータの算
術論理演算を実行することを特徴とする請求項１８記載
のＶＬＩＷプロセッサ。
【請求項２０】前記フォーマットフィールドの桁数、
前記第１のオペレーションフィールドの桁数、前記第２
及び第３のオペレーションフィールドに置かれたオペコ
ードの桁数、前記第２及び第３のオペレーションフィー
ルドに置かれた各オペランドの桁数は、いすれもｎビッ
トであることことを特徴とする請求項１９記載のＶＬＩ
Ｗプロセッサ。
【請求項２１】前記命令は３２ビット長であり、前記ｎは４であることを特徴とする請求項２０記載のＶ
ＬＩＷプロセッサ。
【請求項２２】３個以上のオペレーションフィールド
を含む命令を解読し実行するデータ処理装置であって、第１の前記オペレーションフィールドには実行すべき命
令の流れを制御するオペコードが置かれ、第２の前記オペレーションフィールドにはデータの転送
を制御するオペコードが置かれ、第３の前記オペレーションフィールドにはデータの算術
論理演算を制御するオペコードが置かれ、前記第１のオペレーションフィールドに置かれたオペコ
ードを解読する第１の解読手段と、前記第１の解読手段による解読結果に基づいて前記オペ
コードによって指定された実行すべき命令の流れの制御
を実行する第１の実行手段と、前記第２のオペレーションフィールドに置かれたオペコ
ードを解読する第２の解読手段と、前記第２の解読手段による解読結果に基づいて前記オペ
コードによって指定されたデータの転送の制御を実行す
る第２の実行手段と、前記第３のオペレーションフィールドに置かれたオペコ
ードを解読する第３の解読手段と、前記第３の解読手段による解読結果に基づいて前記オペ
コードによって指定されたデータの算術論理演算を実行
する第３の実行手段とを備えることを特徴とするＶＬＩ
Ｗプロセッサ。
【請求項２３】前記第１のオペレーションフィールド
の桁数は前記第２及び第３のオペレーションフィールド
のいずれの桁数よりも小さいことを特徴とする請求項２
２記載のＶＬＩＷプロセッサ。
【請求項２４】前記第２のオペレーションフィールド
の桁数は前記第３のオペレーションフィールドの桁数と
等しいことを特徴とする請求項２３記載のＶＬＩＷプロ
セッサ。
【請求項２５】前記第１、第２及び第３のオペレーシ
ョンフィールドに置かれた各オペコードの桁数は等しい
ことを特徴とする請求項２４記載のＶＬＩＷプロセッ
サ。
【請求項２６】３個以上のオペレーションフィールド
とフォーマットフィールドを含む命令を解読し実行する
データ処理装置であって、第１の前記オペレーションフィールドには実行すべき命
令の流れを制御するオペコード又は定数が置かれ、第２の前記オペレーションフィールドにはデータの転送
を制御するオペコード又は定数が置かれ、第３の前記オペレーションフィールドにはデータの算術
論理演算を制御するオペコード又は定数が置かれ、前記フォーマットフィールドには、前記第１、第２及び
第３のオペレーションフィールドそれぞれに定数が置か
れているか否かを指定するフォーマットコードが置か
れ、前記第１のオペレーションフィールドに置かれたオペコ
ードを解読する第１の解読手段と、前記第１の解読手段による解読結果に基づいて前記オペ
コードによって指定された実行すべき命令の流れの制御
を実行する第１の実行手段と、前記第２のオペレーションフィールドに置かれたオペコ
ードを解読する第２の解読手段と、前記第２の解読手段による解読結果に基づいて前記オペ
コードによって指定されたデータの転送の制御を実行す
る第２の実行手段と、前記第３のオペレーションフィールドに置かれたオペコ
ードを解読する第３の解読手段と、前記第３の解読手段による解読結果に基づいて前記オペ
コードによって指定されたデータの算術論理演算を実行
する第３の実行手段と、前記フォーマットコードを解読するフォーマット解読手
段と、前記フォーマット解読手段により前記第１、第２及び第
３の少なくとも１つのオペレーションフィールドに定数
が置かれていると解読された場合に、その定数を取り出
して記憶する定数記憶手段とを備えることを特徴とする
ＶＬＩＷプロセッサ。
【請求項２７】前記命令が３２ビット長であることを
特徴とする請求項２２又は２６記載のＶＬＩＷプロセッ
サ。