TW463320B - Manufacturing method for semiconductor integrated circuit device - Google Patents

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TW463320B
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integrated circuit
film
circuit device
semiconductor integrated
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TW088115300A
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English (en)
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Keizo Kawakita
Kazuhiko Kajitani
Seiji Narui
Kiyoshi Nakai
Fumiyoshi Sato
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Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
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Description

經濟部智慧財產局員工消費合作社印製 6 3 3 2 0 A7 ____B7_____ 五、發明說明（1 ) 本發明係有關於半導體積體電路裝置之製造技術’特 別是有關於一種適用於製造備有一利用切斷保險絲來救濟 不良位元之多餘電路的半導體積體電路裝置之有效的技術 _ u D R A M ( Dynamic Random Access Memory )等的目己 憶體L S I ，藉著具備有可用於救濟在製造過程中所產生 之缺陷之多餘功能，可以提高製造時的良品率。 而此則是一在電路的一部分事先準備好預備的行或歹U (多餘電路），而當位址信號進行在記憶單元內之缺陷單 元（不良位元）時，藉著選擇預備的行或列，則即使在電 路的一部分發生不良，也不會導致整個晶片變爲不良的救 濟不良功能。 不良位置與預備位置的切換，則是藉由切斷掉被連接 到位址切換電路的保險絲來進行。而切斷保險絲，雖然是 採用電流熔斷方式或是雷射熔斷方式，但是主要是採用置 換程式的自由度高，且在面積效率上也有利的雷射熔斷方 式。此外，有關備有將缺陷單元切換成多餘單元的雷射熔 斷保險絲的記憶體L S I ，則例如記載在特開平2 -25055號公報等中。 上述之用於救濟缺陷的保險絲，則是由金屬或是多晶 矽等的電極配線材料所構成，而是與在晶圓的主面形成半 導體元件或配線的過程（晶圓製程）同時被製作。此外， 當藉由在晶圓製程之最終過程中所進行的探針檢查而檢查 出缺陷單元時，則藉由雷射等來切斷上述保險絲，而將與 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4- (請先閱讀背面之注意事項再填寫本頁) 衣--------訂--------線 A7 4 633 2 0 _______B7_ 五、發明說明（2 ) 缺陷單元對應的位址分配給多餘單元。 本發明人則針對備有藉由切斷保險絲來救濟不良位元 之多餘電路的記憶體L S I的製程進行檢討。以下雖然不 •是周知的技術，但是是經由發明人所檢討的技術，其槪要 內容如下。 如上所述，記憶單元之缺陷救濟，是在晶圓製程的最 終過程，藉由切斷位址切換電路的保險絲來進行。當爲雷 射熔斷方式時，則保險絲的切斷是藉由從晶圓的上方照射 雷射來進行。因此，晶圓之主面之已形成保險絲的領域， 則必須事先除去位在保險絲之上部之絕緣膜的一部分而形 成開孔，以使得雷射的能量容易到達保險絲。 晶圓的表面，通常是在最上層之金屬配線的上部形成 被稱爲最後鈍化膜的表面保護膜，更者，則是在其上部塗 佈如聚醯亞胺般之耐熱性的樹脂層。鈍化膜是一爲了要防 止水份等從晶圓的表面侵入到電路的保護膜，例如是由如 以電漿C V D法所堆積的氧化矽膜或氮化矽膜般之緻密的 絕綠膜所構成。又，樹脂層則是以防止因爲cz射線所造成 之軟錯誤（soft error )，防止因爲用於封裝晶片之樹脂（ 模製樹脂）中之矽塡充物對於晶片所造成之損傷，以及緩 和在鈍化膜與模製樹脂之界面的應力爲目的而被塗佈形成 者。 上述鈍化膜以及樹脂層，由於是以// m級之厚的膜厚 而被形成’因此’位在保險絲之上部的鈍化膜以及絕緣膜 ’在進行探針檢查之前要被除去。又，當保險絲是由比較 本紙張尺度適用t國國家標準（CNS)A4規格（210 X 297公釐)~~ {請先閱讀背面之注意事項再填寫本頁)
^—1— 訂·！ —----線 I 經濟部智慧財產局員工消費合作社印製 A7 4 633 2 0 B7_____ 五、發明說明) 下層的導電層而構成時，則會連位在鈍化膜之下層的層間 絕緣膜也會被除去。 爲了要除去位在保險絲之上部的鈍化膜以及樹脂層， 首先，在樹脂層的上部形成一在保險絲的上部設有開孔之 第1光阻膜，以該光阻膜當作掩罩，而針對位在保險絲之 上部的樹脂層實施濕蝕刻。在該光阻膜，則在構成晶片之 外部連接端子的墊（由最上層配線的一部分所構成，也被 稱爲接合墊）的上部設有開孔，而位在墊之上部的樹脂層 則同時被蝕刻。 其次，在除去上述之第1光阻膜後，則在樹脂層的上 部形成在保險絲之上部設有開孔的第2光阻膜，以該光阻 膜當作掩罩，藉著針對位在保險絲之上部的鈍化膜（以及 若有必要，則包括位在其下層的層間絕緣膜）實施乾蝕刻 ，而在保險絲的上部形成用於切斷保險絲的開孔。在該光 阻膜，則連在墊的上部也設有開孔，藉著針對位在墊之上 部的鈍化膜同時實施蝕刻，而讓墊的表面露出。 但是，上述之保險絲/墊開孔製程，由於必須要有形 成用於除去樹脂層之第1光阻膜以及形成用於除去鈍化膜 (與位在其下層之層間絕緣膜）之第2光阻膜的2次的光 石印過程，因此，會有晶圓過程的數目變多的問題。此時 ，雖然是考慮在使用第1光阻膜，對樹脂屑實施濕蝕刻後 ，再利用第1光阻膜，對鈍化膜實施乾蝕刻的過程，但是 藉由濕蝕刻來除去樹脂層與藉由乾蝕刻來除去鈍化膜1以 及位在其下層的層間絕緣膜），利用同一個光阻膜來達成 本紙張尺度適用中國國家標準（CNS)A4規格（2】〇x297公釐）-6 - (請先閱讀背面之注意事項再填窝本頁) 衣----11--訂---I----線 經濟部智慧財產局員工消費合作社印製 463320 A7 B7 五、發明說明《 ) ，由於在蝕刻的控制方面會發生問題，因此並不好。 而不損及蝕刻的控制性·且不增加晶圓製程之數目的 其中一個方法即是一利用感光性樹脂來構成上述樹脂層的 方法。利用感光性樹脂時之保險絲/墊開孔製程，首先， 當在鈍化膜之上部塗佈好感光性聚醯亞胺等之樹脂層後， 讓該樹脂層曝光、顯像，以在保險絲的上部以及墊的上部 設置開孔。其次，以該樹脂層作爲掩罩，藉由乾蝕刻來除 去位在保險絲之上部以及墊之上部的鈍化膜，在保險絲的 上部形成保險絲切斷用之開孔的同時，讓墊的表面露出。 如此，取化通常的非感光性樹脂，而改將感光性樹脂 塗佈形成在鈍化膜的上部，可以實現不會增加晶圓製程之 過程數的保險絲/墊開孔製程。 但是當使用上述之感光性樹脂時的保險絲墊開孔製程 ，則有以下的問題。 亦即，藉由切斷保險絲而被救濟不良位元的晶圓，則 之後會被分割爲晶片，則被搬送到後過程（封裝過程）。 在將晶圓切割成晶片時，則是以分割刀來切斷設在晶圓之 表面上所規劃之多個晶片領域之間之格子狀的刮除領域。 但是，由於分割刀係被設計成可切斷爲脆性材料的矽晶圓 ，因此當切斷被塗佈在晶圓之表面上的厚的樹脂層時，則 分割刀的壽命會降低，導致更換頻率增加’而此則成爲造 成L S I之製造成本上升的一個原因。 而其對策則考慮使用一巳經形成有在讓感光性樹脂層 曝光、顯像，而在保險絲的上部以及墊的上部設置開孔時 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) -衣·!---訂·!------線 ' 1 經濟部智慧財產局員工消費合作社印製 463320 A7 ___B7_______ 五、發明說明（5 ) <請先閱讀背面之注意事項再填寫本頁> ，不會讓感光性樹脂層殘留在刮除領域之上部之圖案的光 罩。似是，在晶圓之刮除領域，由於配置有已形成ffl於進 行探針檢杳之測試用元件以及測試墊的τ E G ( Test Elemenl Group),囚此若是以刮除領域已露出之感光性樹脂層 作爲掩罩，而藉由乾蝕刻來除去位在保險絲之t部以及墊 之上部的鈍化膜（以及其下Μ的層間絕緣膜）時’則未被 掩罩所覆蓋的T E G會被該蝕刻所破壞，又’當在除去鈍 化膜，而讓鋁等之企屬配線層露出的狀態下進行TE G的 檢查時，則會有金屬配線層發生遷移’而導致斷線之冏題 發十.。 因此，在備有藉巾切斷保險絲而救濟不良位元之多餘 電路的rid憶體L S I的製程屮’解決以卜.的問題則成爲降 低製造成本之不4欠缺的課題。 本發明之B的則在於針對.-備有藉由切斷保險絲來救 濟小.良位元之多餘電路的半導體積體電路裝置’提供一可 抑制在將晶圓分割成晶片時所使用之分割刀之壽命的@ ® 情形，」1能夠防1卜.形成在刮除領域之丁 E G遭到破壊之技 術 經濟部智慧財產局員工消費合作社印製 本發明之Π的在於容易製造出具有保險絲元件之' 年:# 體積體m路裟置，且提高良Αΰ率。 又，本發明之目的在於防出破壞測試用元件'1 本發明之h述以及其他的Η的與新的特徵’則巾本1^ 明卉之記載以及附岡可以明白。 在本案所揭露之發明中’若是簡單地說明其槪要內 8 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） 經濟部智慧財產局員工消费合作社印製 Α7 ____Β7_ 五、發明說明（6 ) ’則如下所述。 根據本發明，藉由保險絲元件由在半導體積體電路裝 置之配線層之內，儘量是上層的配線來構成，可以使得設 ‘在保險絲元件上之絕緣膜的開口變淺，因此，半導體積體 電路裝置的製造變得容易，且能夠提高良品率。 根據本發明，即使是利用感光性樹脂膜，藉著以感光 性樹脂膜來被覆被形成在刮除領域上之测試用元件的表面 ，可以防止測試用元件遭受破壞。 根據本發明，藉著以與電容元件之第2電極同一層的 配線層來形成保險絲元件，由於在刮除領域，可以以感光 性樹脂膜來覆蓋位在保險絲元件之上層的導體層，因此， 能夠減少刮除領域之感光性樹脂膜的面積，且可以延長分 割刀的壽命。 以下請參照圖而來詳細地說明本發明的實施形態。此 外，在所有用於說明實施形態的圖中，具有相同之功能者 則附加相同的符號，且省略其反覆的說明。 第1圖係表形成有本實施形態之D R A Μ之半導體晶 圓1的一部分（1個晶片領域1 Α以及其周圍的刮除領域 S R )的平面圖。 在由單晶矽所構成之半導體晶圓1的主面上所規劃的 晶片領域1 A ’則呈矩陣·狀地配置有多個記憶體陣歹1J M A R Y。在該些記億體陣列M A R Y的一部分，則形成 有用於將在製程中所產生在記憶體陣列M A R Y內的缺陷 單元切換成多餘單元的保險絲（第2保險絲）F b。又’ 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -9 - (請先閱讀背面之注意事項再填寫本頁) ^--------訂-------線 A7 463320 _____B7__ 五、發明說明（7 ) 在晶片領域1 A之主面的中央部，則配置有字元驅動器 WD，多餘電路R C等之周邊電路，或是接合墊B P。 在晶片領域1 A之周圍的刮除領域S R則配置有 _ 丁 E G，在其中一部分則形成有測試墊T P與在電氣上連 接在此的保險絲F a (第1保險絲）。 接著則參照第2圖〜第1 9圖來說明上述D R A Μ之 製造方法。此外，在該些圖（除了第1 6圖以外）中，左 側的領域表示記憶體陣列（M A R Υ )的一部分（第1領 域），中央的領域表示形成有保險絲F b的領域（第2領 域），右側的領域表示刮除領域S R。 首先，如第2圖所示，當例如在由p型的單晶矽所構 成之半導體基板（晶圓）1的主面形成好元件分離溝6後 ，則將雜質的離子打入到半導體基板1 ，而形成P型阱2 以及η型阱4。又，在記憶體陣列之p型阱3的下部，則 形成有以防止雜訊（noize )從被形成在半導體基板1之其 他領域的輸出入電路等侵入爲目的η型半導體領域3。 接著，則將用於調整Μ I S F Ε Τ之閎値電壓的雜質 ，例如B F 2 (氟化硼）的離子注入到ρ型阱2以及η型畊 4，其次，在以H F (氟酸）系的洗淨液來淸洗ρ型阱2 以及η型阱4的表面後，對半導體基板1實施濕氧化，而 在活性領域的表面形成淸淨的閘極氧化膜7。 接著，如第3圖所示，在閘極氧化膜7的上部形成閘 極8 (字元線W L )。閘極8 (字元線W L )，係藉由以 C V D法將例如經摻雜了 η型雜質的多晶矽膜堆積在半導 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注項再填寫本頁} ^i-----—訂------- 線 1 . 經濟部智慧財產局員工消費合作社印製 -10- A7 463320 __B7_ 五、發明說明（8 ) 體基板1上，其次，則藉由噴濺法，將W N膜與W膜堆積 在其上部，更者在藉由C VD法，將氮化矽膜1 2堆積在 其上部後，以光阻膜作爲掩罩，對該些膜實施圖案而形成 • 〇 接著，將η型雜質的離子注入到p型阱2，而在位於 閘極8之兩側的Ρ型阱2形成η —型半導體領域9 a。藉著 到此爲止的過程，在記憶體陣列形成記憶單元選擇用 Μ I S F E T Q s。 接著，如第4圖所示，藉由C V D法，將氮化矽膜 1 3堆積在半導體基板1上，在針對記憶體陣列以外之領 域的氮化矽膜1 3實施完蝕刻後，藉由旋轉塗佈SOG膜 1 6在半導體基板1上。接著，在S 0 G膜1 6的上部則 堆積了氧化矽膜1 7，接著，在藉由C Μ Ρ (化學機械硏 磨法）硏磨該氧化矽膜1 7，而使其表面平坦化後，則在 其上部堆積氧化矽膜1 8。氧化矽膜1 8，則是爲了要修 補在以C Μ Ρ法進行硏磨時所產生之位在下層的氧化矽膜 1 7的表面之微細的傷而堆積的。 其次，如第5圖所示，除去位在記憶單元選擇 MISFETQs之η —型半導體領域（源極、汲極）9 a之上部 的氧化矽膜1 8，1 7，更者’則藉著除去位在其下部之 氮化矽膜13，而在η 型卞導體領域ί源極、汲極）9a 之其中一者的上部形成接觸孔1 9，而在另一個上部形成 接觸孔2 0。 接著，在接觸孔19，20的內部形成插塞2 1。插 (請先閱讀背面之注意事項再填寫本頁) 哀 訂---------線 1 經濟部智慧財產局負工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11- 463320 Α7 Β7 五、發明說明（p ) 塞2 1係由例如在藉由C V D法，將經摻雜了 n型雜質的 多晶矽膜堆積在氧化矽膜1 8的上部後，以C V D法來硏 磨該多晶矽膜，而殘留在接觸孔1 9，2 0之內部而形成 ' σ 其次，如第6圖所示，在氧化矽膜1 8的上部堆積氧 化矽膜2 8，在針對位在接觸孔1 9之上部的氧化矽膜 2 8實施蝕刻而形成貫穿孔（through hole ) 22後，則在 貫穿孔2 2的內部形成插塞3 5、插塞3 5，則是例如在 氧化矽膜2 8的上部堆積T i N膜以及W膜，而利用 CMP法除去位在氧化矽膜2 8之上部的W膜4 1、 T i N膜而形成。接著，藉著針對以噴濺法而堆積在氧化 矽膜2 8之上部的W膜實施圓案，而在記憶體陣列形成位 元線B L。 接著，則如第7圖所示，在藉由C V D法，將氧化矽 膜3 8，3 9堆積在位元線B L之上部後，以C Μ P法使 得氧化矽膜3 9的表面平坦化。接著，在針對位在接觸孔 2 0之上部的氧化矽膜3 8，3 9實施蝕刻，而形成貫穿 孔4 8後，則在貫穿孔4 8的內部形成由多晶矽膜所構成 之插塞4 9。 接著，如第8圖所示，在藉由C V D法，在氧化矽膜 3 9之上部堆積氮化矽膜4 4，而藉由C V D法’在氮化 矽膜4 4的上部堆積好氧化矽膜5 0後，以光阻膜（未圖 示）當作掩罩，藉著對氧化矽膜5 0以及位在其下部之氮 化矽膜4 4實施乾蝕刻，而在貫穿孔4 8的上部形成溝 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注i項再填寫本頁) 我11!!1 訂---------線 1 . 經濟部智慧財產局員工消費合作社印製 -12- A7 463320 B7_______ 五、發明說明（10 > 7 3。後述之資訊儲存用電容元件C之下部電極4 5，由 於是沿著該溝7 3的內壁被形成’因此爲了要增加下部電 極4 5的表面面積，而增加積蓄電荷量，則必須要將氧化 •矽膜5 0堆積成厚的膜厚。 接著，如第9圖所示，藉巾C V D法’在包含溝7 3 之內部的氧化矽膜5 0的上部堆積經摻雜了 n型雜質的非 晶矽膜4 5 A。該非晶矽膜4 5 A則當作資訊儲存用電容 元件C之下部電極材料來使用。其次’在針對位在氧化矽 膜5 0之上部的非晶矽膜4 5 A實施平坦蝕刻（etch back )後，則藉由氟酸系的飩刻液來洗淨殘留在溝7 3之內部 的非晶矽膜4 5 A的表面。接著，當在減壓環境中’將單 矽烷供給到非晶矽膜4 5的表面後’則針對半導體基板1 實施熱處理1而讓非晶矽膜4 5 A多結晶化，此外’藉著 讓矽粒在其表面上成長，如第1 0圖所示，形成由表面被 粗面化的多晶矽膜所構成的下部電極4 5。下部電極4 5 ，則可以由多晶矽以外的導電材料1例如W、R u等之高 熔點金屬或是R u Ο、 I r 0等之導電性金屬氧化物所構 成。 接著，如第1 1圖所示’當在下部電極4 5的上部堆 積T a 2 0 5膜4 6，而在氧化性環境下進行熱處理1而改 善其膜質後，則在T a 2 ◦ 5膜4 6之上部堆積T 1 N膜’ 以光阻膜（未圖示）當作掩罩而實施乾蝕刻，藉著針對 T 1 N膜以及T a 2 0 5膜實施圖案而形成由以τ 1 N膜而 形成的上部電極4 7，以T a 2 0 5膜4 6而形成的電容絕 本紙張尺度遶用中國國家標準（CNS>A4規格（210 * 297公釐〉 -13- --I-------— II 衣--------訂·----— 11線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員1消費合作杜印製 463320 A7 B7 五、發明說明（11 ) 緣膜’以及以多晶矽膜所形成的下部電極4 5而構成的資 訊儲存用電容元件C。 (請先閱讀背面之注意事項再填寫本頁) 與此同時，藉著針對保險絲形成領域的T 1 N膜（以 及T a 2〇5膜4 6 )實施圖案，而形成由T 1 N膜所形成 的保險絲F b (保險絲元件）。又，藉著針對刮除領域 S R的T i N膜（以及T a 2 0 5膜4 6 )實施圖案，而形 成由T 1 N膜所形成的保險絲F a (導體層）。 上述T a 2 ◦ 5膜係藉啪例如以T a ( Ο C 2 Η 5 ) 5作 爲來源氣體的C V D法而堆積出，而Τ 1 Ν膜則例如是併 用C V D法與噴濺法而堆積出=> 藉著到此爲止的過程，而完成由記憶單元選擇用 Μ I S F E TQ s與串聯連接在此之資訊儲存用電容元件 C所構成的記憶單元。此外，資訊儲存用電容元件C的電 容絕緣膜，可以例如由B S Τ、S Τ 0、B a T i 0 3、 PbTi〇3、PZT (PbZrxTii xOa), 經濟部智慧財產局員工消費合作杜印黎 PLT(PbLaxTii χ〇3)、 PLZT等之金屬氧 化物所構成之高（強）介電體膜而構成。又，上部電極 4 7，則可以由Τ ί N膜以外的導電膜，例如W膜等所構 成。 其次，如第1 2圖所示，藉由C V D法在資訊儲存用 電容元件C的上部堆積氧化矽膜5 1 1其次，在藉由 C Μ Ρ法來硏磨該氧化矽膜5 1 ，而使其表面平坦化後’ 則藉由C V D法，在其上部堆積氧化矽膜5 2。 堆積在資訊儲存用電容元件C之上部的絕緣膜可以只 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14- 經濟部智慧財產局員工消費合作社印製 463320 A7 _____B7__ 五、發明說明（12 ) 是一層的氧化矽膜5 1。接著，以光阻膜（未圖示）當作 掩罩，藉著對刮除領域S R之氧化矽膜5 1、5 2實施蝕 刻，當在保險絲F a的上部形成好貫穿孔5 5後，則在貫 穿孔5 5的內部形成插塞5 6。插塞5 6是例如藉由噴濺 法在氧化矽膜5 2的上部堆積T 1膜，更在藉由C VD法 在其上部堆積完T i N膜與W膜後，對該些膜實施平坦蝕 刻（etch back)，而殘留在貫穿孔5 5的內部而形成。 接著，則在氧化矽膜5 2的上部形成第2層的配線 53，54，57，58，59。在第 2 層的配線 53， 54，57，58，59之中，被形成在刮除領域SR之 配線5 8，5 9，則通過上述貫穿孔5 5，而在電氣上與 保險絲F a連接。第2層的配線5 3，5 4，5 7，5 8 ，5 9，則是例如藉由噴濺法在氧化矽膜5 2的上部依序 堆積Ti_N膜，A1合金膜、Τι膜以及TiN膜後，以 光阻膜當作掩罩實施乾蝕刻，而藉由對該些膜實施圖案而 形成。 其次，如第1 3圖所示，當在第2層的配線5 3， 54，57，58，59的上部堆積完氧化矽膜6 0， 6 1後，以光阻膜（未圖示）當作掩罩，藉著對氧化矽膜 6 0，6 1實施蝕刻，而在記憶體陣列（M A R Y )之配 線5 3的上部形成貫穿孔6 2，在保險絲形成領域5 4， 5 7的上部形成貫穿孔6 3，6 4，而在刮除領域S R之 配線5 8的上部形成貫穿孔6 5。 接著，在貫穿孔6 2〜6 5的內部形成插塞6 6，插 本紙張尺度適用中國國家標準（CNS)A4規格（210*297公釐） -15 - I ----^1---訂 ------1·線 Ί (請先間讀背面之注意事項再瑱寫本頁) A7 463320 _ B7__ 五、發明說明（13 ) (請先閱讀背面之注意事項再填寫本頁) 塞6 6則是例如藉由噴濺法在氧化矽膜6 1的上部堆積 T i膜，更在藉由C V D法在其上部堆積完T 1 N膜與W 膜後，對該些膜實施平坦蝕刻’而殘留在貫穿孔6 2〜 _ 6 5之內部而形成。 接著，在氧化矽膜6 1的上部形成第3層的配線（最 上層配線）6 7，6 8，6 9 ’ 7 0。在第3層的配線 6 7〜7 0中，被形成在記憶體陣列（M A R Y )的配線 ，則通過上述貫穿孔6 2，在電氣上與第2層的配線5 3 連接，而被形成在保險絲領域的配線6 8，6 9，則通過 上述貫穿孔6 3，64，在電氣上與第2層的配線54， 5 7連接，·而被形成在刮除領域s R的配線7 0，則通過 上述貫穿孔6 5，在電氣上與第2層的配線5 8連接。 經濟部智慧財產局員工消費合作社印製 第3層的配線6 7〜7 0 ’則是在例如藉由噴濺法’ 在氧化矽膜6 1的上部依序堆積完T i N膜.A 1合金膜 、T i膜，以及T i N膜後’以光阻膜當作掩罩進行乾蝕 刻，而藉著對該些膜實施蝕刻而形成u此外’第1 4圖係 表經由貫穿孔6 5，第2層的配線5 8以及貫穿孔5 5 ’ 而在電氣上與保險絲F a連接之第3層的配線7 0之刮除 領域S R的放大斷面圖。 接著，如第1 5圖所示，在第3層的配線（最上屑配 線）6 7〜7 ◦的上部堆積鈍化膜7 1。鈍化膜7 1 ’則 例如由藉由電漿C V D法所堆積之氧化矽膜與氮化矽膜之 積層膜所構成。 其次，則在鈍化膜7 1的上部塗佈感光性聚醯亞胺樹 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -16 - 4 6 33 2 0 A7 ___ B7_ 五、發明說明（14 ) (請先閱讀背面之注意事項再填寫本頁) 脂，接著，使用已經形成了一定圖案之光罩，在讓感光性 聚醯亞胺樹脂曝光後，藉著進行顯像，而在鈍化膜7 1的 上部形成一定的領域經開孔的樹脂層7 2。 • 如第1 5圖所示，上述樹脂層7 2，係在被形成在保 險絲形成領域的保險絲F b的上部形成開孔（第1開孔） 7 3。又，雖然未圖示，但是上述樹脂層7 2，則連在晶 片領域1A內之形成有接合墊BP之領域（參照第1圖） 的上部也形成開孔。 第1 6圖係表被形成在刮除領域SR之樹脂層7 2之 圖案的平面圖，第17圖係表沿著第16圖之a — a >線 的斷面圖。 如圖所示，刮除領域S R的樹脂層7 2，則只被形成 經濟部智慧財產局員工消費合作社印製 在保險絲F a之上層的導電層，亦即，被形成在貫穿孔 5 5之內部的插塞5 6 ，第2層配線5 8 ，5 9 ，被形成 在貫穿孔6 5之內部的插塞6 6以及第3層配線7 0的上 部，而未被形成在其他的領域。又，在覆蓋第3層配線 7 0之端部的樹脂層7 2，則形成用於形成測試墊T P的 開孔7 4。 上述樹脂層7 2的圖案，則可以藉由針對位在保險絲 F a之上層的導電層’亦即，插塞5 6，第2層配線5 8 ，59，插塞66，以及第3層配線70的圖案實施OR 處理，而製作附加用於形成上述測試圖案T P之開孔7 4 圖案的合成圖案，以該合成圖案作爲光罩，而藉著對感光 性聚醯亞胺樹脂進行曝光，顯像而形成。又，在製作該合 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 -17- 463320 A7 B7_ 五、發明說明（15 ) 成圖案之際，最好是考慮到上述插塞5 6，第2層配線 5 8，5 9 ，插塞6 6，第3層配線7 0以及開孔7 4之 不同導電層間的對位偏移，而製作已經擴大一相當於該些 _對位偏移的量的合成圖案。 接著，如第1 8圖，第1 9圖所示，以上述樹脂層 7 2作爲掩罩，藉著對鈍化膜7 1實施乾蝕刻，則在被形 成在保險絲形成領域之用於救濟缺陷的保險絲F b的上部 形成開孔7 5，而在與此之同時，則在刮除領域S R形成 測試墊T P，以及在晶片領域1 A內形成接合墊B P。 藉著以電容元件的上部電極來形成保險絲元件，可以 減低開孔7 5的縱橫比，而容易形成開孔7 5，且提高良 品率。 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 又，雖然也在刮除領域S R形成開孔’但是該開孔是 一未到達保險絲F a的深度。因此，在刮除領域中，在形 成開孔時之因爲乾蝕刻所造成之傷害即不會及於已形成保 險絲F a的導體層以及位在其下層的導體層。亦即’在刮 除領域S R中，可以自由地使用已形成保險絲F 3的導體 層以及位在其下層的導體層，而該些導體層上也可以不覆 蓋感光性樹脂層7 2。除了提高刮除領域S R的配線自由 度外，也可以減低感光性樹脂層7 2的面積。 此時，雖然刮除領域S R的鈍化膜7 1以及位在其下 屑的絕緣膜同時被蝕刻而削除，但是由於插塞5 6、第2 層配線5 8，5 9，插塞6 6以及第3層配線7 〇的上部 是被樹脂層7 2所覆蓋’因此’該些導電層不會被_刻所 本紙張尺度適用中國國家標準（CNS)A4規格<210x 297公釐） -18- 經濟部智慧財產局員工消費合作社印製 4 b 33 2 Ο A7 _____B7_____ 五、發明說明（16 ) 破壞。又，該蝕刻，由於是在被形成在保險絲形成領域之 用於救濟缺陷之保險絲F b之上部的絕緣膜薄到某個程度 時會停止，因此’位在與保險絲F b同一層的保險絲F a •不會被該蝕刻所削去。 之後，則進行缺陷單元的檢測，當檢査出缺陷單元時 ，會通過開孔7 5，將雷射照射在被形成在保險絲形成領 域之用於救濟缺陷用的保險絲F b上，切斷保險絲F b ’ 藉著切換成多餘電路，而救濟發生缺陷的單元。 接著，藉著以分割刀來切斷半導體晶圓1的刮除領域 S R，而將半導體晶圓1分割成晶片。此時，在刮除領域 SR，由於只在用於構成TEG之導電層的上部形成樹脂 層7 2，因此能夠抑制分割刀的壽命降低。 以上雖然是根據實施形態來具體地說明本發明人所提 出之發明，但是本發明並不限於上述的實施形態，只要是 在不脫離其要旨的範圍內，當然可以進行各種的變更。 在上述的實施形態中，雖然是使用資訊儲存用電容元 件的上部電極材料來形成保險絲，但是當然也可以適用在 例如以低電阻單晶矽，高熔點金屬矽化物等的其他的電極 配線材料來形成保險絲的情形。又，當然也可以適用在 D R A Μ以外之記憶體L S I ( S R A Μ，不揮發性記憶 體等）之保險絲開孔製程中。 在本案所揭露之發明中，若是簡單地說明由代表者所 能夠得到的效果即如下。 根據本發明，可以抑制在將晶圓分割成晶片之過程中 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐）-19- (請先閲讀背面之注意事項再填寫本頁) 衣.— — !---訂- 463320 A7 B7 五、發明說明（17 ) 所使用之分割刀的壽命的減低情形，且能夠防止形成在刮 除領域之T E G遭受到破壞。又，藉著以感光性樹脂來構 成塗佈在晶圓之表面上的樹脂層，可以減低晶圓的製程數 •。因此，藉此可以減低半導體積體電路裝置的製造成本。 圖面的簡單明： 第1圖係表作爲形成有本發明之D RAM之一實施形 態的半導體晶圓1之一部分的平面圖。 第2圖至第1 5圖，以及第1 7圖至第1 9圖係表作 爲本發明之一實施形態之D R A Μ之製造方法的半導體晶 圓之主要部分的斷面圖。 第1 6圖係表被形成在刮除領域s R之樹脂層之圖案 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 的平面圖。 主要元件對照 1 半導體晶圓 1 A 晶片領域 MARY 記憶體陣列 Fa 第1保險絲 Fb 第2保險絲 SR 刮除領域 WD 字元驅動器 Rc 多餘電路 BP 接合墊 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 633 2 Ο Α7 Β7 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 五、發明說明（18
TP 2 3 ' 4 6 7 8 9a 13 16 17 18 19
20 21 22 28 35 BL 38,39 41 44
45 45 A ) 測試墊 p型阱 n型半導體領域 n型阱 元件分離溝 閘極氧化膜 閘極 η_型半導體領域 氮化矽膜 S〇G膜 氧化矽膜 氧化矽膜 接觸孔 接觸孔 插塞 貫穿孔 氧化矽膜 插塞 位元線 氧化矽膜 W膜 氮化矽膜 下部電極 非晶矽膜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -21 - 4 6 33 2 0 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（19 ) 46 T a 2 ◦ 5 膜 47 上部電極 48 貫穿孔 49 插塞 50 氧化砂膜 73 溝 51 氧化矽膜 52 氧化矽膜 53,54,57,5 8,59 第2層的配線 55 貫穿孔 56 插塞 60,61 氧化夕膜 62，6 3，64，65 貫穿孔 66 插塞 67-70 第3層的配線 71 鈍化膜 72 樹脂層 73 第1開孔 74 開孔 75 開孔 C 資訊儲存用電容元件 ------------^--------訂·--------1 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -22-

Claims (1)

  1. 8θ8 ABaD 463320 六、申請專利範圍 1 . 一種半導體積體電路裝置之製造方法，其特徵在 於： 備有：針對在半導體晶圓之主面所規劃之多個晶片領 域內的第1領域形成多個半導體元件以及配線的第1過程 ) 在上述第1過程中，藉著對構成上述半導體元件或上 述配線之任一者的第1導電層實施圖案，而在上述半導體 晶圓之主面的刮除領域形成第1保險絲，且在上述晶片領 域內的第2領域形成第2保險絲的第2過程； 藉著針對被形成在上述半導體晶圓之主面上的第3導 電層實施圖案，而在上述刮除領域形成第1墊，且，上述 第1墊與上述第1保險絲，則經由被形成在位在上述第1 導體層之上層的第2導電層，而在電氣上連接的第3過程 t 當在已經形成了上述第3導電層之上述半導體晶圓之 主面上形成鈍化膜後，則在G經形成了上述鈍化膜之上述 半導體晶圓之主面上形成具有感光性之樹脂層的第4過程 藉著針對上述樹脂層實施曝光、顯像，形成一在被形 成在上述刮除領域之上述第1墊的上部具有第1開孔，而 在被形成在上述第2領域之上述第2保險絲的上部則具有 第2開孔之上述樹脂層的第5過程及； 利用已經形成了上述第1以及第2開孔之上述樹脂層 作爲掩罩，藉著針對位在上述第1開孔之下部的上述鈍化 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） I----I-----II - ^ i 1 I----1------ (請先閱讀背面之注項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -23- ο ΛΙ 3 3 b 4 δδδΰ ABCS 六、申請專利範圍 膜實施蝕刻，而讓上述第1墊露出，藉著針對位在上述第 2開孔之下部的上述鈍化膜實施蝕刻，而在位在上述第2 保險絲之上部的絕緣膜形成用於切斷保險絲之開孔的第6 過程， 在上述刮除領域中，上述樹脂層則被覆位在上述第1 保險絲之上層的第2以及第3導電層的圖案。 2 .如申誚專利範圍第1項之半導體積體電路裝置之 製造方法，上述第2保險絲是一用來救濟缺陷的保險絲。 3 .如申請專利範圍第1項之半導體積體電路裝置之 製造方法，上述第2保險絲是一可藉由雷射照射而被熔斷 的保險絲。 4 .如申請專利範圍第1項之半導體積體電路裝置之 製造方法，將探針抵在上述第1墊進行上述第1保險絲之 電氣特性檢查。 5.如申請專利範圍第1項之半導體積體電路裝置之 製造方法，藉著利用分割刀來分割上述刮除領域，而將上 述半導體晶圓分割成晶片。 經濟部智慧財產局員工消費合作社印製 (靖先閱讀背面之注意事項再填寫本頁) 6 .如申請專利範圍第1項之半導體積體電路裝置之 製造方法，在上述刮除領域形成T E G。 7 .如申請專利範圍第1項之半導體積體電路裝置之 製造方法，在上述刮除領域屮，上述樹脂層的圖案是一擴 大相當於相對於位在上述第1保險絲之上層的導電層的對 位偏移量的圖案u 8.如申請專利範圍第1項之半導體積體電路裝置之 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐〉 -24- ο 2 3 3 6 4 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 製造方法，上述樹脂層係由感光性聚醯亞胺樹脂所構成》 9 .如申請專利範圍第1項之半導體積體電路裝置之 製造方法，上述第1導電層是一電容元件的電極材料。 1 0 . —種半導體積體電路裝置，其主要是針對一備 有形成在半導體基板上的Μ I S F E T，具有在電氣上與 上述MI SFET連接的第1電極、面向上述第1電極的 第2電極，及位在上述第1與第2電極間之介電體膜的電 容元件，以及被形成在上述半導體基板上之用於救濟缺陷 之保險絲元件而構成的半導體積體電路裝置，其特徵在於 上述電容元件之第2電極的保險絲元件係在同一導電 層中被構成3 1 1 .如申請專利範圍第1 0項之半導體積體電路裝 置，更者，具有被形成在上述電容元件以及保險絲元件之 絕緣膜，而在上述絕緣膜，則在上述保險絲元件上的領域 形成開口。 1 2 ·如申請專利範圍第1 0項之半導體積體電路裝 置，上述第2電極以及保險絲元件係由金屬層所構成。 1 3 . —種半導體積體電路裝置，其主要是針對一備 有被形成在半導體基板上的Μ I S F Ε Τ，被形成在上述 MI SFET上的第1絕緣膜，被形成在上述第1絕緣膜 上，而具有多個溝的第2絕緣膜，具有沿著上述溝的側壁 而被配置之第1電極，面向上述第1電極的第2電極及位 在上述第1與第2電極之間的介電體膜的電容元件，以及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- --------,---1 - A--------訂---------線 (請先閱讀背面之注意事項再填寫本頁> οςοοοοΰ ABCD 463320 六、申請專利範圍 被形成在上述半導體基板上之用於救濟缺陷的保險絲元件 而構成之半導體積體電路裝置，其特徵在於： 上述電容元件的第2電極與保險絲元件係在同一導電 層中被構成。 1 4 _如申請專利範圍第1 3項之半導體積體電路裝 置，上述保險絲元件位在上述第2絕緣膜上。 1 5 .如申請專利範圍第1 3項半導體積體電路裝置 ，上述第2電極與上述保險絲元件是由同一材料所形成。 1 6 ·如申請專利範圍第1 5項之半導體積體電路裝 置，上述第2電極與上述保險絲層係由氮化鈦所形成。 1 7 .如申請專利範圍第1 3項之半導體積體電路裝 置，更者，具有被形成在上述電容元件以及保險絲元件上 的第3絕緣膜，而在上述第3絕緣膜，則在上述保險絲元 件上形成開口。 1 8 —種半導體積體電路裝置，其主要是針對一備 有半導體基板，位在上述半導體基板上的多個的字元線， 經由第1絕緣膜而被形成在上述字元線上的多個資料線， 經由第2絕緣膜而被形成在上述資料線上的多個電容元件 ，以及被形成在上述半導體基板上的用於救濟缺陷的保險 絲元件而構成的半導體積體電路裝置，其特徵在於： 上述電容元件係由第1及第2電極，以及位在上述第 1及第2電極間的介電體膜所構成，而上述第2電極與上 述保險絲元件則是在同一導電層中被形成。 i 9 .一種半導體積體電路裝置之製造方法，其主要 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -26 - (請先閱讀背面之注意事項再填寫本頁) 於--------^-------I 經濟部智慧財產局員工消費合伟社印制^ A8B8C8D8 463320 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 是針對一·具有在半導體基板的主面形成由Μ I S F E T與 電容元件所構成之記憶單元的第1領域，以及形成有用於 救濟缺陷之保險絲元件之第2領域的半導體積體電路裝置 之製造方法，其特徵在於，備有： (a )在半導體基板上的第1領域形成Μ I S F ΕΤ 的過程， (b )在上述Μ I S F Ε Τ上形成第1絕緣膜的過程 t (C )在上述第1絕緣膜上形成成爲電容元件之第1 電極之第1導電層的過程； (d )在上述第1電極上形成電容元件之介電體膜的 過程及； (e)在上述第1領域的上述介電體膜上以及第2領 域堆積第2導體層’在上述第1領域形成上述電容元件之 第2電極，在上述第2領域形成上述保險絲元件的過程。 經濟部智慧財產局員工消費合作社印製 2 〇 . 一-種半導體積體電路裝置之製造方法，其主要 是針對一具有在半導體基板的主面形成由Μ I S F E 丁與 電容元件所構成之記憶單元的第1領域1以及形成有用於 救濟缺陷之保險絲元件之第2領域的半導體積體電路裝置 之製造方法，其特徵在於：備有： (a )在半導體基板上的第1領域形成Μ I S F Ε Τ 的過程； (b )在上述Μ I S Κ Ε Τ上形成第1絕緣膜的過程 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公爱） -27- SS88 AKCD 463320 六、申請專利範圍 (C)在上述第1絕緣膜上形成具有多個溝之第2絕 緣膜的過程： (d )沿著上述第2絕緣膜之溝的側壁形成成爲電容 元件之第1電極的第1導電層的過程； (e )在上述第1電極上形成電容元件之介電體膜的 過程及， (f)在上述第1領域的上述介電體膜上以及第2領 域的上述第2絕緣膜上堆積第2導體層，在上述第1領域 形成上述電容元件的第2電極，在上述第2領域形成上述 保險絲元件的過程。 2 1 .如申請專利範圍第2 0項之半導體積體電路裝 置之製造方法，更具有： (g )在上述電容元件上形成第3絕緣膜的過程及； (h )在上述第2領域之上述保險絲元件上，在上述 第3絕緣膜形成開口的過程。 2 2 . —種半導體積體電路裝置之製造方法，其主要 是針對一具有在半導體基板的主面形成由Μ I S F E T與 電容元件所構成的記憶單元之第1領域’形成有用於救濟 缺陷之保險絲元件之第2領域，以及形成有測試用元件的 第3領域的半導體積體電路裝置之第3領域的半導體積體 電路裝置之製造方法，其特徵在於： (a )在半導體基板上的第1領域形成Μ I S F Ε Τ 的過程： (b)在上述ΜΪ SFET上形成第1絕緣膜的過程 --------/----1. 4·--------訂------II ·線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -28- 4 633 2 Ο A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 ， (c )在上述第1絕緣膜上堆積第1導體層，而在上 述第1領域形成上述電容元件之第1電極的過程； (d)在上述第1電極上形成電容元件之介電體膜的 過程， (e )在上述第1領域的上述介電體膜上以及第2領 域及第3領域堆積第2導體層，在上述第1領域形成上述 電容元件的第2電極，在上述第2領域形成保險絲用元件 ，而在上述第3領域形成上述測試用元件的第1導體片的 過程： (f)在上述第2導體層上形成第2絕緣膜的過程： (g )在上述第2絕緣膜上堆積第3導體層，而在上 述第3領域形成可與上述第1導體片連接之第2導體片的 過程； (h )在上述第3導體層上形成第4絕緣膜的過程； (i)在上述第4絕緣膜上形成具有多個開口之感光 性樹脂膜的過程及； (j )在設於上述感光性樹脂膜的開口部，對上述第 4絕緣膜實施蝕刻的過程， 在上述第3領域中，上述感光性樹脂膜被覆上述第2 導體片。 2 3 .如申請專利範圍第2 2項之半導體積體電路裝 置之製造方法，上述感光性樹脂膜’在上述第2開口具有 可讓上述保險絲元件露出的開口。 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） _ 29 - --------.----^i·!--訂---------線 (請先閲讀背面之注意事項再填寫本頁)
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3566133B2 (ja) * 1999-05-11 2004-09-15 セイコーインスツルメンツ株式会社 半導体装置の製造方法
US6611010B2 (en) * 1999-12-03 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device
US6838367B1 (en) * 2000-08-24 2005-01-04 Micron Technology, Inc. Method for simultaneous formation of fuse and capacitor plate and resulting structure
JP3977578B2 (ja) * 2000-09-14 2007-09-19 株式会社東芝 半導体装置および製造方法
US6642084B2 (en) * 2001-01-05 2003-11-04 Micron Technology, Inc. Methods for forming aligned fuses disposed in an integrated circuit
JP3983996B2 (ja) * 2001-04-23 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置
US20040159906A1 (en) * 2002-05-01 2004-08-19 Shingo Hashimoto Semiconductor device and blowout method of fuse
JP2003023138A (ja) * 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
JP2003229480A (ja) * 2002-02-01 2003-08-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100466984B1 (ko) * 2002-05-15 2005-01-24 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법
US6897110B1 (en) * 2002-11-26 2005-05-24 Advanced Micro Devices, Inc. Method of protecting a memory array from charge damage during fabrication
US20050023260A1 (en) * 2003-01-10 2005-02-03 Shinya Takyu Semiconductor wafer dividing apparatus and semiconductor device manufacturing method
KR20040069665A (ko) * 2003-01-30 2004-08-06 주식회사 하이닉스반도체 에스램 셀 및 그의 제조방법
US7067385B2 (en) 2003-09-04 2006-06-27 Micron Technology, Inc. Support for vertically oriented capacitors during the formation of a semiconductor device
US7125781B2 (en) * 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
US7387939B2 (en) * 2004-07-19 2008-06-17 Micron Technology, Inc. Methods of forming semiconductor structures and capacitor devices
KR20060009444A (ko) * 2004-07-22 2006-02-01 삼성전자주식회사 반도체 소자의 배선 및 그 형성방법.
US7202127B2 (en) * 2004-08-27 2007-04-10 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7439152B2 (en) * 2004-08-27 2008-10-21 Micron Technology, Inc. Methods of forming a plurality of capacitors
US20060046055A1 (en) * 2004-08-30 2006-03-02 Nan Ya Plastics Corporation Superfine fiber containing grey dope dyed component and the fabric made of the same
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
KR100629357B1 (ko) * 2004-11-29 2006-09-29 삼성전자주식회사 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법
US7320911B2 (en) * 2004-12-06 2008-01-22 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7477130B2 (en) * 2005-01-28 2009-01-13 Littelfuse, Inc. Dual fuse link thin film fuse
US7557015B2 (en) * 2005-03-18 2009-07-07 Micron Technology, Inc. Methods of forming pluralities of capacitors
EP1722466A1 (en) * 2005-05-13 2006-11-15 STMicroelectronics S.r.l. Method and relative circuit for generating a control voltage of a synchronous rectifier
US7544563B2 (en) * 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7517753B2 (en) * 2005-05-18 2009-04-14 Micron Technology, Inc. Methods of forming pluralities of capacitors
JP2006344635A (ja) * 2005-06-07 2006-12-21 Matsushita Electric Ind Co Ltd 評価用半導体装置
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7199005B2 (en) * 2005-08-02 2007-04-03 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
KR100790974B1 (ko) * 2005-12-01 2008-01-02 삼성전자주식회사 퓨즈 포커스 디텍터를 구비한 반도체 소자 및 그 제조방법과 이를 이용한 레이저 리페어 방법
US7700441B2 (en) * 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7557013B2 (en) * 2006-04-10 2009-07-07 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7602001B2 (en) * 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
KR100791340B1 (ko) * 2006-09-04 2008-01-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7902081B2 (en) * 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US7785962B2 (en) * 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7682924B2 (en) 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8388851B2 (en) * 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
KR101043832B1 (ko) * 2008-03-11 2011-06-22 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8274777B2 (en) * 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US7759193B2 (en) * 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8946043B2 (en) 2011-12-21 2015-02-03 Micron Technology, Inc. Methods of forming capacitors
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
US8754508B2 (en) * 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
EP3821279A4 (en) * 2018-07-12 2022-03-16 Shenzhen Xpectvision Technology Co., Ltd. RADIATION DETECTOR MANUFACTURING METHODS
CN114975485B (zh) * 2022-06-14 2024-08-13 福建华佳彩有限公司 一种改善金属氧化物绝缘层氧化硅龟裂及针孔的制备方法
CN115802745B (zh) * 2022-11-21 2024-05-17 长鑫存储技术有限公司 半导体器件的制作方法、半导体器件以及dram

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0225055A (ja) 1988-07-13 1990-01-26 Hitachi Ltd 半導体記憶装置
JP2713178B2 (ja) * 1994-08-01 1998-02-16 日本電気株式会社 半導体記憶装置およびその製造方法
JPH0951038A (ja) * 1995-08-07 1997-02-18 Matsushita Electron Corp 半導体装置およびその製造方法
JP3402029B2 (ja) * 1995-11-30 2003-04-28 三菱電機株式会社 半導体装置の製造方法
TW442923B (en) * 1998-03-20 2001-06-23 Nanya Technology Corp Manufacturing method of DRAM comprising redundancy circuit region
US6124165A (en) * 1999-05-26 2000-09-26 Vanguard International Semiconductor Corporation Method for making openings in a passivation layer over polycide fuses using a single mask while forming reliable tungsten via plugs on DRAMs
US6180503B1 (en) * 1999-07-29 2001-01-30 Vanguard International Semiconductor Corporation Passivation layer etching process for memory arrays with fusible links

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