TW451381B - Semiconductor manufacturing method capable of improving the yield rate - Google Patents

Description

^ 4 513 8)1

五、發明說明（1) 發明領域： 、 本發明係關於一種半導體裝置製造方法，其適用於製 造許多種類的產品。 相關技術說明： 在一製造半導體裝置的習知技術方法中，如一M0S裝 置（示於JP-A-3-196655 與JP-A-3-268441 )，探測塾 (Probe pads)與一較低的鋁接線層（wiring layer)同 時形成以完成一監測M0S元件。接著，藉由探針置於探測

塾上’在監測M0S元件上執行一測試操作。稍後將有詳細 說明。 以上所述的習知技術方法中，然而，實際上當測試操 作指示出監測M0S元件已無法挽救裝置的後段製程時，製 造良率低。 為了改善製造良率’已提議探測墊與閘極電極層同時 形成（示於 JP-A-1-1 94433、JP-A- 1-201 964 與 JP-A-4-21 5451 )。既然這樣’在測試操作指示出監測M〇s 元件已失效之後，裝置的後段製程得以挽救，其可能增加 製造良率。然而’上述元件若報廢，製造良率依舊低。 發明概述： 本發明的目的在於揭示一種能夠增加製造良率之半導 體裝置製造方法。 根據本發明，在半導體裝置製造方法中，探測塾與中

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間導電層同時形成’並且藉由放 艏裝置上執行一測試操作^挺龙休針於探測墊上在半導 得的半導體裝置特性執行後段製程攸照藉由測試操作所獲 由於後段製程，如鋁接^製程依昭 性而改變’可以製造出許多種 二所測試的半導體特 屋0口，增加其製造良率。 圖式之簡單說明： 從以下說明，如比 楚瞭解本發明，其中： 較習知技術與參照$附圖式將更清 第1A、1B、1C、1D及圓係為解釋製 習知技術方法剖面圖； 造半導體裝置之 第2圖係為第1E圖的裝置平面圖； 第3A、3B及3C圖係為解釋根據本發明 艨裝置製造方法的剖面圖； 第一實施例半導 第4圖係為第3C圖的裝置平面圖； 第5圖係為解釋籍由第3A、3B及3C圖方法所製造的裝 窠（晶圓或貨品）後段製程流程圖； 第6圖係為解釋根據本發明第二實施例半導體裝置製 造方法的剖面圖；以及 第7圖係為第6圖的裝置平面圖。 [符號說明] 1-梦基底；2 -氧化梦層；3~閘極氧化令層；4〜閘極電 極層；5~ N+型雜質擴散區；6〜高溫氧化矽層；7〜石夕化鱗

在 513 81 五、發明説明（3) 3丄?二中Λ導電層；7b、7c、7d、9，_;8〜_ 矽玻璃，10〜氮氧化矽層。 較佳實施例之詳細說明： 在說明較佳實施例之前’將參照第1A、1B、lc、1D、 IE 以及2 圖（示於jp_A_3 —1 96655 與Jp_A 3 —26844 說明製造半導體裝置的習知技術方法e ,首先，參照第1A圖，藉由使用局部氧化矽（L〇c〇s ) 製程熱氧化一 P -型單晶矽基底而生長出一場域氧化矽層 2。接著，熱氧化氧化矽基底〗以形成一閘極氧化矽層3。 接著，以化學氣相沈積（CVD)沈積一複晶矽層並a接著 以微影蝕及刻製程將複晶矽層圖案化以形成一閘極電極層 4。接著，N型雜質離子，如砷離子，順著閘極電極層4方胃 ，佈植入自對準的矽基底1中以形成1^+型雜質擴散區5。接 著’具有良好階躍式覆蓋率（step coverage )特性的高 溫氧化矽（HTO)層6，藉由一高溫CVD製程沈積於整個表 面上。 接下來’參照第1B圖，藉由濺鍍製程或同類製程沈積 一石夕化鶴（WSi)層於整個表面上，且藉由微影及蝕刻製 程將WSi層圖案化以形成一WSi層7 »注意到用作於接地層 或電源供應層的WSi層7經由接觸窗（未展示）連接於01^層6 到碎基底1内。 ' 接下來，參照第1C圖’藉由CVD製程將硼碌石夕玻璃 (BPSG )玻璃沈積於整個表面上。

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4513 8 1 五、發明說明（4) 接：來，參照第1D圖，藉由微影及钱刻製程在霞層 8 'HTO層6以及閘極氧化石夕層资 ’續3内貫穿形成接觸窗（C〇Nt )° ▲最後’參照Π，藉由濺鍍製程將鋁層沈積於整個

ί面上’且將15層圖案化以形成探測墊9。接著，藉由CVD 製程將氣氧化石夕（SiON)層沈積於整個表面±，且藉由微 影餘及刻製程將Si ON層圖案化以暴露出探測墊9。 第2圖係為第1E圖的裝置平面阁 測職元件。 置千面圖。因此’就完成一監 可藉由在監測M0S元件上放置探針於探測墊9上 測試操作。 在上述的習知技術方法中’然而，由於探測塾g與用 作於較低接線層的銘層同時形成，實際上當測試 、 出監測M0S元件已無法挽救裝置的後段製程時，製造良^率 為了改善製造良率，已提議探測墊與閘極電極 形成（示於JP-A-1-1 9443 3、JP-A-1-20 1 964 與 JP-A-4-21 5451 )。既然這樣，在測試操作指示出監 元件已失效之後’裝置的後段製程得以挽救，其可处 製造良率。然而’上述元件若報廢，製造良率依舊2 口 根據本發明第一實施例適用於製造半導體裝置-° 法’現在將參照第3A、3B、3C、4以及第5圖作解释。 首先，參照第3A圖，如同第1A圖的方式，藉 S 。 LOCOS製程熱氧化一P-型單晶矽基底而生長屮 使用 文® 一場域氧化

五、發明說明（5) 梦層2。接著，熱氧化氧化矽基底1以形成一閘極氧化石夕層 3 接著，以CVD沈積一複晶石夕層，並接著以微影及餘刻製 程將複晶矽層圖案化以形成一閘極電極層4 β接著，N型雜 質離子，如砷離子，順著閘極電極層4方向佈植入自對準 的石夕基底1中以形成N+型雜質擴散區5。接著，具有良好階 躍式覆蓋率特性的HTO層6，藉由高溫CVD製程沈積於整個 表面上。 接下來’參照第3 B圖’藉由微影及银刻製程於〇層6 與閘極氧化矽層3内貫穿出接觸窗CONT « 士最後，參照第3C圖，藉由濺鍍製程或同類製程在整個 取面上沈積一WSi層，且藉由微影及银刻製程將㈣土層圖案 化以形巧WSi層7a、7b、7c以及7d。注意到7d在第3C圖中 並無展示出’而是展示於第4圖。用作於接地層或電源供 應層的WSi層7a經由接觸窗（未展示）連接於訂〇層6到矽 基底1内》另一方面，WSi層7b、7c以及7d兩作於探測墊。 第4圖係為第3C圖的裝置平面圖。 如此，一監測MOS元件就完成了。 藉由在監測MOS元件上放置探針於WSi層（探測墊） 7 b、7 c以及7 d可執行測試操作。 如第5圖中所說明，完成以上所提的測試操作之後， 控制進行到步驟502，決定監測M〇s元件的特性是否高於第 一等級α。只要監測MOS元件的特性高於第一等級“，控 制會進行到步驟503，其中具有一相對較小電路邊限二 (circuit margin)之較低及較高鋁製接線層形成於後段 4 51 3 8 1 五、發明說明（6) 製程以生產A產品。於步驟502 ’若M0S元件的特性未高於 第一等級α，控制會進行到步驟5 〇 4。 於步驟504，其決定監測M0S元件的特性是否高於第二 等級/5 (<α)。只要監測M0S元件的特性高於第二等級 召’控制會進行到步驟5〇5，其中具有一相對較中等電路 邊限（circuit margin)的較低及較高鋁製接線層形成於 後段製程以生產B產品。於步驟504 »若M0S元件的特性未 高於第二等級冷，控制會進行到步驟506。 於步驟506，其決定監測M0S元件的特性是否高於第三 等級r ( < yS ) β只要監測M0S元件的特性高於第三等級 γ，控制會進行到步驟507 ’其中具有一相對較大電路邊 限（circuit margin)的較低及較高銘製接線層形成於後 段製程以生產C產品。於步驟506，若M0S元件的特性未高 於第三等級7，控制會進行到步驟5 0 8，其報廢的晶圓 (或貨品）包括此監測M0S元件。 因此，各種產品可按照監測Μ 0 S元件的特性生產，增 加其製造良率。 在第6圖中’說明了本發明的第二實施例，在測試操 作之前，藉由CVD製程將一BPSG層沈積於整個表面上，並 接著藉由微影及蝕刻製程於BPSG層内貫穿出接觸窗 C0NT’。 第7圖係為第6圖的裝置平面圖。 藉著經由接觸窗C0NT，在監測M0S元件上放置探針於 WSi層（探測墊）7b、7c以及7d可執行測試操作。

第9頁 451-3 8 1 五、發明說明（7) 在第二實施例中’監測MOS元件的特性可由考慮在 於沈積BPSG層的CVD製程中熱產生的影響來決定，其可準 確地決定出監測MOS電晶體的特性。 ' 同樣’在第二實施例中，與第一實施例的第5圖所說 明的一樣，完成鋁接線形成程序。 在上述的實施例中，可藉由CVD製程將複晶發製成 7a、7b、7c以及7d層以取代WSi。 如上文所解釋的，根據本發明，由於各種產品可按照 監測MOS元件的特性生產’所以可增加製造良率。 第10頁

Claims (1)

1. 5 i 3 8 f, 六、申請專利範園 1. 一種半導體製造方法，包括下列步驟： 探測塾（7b、7c、7d )與一甲間導電層（7a )同時形 成； 以探針放置於上述探測塾上，在上述半導體裝置上執 行測試操作；以及 按照藉由上述測試操作所獲得的上述半導體裝置特性 於上述半導體裝置上執行後段製程。 2. 如申請專利範圍第1項所述之方法，其中上述中間 導電層包括接地層與電源供應層之至少一層。 3. 如申請專利範圍第1項所述之方法，其中矽化鎢製 的上述探測墊與上述中間層以濺鍍製程製造。 4. 如申請專利範圍第1項所述之方法，其中複晶矽製 的上述探測塾與上述中間層以化學氣相沈積製程製造。 5·如申請專利範圍第1項所述之方法，其中上述後段 製程執行步驟包括一紹接線詹形成的步驟。 6. 如申請專利範圍第5項所述之方法，其中上述鋁接 線層的電路邊限依照上述半導體裝置特性而改變。 7. 如申請專利範圍第6項所述之方法，其中上述鋁層 的電路邊限在上述半導體裝置特性較佳時較小。 8. —半導體裝置，包括： 一中間導電層（7a ); 探測墊（7b、7c、7d )，異有與上述中間導電層相同 材料；以及 銘接線層’取決於藉由在上述探測墊上的上述測試操

   第11真 六'申請專利範圍 作所獲得的上述半導體特性。 9.如申請專利範圍第8項所述之裝置’其中上述中間 導電層包括至少一接地層與電源供應層。 1 0.如申請專利範圍第8項所述之裝置’其中上述探測 墊與上述中間層由矽化鎢所製成。 11. 如申請專利範圍第8項所述之裝置’其中上述探測 墊與上述中間導電層由複晶矽所製成。 12. 如申請專利範圍第8項所述之裝置’其中上述鋁接 線層的電路邊限依照上述半導體裝置特性而改變。 13·如申請專利範圍第12項所述之裝置，其中上述鋁 層的電路邊限在上述半導體裝置特性較佳時較小。

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