TW219405B - - Google Patents

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Description

經濟部中央標準局員工消费合作社印製 3ί34ϋο 五、發明説明(1 ) 本發明,像關於電蝕含有氣化物部份或氮化物部份之 被處理物,例如電蝕具有氧化膜或氮化膜的半導體元件之 方法。 近年來,可成為撤電子學的核心之積駸電路,其積集 度已有逐年增加趨勢,隨著積集度之增加,園型宽度也逐 渐變小,且變深。可相對應於此等的薄膜加工技術,已開 發的有低壓(高真空)下乾電蝕之方法(特開昭6 1 — 256727、62-194623 等)〇 該乾電蝕方法有等電游離氣電蝕、濺射電蝕、ECR 電蝕、磁控管讀蝕及離子束電蝕。 藉此等乾電蝕法加工半導醞元件時,可》由使用氟利 昂(freon)条氣體等含有鹵素的氣體增快電蝕速度。因此 ,該方法通常被使用在反饋性離子電蝕方法(R I E)。 依據RIE方法時,由於可以保持欲«蝕試料之電蝕速度 對感光阻独刻(Photoresist)之電独速度比(選擇比) 為較大的狀態以逹成向異電蝕,更由於電蝕速度快,所以 也可以提高生産性效率。 可是,以往的RIE方法像要在半導髖元件中重要絶 緣材料之S i 〇2的薄膜電蝕加工接觸孔時,此遘擇比( 對於基板中S i之電蝕率(E/R)在其上所形成 S i 〇2膜的電蝕率之比)僳以大約1 3左右為限。該值 像表示在接觭孔被開口後矽基片將會以S i 〇2的1/ 13速度被電蝕。會發生不齊一之霄蝕速度與不均勻之 S i 〇2膜厚的現況下,必需進行一定時間、過度電蝕, (請先閱讀背面之注意事項再堉寫本頁) 丨裝· 訂 本紙張尺度適用中國國家標準(CNS>甲4規格(210 X 297公釐) -3 -
經濟部中央標準局員工消费合作社印製 五、發明説明(2 ) 確實進行接《孔之開口,因此無法避免S i基片被霣蝕為 某一程度之現象。 另一方面,在MOSLSI元件等半導觴元件中,隨 著積集度之提高而必需將接觸孔下面所形成的P—η接合 層之深度變淺,在過度電蝕中有S i基片有可能被削去逹 到P_n接合層的問題。 本發明,傺考廉到如此之點而被開發者,其目的,在 提供對於基片以高選擇比予以電蝕氣化膜或氮化膜,向異 性良好,並且可抑制撤加載(nicro-loading)效應,亦即 具有可抑制電蝕徑變小時能電蝕深度會變淺效應的含有氣 化物部份或氮物部份被處理物之電蝕方法者。 本發明,俱具備在處理容器内裝入具有氣化物部份或 気化物部份的被處理物之工程,和在處理容器内以含有齒 素元素氣駸之等電游離氣電蝕被處理物的氣化物部份或氮 化物部份之工程,在前述等電游離氣的氣氛中使其含有氣 化數4以下之含碩(C)和氣(0)的氣龌所成電蝕具有 氣化物部份或氮化物部份的被處理物之方法。 如此做為電蝕的等電游離氣琛境中,由於使含氣化數 未滿4之硪(C)與氣(0)的氣齷存在,將使含有鹵素 之氣釀分解而形成的游離基(free radical)減少,同時將 生成硝(C)。由此,將被實現向異性優異,微加載效果 被抑制,並且選擇性高的電蝕方法。 在本發明中,俱以含有鹵素氣龌之等電游離氣霣蝕被 處理物的氣化膜或氮化膜時,在等電游離氣之氣氛中使其 (請先閲讀背面之注意事项再蜞寫本頁> —裝· 訂. 本紙張尺度適用中國國家標準(CNS>甲4規格(210 X 297公釐) -4 _ :y:.940〇 a6 _B6_ 五、發明説明(3 ) 含有氣化數4以下的碩(C)與氧(Ο)之氣體者。 含有鹵素的氣腰具代表性的可為例如使用氟利昂氣體 (杜邦公司之註冊商標:氣硪氣體,例如(CHF3 ), 含有氧化數4以下的磺和氣之氣鼸,例如可使用一氣化硪 (CO)氣體,導入該氣髖於處理容器中,同時使空氣内 成為真空狀態,藉由例如高頻電源(RF電源)使之産生 等電游離氣。由該等電游離氣電蝕放置於容器内的被處理 物之氣化物部份(例如氣化膜)或氮化物部份(例如氮化 膜)〇 含有鹵素元素的氣體,以使用如CHFa , CBrF3之氟利昂,SFe , NF3及卩2等,含有氟 的氣體為宜。再者,同樣也可以使用含有氯(Ci),溴 (Br*),碘(I)等其他鹵素元素之氣體。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再埔寫本頁) 含有氣化數4以下的硪(C)和氣(0)的氣體,除 如上述C0氣體以外,還可以適當地使用COOH, HCHO, CHjCOOH, CHsOH 氣體。又,不限於 此等化合物氣體,只要含有氣化數為4以下的C和0,也 可以各別地供給C和0使此共同含於其中。例如,也可以 在處理容器的内壁形成C膜,由於把該C膜電蝕使之産生 C的氣體,再由供給0,而使C和0共存。 供給C的氣化數為4之C〇2氣體時,垂直性(向異 性)雖會提高,但是選擇比會降低,所以不理想。 如上述,使等電游離氣之氣氛中含有氣化數4以下的 C和0之氣體時,根據推測,可減少含有鹵素之氣體分解 本紙張又度適用中國國家標準(CNS)甲4規格(210 X 297公釐) -5 - Ο I 4 Ο Ο Α6 •j ^ _Β6_ 五、發明説明(4 ) 所形成的游離基,同時,還可以産生生成C之反應。即, (請先閲讀背面之注意事项再項寫本頁) 例如,使用CHF3做為鹵素元素,使用含有氣化數4以 下的C和0之氣體以C0進行霣蝕時,據推測在等電游離 氣中CHF3分子分解所形成的CF2基與被添加C0分 子間,將會産生 cf2+co->cof2+c 的化學反應。 已知CF2基會互柑反應聚合而形成氟碩条的聚合物 ,該聚合物容易堆積在小孔之底部和侧壁。因此,藉由上 述反應以減少CF2時,可抑制聚合膜的堆積,結果可提 高電蝕之垂直性(向異性),亦可抑制撤加載效應。。 經濟部中央標準局負工消費合作社印製 同時,由上述反應所生成的C,可在露出之基片表面 上形成C膜,由於該C膜可保護基片表面,而抑制基片被 電蝕。一方面,在氣化膜上,由於電蝕反應所産生的氣可 以與硪結合而形成C0或C〇2 ,所以可抑制C之堆積順 利地電蝕。結果,可提高氣化膜對基片之電蝕選擇比,再 者,對於抑制撤加載效應上而言,C亦不會有不良影礬。 再者,做為含有鹵素的氣體使用氟利昂氣醍,而做為 含氣化數4以下之C和◦的氣龌使用C◦時,C0氣體之 量最好超出氟利昂氣體之Μ。 以下,參照圖面說明採用本發明方法於磁控管電蝕方 法時的一實施例。 本紙張尺度適用中國國家標準(CNS)甲4规格(210 X 297公釐) -6 - 經濟部中央標準局8工消費合作社印製 212 4 ϋ ο Α6 _ Β6 五、發明説明(5 )
Fig.1,像顯示實施本發明的磁控管電蝕裝置之 一例,其概略構成園。 該磁控管電蝕裝置10,像具備處理容器1,和一對 電極2、 3,和磁鐵9,和電源12。 處理容器1,在其中電蝕處理被處理物5,例如半導 體晶片者,經由設在其側方下部的排氣口11,以未圖示 之排氣方法(真空泵)排氣,使其中保持真空。在該處理 容器1 ,將被設置一對對向的電極。例如圖示所示,處理 容器1之上壁成為上側電極2,底壁成為下侧電棰3。然 後,電極2與容器1的側壁係以绝緣構件14加以絶緣。 電極3係在其上部中央具有盤形之凸部(感應器)4 ,而 在該凸部4上支持有被處理物5例如半導體晶片。再者, 為了將該被處理物5確實地支持在凸部4上,設置夾盤機 構如靜電夾盤6於在凸部4上,而在其上吸著處理物5。 於上倒霄極2的内部之中,使之對向凸部4形成有盤 形的空間7,連通於該空間7形成有多數之向處理容器1 内的氣體擴散孔8。 於空間7中,連結有為導入處理氣體之氣體導入管( 未圖示),從該導入管的處理氣體經由空間7及擴散孔8 導入容器1内。再者,也可以依需要而設置處理氣釅加熱 到常溫以上之方法,藉由該加熱方法供給處理氣體。 在處理容器1外的上側電極2之上方,於被處理物5 的表面上方設置形成水平方向磁場之磁鐵9。該磁鐵9將 以馬逹等的驅動機構(未圖示)以所希望之旋轉速度旋轉 (請先閲讀背面之注意事項再填寫本頁) -裝- 訂- 本紙張尺度適用中國困家檫準(CNS)甲4规格(210 X 297公釐) -7 - 'Ίύ^ A6 B6 經濟部中央標準局貝工消費合作社印製 五、發明説明(6 ) 之,由此將在被處理物5的表面形成均勻之平行磁場。 在下供電棰3,設有能設定被處理物5的溫度設定為 所希望溫度(例如一 1 5 0 t:〜3 0 0 )之溫度調節機 構(未園示)。 在下側電極3像經由電容器1 3連接有RF電源1 2 ,該電源12像有接地。然後,於該電源12至上侧電極 2與下側電極3之間,供給高頻電力,例如供給 13. 56MHz的電力。在此雖以上側電極2做為接地 電極而在下側電極3供給高頻電力構成,但也可將下側電 極3做為接地電極而在上側電極供給高頻電力。 以如此被構成的裝置進行電蝕處理被處理物5之時, 首先,將被處理物5搬入處理容器1内,使該被處理物5 吸著於靜電夾盤6上。其後,使處理容器1内從排氣孔 1 1以真空泵(未圏示)予以排氣,使真空度成為例如 10mmTorro 接著,從空間7經由擴散孔8供給處理氣體,同時在 上側電極2與下側電極3之間由電源12供給高頻電力。 此時,將由磁鐵9在電極間被加上水平磁場,故在被處理 物5的表面將形成水平磁場,和對該磁場正交之電場,於 被處理物5的表面激發磁控管放電。由於磁鐵9在旋轉之 故,所以該磁控管放電將會均勻地瀲發。在如此的磁控管 放電,轚極間所存在之電子將會進行氣旋蓮動,由於電子 撞擊分子而使分子電離的次數增加,即使於i〇q〜 1 0_3T〇 r r之較低壓力下,也能得到1 wm/ (請先閲讀背面之注f項再項寫本頁> 丨裝. 訂· 本紙張尺度適用中國國家標準(CNS)甲4規格(2i0 X 297公釐〉 一 8 一 A6 B6 經濟部中央標準局員工消费合作社印製 五、發明説明(7 ) 〜m i η的高電独速度。 同時,該放電不僅能在如此低壓中進行轚蝕,也将能 進行更垂直之電蝕。 做為上述的處理氣體,使用含有豳素的氣體之電蝕氣 體,和含有氣化數未滿4的C和0之氣鼸。做為電蝕氣醱 ,僳如上述,以含有氣的氣讎,例如CHF3 , CBrF3之氟利昂条之氣醱,SF« , NFs ,卩2為 佳,又做為氣化數4以下之含C和0之氣體,以CO為佳 Ο 由如此的電蝕裝置10所電蝕之被處理物5 (例如半 導釀晶片)的電蝕圖案,形成為例如,在F i g. 2A、 2B所示者。在此所用之處理物5,像在半導體基片如 S i基H2 1的表面形成氧化膜例如S i 〇2膜22,而 於該S i 〇2膜22上形成感光抗蝕劑層23者。感光抗 蝕劑層23像如F i g. 2A所示,被感光電蝕(photoetching) 而形成屏蔽, 未被屏蔽的部份則被電蝕而形成電 蝕孔2 4。 本發明,不僅適用於在半導醮基片上形成氣化膜或氣 化膜的被處理物,也能適用於在氧化物或氮化物基Η上設 置半導體膜之被處理物。此時的電蝕例示如F i g. 3Α 〜3D。如F i g. 3A所示,於Si〇2基片30上形 成多S i膜31。接著,如F i g. 3B所示地在其上形 成光抗蝕劑靥32電蝕多S i膜。並如F i g. 3C所示 將抗蝕劑層3 2去除。對如此地被準備的被處理物,適用 本紙張尺度適用中國國家標準(CNS)甲4规格(210 X 297公釐) 一 9 一 {請先閲讀背面之注意事項再蟻寫本頁) 丨裝· 2194Q5 A6 B6 經濟部中央標準局具工消費合作社印製 五、發明説明(8 ) 本發明之電蝕方法,也能夠如F i g. 3D所示,於 S i 〇2基片30形成電蝕垂直性高的電蝕孔33。 再者,本發明之罨蝕方法,像做為被處理物的基片不 限於Si (單結晶),Si〇2,亦可適於使用多Si, WSi,MoSi, TiSi等其他材料。 同時,做為要電蝕加工的膜,不僅可用單獨之 S i 〇2等之氧化膜,也可適用單獨之S i N膜等的氮化 膜,亦可適用S i 〇2與呂i N之蠱層膜,且適用 S i ON膜。更且,亦可適用S i以外的氣化膜及氮化膜 ,例如,可適用 Ta2〇s, Ti〇2 , TiN。 同時,可適用於含有磷或硼等之添加物的矽酸玻璃類 之一般電蝕。 以下,對於使用本發明的方法,實際進行上述之磁控 管RIE電蝕的結果予以說明。 使用Fig.1所示的装置,使感應器4為直徑 18〇mm,在感應器4上,做為被處理物5而載置如 F i g. 2B所示的構造之矽晶片。在空間7内,做為電 蝕氣體而導入氟利昂条的氣體之CHF3氣體及做為添加 氣體的C0氣體。於空間7將此等混合而形成之混合氣體 ,經由擴散孔8擴散在矽晶片的表面附近,並使處理容器 1内之壓力成為40mTor r。從磁鐵9 一面施加 120G的磁場,而從RF霄源12供給600W之RF 電力,使之産生磁控管放電,由此時由等電游離氣進行電 蝕。 (請先W讀背面之注意事項再壤寫本頁} · —裝- 訂‘ 本紙張尺度適用中a國家標準(CNS)甲4規格(210 X 297公釐) -10 - 〇 J㈣0 〇 J㈣0 經濟部中央標準局員工消费合作社印製 A6 B6 五、發明説明(9 ) F i g. 4供表示CHFa與CO之供給比變化時( A、B、C、D點),把Si〇2 22的電蝕率(ai曲 線),Si基片之電蝕率(bi曲線),Si〇2 22的 對Si基H21之選擇比(Ci曲線),抗蝕薄123 (P 、R)的電蝕率(d:曲線)及Si〇2 22之對抗蝕剤 23的遘擇比(e /曲線)者。 再者,電蝕率之單位為A/m i η。做為CHF3與 CO的供給量之比,像以總供給量為50 sc cm,使其 比例為50:0 (以A表示),40: 10 (以B表示) ,25:25 (以C表示)及15:35 (以D表示), 分別畫出此等各比例的各值。 在電蝕加工中最重要之因素像對S i基片2 1而言, S i 〇2圏案層22之選擇比為高者。由F i g. 4可知 ,在以往只供給CHF3之R I E電蝕時,S i 〇2圏案 層對Si基片的選擇比為12. 8之值(在Ci曲線的A ),相較之下可知供給CO氣醱的B、 C、 D之選擇比有 所提升。尤其是在C0供給童比CHF3供給量多(C0 :CHF3的供給量為1 : 1以上)之C、D為16. 7 、22. 9,可知對S i基Η的圏案層S i 〇2之選擇比 變為極優異。 再者,對S i 〇2圖案層的抗蝕薄(層(例如硼砂条之 感光抗蝕劑)之蘧擇比(e,曲線),係隨著C0的添加 而直線地上升,在D則比未添加C0之A大約呈2倍。 再者,從圖中可知,S i 〇2圈案層的電蝕率(ai (請先W讀背面之注項再填寫本頁) 裝· 訂. 本紙張尺度適用中國國家標準(CNS)甲4規格(210 X 297公釐) -11 - A6 B6 219405 五、發明説明(1〇) (請先Μ讀背面之注意事项再填寫本頁) 曲線),S i基片之電蝕率(b/曲線)及抗蝕劑層的電 独率(di曲線)像隨箸CO之添加Μ的增加而約直線地 減少。 再者,在Α至D的除了 b:曲線之各曲線(ai、 c,、 di、 )的點出值,像顯示在後述之 F i g. 7的A至D之測定值霱。 F i g. 5,僳以CHF3氣體與CO氣體的流量比 做為參數,顯示試驗微加載效果之結果的圖。 在此,撤加載效果,傜指 各接觸孔的電蝕率 X 1 0 0 描劃線(scribe line)之電独率 之值將隨著接觸徑的減少而減少之效果。 圖中縱軸,係表示以10〇«m的剷線圖案部份之 S i 〇2電蝕速度所規格化的接觸孔之S i 〇2的電蝕速 度。同時,横軸表示接觸孔之大小。 經濟部中央標準局員工消費合作社印製 在 CHFa 為 50sccm, CO 為 Osccm 時, 電蝕速度在0. 8/im圖案將會降低到70%,在 0. 6wm圖案將會降低到40%。對此,在CHFa 25sccm, C25sccm,則在 0. 8/zm 匾案將 會改善到90%,在◦. 6/zm圜案將改善到80%。更 且,在 CHF;? 15sccm, C035sccm 時,電 触速度將不依附於圖案尺寸,而得知撇加載效果已被消除 本紙張尺度適用中國a家標準(CNS)甲4規格(210 X 297公釐) -12 - 405 A6 B6 五、發明説明(11) (請先閱讀背面之注意事項再壜寫本頁) F i g. 6,像使CHF3的供給it為一定( 90sccm),對此,表示CO流量為90sccm ( 以E表不),180sccm (以F表不)及270sc cm (以G表示)時之S i 〇2膜的圖案層之電蝕率(a 2曲線,S i 〇2圖案層的霄蝕率之均勻性(f曲線:以 百分率表示),S〖基Η的霣蝕率(b2曲線),園案層 對S i基片之遘擇比(C2曲線),抗蝕剤層的電蝕率( 曲線)及S i 〇2圖案層對抗蝕劑層之選擇比(e2 曲線)。 經濟部中央標準局員工消費合作社印製 F i g. 6的各圖形之狀態,係與F i g. 4之各圖 形的狀況類以,令相對於CHF3流最之CO流量一直增 大時,Si〇2的電蝕率(a2曲線),對Si基Η之 S i 〇2的電蝕率(b2曲線)及對抗蝕劑層之S i 〇2 的電蝕率将會約以直線性減少,但是,S i 〇2對3 i基 片之選擇比(c2曲線)及S i 〇2對抗蝕劑層的蘧擇比 (Θ2曲線)將會以直線性地增大,尤其是在C2曲線, 只有CHF3時的遘擇比之值原來在12. 8 (在F i g .4的A之測定值),把CO與CHF3同量加入時,其 值變成20,使C0流量為CHF,流量的2倍、3倍時 ,選擇比則更為增大,結果,確知C 0添加量像以添加和 CHF3流量同量(流量比1 : 1)以上為理想。同時, 如f曲線所示,可知即使C0的添加量增加,S i 〇2之 電蝕率的均勻性將不會變化。 再者,以F i g. 6的F之電蝕條件進行添加硼、楼 .紙張尺度適用中國國家標準(CNS)甲4規格(210 X 297公釐) 1 〇 經濟部中央標準局貝工消费合作社印製 2lD40o A6 _B6 五、發明説明(12) 的矽酸玻璃之電蝕結果,得到4400A/分的霣蝕速度 ,對S i基片之選擇比逹到57。 F i g. 7,僳顯示在F i g. 4的各氣鼸比例(A 至D)之測定值,和在各氣體比例使接觸徑(wm)變化 為1. 2、 0. 8、 0. 6的3種時之霄蝕狀態者。由該 圖可知,添加C0時,即使接觭徑度小,其電蝕深度也不 會變化,而大幅度抑制了電蝕徑變小時電蝕深度會減少的 微加載效果。 在本例之電蝕中,據推測供如上述在等電游離氣中 CHF3分子分解而形成的CF2基與被添加之CO分子 間有 C F 2 + C0->C0F2 + C 的化學反應産生。 由該化學反應,可知互相反應而聚合形成氟磺条的聚 合物之CF2基將會減少。因此,抑制了如此形成的聚合 物堆稹在小孔之底或钿壁,電蝕的垂直性將會上升,微加 載效果也将被抑制。 同時,由上述反薩生成的磺(C),於如F i g. 2B所示電蝕而露出之Si基片表面形成C膜25, Si 基Η表面將由該C膜2 5被保護,使電蝕被抑制。一方面 ,在S i 〇2膜上由於S i 〇2的電蝕反應生成之氣將與 硪結合而形成C0或C〇2,所以C的堆積將被抑制,而 本紙張尺度適用中國國家標準(CNS)甲4規格(210 X 297公釐) ~ 14 ~ (請先閲讀背面之注意事項再填寫本頁) 丨裝. 訂 經濟部中央標準局®:工消费合作社印製 212405 A6 _B6_ 五、發明説明(13) 使電蝕快速地進行。結果,S i 〇2膜之對S i基片的選 擇比將會提高。 F i g. 8偽顯示在F i g. 7B至D的電蝕之錐角 (表示電蝕溝部份的側壁之坡度:圓中0)者。在此,係 分別把接觸徑為0. 6、 0. 8、 1. 2wm時的在B至 D之錐角顯示在、t2、t3的曲線。根據此等曲線 可知,隨著C0流量之增加,錐角也會增加。尤其可得知 使C0流量成為與CHF3流量相同或以上時,錐角將加 大上升,電蝕加工的加工孔之垂直性(向異性)將會提高 。F i g. 9像顯示使F i g. 2B所示的晶片之溫度從 一30¾到150C之間變化時,霄蝕溝的錐角Θ之變化 。由該圈可知,在本發明的實施例之CHF3 + C0 (氣 體比:D,接觭徑0. 6wm),即使晶片溫度變化,錐 角0也將安定而能得到接近垂直的值,相對地,如先前的 只有CHFs (接觸徑0. 6wm)時,則錐角0將由於 溫度而有很大的變化。 如此地,由本發明方法而電蝕溝之垂直性會提高,僳 如上述,含有氣化數未滿4的C和0之氣體的效果。 再者,由該實施例被形成之C膜在電蝕後需要去除。 該C膜的去除雖然可以用任何方法進行,但是,可由在 F i g. 2 A所示的去除抗蝕劑層2 3時之灰化(ashing) 工程中同時去除。 以上所說明的由磁控管等霄游離氣電蝕裝置之霄蝕, 並限於在此說明的條件而能夠以各種條件進行。例如,處 (請先閲讀背面之注意事項再埃寫本頁) 丨裝- 訂_ 本紙張尺度適用中國國家標準(CNS>甲4規格(210 X 297公釐) _ 15 - 3134u5 A6 經濟部中央標準局8工消费合作社印製 B6_ 五、發明説明(14 ) 理容器内之鼷力傜5〜300mT 〇 r r•的範圍較適合。 再者,接通電力係依感應器之大小而被變化者,但是大約 被採用200〜1 500W。並且磁鐵将被設定為30〜 300G程度之磁場。 再者,雖然在上述實施例像對磁控管等電游離氣電蝕 的例子加以說明,但是,本發明對ECR電蝕,RIE電 蝕,通常的等電游離氣電蝕等,只要是乾電蝕則任何一種 都能適用。 圖面之簡單說明 Fig.1,像顯示為了實施鼷於本發明的電蝕方法 所使用之乾電蝕裝置的一實施例之概略構成圖, Fig. 2A、 2B,傺為了說明以Fig.1所示 的裝置被處理之半導體晶片的電蝕工程之一例用的圖, F i g. 3A〜3D,係為了說明同電蝕工程之其他 例用的圖, F i g. 4,像顯示以F i g. 1之裝置,使供給的 CHF3與CO之總流量成為一定,且使CHF3流量與 CO流量之比變化而實施本發明的方法時,CHF3流量 與C ◦流量之比,和各薄膜層的電蝕率,及S i 〇2圖案 層之對S i基片以及抗蝕劑層的遘擇比之鼷像的圖表, F i g. 5,偽以CHF3氣釅與CO氣匾之流量比 為參數時的顳示徽加載效果之圖表, F i g. 6,偽顯示以F i g. 1的裝置使供給之 (請先閲讀背面之注^^項再塡寫本頁) 本紙張尺度適用中國國家標準(CNS)甲4規格(210 X 297公釐〉 -16 - A6 B6 五、發明説明(15) CHF3流量成為一定,使C0流置變化而實施本發明的 方法時,C0流置,與各薄膜靥之電蝕率,S i 〇2圖案 層的電蝕之均勻性,以及圈案層S i 〇2的對S i基Η及 抗蝕劑層之選擇比的期像之圓表, F i g. 7,僳顯示在F i g. 4的各測定點使接觸 徑變化時之霄蝕狀態的圔, F i g. 8,像顯示進行在F i g. 7所示之電蝕時 的錐角之圖表, F i g. 9,俱顯示本發明方法的對晶Η溫度之電姓 溝的錐角之變化的特性圖。 (請先閲讀背面之注意事項再場寫本頁) 經濟部中央標準局貝工消费合作社印$ 本紙張尺度適用中8®家標準(CNS)甲4規格(210 X 297公釐) -17 -

Claims (1)

  1. A7 B7 C7 D7 六、申請專利範面 IT. 一種包含有氣化物部份或氰化物部份之被處理物 之霄蝕方法,其特擞為,具備 (請先閱讀背面之注意事項再填寫本頁) 準備具有處理容器及於其中設置有一對電極之處理裝 置的工程; 於該處理容器内之一對電極間,裝入含氣化物部份或 氮化物部份之被處理讎的工程; 導入含有鹵素元素氣釅之處理氣腰於處理容器内的工 程; 供給電力於該一對電極間,生成該處理用氣體之等電 游離氣,再藉由此等電游離氣電蝕被處理物之氣化膜或m 化膜的工程所成; 而在該等電游離氣之氣氛中,使其含有氧化數4以下 之磺(c)和氣(〇)之氣體者。 2. 如申請專利範圍第1項之包含有氣化物部份或氮 化物部份之被處理物之電蝕方法,其中該含有氣化數4以 下的硪(C)和氧(◦)之氣髏像含一氣化碩(CO)氣 am -t^ 歴百Ο 經浒部屮央標準局员工消費合作社印製 3. 如申請專利範圍第1項之包含有氣化物部份或氮 化物部份之被處理物之電蝕方法,其中該含有氣化數4以 下的碩(C)和氣(0)之氣體你至少含一種遘自 COOH, HCHO, CHaCOOH 及 CHaOH 所成群 者。 4. 如申請專利範圍第1項之包含有氧化物部份或氮 化物部份之被處理物之電蝕方法,其中該含有鹵素元素的 本纸張尺度適用中《國家標準(CNS)甲4規格(21〇x297公釐) —18 _ 經濟部屮央橒準局貝工消费合作社印製 21340ο at Β7 C7 ___ D7_ 六、申請專利範圍 氣體為氟硪氣體者。 5. 如申請專利範困第4項之包含有氣化物部份或氮 化物部份之被處理物之電蝕方法,其中該含有鹵素元素的 氣釅為C H F 3者。 6. 如申請專利範困第5項之包含有氧化物部份或氮 化物部份之被處理物之電蝕方法,其中該含有氣化數4以 下的磺(C)和氣(0)之氣體像含一氣化碩(CO)氣 體者。 7. 如申請專利範圍第6項之包含有氣化物部份或氮 化物部份之被處理物之電蝕方法,其中該一氣化碩(CO )氣膿的供給童為超出CHF3之置者。 8. 如申請專利範圍第1項之包含有氣化物部份或氮 化物部份之被處理物之電蝕方法,其中該被處理物係具有 半導體基片,及在其上被形成的氧化膜或氮化膜者。 9. 如申請專利範圍第1項之包含有氧化物部份或氪 化物部份之被處理物之電蝕方法,其中該被處理物傜具有 氣化物或氮化物的基片,和在其上所形成之半導體膜。 10. 如申請專利範圍第1項之包含有氣化物部份或 氮化物部份之被處理物之電蝕方法,其中該電蝕工程係由 磁控管等電游離氣電蝕裝置所進行者。 1 1 .如申請專利範圍第1項之包含有氧化物部份或 氮化物部份之被處理物之霄蝕方法,其中藉由導入該處理 氣體之工程,設定該處理容器内壓力為5〜 300mT or r〇 (猜先閱讀背面之注意事項再填駕本頁} 本纸張尺度適用中國國家標準(CNS)甲4規格(210x297公釐) -19 - 2194ϋ5 AT B7 C7 D7 六、申請專刊览®12.如申請專利範圍第1項之包含有氣化物部份或 氮化物部份之被處理物之電蝕方法,其中供給予該一對電 極間之電力為200〜1500W。 1 (-先閱請背面之注意事項再填寫本頁) 經濟部屮央標準局貞工消費合作社印製 本紙》尺度適用中國國家標準(CNS)甲4規格(210x297公嫠> -20 -
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880036A (en) * 1992-06-15 1999-03-09 Micron Technology, Inc. Method for enhancing oxide to nitride selectivity through the use of independent heat control
JP2787646B2 (ja) 1992-11-27 1998-08-20 三菱電機株式会社 半導体装置の製造方法
DE4315435C2 (de) * 1993-05-08 1995-03-09 Itt Ind Gmbh Deutsche Verfahren zum selektiven Ätzen von auf einem Halbleitersubstrat angeordneten Isolier- und Pufferschichten
JP2720763B2 (ja) * 1993-09-17 1998-03-04 日本電気株式会社 半導体装置の製造方法
US5399237A (en) * 1994-01-27 1995-03-21 Applied Materials, Inc. Etching titanium nitride using carbon-fluoride and carbon-oxide gas
JPH08153708A (ja) * 1994-11-29 1996-06-11 Nec Corp エッチング装置およびエッチング方法
JP3778299B2 (ja) * 1995-02-07 2006-05-24 東京エレクトロン株式会社 プラズマエッチング方法
US5702567A (en) * 1995-06-01 1997-12-30 Kabushiki Kaisha Toshiba Plurality of photolithographic alignment marks with shape, size and spacing based on circuit pattern features
US5814563A (en) * 1996-04-29 1998-09-29 Applied Materials, Inc. Method for etching dielectric using fluorohydrocarbon gas, NH3 -generating gas, and carbon-oxygen gas
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
US5928967A (en) * 1996-06-10 1999-07-27 International Business Machines Corporation Selective oxide-to-nitride etch process using C4 F8 /CO/Ar
EP0822582B1 (en) * 1996-08-01 2003-10-01 Surface Technology Systems Plc Method of etching substrates
GB9616225D0 (en) 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
KR19980064466A (ko) * 1996-12-23 1998-10-07 윌리엄비.켐플러 이산화탄소로 실리콘 산화물을 에칭하는 공정
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
KR100458085B1 (ko) * 1997-06-30 2005-02-23 주식회사 하이닉스반도체 반도체장치제조방법
US6277720B1 (en) * 1997-06-30 2001-08-21 Texas Instruments Incorporated Silicon nitride dopant diffusion barrier in integrated circuits
US6187685B1 (en) 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
US5866485A (en) * 1997-09-29 1999-02-02 Siemens Aktiengesellschaft Techniques for etching a silicon dioxide-containing layer
US6054379A (en) 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6340435B1 (en) 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
JPH11354499A (ja) * 1998-04-07 1999-12-24 Oki Electric Ind Co Ltd コンタクトホール等の形成方法
US6455232B1 (en) 1998-04-14 2002-09-24 Applied Materials, Inc. Method of reducing stop layer loss in a photoresist stripping process using a fluorine scavenger
JP2991192B1 (ja) 1998-07-23 1999-12-20 日本電気株式会社 プラズマ処理方法及びプラズマ処理装置
US6417013B1 (en) 1999-01-29 2002-07-09 Plasma-Therm, Inc. Morphed processing of semiconductor devices
JP3241020B2 (ja) 1999-03-26 2001-12-25 日本電気株式会社 半導体装置の製造方法
US6255179B1 (en) 1999-08-04 2001-07-03 International Business Machines Corporation Plasma etch pre-silicide clean
US6500356B2 (en) * 2000-03-27 2002-12-31 Applied Materials, Inc. Selectively etching silicon using fluorine without plasma
US20030010354A1 (en) * 2000-03-27 2003-01-16 Applied Materials, Inc. Fluorine process for cleaning semiconductor process chamber
US6436841B1 (en) 2001-09-10 2002-08-20 Taiwan Semiconductor Manufacturing Company Selectivity oxide-to-oxynitride etch process using a fluorine containing gas, an inert gas and a weak oxidant
US7067439B2 (en) 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
JP4495471B2 (ja) * 2004-01-13 2010-07-07 三星電子株式会社 エッチング方法
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US20060105114A1 (en) * 2004-11-16 2006-05-18 White John M Multi-layer high quality gate dielectric for low-temperature poly-silicon TFTs
US7678710B2 (en) * 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7645710B2 (en) * 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7837838B2 (en) * 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US20080124937A1 (en) * 2006-08-16 2008-05-29 Songlin Xu Selective etching method and apparatus
WO2008039845A2 (en) * 2006-09-26 2008-04-03 Applied Materials, Inc. Fluorine plasma treatment of high-k gate stack for defect passivation
JP2010245101A (ja) * 2009-04-01 2010-10-28 Hitachi High-Technologies Corp ドライエッチング方法
JP6604911B2 (ja) * 2016-06-23 2019-11-13 東京エレクトロン株式会社 エッチング処理方法
WO2018225661A1 (ja) * 2017-06-08 2018-12-13 昭和電工株式会社 エッチング方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5341076A (en) * 1976-09-27 1978-04-14 Toshiba Corp Process for treating bulb wastes containing mercury
JPS55143560A (en) * 1979-04-26 1980-11-08 Mitsubishi Electric Corp Manufacture of photomask
JPS56158452A (en) * 1980-05-12 1981-12-07 Mitsubishi Electric Corp Formation of pattern of electrode and wiring for semiconductor device
JPS57190320A (en) * 1981-05-20 1982-11-22 Toshiba Corp Dry etching method
JPS604270B2 (ja) * 1981-07-24 1985-02-02 三菱電機株式会社 クロム系膜のドライエツチング法
US4376672A (en) * 1981-10-26 1983-03-15 Applied Materials, Inc. Materials and methods for plasma etching of oxides and nitrides of silicon
JPS6077429A (ja) * 1983-10-04 1985-05-02 Asahi Glass Co Ltd ドライエツチング方法
JPH07105378B2 (ja) * 1984-08-24 1995-11-13 富士通株式会社 クロム系膜のドライエツチング方法
US4654112A (en) * 1984-09-26 1987-03-31 Texas Instruments Incorporated Oxide etch
US4582581A (en) * 1985-05-09 1986-04-15 Allied Corporation Boron trifluoride system for plasma etching of silicon dioxide
JPH0722152B2 (ja) * 1985-05-10 1995-03-08 ソニー株式会社 ドライエツチング方法
US4668338A (en) * 1985-12-30 1987-05-26 Applied Materials, Inc. Magnetron-enhanced plasma etching process
JPH0797575B2 (ja) * 1986-02-06 1995-10-18 沖電気工業株式会社 プラズマエツチング方法
US4786361A (en) * 1986-03-05 1988-11-22 Kabushiki Kaisha Toshiba Dry etching process
US4793897A (en) * 1987-03-20 1988-12-27 Applied Materials, Inc. Selective thin film etch process
US4844773A (en) * 1987-07-16 1989-07-04 Texas Instruments Incorporated Process for etching silicon nitride film
JPH0618182B2 (ja) * 1987-08-05 1994-03-09 松下電器産業株式会社 ドライエッチング装置
JP2640828B2 (ja) * 1988-06-28 1997-08-13 富士通株式会社 半導体基板表面の自然酸化膜の除去方法

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Publication number Publication date
DE69121047T2 (de) 1997-01-16
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KR910010516A (ko) 1991-06-29
JPH05247673A (ja) 1993-09-24

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Borghesani et al. Undercut in a CF4-based high-pressure poly-si plasma etch

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