KR19980064466A - 이산화탄소로 실리콘 산화물을 에칭하는 공정 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 10
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 title abstract description 7
- 238000005530 etching Methods 0.000 title description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 title description 5
- 229910002092 carbon dioxide Inorganic materials 0.000 title description 3
- 239000001569 carbon dioxide Substances 0.000 title description 3
- 229910052814 silicon oxide Inorganic materials 0.000 title description 3
- 238000004519 manufacturing process Methods 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 239000000654 additive Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000000996 additive effect Effects 0.000 claims 3
- 239000000126 substance Substances 0.000 claims 1
- 229910002090 carbon oxide Inorganic materials 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 abstract 1
- 238000006116 polymerization reaction Methods 0.000 abstract 1
- 210000000352 storage cell Anatomy 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229920000642 polymer Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 101000863875 Mus musculus Tyrosine-protein phosphatase non-receptor type substrate 1 Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- ing And Chemical Polishing (AREA)
- Semiconductor Memories (AREA)
Abstract
256 메가비트 DRAM과 같은 ULSI의 제조가 CHF3및 CF4의 산화물 에칭 화학에 CO2를 첨가함으로써 크게 향상된다. 탄소 산화물은 크라운(crown) 셀형의 저장 셀을 갖는 DRAM을 제조하는데 사용되는 산화물 포스트(120)를 형성하는 동안 큰 (300㎜) 웨이퍼 상의 플라즈마의 에지 근처에서 중합을 촉진시킨다.
Description
본 발명은 총체적으로 집적 회로의 제조 분야에 관한 것으로, 더 상세하게는 에칭 산화물에 관한 것이다.
집적 회로의 제조는 반도체 웨이퍼 상에 다양한 층들을 만들고 제거하는 무수한 단계들을 필요로 한다. 산화물은 집적 회로의 제조에 사용되는 흔한 절연체이다. 산화물은 적당히 패턴화되어 회로를 형성한다. 에칭은 산화물을 패턴화하는 흔한 방법이다. 본 발명의 양수인인 텍사스 인스트루먼트 인코포레이티드에 양도된 다음 미국 특허들은 에칭 산화물에 관한 것이다.
실리콘 이산화물에서 테이퍼된 비아를 에칭하는 공정이라는 제목의 제4,461,672호(1982년 7월 24일);
산화물 에치라는 제목의 제4,654,112호(1987년 3월 31일);
실리콘 산화물 박막 에칭 공정이라는 제목의 제4,711,698호(1987년 12월 8일);
기판으로부터 막을 제거하기 위한 가스성 공정 및 장치라는 제목의 제4,749,440호(1988년 6월 8일).
아카데믹 프레스 인터내셔널이 출판한 저자 다니엘 엘. 플램에 의한 플라즈마 에칭 및 소개라는 제목의 책은 총체적으로 에칭을 논하고 있다. 페이지159-165에서, 상기 책은 특히 산화물 에칭을 논의한다. 페이지 369에 있는 표는 CHF3의 첨가제를 갖는 CF4의 에치 가스가 적당하다는 것을 보여주고 있다. 비록 이와 같은 화학이 16 메가비트 동적 랜덤 액세스 메모리(DRAM)과 같이, 0.5미크론 피쳐 크기로 제조된 디바이스를 위해 과거에 적합하였지만, 이와 같은 화학은 약 0.25미크론과 같이 보다 작은 피쳐 크기를 갖는 64메가비트 DRAM와 같이 보다 큰 DRAM에는 부적합하다.
도 1은 종래 기술에 따라 CF4/CHF3로 형성된 산화물 포스트(oxide post)를 갖는 실리콘 웨이퍼(10)를 도시한다. 이와 같은 웨이퍼는 전형적으로 어플라이드 P5000과 같이 상업적으로 이용가능한 반응기에서 에칭된 8인치 웨이퍼일 수 있다. 도 1에 도시된 바와 같이, 반도체 웨이퍼(10)의 외부 에지 근처에 있는 포스트(12o)는 들쭉날쭉하게 된 에지(jagged edges)를 갖는 반면에, 웨이퍼(10)의 내부에 보다 근접한 포스트(12i)는 라운드된 에지(rounded edges)를 갖는다. 포스트(12o) 상의 들쭉날쭉한 에지는 업계에 마우스 바이트(mouse bites)라고 불리운다. 마우스 바이트는 DRAM 셀, 특히 '크라운'형의 셀을 제조하는데 많은 문제를 초래하기 때문에 바람직하지 못하다. 포스트(12)의 에지는 마우스 바이트가 존재하지 않게 가능한 한 유연할 필요가 있고, 에지는 가능한 한 수직일 필요가 있다. 도 2는 도 1에 도시된 두 개 포스트(12o)의 측면도를 도시한다. 유연한 것 이외에, 포스트는 수직은 아니지만, 다소 테이퍼져 있다.
마우스 비트는 에치 화학, 웨이어 표면에서 동적인 가스, 및 비교적으로 큰 웨이퍼 크기로 인해 일부 플라즈마 교란과 같이 웨이퍼의 중심에 대향하여 웨이퍼(10)의 외부 에지 근처에서 차이가 있는 전계에 기인하는 것으로 알려져 있다. 필요한 것은 마우스 비트를 제거하고 수직 프로필을 갖는 산화물 포스트를 만드는 큰 웨이퍼 상에 극히 작은 피쳐 크기를 패턴화하는데 적합한 에치 화학이다.
따라서, 본 발명의 목적은 신규한 산화물 에치 화학을 제공하는 것이다. 본 발명의 다른 목적 및 장점들은 다음 명세서 및 첨부하는 도면을 참조할 때 기술분야의 숙련자에게는 명확할 것이다.
본 발명에 따른 실리콘 산화물 에치 화학은 에칭된 피쳐 프로필을 향상하기 위해 CF4+ CHF3의 표준 산화물 에치 화학에 이산화탄소 CO2을 첨가한다. 다음에 마우스비트가 없는 수직 산화물 포스트가 큰 웨이퍼 상에 얻어질 수 있다.
도 1은 종래 기술에 따라 CF4/CHF3로 형성된 산화물 포스트(oxide post)를 갖는 실리콘 웨이퍼(10)를 나타내는 도면.
도 2는 도 1에 도시된 두 개 포스트의 측면도.
도 3은 본 발명의 에칭 화학에 따라 형성된 외부 산화물 포스트를 나타내는 도면.
도 4 내지 도 6은 도 3의 산화물 포스트의 형성시 연속하는 제조 단계를 도시하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 실리콘 웨이퍼
12 : 산화물 층
12o 내지 12i : 포스트
14 : 에지
18 : 폴리실리콘 층
20 : 마스킹 층
지금부터 본 발명의 바람직한 실시예에 대해 도면을 참조하면서 이하 상세히 설명한다.
도 3은 본 발명의 에칭 화학에 따라 형성된 외부 산화물 포스트(12o)를 나타낸다. 포스트(12o)들은 약 5000Å이고 상호 약 0.2미크론 이격되어 있다. 에지(14)는 실질적으로 수직이고 꼭대기(16)는 실질적으로 평탄하다. 임계 치수 바이어스는 약 0.02㎛미만이다. 어떠한 마우스비트(mousebits)도 존재하지 않고 프로필은 뛰어나다. 도 3은 포스트(12o)들이 실리콘 웨이퍼(10) 상의 폴리실리콘 층(18) 상에 형성되어 있는 것을 도시한다. 이와 같은 구조는 DRAM형의 집적 회로 제조에 이용될 수 있고, 특히 크라운형(crown type)의 메모리 셀 구조를 형성하는데 유용할 수 있다.
본 발명에 따른 에치 화학(etch chemistry)은 CF4+ CHF3+ CO2+ Ar로 구성된다. CF4+ CHF3+ Ar이라는 종래 기술의 화학과는 달리, 본 발명에 따른 에치 화학은 이산화탄소 CO2를 첨가한다. CO2는 에치의 수직 (비등방성) 방향을 차단하지 않고 에지(14)에서 중합체 형성의 균형을 맞춘다. 화학 반응은 다음과 같다:
CF4+ e → CF3+ F + e
CF3+ e → CF2+ F + e
CF4+ e → CF3 ++ F + 2e
O2+ e → O+ O + e
CF4+ O2→ CF2O + 2F
CF3+ O → CF2O + F
CO2+ e → CO++ O + O
CO+→ C+ O++ e
C+ F → (CF)n+ 중합체
도 4 내지 도 6은 도 3의 산화물 포스트(12o)의 형성시 연속하는 제조 단계를 도시한다. 도 4에서, 포토레지스트의 마스킹 층(20)은 산화물 층(12)의 위에 놓인다. 산화물 층(12)은 반도체 웨이퍼(10) 상의 폴리실리콘 층(18) 상에 놓인다. 포토레지스트 층(20)은 약 1.1㎛Å 두께이고, 산화물 층(12)은 약 5000Å두께이다. 본 실시예에서 웨이퍼(10)는 8인치 웨이퍼이다.
도 5에서, 포토레지스트 층(20)은 적당히 패턴화되고 웨이퍼는 에칭제에 놓인다. 예를 들어 어플라이드 머트리얼즈에 의해 제조된 P 5000과 같이 상업적으로 이용가능한 에칭제가 적당하다. P 5000에서 사용될 때, 에치 및 오버에치 모두를 위한 에칭 설정은 다음 표 1과 같다.
주 | 오버에치 | |
CO2 | 20sccm | 20sccm |
CHF3 | 80sccm | 80sccm |
CF4 | 15sccm | 15sccm |
Ar | 65sccm | 65sccm |
RF 전원 | 550 watts | 400 watts |
압력 | 110 mtorr | 110 mtorr |
시간(종료점) | 235초 | 종료점 시간의 40% |
주 에치의 경우, 모든 조건은 약 10%를 빼거나 더함으로써 변할 수 있고 여전히 뛰어난 결과를 나타낸다. 그러나 너무 많은 전원은 폴리실리콘에 대해 에치 선택도를 낮게 하고 포토레지스트 침식을 증가시킨다. 이와 유사하게, 오버에치 조건은 약 동일한 양에 의해 변할 수 있고 그러나 압력은 약 15%를 더하거나 뺌으로써 변할 수 있다.
도 6은 진행중인 에치를 도시한다. 탄소는 측벽(14)을 따라 중합체 형성을 촉진시키는 반면에 산소는 중합체 형성을 감소시키는 경향이 있다. 본 발명에 따른 에치 화학은 등방성을 달성하면서 중합체 형성의 균형을 유지한다. CO2는 포토레지스트 에치율을 감소시킬 반응 챔버에서 보다 많은 탄소를 제공하고 한편, 이도 역시 중합체 형성의 균형을 유지한다. 플라즈마에 CO2를 첨가함으로써도 플라즈마 전위를 변화시킬 수 있기 때문에 마우스바이트가 제거되고, 따라서 이는 플라즈마 또는 소위 확장된 플라즈마의 에지에서의 전계를 변형시킨다.
비록 본 발명이 예시적인 실시예를 참조하여 서술되었지만, 본 설명은 제한하는 의미로 간주되도록 의도된 것은 아니다. 본 발명의 다양한 다른 실시예가 본 설명을 참조한 기술분야의 숙련자에게는 명확할 것이다. 예를 들어, 다양한 탄소/산소 에치 화학은 CO2/CF4/CHF3/Ar, CO/CF4/CHF3/Ar, CO/O2/CHF3/Ar, 및 CO2/CHF3/Ar과 같은 조합을 포함한다. 첨부된 특허청구의 범위는 본 발명의 참된 정신과 영역내에 상기 실시예 및 임의의 다른 변형을 포괄하도록 의도되어 있다.
따라서, 본 발명에 따른 신규한 산화물 에치 화학에 의해 마우스비트가 없고 수직 프로필을 갖는 수직 산화물 포스트가 얻어질 수 있는 작용효과가 있다.
Claims (6)
- 집적회로의 제조 방법에 있어서,반도체 웨이퍼 상에 산화물 층을 형성하는 단계;상기 산화물 층 상에 포토레지스트 층을 형성하는 단계; 및상기 산화물 층과 상기 포토레지스트 층을 CHF3및 탄소/산소 첨가제를 포함한 플라즈마 에치 화학 처리하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 탄소/산소 첨가제는 CO2인 것을 특징으로 하는 방법.
- 제1항에 있어서,상기 탄소/산소 첨가제는 CO인 것을 특징으로 하는 방법.
- 제2항에 있어서,상기 플라즈마 에치 화학은 CF4를 더 포함하는 것을 특징으로 하는 방법.
- 제3항에 있어서,상기 플라즈마 에치 화학은 CF4를 더 포함하는 것을 특징으로 하는 방법.
- 제3항에 있어서,상기 플라즈마 에치 화학은 O2를 더 포함하는 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US3434496P | 1996-12-23 | 1996-12-23 | |
US60/034,344 | 1996-12-23 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR19980064466A true KR19980064466A (ko) | 1998-10-07 |
Family
ID=21875846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970071896A KR19980064466A (ko) | 1996-12-23 | 1997-12-22 | 이산화탄소로 실리콘 산화물을 에칭하는 공정 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0851472A3 (ko) |
JP (1) | JPH10189555A (ko) |
KR (1) | KR19980064466A (ko) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100546142B1 (ko) * | 1998-12-28 | 2006-04-12 | 주식회사 하이닉스반도체 | 반도체소자의 콘택홀 제조방법_ |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6762127B2 (en) | 2001-08-23 | 2004-07-13 | Yves Pierre Boiteux | Etch process for dielectric materials comprising oxidized organo silane materials |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1213230B (it) * | 1984-10-23 | 1989-12-14 | Ates Componenti Elettron | Processo planox a becco ridotto per la formazione di componenti elettronici integrati. |
KR910010516A (ko) * | 1989-11-15 | 1991-06-29 | 아오이 죠이치 | 반도체 메모리장치 |
US5356515A (en) * | 1990-10-19 | 1994-10-18 | Tokyo Electron Limited | Dry etching method |
JPH07161702A (ja) * | 1993-10-29 | 1995-06-23 | Applied Materials Inc | 酸化物のプラズマエッチング方法 |
US5843847A (en) * | 1996-04-29 | 1998-12-01 | Applied Materials, Inc. | Method for etching dielectric layers with high selectivity and low microloading |
-
1997
- 1997-12-22 KR KR1019970071896A patent/KR19980064466A/ko not_active Application Discontinuation
- 1997-12-23 EP EP97310519A patent/EP0851472A3/en not_active Withdrawn
- 1997-12-24 JP JP9355832A patent/JPH10189555A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
EP0851472A2 (en) | 1998-07-01 |
JPH10189555A (ja) | 1998-07-21 |
EP0851472A3 (en) | 1998-12-16 |
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