TW202415257A - 裝置 - Google Patents

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TW202415257A
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菱田智雄
村上貞俊
勝又龍太
岩瀨政雄
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日商鎧俠股份有限公司
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Abstract

本發明提供一種可靠性高之半導體記憶體。 本實施形態之半導體記憶體包括：第1記憶胞區域MR，其包含積層於半導體基板上方之複數個記憶胞MC；多層之第1虛設區域DR，其鄰設於第1記憶胞區域MR；多層之第2虛設區域DR，其與第1虛設區域DR包夾第1記憶胞區域MR，且鄰設於第1記憶胞區域MR；及第1配線，其共用地連接同層之上述第1虛設區域DR與上述第2虛設區域DR。

Description

裝置
本實施形態係關於一種半導體記憶體。
近年來，作為用於提昇快閃記憶體之位元密度之方法，提出有一種具有積層有記憶胞之構造之積層型快閃記憶體。 該積層型快閃記憶體能夠以低成本實現大容量之半導體記憶體。
本發明提供一種可靠性高之半導體記憶體。 本實施形態之半導體記憶體包括：第1記憶胞區域，其包含積層於半導體基板上方之複數個記憶胞；多層之第1虛設區域，其鄰設於上述第1記憶胞區域；多層之第2虛設區域，其與上述第1虛設區域包夾上述第1記憶胞區域，且鄰設於上述第1記憶胞區域；及第1配線，其共用地連接同層之上述第1虛設區域與上述第2虛設區域。
[相關申請案] 本申請案享有以日本專利申請案2014-50568號(申請日：2014年3月13日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。 以下，一面參照圖式，一面對本實施形態進行詳細說明。於以下之說明中，對具有相同功能及構成之要素附上相同符號，視需要進行重複說明。 (1)基本形態 參照圖1，對本實施形態之半導體記憶體之基本構成進行說明。 如圖1所示，本實施形態之半導體記憶體包括包含複數個記憶胞MC之記憶胞陣列10。複數個記憶胞MC係於記憶胞陣列10內，於與基板90之表面平行之方向(第1及第2方向)排列，並且於與基板90之表面垂直之方向(第3方向)積層。 記憶胞陣列10包含複數個記憶胞區域MR。各記憶胞區域MR包含複數個記憶胞MC。於各記憶胞MC，電性連接有字線(未圖示)及位元線(未圖示)。 記憶胞陣列包含複數個虛設區域DR。例如，各虛設區域DR係以鄰設於記憶胞區域之方式設置。 虛設區域DR包含複數個虛設胞DC。虛設胞DC具有與記憶胞MC實質上相同之構造。 本實施形態之半導體記憶體之複數個虛設區域DR連接於共用之配線DWL。例如，某配線DWL將複數個虛設區域DR中位於同層之複數個虛設胞DC電性連接。 本實施形態之半導體記憶體可對複數個虛設區域DR之複數個虛設胞DC總括地施加電壓，而可同時驅動。例如，可對複數個虛設區域DR同時執行用於記憶體之不良檢測之測試。 其結果為，本實施形態之半導體記憶體可抑制用於記憶體之測試之時間及成本增加。 藉由不良之檢測之容易化，本實施形態之半導體記憶體可提供可靠性高之記憶體。 (2)實施形態 (a)構成例 參照圖2至圖6，對第1實施形態之半導體記憶體進行說明。 圖2係表示包含實施形態之半導體記憶體之儲存裝置之構成例的圖。 如圖2所示，儲存裝置500包含記憶體控制器5與本實施形態之半導體記憶體1。 以某標準為依據之連接器、無線通訊、網際網路等係將儲存裝置500電性連接於主機裝置600。儲存裝置500與主機裝置600係基於設定於裝置500、600間之介面標準而執行資料之收發。 儲存裝置500包含至少1個半導體記憶體1。 記憶體控制器5控制半導體記憶體1。記憶體控制器5例如根據來自主機裝置600之命令，而執行半導體記憶體1之寫入動作、讀出動作、及抹除動作。記憶體控制器5於寫入動作時，將來自儲存裝置500之外部(例如主機裝置)之資料傳送至半導體記憶體1。記憶體控制器5於讀出動作時，將來自半導體記憶體1之資料向儲存裝置500之外部傳送。 儲存裝置500與主機裝置600構成記憶體系統。 儲存裝置500或包含儲存裝置500之記憶體系統係如SD TM(Secure Digital，安全數位)卡之記憶卡、USB(Universal Serial Bus，通用串列匯流排)記憶體、或固態驅動器(SSD，Solid State Drive)等。 本實施形態之半導體記憶體1例如為快閃記憶體。 快閃記憶體1包含：記憶胞陣列10，其包含複數個記憶胞；及周邊電路19，其用於對記憶胞陣列10執行動作。 周邊電路19包含如下電路等：列控制電路，其控制字線；感測放大器電路，其用於資料之讀出；電位產生電路，其產生可用於晶片內之動作之電位(電壓)；電位控制電路199，其控制晶片內之各構成要素之電位。 圖3表示記憶胞陣列10之內部構成例之一例。 記憶胞陣列10包含複數個記憶胞區域MR。於快閃記憶體1為NAND(Not And，反及)快閃記憶體之情形時，例如作為記憶胞區域MR，區塊與之對應。區塊係抹除動作之控制單位。 關於記憶胞陣列10之構成及其製造方法，例如記載於稱為“三維積層非揮發性半導體記憶體”之於2009年3月19日提出申請之美國專利申請案12/407,403號。又，關於記憶胞陣列10之構成及其製造方法，記載於：稱為“三維積層非揮發性半導體記憶體”之於2009年3月18日提出申請之美國專利申請案12/406,524號、稱為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日提出申請之美國專利申請案12/679,991號、稱為“半導體記憶體及其製造方法”之於2009年3月23日提出申請之美國專利申請案12/532,030號。該等專利申請案之全部內容藉由參照而引用於本案說明書中。 例如於本實施形態中，梳齒形狀之導電層22積層於記憶胞區域MR內，記憶胞區域MR包含作為字線之各導電層22。 記憶胞陣列10內之相互獨立之區域分別包含虛設區域DR。 各虛設區域DR於位元線之延伸方向(行方向)上鄰設於記憶胞區域(區塊)MR。例如於行方向上，虛設區域DR與記憶胞區域MR交替地排列。 其結果為，於相鄰之記憶胞區域MR間確保有空間。藉此，緩和記憶體之動作中之彼此相鄰之記憶胞區域(區塊)MR之字線間的電壓差，確保記憶胞區域MR之邊界之耐壓之範圍。 再者，虛設區域DR可作為區塊之構成構件來處理，亦可作為自區塊獨立之構成構件來處理。於將虛設區域DR作為區塊之構成構件來處理之情形時，1個區塊包含1個記憶胞區域MR與至少1個虛設區域DR。 於作為本實施形態之半導體記憶體之三維構造之NAND快閃記憶體中，共用之配線DWL電性連接複數個虛設區域DR。 共用地連接於複數個虛設區域DR之配線DWL連接於電位控制電路199。 使用圖4至圖6，對本實施形態之快閃記憶體內所包含之記憶胞區域及虛設區域之構造例進行說明。 再者，於圖4至圖6中，抽選本實施形態之快閃記憶體中之記憶胞陣列10內之某一個記憶胞區域及其周圍之虛設區域而予以圖示。於圖5及圖6中，為使圖示明確化而省略了基板上之層間絕緣膜之圖示。 如圖4至圖6所示，於記憶胞陣列10內之各記憶胞區域(區塊)MR中，複數個記憶胞MC於基板90上沿著列方向行方向排列，並且於與基板90之表面垂直之方向積層。 各記憶胞MC包含於與基板90之表面垂直之方向延伸之半導體柱20、控制閘極電極22、及半導體柱20與控制閘極電極22之間之積層絕緣膜21。如圖5所示，積層絕緣膜21包含覆蓋半導體柱20之側面之閘極絕緣膜(隧道絕緣膜)211、閘極絕緣膜211上之電荷儲存層(電荷捕獲層)212、及電荷儲存層212上之絕緣膜(亦可稱為閘極間絕緣膜、阻塞絕緣膜)213。 複數個導電層22與複數個絕緣層(未圖示)積層於基板90上。由複數個導電層22之各者形成有各記憶胞MC之控制閘極電極22。由半導體柱20形成電晶體之通道區域。 例如，半導體層(以下稱為管部)28將2根半導體柱20之下端電性連接。快閃記憶體之記憶胞單元(NAND串)MU包含由藉由管部28而連接之複數根半導體柱20所形成之複數個記憶胞MC。 選擇電晶體SGD、SGS分別存在於形成記憶胞單元MU之2根半導體柱20之上端側。各選擇電晶體SGD、SGS以連接於作為選擇閘極線SGDL、SGSL之導電層22S之方式設置於經積層之記憶胞MC之上部上。汲極側選擇閘極線SGDL及源極側選擇閘極線SGSL分別於較作為字線WL之導電層22更上層沿列方向延伸。 位元線接點BC將位元線BL(可對應於第2配線)電性連接於汲極側選擇電晶體SGD側之半導體柱20。源極線接點(未圖示)將源極線SL電性連接於源極側選擇電晶體SGS側之半導體柱20。源極線SL共用地連接於互不相同之記憶胞單元MU之半導體柱20。 管部28介隔絕緣膜29存在於導電層(以下稱為背閘極層)BG內。背閘極電晶體係以電性連接2根半導體柱20之下端之方式存在。 所積層之導電層(控制閘極電極)22之各者係以電性連接排列於列方向之複數個記憶胞MC之方式沿著基板90之平行方向(例如列方向)延伸。控制閘極電極22作為快閃記憶體之字線WL發揮功能。 於本實施形態中，如圖4所示，導電層22之平面形狀具有於與基板表面平行之方向突出之複數個突出部221連接於矩形狀之平板部220的形狀。 記憶洞(貫通孔)貫通突出部221內。於記憶洞內設置有半導體柱20。平板部220作為字線(控制閘極電極)WL之引出部而電性連接於接觸插塞CP。 於本實施形態之快閃記憶體1中，梳齒形狀之導電層22之各者不跨及複數個記憶胞區域MR，而具有每個記憶胞區域MR各自獨立之圖案。 例如，於記憶胞區域MR內，以同層內之2個梳齒形狀的導電層22中之一導電層22(可對應於第1字線)之突出部配置於另一導電層22(可對應於第2字線)之突出部間之方式，使2個梳齒形狀之導電層22於同層相互對向。 例如，於各記憶胞區域MR中，行方向之終端部(與虛設區域DR相鄰之側)之突出部221A的線寬W1小於行方向之終端部以外之突出部221B的線寬W2。例如突出部221A之線寬W1為突出部221B之線寬W2之一半左右。再者，虛設區域DR及虛設配線DWL之線寬大於記憶胞區域MR之行方向之終端之突出部221A的線寬W1，且小於等於行方向之終端部以外之突出部221B的線寬W2。然而，虛設區域DR及虛設配線DWL之線寬亦可大於突出部221B之線寬W2。 例如，於突出部221B之各者，於行方向相鄰之2個記憶洞貫通其中，且設置有2個半導體柱20。連接於共用之突出部221B之於行方向相鄰之2個半導體柱20連接於互不相同之管部28。共用之突出部221B內之於行方向相鄰之2個半導體柱20形成互不相同之記憶胞單元MU。 於各記憶胞區域MR之同層相對向之2個梳齒形狀的導電層22中之一導電層22之行方向之一端側及另一端側之突出部位於記憶胞區域MR之終端。以該一導電層22之行方向之一端側及另一端側之突出部221A相互電性連接之方式，使一導電層22包含閉環狀之圖案。 包含複數個梳齒形狀之導電層22之積層構造係以於與基板表面平行之方向上與突出部對向之側，即於導電層22之平板部，形成下層之導電層不被上層之導電層覆蓋之空間之方式，被加工成階梯狀。藉此，於所積層之導電層(字線)22，確保有供配置接觸插塞CP之空間。 各虛設胞DC包含：作為虛設胞DC之閘極電極(控制閘極電極)之導電層22D、與導電層22交叉之半導體柱20、及半導體柱20與導電層22D之間之積層絕緣膜21。以下，將虛設區域DR亦稱為虛設胞區域DR。 於虛設胞區域DR中，虛設選擇電晶體DSG係於積層構造之導電層之最上層之導電層(以下，稱為虛設選擇閘極線)22SD之位置，設置於經積層之虛設胞DC的上部上。虛設選擇電晶體DSG位於與選擇電晶體SGD、SGS同層內。 如圖4至圖6所示，於各虛設胞區域DR內，複數根半導體柱20排列於行方向及列方向。圖4至圖6所示之例中，虛設胞區域DR內之半導體柱20未藉由管部連接便存在於基板90上。然而，虛設胞區域DR內之複數根半導體柱20亦可藉由管部而連接。 虛設胞區域DR內之導電層22D，包含與記憶胞區域MR內之導電層(字線、控制閘極電極)22相同之材料。 導電層22D不分離至每個虛設胞區域DR(每個區塊)，而共用地連接複數個虛設胞區域DR之虛設胞DC。以下，將共用地連接於複數個虛設區域(虛設胞)DR之導電層22D，稱為虛設配線(或共用配線)DWL。 例如導電層(虛設配線)22D之平面形狀具有格子形狀。複數個格子形狀之導電層22D積層於基板90上。 導電層22D自梳齒形狀之導電層22分離。 1個記憶胞區域MR位於2個虛設胞區域DR之間，格子形狀之導電層(虛設配線)22D包圍各記憶胞區域MR內之導電層(字線)22之周圍。 設置於較導電層22、22D上層之引出配線LL、LLS(可對應於第2配線)，將記憶胞區域MR內之字線WL及選擇閘極線SGDL、SGSL之各者，連接於設置於虛設配線DWL之外側之區域內之複數條控制線(未圖示)之各者。 如圖4所示，電性連接於所積層之導電層22之各者之接觸插塞CP之配置，係於與基板表面平行之方向(行方向)上錯開。因此，可將複數條引出配線LL、LLS配置於同層內。 再者，關於包含經積層之導電層之配線，下層(基板側)之配線之線寬(例如突出部之線寬)，係根據所積層之導電層之積層數(積層構造之高度)，而有成為上層(位元線側)之配線之線寬以上的傾向。其結果為，有於下層相鄰之配線間之間隔變得小於在上層相鄰之配線間之間隔的可能性。 例如，於記憶胞陣列10之終端，接觸插塞CPD及引出線LLD將虛設配線DWL電性連接於電位控制電路199。於虛設線DWL之引出部220D中，虛設線DWL之積層構造與字線(梳齒形狀之導電層)WL同樣地具有階梯狀之構造。藉由虛設配線DWL之引出部220D，本實施形態之快閃記憶體可對虛設配線DWL及虛設胞區域DR施加電壓。 於如本實施形態之記憶胞陣列10內包含虛設區域DR之記憶體之測試步驟中，於檢查記憶胞區域MR與虛設區域DR間之短路之情形時，本實施形態之快閃記憶體對虛設配線DWL施加特定之電壓，測定流經字線WL與虛設配線DWL間之漏電流。本實施形態之快閃記憶體係可根據檢測出之漏電流之大小，而檢查記憶胞區域MR與虛設區域DR之短路之有無。 例如，於本實施形態中，於資料之寫入(編程)時及資料之讀出時等記憶體之動作中，不對虛設配線DWL施加電壓，而使虛設配線DWL成為浮動狀態。 於三維構造之半導體記憶體中，於對積層於基板上之字線等進行加工之情形時，執行與基板表面垂直之方向的加工。 例如，於為三維構造之NAND型快閃記憶體之情形時，於用以形成字線之導電層之加工中，於包含複數個導電層之積層構造內形成較深之狹縫(槽)。於狹縫之刻蝕不澈底之情形時，有維持導電層之應分斷部分相連之狀態的可能性。考慮此種導電層之蝕刻不良，而執行用於檢測配線間之短路之有無的測試。 於記憶胞區域(區塊)間存在虛設區域且於記憶胞區域之邊界孤立之虛設區域包含浮動狀態之虛設配線之情形時，存在即便於字線與虛設配線間產生短路，亦無法檢測虛設區域與記憶胞區域間之短路之情形。 本實施形態之半導體記憶體(例如積層型NAND快閃記憶體)1之記憶胞陣列10內之複數個虛設區域DR連接於共用之配線DWL，可經由該共用之配線DWL對複數個虛設區域DR施加電壓。 藉此，本實施形態之半導體記憶體可測定字線WL與虛設配線DWL間之漏電流，可檢測記憶胞區域MR與虛設區域DR間之短路。 又，隨著記憶體之記憶容量(記憶胞區域)之增大，由於多個虛設區域設置於記憶胞陣列，故而對孤立之虛設區域逐一進行各虛設區域與記憶體區域間之短路的檢查變得繁雜。 如本實施形態之半導體記憶體1，共用之配線DWL連接複數個虛設區域DR，藉此可對記憶胞陣列10內之全部虛設區域DR總括地執行記憶體區域MR與虛設區域DR間之短路之檢查。 其結果為，根據本實施形態，對記憶胞陣列10內所設置之多個虛設區域DR的測試不會變得繁雜，而能夠以較短之測試時間及低成本提供可靠性高之半導體記憶體。 根據本實施形態，不會再有具有較大縱橫之虛設區域(虛設胞之積層構造)作為單獨圖案存在於記憶胞陣列內之情形。其結果為，可防止較大縱橫之虛設區域(虛設胞之積層構造)之倒塌。 又，根據下述本實施形態之半導體記憶體之製造方法，藉由連接於共用配線之複數個虛設區域DR，於積層於基板90上之複數個導電層22加工成應形成之圖案時，可減少具有較大縱橫比之積層構造之產生，可防止積層構造之倒塌。進而，根據下述半導體記憶體之製造方法，可減少導電層之加工不良。 如上所述，根據本實施形態，可減少不良之產生，即便產生不良，亦可檢測出所產生之不良。 因此，根據本實施形態之半導體記憶體，可提供可靠性高之三維構造之半導體記憶體。 (b)測試方法 參照圖7，對本實施形態之半導體記憶體(三維構造之NAND快閃記憶體)之測試方法進行說明。此處，亦適當使用圖2至圖6。 連接於本實施形態之半導體記憶體之測試裝置於晶圓級或封裝後所執行之測試步驟中，執行用於檢測本實施形態之半導體記憶體1內之記憶胞區域與虛設區域間之短路的測試(步驟S1)。 為了藉由控制測試裝置而檢測記憶胞區域(區塊)MR與虛設區域DR間之短路，電位控制電路199對連接於虛設區域DR之虛設配線DWL施加用於測試之電壓(以下稱為測試電壓)。 如使用圖2至圖6所說明般，於本實施形態之快閃記憶體中，共用之虛設配線DWL連接記憶胞區域MR間之複數個虛設區域DR。 因此，於本實施形態之半導體記憶體1中，電位控制電路199不對各虛設區域DR分別施加測試電壓，而將測試電壓經由共用之虛設配線DWL總括地施加於複數個虛設區域DR。電位控制電路199將測試電壓依序施加於經積層之虛設配線DWL之各者。例如，電位控制電路199將字線WL設定為相對於虛設配線DWL為低電位側。然而，於本實施形態中，亦可於施加測試電壓時，將字線WL設定為高電位側，將虛設配線DWL設定為低電位側。 測試裝置藉由對複數個虛設區域DR施加測試電壓，而測定字線與虛設配線DWL間之漏電流。 根據漏電流之測定結果，檢查記憶胞區域MR與虛設區域DR之短路(同層之字線WL及虛設配線DWL之短路)之有無(步驟S2)。 於未檢測出記憶胞區域(字線)與虛設區域(虛設配線)間之短路之情形時(例如於所測定之漏電流為小於等於容許值之情形時)，藉由對複數個虛設區域DR總括地施加測試電壓而結束半導體記憶體1之記憶胞區域MR與虛設區域DR間之短路的檢查。 於藉由對複數個虛設區域DR施加測試電壓，而在字線WL與虛設配線DWL之間產生大於容許值之漏電流之情形時，判定記憶胞區域WR與虛設區域DR之短路存在於記憶胞陣列10內。 於測試裝置檢測出記憶胞區域MR與虛設區域DR間之短路之情形時，測試裝置對每個記憶胞區域(區塊)MR執行彼此相鄰之記憶胞區域MR與虛設區域DR之短路的檢查(步驟S3)。 對每個記憶胞區域MR的字線WL與虛設配線DWL間之短路之檢查係對記憶胞區域MR內之每條字線WL執行。於本實施形態之半導體記憶體中，藉由控制測試裝置，電位控制電路199對每個梳齒形狀之導電層22施加測試電壓(高電位)，並且將虛設配線DWL設定為相對於字線WL之電位為低電位。 於每個記憶胞區域MR之短路之檢測測試S3中，於檢測出記憶胞區域MR與虛設區域DR之短路之情形時，利用不良區塊處理，對與包含短路之記憶胞區域對應的區塊賦予不良資訊(步驟S4)。藉此，將與被檢測出短路之記憶胞區域MR對應之區塊自記憶體之管理對象中去除。 於每個記憶胞區域MR之短路之檢測測試之後，本實施形態之半導體記憶體1之記憶胞區域MR與虛設區域DR之短路的檢測測試結束。 如上所述，本實施形態之半導體記憶體1於對彼此相鄰之記憶胞區域(區塊)及虛設區域逐一執行用於配線間之短路之檢測的測試之前，對某一個晶片內所含之複數個記憶胞區域(區塊)及複數個虛設區域，總括地執行記憶胞區域(字線)與虛設區域(虛設配線)間之短路之檢測。 藉此，根據本實施形態，於對複數個記憶胞區域及複數個虛設區域之統一測試步驟中，若未檢測出配線間之短路，則無需每個記憶胞區域之記憶胞區域與虛設胞區域間之短路之測試步驟。 因此，根據本實施形態，可縮短用於快閃記憶體之測試之時間。 (c)製造方法 參照圖8至圖13，對本實施形態之半導體記憶體之製造方法進行說明。 (c-1)基本例 參照圖8，對本實施形態之半導體記憶體之製造方法的基本例進行說明。 如圖8所示，掩膜層98於本實施形態之半導體記憶體之製造方法中係形成在積層於基板上之導電層上。 用於將導電層分離至每個記憶胞區域(例如區塊)MR之閉環狀之狹縫圖案STa形成於掩膜層98內。該狹縫圖案STa為矩形狀之環狀圖案，且包圍各記憶胞區域MR。基於該閉環狀之狹縫圖案STa，劃分出各記憶胞區域MR之導電層。 於記憶胞區域MR內，用於將導電層圖案化為應形成之配線圖案之閉環狀之狹縫圖案STb形成於掩膜層98內。 於本實施形態中，於梳齒形狀之圖案應用於字線之配線圖案之情形時，用於形成配線圖案之狹縫圖案STb係例如以應形成於導電層內之圖案成為梳齒形狀之圖案之方式，沿著該梳齒形狀之圖案之外周而形成。用於形成梳齒形狀之圖案之狹縫圖案STb係包含蜿蜒圖案之閉環狀之圖案(以下稱為梳齒形狀之狹縫圖案)。 梳齒形狀之狹縫圖案STb於與基板表面平行之方向上設置於矩形狀之狹縫圖案STa之內側的區域內。 於記憶胞陣列10內多層地形成之閉環狀之狹縫圖案STa、STb中，狹縫圖案STb之內側之圖案B1成為記憶胞區域MR內之配線圖案B1。又，2個狹縫圖案STa、STb間之圖案B2成為記憶胞區域內之配線圖案B2。藉由2個狹縫圖案STa、STb而於1個記憶胞區域MR內形成有2個導電層圖案B1、B2。 於本實施形態中，各狹縫圖案STa、STb為相互獨立之閉環狀之圖案，狹縫圖案STb不與狹縫圖案STa交叉。 隨著圖案之微細化，於狹縫圖案之交叉部位及其附近，產生被加工層之蝕刻不良之可能性變高。 根據本實施形態之半導體記憶體之製造方法，相互獨立之閉環狀之狹縫圖案STa、STb形成於掩膜層內，因此不會形成狹縫圖案之交叉部位，結果可減少被加工層之蝕刻不良。 又，於本實施形態之半導體記憶體之製造方法中，由於該等狹縫圖案STa、STb為相互獨立之圖案，故而可於導電層之加工時以互不相同之時序形成用於互不相同之圖案化之狹縫圖案STa、STb。 因此，根據本實施形態，可控制狹縫(槽)形成於包含複數個導電層之積層構造之順序，以使得於製造步驟中不會產生較大縱橫比之圖案。 (c-2)具體例 參照圖9至圖13，對本實施形態之半導體記憶體之製造方法的一例進行說明。 如圖9及圖10所示，於記憶胞陣列10內之記憶胞單元之形成位置，管部(半導體層)28及覆蓋管部28之絕緣膜29形成在堆積於基板90上之導電層(背閘極層)BG內。此後，於背閘極層BG上堆積絕緣膜92。 於絕緣膜92上，交替地積層有複數個導電層22z及複數個絕緣膜92。 繼而，掩膜層(例如硬質掩膜層)98形成於包含複數個導電層22z及絕緣膜92之積層構造上。 於掩膜層98內，閉環狀之狹縫圖案STa係利用光微影法或側壁轉印技術而形成。 此處，狹縫圖案STa係用於劃分記憶胞區域(區塊)之圖案。因此，於掩膜層98內，與設置於記憶胞陣列10內之區塊之個數相應之個數的狹縫圖案(矩形狀之環狀圖案)STa以排列於行方向之方式形成。 例如，形成用於分離記憶胞陣列與其他區域(例如形成周邊電路之區域)之狹縫圖案STz。狹縫圖案STz不與狹縫圖案STa交叉。狹縫圖案STz亦可具有包圍記憶胞陣列之閉環狀圖案。狹縫圖案STz與狹縫圖案STa間之圖案，成為用於連接複數個虛設區域DR之虛設配線圖案。 如圖11所示，基於狹縫圖案STa依序加工導電層22及絕緣膜，以每個記憶胞區域(區塊)MR各自獨立之方式，於基板90上形成導電層22X與絕緣膜92之積層構造SSx。 利用相互獨立之狹縫圖案STa與狹縫圖案STz，於基板90上劃分記憶胞區域MR，且將對應於連接複數個虛設胞區域DR之配線圖案之積層構造SSz，形成於記憶胞區域MR之外側之區域內。 積層構造SSz包含作為虛設配線DWL之複數個導電層22D與絕緣膜92。藉由2個狹縫圖案STa、STz，積層構造SSz形成為具有格子形狀之平面形狀。 藉由基於狹縫圖案STa、STz之加工，而於相互分離之積層構造SSx、SSz之間形成槽990。 使用清洗溶液(或清洗氣體)將所形成之槽990內部清洗之後，於槽990內嵌入絕緣體95。 如圖12及圖13所示，於記憶胞區域MR內之各者，對掩膜層98z施加用於將導電層加工為應形成之配線圖案之圖案化，而於掩膜層98z內形成閉環狀之狹縫圖案STb。例如，閉環狀之狹縫圖案STb為梳齒形狀之狹縫圖案。 梳齒形狀之狹縫圖案STb不與槽990交叉，該槽990係藉由用於將導電層(積層構造)分離至每個記憶胞區域MR之狹縫圖案而形成。 再者，掩膜層98z可為與之前的步驟中所形成之狹縫圖案之掩膜層(硬質掩膜層)相同的掩膜層，或亦可為形成梳齒形狀之狹縫圖案STb，而於積層構造上新形成之掩膜層。 基於狹縫圖案STb，加工記憶胞區域MR內之基板90上之積層構造，而形成槽995。 根據上述本實施形態之半導體記憶體之記憶胞單元之構成，將記憶胞區域MR內之行方向之終端之積層構造SSa之圖案(突出部)221A的線寬W1，設定為記憶胞區域MR內之行方向之終端以外(記憶胞區域MR之中央側)之積層構造SSb之圖案(突出部)221B之線寬W2的一半左右。 此處，具有較小之線寬W1之積層構造SSa之一端經由之前的蝕刻步驟中所形成之槽990內之絕緣體95而接合於虛設區域DR內之積層構造SSz。其結果為，積層構造SSa受到虛設區域DR內之積層構造SSz支持。例如，虛設區域DR內之積層構造SSz較積層構造SSa之線寬W1大。又，形成於積層構造SSb間之槽的深度(積層構造之高度)H1具有依存於導電層之積層數之大小H1。隨著記憶體之記憶密度之提昇，積層構造之高度H1有增高之傾向。 如本實施形態，基於相互獨立之閉環狀之狹縫圖案而加工積層構造，因此可將對形成有具有較小之線寬W1(＜W2)之積層構造(較大縱橫比之積層構造)之區域之加工步驟分為複數次來執行。 其結果為，可減少較大縱橫比W1/H1之積層構造SSa作為獨立之圖案產生於基板90上的情況，可抑制因如積層構造間之槽之清洗時之製造步驟中之積層構造SSa之倒塌所導致之不良的產生。 如此，藉由基於具有閉環狀之狹縫圖案STb之掩膜層之積層構造之蝕刻，將積層於記憶胞區域MR內之導電層22加工為應形成之形狀，於各配線位準內形成具有梳齒形狀之圖案之配線層。 對積層構造間之槽(狹縫)內執行清洗步驟之後，於槽內嵌入絕緣體。此後，如下所述，利用周知之技術形成記憶胞及各配線。 如圖4至圖6所示，於所形成之梳齒形狀之導電層(字線)22之突出部內形成記憶洞。 於記憶洞內，於包含導電層22之積層構造之側面上依序形成阻塞絕緣膜、電荷儲存層、及隧道絕緣膜。半導體柱形成於記憶洞內。藉此，於導電層與半導體柱之交叉位置形成記憶胞及選擇電晶體。 與形成記憶胞區域MR內之記憶胞MC之同時，於虛設胞區域DR內形成與記憶胞MC實質上相同之構造的虛設胞DC。 形成記憶胞MC之後，利用周知之技術形成選擇閘極線、源極線SL、位元線BL及引出配線LL、LLS、LLD。 再者，本實施形態係於基於用於將被加工層(包含複數個導電層之積層構造)分割至每個記憶胞區域(區塊)之狹縫圖案STa執行蝕刻之後，基於用於加工被加工層之狹縫圖案STb執行蝕刻。然而，亦可與該加工順序相反地，於藉由狹縫圖案STb使配線圖案形成於被加工層內之後，藉由狹縫圖案STa將被加工層分割至每個記憶胞區域。 本實施形態中，示出將導電層加工為應形成之配線圖案(此處為梳齒形狀)之後，於經加工之導電層內，形成供半導體柱嵌入之記憶洞之例。然而，即便於將導電層加工為應形成之圖案之前於導電層內形成記憶洞之情形時，亦可將使用相互獨立之閉環狀之狹縫圖案之導電層之加工應用於半導體記憶體之製造方法。 用於將記憶胞陣列與其他區域分離之狹縫圖案STz可於用於將導電層分離至每個記憶胞區域(區塊)之狹縫圖案STa之形成步驟之前的步驟形成，亦可於加工各記憶胞區域內之導電層之後的步驟形成。 如上所述，藉由本實施形態之半導體記憶體之製造方法，而形成三維構造之NAND型快閃記憶體。 隨著加工圖案的微細化，於狹縫圖案之交叉部位及其附近，產生被加工層之蝕刻不良之可能性變高。又，於為了提昇記憶體之記憶密度而增加導電層(記憶胞)之積層數之情形時，有產生下層之導電層之蝕刻不良(未開口、未分斷)的可能性。 根據本實施形態之半導體記憶體之製造方法，相互獨立之閉環狀之狹縫圖案STa、STb形成於掩膜層內，因此不會形成狹縫圖案之交叉部分而可蝕刻被加工層(複數個導電層之積層構造)。因此，本實施形態之半導體記憶體之製造方法可簡化狹縫圖案以便高縱橫之構件之加工容易實現，藉此可減少被加工層之蝕刻不良。 又，根據本實施形態之半導體記憶體之製造方法，該等狹縫圖案STa、STb為相互獨立之圖案，因此可於積層構造之加工時以互不相同之時序形成用於將複數個導電層之積層構造分離至每個區塊之狹縫圖案、及用於加工為應形成之配線圖案之狹縫圖案。 藉此，於三維構造之半導體記憶體之製造步驟中，可避免較大縱橫比之積層構造形成為單獨之圖案，可抑制積層構造之倒塌。 根據本實施形態之半導體記憶體之製造方法，可減少半導體記憶體之加工不良，藉此可改善半導體記憶體之製造良率，可減少半導體記憶體之成本。 (d)變化例 (d-1)變化例1 對本實施形態之半導體記憶體之變化例進行說明。 於上述內容中，敍述有於半導體記憶體之如編程/讀出之實際動作時(例如使用者之使用時)將虛設胞區域(虛設配線)設定為浮動狀態之例。 然而，於本實施形態之半導體記憶體之實際動作時，亦可不使虛設胞區域DR成為浮動狀態，而對虛設配線DWL施加第1電位。 於半導體記憶體之實際動作時，電位控制電路199對虛設字線DWL施加電位，藉此，本實施形態之半導體記憶體可減少因鄰設之區塊間之電壓差及鄰設之配線間之電壓差所導致之干擾的影響。 (d-2)變化例2 參照圖14至圖16，對本實施形態之半導體記憶體之製造方法的變化例進行說明。 如圖14所示，根據半導體記憶體(例如三維構造之NAND型快閃記憶體)之構成，有於記憶胞區域間不存在虛設區域之情形。於記憶胞陣列內不存在虛設區域之情形時，可增大半導體記憶體之記憶密度及記憶容量。 進而，根據半導體記憶體之構成，有為了分斷管部上之積層構造或為了於記憶胞區域內設置源極線及井接點之形成區域，而於梳齒形狀之圖案22之突出部內形成直線狀之狹縫圖案STx之情形。 如圖14及圖15所示，於用於配線圖案之形成(導電層之圖案化)之閉環狀之狹縫圖案STb之內側的區域內形成有狹縫圖案STx之情形時，所形成之圖案之線寬變小，結果於記憶胞陣列內產生具有較大縱橫比之多個圖案(積層構造)。 例如，藉由基於閉環狀之狹縫圖案STb之蝕刻步驟，形成梳齒形狀之導電層(字線)，藉由基於直線狀之狹縫圖案STx之蝕刻步驟，於梳齒形狀之導電層內形成槽(狹縫)。 於本實施形態之三維構造之快閃記憶體之製造方法中，直線狀之狹縫圖案STx與閉環狀之狹縫圖案STa、STb以互不相同之時序形成於掩膜層內。藉此，能夠以互不相同之時序執行基於該等狹縫圖案STa、STb、STx之導電層之蝕刻。 如圖15所示，例如在用於基於狹縫圖案STb之導電層之圖案化之蝕刻之前，利用基於用於劃分記憶胞區域之狹縫圖案STa之蝕刻，而於積層構造內形成槽。 與用於劃分記憶胞區域之蝕刻實質上同時地，利用基於狹縫圖案STx之蝕刻，於記憶胞區域之積層構造內形成直線狀之槽。 此後，將絕緣體95嵌入至基於狹縫圖案STa、STx所形成之槽內。 再者，狹縫圖案STx之形成及基於該狹縫圖案STx之積層構造之蝕刻亦可以與基於狹縫圖案STa之積層構造之蝕刻不同之時序來執行。 於絕緣體95嵌入至槽內後，於掩膜層98x內形成用於導電層之圖案化之閉環狀之狹縫圖案STb。基於狹縫圖案STb，蝕刻積層構造而於積層構造內形成槽997。 經加工之積層構造(導電層)SSc包含具有線寬W3之部分。積層構造SSc具有與導電層22及絕緣膜92之積層數相應之高度H1。 此處，藉由絕緣體95，相鄰之積層構造SSc接合。 因此，介隔絕緣體95而相鄰之積層構造SSc之整體之線寬WX變得較各積層構造SSc之線寬W3之2倍更大。其結果為，介隔絕緣體95而相鄰之積層構造之縱橫比WX/H1成為線寬W3之積層構造作為單獨之圖案存在之情形時之積層構造之縱橫比W3/H1之一半以下。 如此，即便於虛設區域未設置於記憶胞陣列內之情形時，亦可不於1次蝕刻步驟中形成線寬較小之圖案，而藉由複數次蝕刻步驟及利用蝕刻所形成之槽之嵌入步驟，將積層構造加工為線寬較小之圖案，藉此減少具有較大縱橫比之圖案之產生。其結果為，可抑制製造步驟中之具有較大縱橫比之積層構造之倒塌。 如圖16所示，複數條直線狀之狹縫STxx亦可以短劃線狀之佈局形成於梳齒形狀之導電層之突出部內。 如此，用於加工(分離)被加工層之狹縫圖案以具有相互獨立之閉環狀圖案之方式分別形成於掩膜層內，藉此能夠以不同時序(步驟)，加工作為被加工層之積層構造。 其結果為，可抑制具有較大縱橫比之圖案之產生，且可防止具有較大縱橫比之圖案之倒塌。 因此，根據本實施形態之半導體記憶體之製造方法，可減少半導體記憶體之不良，可提昇半導體記憶體之製造良率。 本實施形態之半導體記憶體之製造方法亦可於同一掩膜層內同時形成相互獨立之2個閉環狀之狹縫圖案，實質上同時地執行基於2個閉環狀之狹縫圖案的被加工層之加工步驟。 本實施形態係只要為包含於記憶胞陣列內包含記憶胞區域與複數個虛設區域之三維構造之記憶胞陣列的半導體記憶體，便亦可適用於與本實施形態中所說明之構造相異之構造的快閃記憶體、如ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)、MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)、或PCRAM(Phase-Change Random Access Memory，相變隨機存取記憶體)之除快閃記憶體以外的記憶體。 實施形態之半導體記憶體具有以下(附記1)～(附記7)之構成。 (附記1) 實施形態之半導體記憶體之製造方法包括：於基板上形成複數個絕緣膜與複數個導電層交替地積層而成之積層構造之步驟；於上述積層構造上之掩膜層內形成閉環狀之第1狹縫圖案之步驟；及於上述掩膜層內形成自上述第1狹縫圖案分離之閉環狀之第2狹縫圖案之步驟。 (附記2) 於附記1之實施形態之半導體記憶體之製造方法中，上述第1狹縫圖案與上述第2狹縫圖案以不相互交叉之方式形成。 (附記3) 於附記1或2之半導體記憶體之製造方法中，在基於上述第1狹縫圖案而形成於上述積層構造內之槽內嵌入絕緣體之後，基於上述第2狹縫圖案而加工上述積層構造。 (附記4) 於附記1至3中任一項之半導體記憶體之製造方法中，第1狹縫圖案係以包圍形成有上述第2狹縫圖案之區域之方式形成於上述掩膜層內。 (附記5) 於附記1至4中任一項之半導體記憶體之製造方法中，上述第1狹縫圖案係用於劃分設置於記憶胞陣列內之至少1個記憶胞區域之圖案，上述第2狹縫圖案係用於形成上述記憶胞區域內之配線圖案之圖案。 (附記6) 於附記1至5中任一項之半導體記憶體之製造方法中，上述第2狹縫圖案所包圍之區域具有梳齒形狀之平面形狀。 (附記7) 於附記1至6中任一項之半導體記憶體之製造方法中，其進而包括：於上述積層構造內形成電洞之步驟；於上述電洞內之上述導電層上形成記憶胞之記憶保持部之步驟；及於上述電洞內嵌入半導體柱之步驟。 雖對本發明之若干實施形態進行了說明，但該等實施形態係作為例示而提出者，並未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換或變更。該等實施形態及其變化包含於發明之範圍及主旨，且包含於申請專利範圍所記載之發明及其均等範圍內。
1:半導體記憶體 5:記憶體控制器 10:記憶胞陣列 19:周邊電路 20:半導體柱 21:積層絕緣膜 22:導電層(字線、控制閘極電極) 22D, 22S, 22SD, 22X, 22Z:導電層 28:半導體層 29, 92, 213:絕緣膜 90:基板 95:絕緣體 98, 98z, 98x:掩膜層 199:電位控制電路 211:閘極絕緣膜 212:電荷儲存層 220:平板部 220D:引出部 221, 221A, 221B:突出部 500:儲存裝置 600:主機裝置 990, 995, 997:槽 B1, B2:圖案 BC:位元線接點 BG:背閘極層 BL:位元線 CP, CPD:接觸插塞 DC:虛設胞 DR:虛設區域 DWL:虛設配線 LL, LLD, LLS:引出配線 MC:記憶胞 MR:記憶胞區域 MU:記憶胞單元 SGD, SGS:選擇電晶體 SGDL, SGSL:選擇閘極線 SL:源極線 Ssa, SSb, SSc, SSx, SSz:積層構造 Sta, STb, STz, STx:狹縫圖案 STxx:狹縫 WL:字線 W1, W2, W3, WX:線寬
圖1係用於說明實施形態之半導體記憶體之基本構成的圖。 圖2係表示包含實施形態之半導體記憶體之裝置之整體構成的圖。 圖3係表示實施形態之半導體記憶體之構造例的模式圖。 圖4係表示實施形態之半導體記憶體之構造例的俯視圖。 圖5係表示實施形態之半導體記憶體之構造例的剖面圖。 圖6係表示實施形態之半導體記憶體之構造例的剖面圖。 圖7係表示實施形態之半導體記憶體之動作例的流程圖。 圖8係用於說明實施形態之半導體記憶體之製造方法之基本概念的圖。 圖9係表示實施形態之半導體記憶體之製造方法之一步驟的俯視圖。 圖10係表示實施形態之半導體記憶體之製造方法之一步驟的剖面圖。 圖11係表示實施形態之半導體記憶體之製造方法之一步驟的剖面圖。 圖12係表示實施形態之半導體記憶體之製造方法之一步驟的俯視圖。 圖13係表示實施形態之半導體記憶體之製造方法之一步驟的剖面圖。 圖14係表示實施形態之半導體記憶體之製造方法之變化例的圖。 圖15係表示實施形態之半導體記憶體之製造方法之變化例的圖。 圖16係表示實施形態之半導體記憶體之製造方法之變化例的圖。
10:記憶胞陣列
90:基板
DC:虛設胞
DR:虛設區域
DWL:虛設配線
MC:記憶胞
MR:記憶胞區域

Claims (19)

  1. 一種裝置，其包含 基板； 第1區域，其中複數個第1導線堆疊於上述基板之上方，且複數個第1半導體柱延伸穿過上述第1導線； 第2區域，其中複數個第2導線堆疊於上述基板之上方，且複數個第2半導體柱延伸穿過上述第2導線； 第3區域，其中配置有第1配線，且上述第3區域配置於上述第1區域與上述第2區域之間； 第1接觸插塞，其連接於上述第1配線； 第2配線，其連接於上述第1接觸插塞；及 複數個第3導線，其配置於上述第1區域、上述第2區域及上述第3區域之上方，延伸於第1方向上，且電性連接至上述第1半導體柱及上述第2半導體柱。
  2. 如請求項1之裝置，其進一步包含： 電壓控制電路，其構成為通過上述第2配線及上述第1接觸插塞而將第1電壓施加至上述第1配線。
  3. 如請求項2之裝置，其中 上述第1導線具有連接至第1接點之第1階梯狀部分，且上述第2導線具有連接至第2接點之第2階梯狀部分。
  4. 如請求項3之裝置，其中上述電壓控制電路構成為控制：通過上述第1接點而施加至上述第1導線之電壓、及通過上述第2接點施加至上述第2導線之電壓。
  5. 如請求項4之裝置，其中 上述第1階梯狀部分位於面向而遠離上述第2導線之側，且上述第1接點連接至在上述第1階梯狀部分露出之上述第1導線之上表面，且 上述第2階梯狀部分位於面向而遠離上述第1導線之側，且上述第2接點連接至在上述第2階梯狀部分露出之上述第2導線之上表面。
  6. 如請求項4之裝置，其中 上述第1及第2導線位於上述基板上方之第1層的部分係被個別地控制；且 上述第1及第2導線位於上述基板上方之第2層的其他部分係被個別地控制。
  7. 如請求項6之裝置，其中 上述第1及第2導線之各者具有平面形狀，且 上述第1導線之上述部分具有向上述第2導線突出之第1突出部，且 上述第2導線之上述部分具有向上述第1導線突出之第2突出部。
  8. 如請求項7之裝置，其中 上述第1突出部及上述第2突出部係沿上述第1方向彼此相鄰。
  9. 如請求項6之裝置，其進一步包含： 複數個記憶體串，上述記憶體串之各者包括數個記憶胞，該數個記憶胞係串聯地電性連接，且具有電性連接至上述第1導線及上述第2導線之閘極。
  10. 如請求項9之裝置，其中 上述記憶體串具有U形狀。
  11. 如請求項1之裝置，其中上述第3區域包括堆疊於上述基板之上方的第1虛設胞。
  12. 如請求項11之裝置，其中上述複數個第3導線係電性連接至上述第1虛設胞。
  13. 一種裝置，其包含 基板； 第1區域，其中複數個第1導線堆疊於上述基板之上方，且複數個第1半導體柱延伸穿過上述第1導線； 第2區域，其中複數個第2導線堆疊於上述基板之上方，且複數個第2半導體柱延伸穿過上述第2導線； 第3區域，其中配置有第1配線，上述第3區域配置於上述第1區域與上述第2區域之間； 第4區域，其配置於上述第3區域的與上述第2區域之相對側，及 第1接觸插塞，其連接於上述第1配線； 第2配線，其連接於上述第1接觸插塞；及 複數個第3導線，其配置於上述第1區域、上述第2區域、上述第3區域及上述第4區域之上方，於第1方向上延伸，且電性連接至上述第1半導體柱及上述第2半導體柱； 其中於第1動作期間，將第1電壓施加至上述第3區域及上述第4區域。
  14. 如請求項13之裝置，其中於上述第1動作期間，將與上述第1電壓不同之第2電壓施加至上述第1導線及上述第2導線。
  15. 如請求項14之裝置，其中上述第1電壓大於上述第2電壓。
  16. 如請求項13之裝置，其中上述第3區域包括堆疊於上述基板之上方的第1虛設胞，且上述第4區域包括堆疊於上述基板之上方的第2虛設胞。
  17. 如請求項16之裝置，其中上述第1虛設胞之一者之閘極係電性連接至上述第2虛設胞之一者之閘極。
  18. 如請求項17之裝置，其中上述複數個第3導線係電性連接至上述第1及第2虛設胞。
  19. 如請求項13之裝置，其進一步包含： 複數個記憶體串，上述記憶體串之各者包括數個記憶胞，該數個記憶胞係串聯地電性連接，且具有電性連接至上述第1導線及上述第2導線之閘極， 其中上述記憶體串具有U形狀。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015176910A (ja) 2014-03-13 2015-10-05 株式会社東芝 半導体メモリ
KR102307060B1 (ko) 2014-12-03 2021-10-01 삼성전자주식회사 반도체 소자
KR102398666B1 (ko) * 2015-08-19 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
US10211150B2 (en) * 2015-09-04 2019-02-19 Macronix International Co., Ltd. Memory structure
US9397111B1 (en) * 2015-10-30 2016-07-19 Sandisk Technologies Llc Select gate transistor with single crystal silicon for three-dimensional memory
KR102650535B1 (ko) 2016-01-18 2024-03-25 삼성전자주식회사 3차원 반도체 메모리 장치
CN108538839B (zh) 2017-03-01 2019-08-23 联华电子股份有限公司 半导体结构、用于存储器元件的半导体结构及其制作方法
JP2018148071A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
JP2018160634A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
CN109698162A (zh) * 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
US10276250B1 (en) * 2017-11-20 2019-04-30 Macronix International Co., Ltd. Programming NAND flash with improved robustness against dummy WL disturbance
KR20190078146A (ko) 2017-12-26 2019-07-04 주식회사 성우하이텍 차량의 문콕 방지 장치
US10381450B1 (en) * 2018-02-27 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain select level isolation structures and method of making thereof
US10381339B1 (en) * 2018-03-21 2019-08-13 Globalfoundries Singapore Pte. Ltd. Integrated circuits with memory cell test circuits and methods for producing the same
JP2019212691A (ja) 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2020031149A (ja) * 2018-08-23 2020-02-27 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
JP2020047644A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 半導体装置
JP2020047806A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
US11495541B2 (en) 2018-11-28 2022-11-08 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
US11515325B2 (en) 2018-11-28 2022-11-29 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
JP2020136426A (ja) * 2019-02-18 2020-08-31 キオクシア株式会社 半導体チップ
JP2020136535A (ja) * 2019-02-21 2020-08-31 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2020150147A (ja) * 2019-03-14 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020155611A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
JP2020155664A (ja) 2019-03-22 2020-09-24 キオクシア株式会社 半導体記憶装置
US11621272B2 (en) * 2019-07-16 2023-04-04 SK Hynix Inc. Semiconductor memory device
KR102681821B1 (ko) * 2019-07-16 2024-07-05 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2021114519A (ja) * 2020-01-17 2021-08-05 キオクシア株式会社 半導体記憶装置
US11903214B2 (en) * 2020-07-16 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional ferroelectric random access memory devices and methods of forming
JP2022050253A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
CN112234066B (zh) * 2020-10-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
TWI755932B (zh) * 2020-11-17 2022-02-21 華邦電子股份有限公司 用以量測重疊狀態的布局
KR20220068540A (ko) 2020-11-19 2022-05-26 삼성전자주식회사 메모리 칩 및 주변 회로 칩을 포함하는 메모리 장치 및 상기 메모리 장치의 제조 방법
CN113224071B (zh) * 2021-05-06 2024-04-19 长江先进存储产业创新中心有限责任公司 半导体器件及其制备方法
US20230071925A1 (en) * 2021-09-07 2023-03-09 Nanya Technology Corporation Detecting circuit and method for detecting memory chip
TWI803180B (zh) * 2022-02-08 2023-05-21 華邦電子股份有限公司 半導體記憶體結構及其形成方法
US20230255028A1 (en) * 2022-02-10 2023-08-10 Macronix International Co., Ltd. Memory device and method of fabricating the same
CN117153822B (zh) * 2023-10-30 2024-02-13 西安紫光国芯半导体股份有限公司 一种三维堆叠结构及其检测方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4427847B2 (ja) * 1999-11-04 2010-03-10 エルピーダメモリ株式会社 ダイナミック型ｒａｍと半導体装置
JP2003174106A (ja) * 2001-12-07 2003-06-20 Fujitsu Ltd 半導体装置及びその製造方法
JP4373986B2 (ja) * 2006-02-16 2009-11-25 株式会社東芝 半導体記憶装置
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
US8044448B2 (en) * 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8395206B2 (en) * 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP5193796B2 (ja) * 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
KR101321311B1 (ko) * 2008-12-26 2013-10-28 샤프 가부시키가이샤 기지국 장치, 이동국 장치, 통신 시스템 및 통신 방법
JP2011023687A (ja) * 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
KR20110138789A (ko) * 2010-06-22 2011-12-28 하나 마이크론(주) 적층형 반도체 패키지
US8378412B2 (en) * 2010-10-13 2013-02-19 Micron Technology, Inc. Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
US8920030B2 (en) * 2011-03-23 2014-12-30 The Hershey Company Flexible package with access control feature
JP2013058683A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体記憶装置の製造方法
US8865535B2 (en) * 2012-04-13 2014-10-21 Sandisk Technologies Inc. Fabricating 3D non-volatile storage with transistor decoding structure
US20140063941A1 (en) * 2012-08-31 2014-03-06 Kabushiki Kaisha Toshiba Semiconductor memory device
KR101965614B1 (ko) * 2012-09-26 2019-04-04 삼성전자주식회사 반도체 메모리 장치
US9035279B2 (en) * 2013-07-08 2015-05-19 LuxVue Technology Corporation Micro device with stabilization post
TWM481920U (zh) * 2014-01-27 2014-07-11 Yang Neng Xiamen Trading Co Ltd 含氧氣體燃料製造裝置
JP2015176910A (ja) 2014-03-13 2015-10-05 株式会社東芝 半導体メモリ
US9209199B2 (en) * 2014-03-21 2015-12-08 Intel Corporation Stacked thin channels for boost and leakage improvement
TWI481920B (zh) 2014-04-14 2015-04-21 Jiann Lih Optical Co Ltd 護目鏡之結構
JP2015216179A (ja) * 2014-05-08 2015-12-03 株式会社東芝 半導体記憶装置
US9761754B2 (en) * 2014-06-18 2017-09-12 X-Celeprint Limited Systems and methods for preparing GaN and related materials for micro assembly
US9929053B2 (en) * 2014-06-18 2018-03-27 X-Celeprint Limited Systems and methods for controlling release of transferable semiconductor structures
US9368199B2 (en) * 2014-09-02 2016-06-14 Kabushiki Kaisha Toshiba Memory device
US9640715B2 (en) * 2015-05-15 2017-05-02 X-Celeprint Limited Printable inorganic semiconductor structures

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