TW202040944A - 頻率偵測電路及其方法 - Google Patents

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Abstract

本發明係關於用於頻率偵測電路的系統以及方法，其包含：設置以接收資料輸入並根據所述資料輸入中的轉態提供第一邊緣輸出的轉態偵測器；設置以產生第二邊緣輸出的第一電路；設置以產生第三邊緣輸出的第二電路；以及設置以在第一邊緣輸出、第二邊緣輸出以及第三邊緣輸出中的至少其二為高時輸出UP輸出，且設置以在第一邊緣輸出、第二邊緣輸出以及第三邊緣輸出全為低時輸出DN輸出的組合邏輯。

Description

頻率偵測電路及其方法
相關申請案之交互引用
本申請案主張於2018年9月18日提交之美國臨時申請案No. 62/732,942，標題為「EFFICIENT FREQUENCY DETECTORS FOR CLOCK AND DATA RECOVERY CIRCUITS」之優先權及效益，其全部內容於此併入作為參考。
本揭露的一些實施例泛言之係關於用於時脈以及資料回復(CDR)的頻率擷取以及二元相位偵測器(bang-bang phase detector)。
串行鏈路(serial link)包含經由通路(channel)連接至接收器的發射器(transmitter)。接收器通常包含設置以產生與傳入資料的相位對齊的時脈的電路。
第1圖描繪設置以將本地產生的時脈與傳入資料訊號對齊的相關技術的CDR電路。
參照第1圖，相關技術的CDR系統100包含對傳入資料取樣並提供資料予二元相位偵測器120的資料及交越裁剪器(data and crossing slicers)110。二元相位偵測器120判定由壓控振盪器(VCO)130產生的時脈的相位是否與傳入資料對齊(例如，同相位(in-phase))。二元相位偵測器 120 具有包含相位提前、延遲或無有用資訊(例如沒有需要判斷相位對齊的資料轉態)的3種狀態。根據當前狀態，二元相位偵測器120輸出上值(up value)或下值(down value)。提供上及下訊號以啟動增加或減少VCO 130的控制電壓的電荷泵140的切換。舉例而言，當上訊號在電荷泵140被接收時，電荷泵140增加VCO 130的控制電壓且增加產生的時脈的頻率。類似地，當下訊號在電荷泵140被接收時，電荷泵140降低VCO 130的控制電壓且降低產生的時脈的頻率。
為了正確鎖定相位，VCO 130需要產生具有接近資料率(data rate)的頻率的時脈。因此，使用頻率擷取電路150來設定初始時脈。頻率擷取電路150 接收自VCO 130輸出的時脈並提供電壓輸出以增加或降低由VCO 130產生的時脈頻率。
在過去，已採用許多方法(methodologies)來擷取頻率。舉例而言，使用可採用相位頻率偵測器(PFD)、旋轉頻率偵測器、或計數型(counter-based)頻率偵測器之頻率擷取電路來執行頻率擷取。然而這些已知的系統具有許多缺點。舉例而言，PFD不適用於數位CDR。PFD以及旋轉頻率偵測器皆無法與源自發射器的低擺幅(low-swing)訊號有良好的運作。計數型頻率偵測器需要多位元計數器以及各種算數運算來運作，需要太多空間且複雜，且進一步地可能產生多位元錯誤且因此難以實現。
因此，需要提供於轉換為CMOS(例如，在資料裁剪器之後)之後在輸入資料上運作且無需使用多位元算數運算的精確頻率擷取的方法。
以上資訊僅係用於加強對於本揭露實施例的背景的理解，且因此可能包含不構成先前技術的資訊。
本揭露的一些實施例提供用於頻率偵測電路的系統以及方法。在各種實施例中，頻率偵測器電路包含：設置以接收資料輸入並根據所述資料輸入中的轉態提供第一邊緣輸出的轉態偵測器(transition detector)；設置以產生第二邊緣輸出的第一電路；設置以產生第三邊緣輸出的第二電路；以及組合邏輯(combinational logic)。在各種實施例中，組合邏輯係設置以：當第一邊緣輸出、第二邊緣輸出以及第三邊緣輸出中的至少其二為高時輸出UP輸出；以及當第一邊緣輸出、第二邊緣輸出以及第三邊緣輸出全為低時輸出DN輸出。
在各種實施例中，第一電路包含第一延遲電路且第二電路包含第二延遲電路。
在各種實施例中，組合邏輯包含DN邏輯以及UP邏輯。
在各種實施例中，DN邏輯包含：具有第一輸入端、第二輸入端、以及第三輸入端的AND閘；設置以接收第一邊緣輸出並連接至第一輸入端的第一反相器(inverter)；設置以接收第二邊緣輸出並連接至第二輸入端的第二反相器；以及設置以接收第三邊緣輸出並連接至第三輸入端的第三反相器。
在各種實施例中，UP邏輯包含三輸入OR閘、設置以接收第一邊緣輸出及第二邊緣輸出並提供第一輸出至三輸入OR閘的第一輸入端的第一AND閘；設置以接收第一邊緣輸出及第三邊緣輸出並提供第二輸出至三輸入OR閘的第二輸入端的第二AND閘；以及設置以接收第二邊緣輸出及第三邊緣輸出並提供第三輸出至三輸入OR閘的第三輸入端的第三AND閘。
在各種實施例中，組合邏輯進一步包含設置以根據選擇訊號將頻率偵測器的運作轉換成相位偵測器的選擇電路。
在各種實施例中，頻率偵測方法包含：取樣資料輸入以獲得資料輸入的奇數資料樣本(odd data sample, Dodd)；取樣資料輸入以獲得資料輸入的奇數交越樣本(odd crossing sample, Xodd)；取樣資料輸入以獲得資料輸入的偶數資料樣本(even data sample, Deven)；取樣資料輸入以獲得資料輸入的偶數交越樣本(even crossing sample, Xeven)；根據Dodd、Xodd以及Deven產生UP_odd訊號；根據Dodd、Xodd以及Deven產生DN_odd訊號；根據Deven、Xeven以及Dodd產生UP_even訊號；以及根據Deven、Xeven以及Dodd產生DN_even訊號。
在各種實施例中，根據Dodd、Xodd以及Deven產生UP_odd訊號包含：根據Dodd以及Xodd決定奇數第一邊緣訊號(odd first edge signal)，其中當Dodd以及Xodd具有不同值時，奇數第一邊緣訊號為高；根據Xodd以及Deven決定奇數第二邊緣訊號，其中當Xodd以及Deven具有不同值時，奇數第二邊緣訊號為高；以及在奇數第一邊緣訊號以及奇數第二邊緣訊號兩者皆為高時輸出UP_odd訊號。
在各種實施例中，根據Dodd、Xodd以及Deven產生DN_odd訊號包含：根據Dodd以及Xodd決定奇數第一邊緣訊號，其中當Dodd以及Xodd具有不同值時，奇數第一邊緣訊號為高；根據Xodd以及Deven決定奇數第二邊緣訊號，其中當Xodd以及Deven具有不同值時，奇數第二邊緣訊號為高；以及在奇數第一邊緣訊號以及奇數第二邊緣訊號兩者皆為低時輸出DN_odd訊號。
在各種實施例中，根據Deven、Xeven以及Dodd產生UP_even訊號包含：根據Deven以及Xeven決定偶數第一邊緣訊號，其中當Deven以及Xeven具有不同值時，偶數第一邊緣訊號為高；根據Xeven以及Dodd決定偶數第二邊緣訊號，其中當Xeven以及Dodd具有不同值時，偶數第二邊緣訊號為高；以及在偶數第一邊緣訊號以及偶數第二邊緣訊號兩者皆為高時輸出UP_even訊號。
在各種實施例中，根據Deven、Xeven以及Dodd產生DN_even訊號包含：根據Deven以及Xeven決定偶數第一邊緣訊號，其中當Deven以及Xeven具有不同值時，偶數第一邊緣訊號為高；根據Xeven以及Dodd決定偶數第二邊緣訊號，其中當Xeven以及Dodd具有不同值時，偶數第二邊緣訊號為高；以及在偶數第一邊緣訊號以及偶數第二邊緣訊號兩者皆為LOW時輸出DN_even訊號。
在各種實施例中，方法進一步包含將Dodd、Xodd以及Deven時間對齊(temporally aligning)。
在各種實施例中，方法進一步包含將Deven、Xeven以及Dodd時間對齊。
在各種實施例中，方法進一步包含提供模式選擇訊號以採用(to engage)頻率偵測模式。
在各種實施例中，相位/頻率偵測器電路包含設置以根據第一時脈對資料輸入取樣並輸出奇數資料樣本(Dodd)的第一資料裁剪器；設置以根據第二時脈對資料輸入取樣並輸出奇數交越樣本(Xodd)的第二資料裁剪器；設置以根據第三時脈對資料輸入取樣並輸出偶數資料樣本(Deven)的第三資料裁剪器；設置以根據第四時脈對資料輸入取樣並輸出偶數交越樣本(Xeven)的第四資料裁剪器；設置以將Dodd、Xodd以及Deven時間對齊的第一資料對齊電路；設置以將Deven、Xeven以及Dodd時間對齊的第二資料對齊電路；以及組合邏輯電路。在各種實施例中，組合邏輯電路係設置以：根據Dodd以及Xodd產生第一邊緣輸出；根據Xodd以及Deven產生第二邊緣輸出；根據Deven以及Xeven產生第三邊緣輸出；根據Xeven以及Dodd產生第四邊緣輸出；在第一邊緣輸出以及第二邊緣輸出兩者皆為高時產生UP_odd訊號；在第一邊緣輸出以及第二邊緣輸出兩者皆為低時產生DN_odd訊號；在第三邊緣輸出以及第四邊緣輸出兩者皆為高時產生UP_even訊號；以及在第三邊緣輸出以及第四邊緣輸出兩者皆為低時產生DN_even訊號。
在各種實施例中，組合邏輯電路進一步包含設置以根據選擇訊號在相位偵測模式與頻率偵測模式之間切換組合邏輯電路的運作的選擇電路。
在各種實施例中，選擇電路設置以在選擇訊號指定(designates)相位偵測模式時反相(invert)第二邊緣輸出以及第四邊緣輸出的值。
在各種實施例中，選擇電路包含設置以接收第二邊緣輸出以及選擇訊號的第一互斥或(XOR)閘以及設置以接收第四邊緣輸出以及選擇訊號的第二XOR閘。
在各種實施例中，選擇電路係設置以根據選擇訊號反相Deven以及Dodd。
在各種實施例中，選擇電路包含設置以接收Deven以及選擇訊號的第一互斥或(XOR)閘以及設置以接收Dodd以及選擇訊號的第二XOR閘。
藉由參照以下實施例的詳細描述以及附圖，本發明概念的特徵及完成其之方法可更加輕易地理解。下文中，實施例將參照附圖更加詳細地描述，其中通篇說明書中相似之元件符號指代相似之元件。然而，本揭露可以各種不同的形式實施，且不應被解釋為僅限於本文所載之實施例。毋寧說，提供此些實施例作為示例使得本揭露透徹及完整並將充分傳達本揭露的態樣以及特徵予領域中具有通常知識者。據此，可不描述對於相關領域中具有通常知識者而言，非為充分理解本揭露的態樣以及特徵所必須之製程、元件以及技術。除非另行指出，否則整份附圖以及所載之敘述中相似之元件符號指代相似之元件，且因此，將不再重複其敘述。在圖式中，元件、層以及區域的相對尺寸可為了清楚起見而誇大。
本揭露的實施例包含用於在時脈以及資料回復(CDR)電路中的有效的頻率偵測器的系統以及方法。在各種實施例中，系統以及方法允許輸入參考頻率的偵測以及與本地時脈(例如一或多個振盪頻率(oscillator frequencies))的比較。舉例而言，在一些實施例中，發射器可週期性地供應訓練型樣(training pattern)予接收器。訓練型樣根據本地時脈(local clock)由一或多個裁剪器運作取樣。在各種實施例中，有效的頻率偵測器可被設置以偵測訊號邊緣並利用組合電路以及先前的邊緣來提供指示增加或降低本地時脈速度的需求的輸出UP或DN訊號。
第2A圖描繪根據各種實施例的示例轉態偵測器。第2B圖包含根據各種實施例的第2A圖的示例轉態偵測器的時序圖。
參照第2A圖以及第2B圖，在各種實施例中，轉態偵測器200可用以判定何時傳入資料訊號具有從低至高(例如從邏輯低至邏輯高)或從高至低(例如從邏輯高至邏輯低)的轉態。在各種實施例中，轉態偵測器200可包含d-正反器(d-flip flop)210、互斥或(XOR)220以及重定時器(retimer)230。在各種實施例中，d-正反器210接收資料訊號D並輸出延遲資料訊號Q。舉例而言，d-正反器210的延遲資料訊號Q可延遲一時脈循環(clock cycle)、半時脈循環、四分之一時脈循環等。
在各種實施例中，重定時器230可被設置以接收傳入資料訊號(例如來自資料裁剪器的)以及使傳入資料訊號與本地時脈同步。舉例而言，重定時器230亦可包含根據本地時脈運作的d-正反器。因為轉態偵測器200也根據本地時脈運作，且本地時脈可不與被接收的資料同步，重定時器230允許轉態偵測器200中的邏輯精確運作。
在各種實施例中，邊緣(例如在資料訊號中的轉態)藉由XOR 220比較當前資料訊號D與延遲資料訊號Q來偵測。舉例而言，參照第2B圖，第一邊緣可在資料訊號D從低至高的轉態時偵測，而第二邊緣可在資料訊號D從高至低的轉態時偵測等等。
第3圖描繪根據各種實施例的頻率偵測器。
參照第3圖，在各種實施例中，頻率偵測器300被設置以根據在最近歷史紀錄中出現的邊緣數偵測傳入資料訊號的頻率。在各種實施例中，頻率偵測器300包含轉態偵測器310、第一延遲電路320、第二延遲電路330以及組合邏輯340。
在各種實施例中，第一延遲電路320以及第二延遲電路330可為設置以提供一個時脈循環延遲的延遲電路，然而，在一些實施例中，第一延遲電路320以及第二延遲電路330可為設置以提供半或四分之一時脈循環延遲的延遲電路。舉例而言，在各種實施例中，第一延遲電路320以及第二延遲電路330可為d-正反器，然而，在其他實施例中，可利用其他延遲電路。在各種其他實施例中，延遲電路可不為必須。舉例而言，如將於下文中所述地，在一些實施例中，可用多相位位移時脈(multiple phase-shifted clocks)取樣的訊號來代替延遲電路。
在各種實施例中，組合邏輯340被設置以接收轉態偵測器310的輸出(edge 0)、來自第一延遲電路320的第一延遲邊緣(edge 1)以及來自第二延遲電路330的第二延遲邊緣(edge 2)。舉例而言，第一延遲電路320接收轉態偵測器310的當前輸出並輸出轉態偵測器310的先前輸出(例如來自1時脈循環以前的輸出)。類似地，第二延遲電路330接收來自第一延遲電路320的輸出(例如來自1時脈循環以前的轉態偵測器310的輸出)並輸出第一延遲電路320的先前輸出(例如來自2時脈循環以前的轉態偵測器310的輸出)。轉態偵測器310、第一延遲電路320以及第二延遲電路330可各根據本地時脈(例如來自壓控振盪器的)運作。
在各種實施例中，組合邏輯340可利用此些輸入且使用單位元邏輯功能(single bit logic functions)產生當前產生的頻率是否低於或高於目標的UP以及DN輸出指示。在各種實施例中，UP以及DN輸出可表示當前時脈是正確的，組合邏輯340可不提供輸出。在當前時脈對資料取樣過快時，組合邏輯340供應DN輸出。反之，在當前時脈對資料取樣過慢時，組合邏輯340產生UP輸出。因此，可將頻率錯誤編碼為1-位元UP/DN流(1-bit UP/ DN streams)的平均。
第4A圖描繪根據各種實施例的用於頻率偵測的組合邏輯的示例實施例。第4B圖描繪當用於根據各種實施例的頻率偵測器中時第4A圖的組合邏輯的運作的時序圖。
參照第4A圖以及第4B圖，在各種實施例中，組合邏輯400可被設置以判定何時邏輯性地產生的時脈在正確的速度運行。舉例而言，發射器可發送訓練型樣以用於設定本地時脈。在各種實施例中，訓練型樣的長度可為6個時脈循環。在一些實施例中，訓練型樣可具有較長或較短的週期。
在各種實施例中，組合邏輯400可利用當前轉態偵測器輸出訊號(edge 0)、第一延遲訊號(edge 1)以及第二延遲訊號(edge 2)來判定何時邏輯性地產生的時脈在正確的速度運行。在各種實施例中，組合邏輯400包含DN邏輯410以及UP邏輯420以判定何時邏輯性地產生的時脈過快或過慢。舉例而言，組合邏輯400被設置以在本地時脈對傳入資料流取樣過快時(例如時脈過快時)提供DN輸出，且在本地時脈對傳入資料流取樣過慢時(例如時脈過慢時)提供UP輸出。
在各種實施例中，DN邏輯410可被，例如設置以判定何時輸入值(edge 0、edge 1以及edge 2)沒有一個是高的。此判定可使用數位邏輯閘的任意組合進行。舉例而言，在各種實施例中，DN邏輯410包含具有反相輸入且設置以在第一輸入接收edge 0、在第二輸入接收edge 1且在第三輸入接收edge 2的AND閘。因此，AND閘在edge 0、edge 1或edge 2沒有一個是高的時提供高輸出。應理解的是在各種實施例中，可利用等效邏輯電路來提供相同的輸出。舉例而言，可以NOR閘或其他邏輯閘代替反相器以及AND閘以提供等效功能。
在各種實施例中，UP邏輯420可被，例如設置以判定何時輸入值(edge 0、edge 1以及edge 2)中的至少其二是高的。在各種實施例中，UP邏輯420包含第一AND閘、第二AND閘、第三AND閘以及OR閘。在一些實施例中，第一AND閘接收edge 0以及edge 1，第二AND閘接收edge 1以及edge 2，且第三AND閘接收edge 0以及edge 2。每個AND閘的輸出接著被提供至OR閘。因此，若三個輸入值中之其二是高的，則UP邏輯420將提供高輸出(例如UP輸出)。
參照第4B圖，其描繪顯示根據各種實施例之組合邏輯400的運作的時序圖。在各種實施例中，頻率偵測器可供應有為訓練訊號(training signal)的資料訊號。舉例而言，發射裝置可週期性地發送訓練訊號或型樣以有助於同步接收器中的時脈。在一些實施例中，訓練訊號可在初始化週期期間發送，且在一些實施例中，訓練訊號可週期性地發送。舉例而言，在顯示器的背景下，訓練訊號可以顯示資料的每個新訊框(frame)發送。在所描繪的示例中，接收的訓練訊號D被顯示為具有複數個具有各種時間長度的低以及高輸出，然而，訓練訊號可為設置以執行頻率偵測的任何訊號。舉例而言，訓練型樣可為設置用於頻率偵測器的0以及1的週期序列。在各種實施例中，第4A圖的頻率偵測器可具有000000111111的訓練型樣，而用於以下描述之頻率偵測器的訓練型樣可具有010101010101的訓練型樣。
如第4B圖所示，第一資料轉態導致edge 0的值轉態至高值一個時脈循環。edge 1的值為edge 0在先前時脈循環的值。因此，在edge 0轉態為高一時脈循環(例如本地時脈)之後，edge 1的值轉態為高值。類似地，edge 2的值為兩個循環以前的edge 0的值(且為一個循環以前edge 1的值)。因此，在edge 1的值轉態為高一時脈循環之後(且在edge 0轉態為高兩時脈循環之後)，edge 2的值從低轉態為高。在第七時脈循環，edge 0為低，edge 1為低，且edge 2為低。因此，DN邏輯410提供表示本地時脈對資料取樣過快的DN輸出。類似地，在第十一時脈循環，edge 0、edge 1以及edge 2的值皆為低。因此，DN邏輯410提供另一個DN輸出。在第十四時脈循環，edge 0以及edge 2皆為高，因此UP邏輯420提供表示時脈訊號導致輸入資料取樣過慢的UP輸出。類似地，在第十六時脈循環，edge 0以及edge 2的值再次為高，且UP邏輯420提供另一個UP訊號。
第5A圖係描繪示例資料輸入、本地產生的資料時脈dclk以及本地產生的交越時脈xclk。第5B圖係描繪頻率偵測器使用的組合邏輯的實施例。
參照第5A圖，在各種實施例中，資料時脈可領先(lead)交越時脈四分之一時脈循環。在各種實施例中，資料時脈以及交越時脈的奇數以及偶數邊緣可被頻率偵測器使用。在各種實施例中，頻率偵測器可設置以根據具有等於一個時脈循環的週期之010101010101訓練型樣(訓練型樣=1 CLK循環)運作。輸入資料可根據在資料以及交越時脈中的轉態取樣。舉例而言，輸入資料可在資料時脈dclk的第一轉態(例如上或正轉態)取樣，且取樣之資料被標示為Dodd。在交越時脈xclk的第一轉態(例如上或正轉態)取樣的輸入資料被標示為Xodd。在資料時脈dclk的第二轉態(例如下或負轉態)取樣的輸入資料被標示為Deven，且在交越時脈xclk的第二轉態(例如下或負轉態)取樣的輸入資料被標示為Xeven。不同於所述，奇數邊緣可為上轉態且偶數邊緣可為下轉態。
參照第5B圖，在各種實施例中，組合邏輯可設置以藉由判定edge 0以及edge 1使用奇數或偶數轉態且接著應用進一步的邏輯來判定本地時脈頻率是否正確。舉例而言，edge 1可等於Dodd XOR Xodd且edge 0可等於Xodd XOR Deven。可利用邊緣訊號(edge 0以及edge 1)來產生UP以及DN值。舉例而言，在各種實施例中，UP或DN輸出係在邊緣訊號的值相同時提供。舉例而言，當edge 0以及edge 1皆邏輯地為0時，本地產生的時脈運作過快(例如過高)，並產生DN訊號。類似地，當edge 0以及edge 1邏輯地為1時，本地產生的時脈運作過慢(例如過低)，並可產生UP訊號。
第6圖描繪根據各種實施例之頻率偵測器。
參照第6圖，在各種實施例中，頻率偵測器600可設置以利用具有等於一個系統時脈循環的週期的訓練型樣。在各種實施例中，輸入資料Din可使用包含第一資料時脈dclkp、第二資料時脈dclkn、第一交越時脈xclkp以及第二交越時脈xclkn的四個時脈取樣。在各種實施例中，每個時脈可相隔90度。舉例而言，在一些實施例中，第一資料時脈dclkp可對應於資料時脈dclk的正轉態且第二資料時脈dclkn可對應於資料時脈dclk的負轉態。類似地，第一交越時脈xclkp可對應於交越時脈xclk的正轉態且第二交越時脈xclkn可對應於交越時脈xclk的負轉態。在各種實施例中，頻率偵測器600可連接至資料裁剪器610~616中的一或多個以對輸入資料Din取樣。舉例而言，資料裁剪器610~616設置以接收輸入資料流並根據本地時脈中之其一運作。舉例而言，第一資料裁剪器610可根據第一資料時脈dclkp運作，第二資料裁剪器612可根據第一交越時脈xclkp運作，第三資料裁剪器614可根據第二資料時脈dclkn運作，且第四資料裁剪器616可根據第二交越時脈xclkn運作。在各種實施例中，第一資料裁剪器610可設置以根據第一資料時脈dclkp的上升邊緣取樣資料並輸出Dodd，第二資料裁剪器612可設置以根據第一交越時脈xclkp的上升邊緣取樣資料並輸出Xodd，第三資料裁剪器614可設置以根據第二資料時脈dclkn的上升邊緣取樣資料並輸出Deven，而第四資料裁剪器616可設置以根據第二交越時脈xclkn的上升邊緣取樣資料並輸出Xeven。
如上所述，時脈各相隔90度。舉例而言，在各種實施例中，Dodd可比Xodd提前四分之一循環(例如90度)，Xodd比Deven提前四分之一循環。因此，對齊電路620可將Dodd延遲半個循環且將Xodd延遲四分之一循環以使其與Deven對齊。類似地，對齊電路622可將Deven延遲半個循環且將Xeven延遲四分之一循環以使其與Dodd對齊。
在各種實施例中，可將取樣或對齊的資料(Dodd、Xodd、Deven、Xeven)提供予組合邏輯630。在各種實施例中，組合邏輯630設置以產生偶數以及奇數UP以及DN訊號。舉例而言，類似於參照第5A圖以及第5B圖所述之實施例，組合邏輯630可設置以判定何時兩個相鄰的資料樣本為相同。舉例而言，組合邏輯630可判定何時輸入資料流Din的值於兩個連續邊緣為相同以產生邊緣訊號(例如edge 0_even/odd以及edge 1_even/odd)且接著比較邊緣以判定本地時脈是否需要調整。
在各種實施例中，組合邏輯630包含第一XOR 632、第二XOR 634、第三XOR 636、第四XOR 638、第一AND 640、第二AND 642、第三AND 644、以及第四AND 646。在各種實施例中，第一XOR 632接收Dodd1以及Xodd1且輸出edge 1_odd，第二XOR 634接收Xodd1以及Deven1並輸出edge 0_odd，第三XOR 636接收Deven2以及Xeven2並輸出edge1_even，且第四XOR 638接收Xeven2以及Dodd2並輸出edge 0_even。在各種實施例中，AND閘640~646設置以判定何時edge 0以及edge 1皆為邏輯高或皆為邏輯低。舉例而言，若edge 0以及edge 1皆為高，則產生UP輸出。反之，當edge 0以及edge 1皆為低，則產生DN輸出。在各種實施例中，第一AND 640接收edge 1_odd以及edge 0_odd並輸出UP_odd，且第二AND 642接收反相的edge 1_odd以及反相的edge 0_odd並輸出DN_odd。類似地，第三AND 644接收edge 1_even以及edge 0_even並輸出UP_even，且第四AND646 接收反相的edge 1_even以及反相的edge 0_even並輸出DN_even。如以上所討論的，XOR以及AND閘632~638以及640~646可以任何功能等效之邏輯閘取代。
第7圖描繪根據各種實施例的奇數裁剪器以及頻率偵測器的運作的時序圖。
參照第7圖，在各種實施例中，頻率偵測器可接收包含訓練型樣的輸入資料Din。在此示例中，描述奇數裁剪器的值。因此，使用Dodd、Xodd以及Deven作為用以決定dge1_odd以及edge 0_odd且然後是UP_odd以及DN_odd的輸入。在各種實施例中，Dodd係根據第一資料時脈dclkp取樣，Xodd係根據第一交越時脈xclkp取樣，且Deven係根據第二資料時脈dclkn取樣。如上所述，時脈dclkp、xclkp以及dclkn(以及未描述的xclkn)可相差90度的相位。在此實施例中，第一資料時脈dclkp致使第一資料裁剪器610第一個對輸入資料流Din取樣，第一交越時脈xclkp致使第二資料裁剪器612第二個對輸入資料流Din取樣，且第二資料時脈dclkn致使第三資料裁剪器614第三個對輸入資料流Din取樣。然後可使用對齊電路620使Dodd1、Xodd1以及Deven1對齊以進行進一步處理。
在此示例中，在第一時點t0，Dodd變為低是因為第一資料時脈dclkp致使第一資料裁剪器610在資料流Din為低時對資料流Din取樣。反之，在第一時點t0，Xodd以及Deven皆轉態為高是因為第一交越時脈xclkp致使第二資料裁剪器612在資料流Din為高時對資料流Din取樣，且第二資料時脈dclkn類似地致使第三資料裁剪器614在資料流Din的值為高時對輸入資料流Din取樣。因此，edge 1_odd轉態為高，且edge 0_odd轉態為低(例如，因為edge 1_odd等於Dodd XOR Xodd且edge 0_odd等於Xodd XOR Deven)。因為edge 1_odd為高且edge 0_odd為低，為偵測到頻率錯誤，且UP_odd以及DN_odd的輸出皆為低，表示本地時脈具有用於輸入資料流Din的正確頻率。
在各種實施例中，本地時脈可能過慢且因此對輸入資料流Din取樣過慢。舉例而言，在時點t1，Dodd為低是因為第一資料時脈dclkp致使第一資料裁剪器610在資料流Din為低時對資料流Din取樣。類似地，Xodd為高是因為第一交越時脈xclkp致使第二資料裁剪器612在資料流Din為高時對資料流Din取樣。在此示例中，Deven亦為低是因為第二資料時脈dclkn致使第三資料裁剪器614在資料流Din為低時對資料流Din取樣。因此，在各種實施例中，edge 1_odd以及edge 0_odd的值可皆為高，且可輸出UP_odd訊號以增加本地時脈速度。反之，在各種實施例中，本地時脈可過快且系統因此對輸入資料流Din取樣過快。舉例而言，在時點t2，edge 1_odd以及edge 0_odd皆為低是因為Dodd、Xodd以及Deven各為低，導致DN訊號。類似地，在時點t3，DN_odd可再次為高是因為edge 1_odd 以及edge 0_odd再次為低。如在時點t2以及t3觀察到的，缺乏資料轉態表示與資料流Din上的訓練型樣相比，時脈頻率過快。
第8圖描繪根據各種實施例的具有與二元相位偵測器(BBPD)整合的頻率偵測器的示例時脈以及資料回復電路。
參照第8圖，在各種實施例中，時脈以及資料回復電路800可包含與二元相位偵測器820整合的頻率偵測器830。在各種實施例中，頻率偵測器830可類似於二元相位偵測器(BBPD)820地運作。舉例而言，二元相位偵測器820以及頻率偵測器830可各連接至根據本地時脈運作的一或多個資料裁剪器810(例如，以上參照第6圖所述的資料裁剪器610~616)。在各種實施例中，BBPD 820以及頻率偵測器830可根據edge 0以及edge 1運作。
在各種實施例中，BBPD 820可在edge 0以及edge 1皆為低時運作， BBPD 820不提供輸出。BBPD 820可在edge 1為低且edge 0為高時輸出DN。反之， BBPD 820可在edge 1為高且edge 0為低時輸出UP。因此，在各種實施例中，若edge 0被反相，則頻率偵測器830以與BBPD 820相同之方式運作。
在各種實施例中，時脈以及資料回復電路800可包含相位/頻率選擇電路835。舉例而言，在各種實施例中，相位/頻率選擇電路835可包含設置以接收模式選擇訊號的AND閘。模式選擇訊號在頻率擷取模式禁用(disables)比例控制路徑(proportional control path)855。舉例而言，當模式選擇訊號為LOW時(表示頻率擷取模式)，頻率偵測器830的輸出僅驅動積分器(integrator)850，而當模式選擇訊號為HIGH時(表示相位擷取/追蹤模式(phase acquisition/tracking mode))，相位/頻率選擇電路835的輸出追蹤BBPD 820的輸出，因此亦啟動比例控制路徑855。此允許時脈以及資料回復電路800被設定為在頻率擷取模式(例如，使用頻率偵測器830運作)或在相位擷取/追蹤模式中運作(例如，使用BBPD 820運作)。
在各種實施例中，時脈以及資料回復電路800可包含用於與積分器850(例如電荷泵)結合以在BBPD運作期間提供調整電壓予VCO 860的抽取器 (decimator)840。
第9圖描繪根據各種實施例的二元相位偵測器以及頻率偵測器的示例組合。
參照第9圖，在各種實施例中，BBPD/頻率偵測器組合900可根據模式選擇訊號在頻率偵測模式以及相位偵測模式之間切換。在各種實施例中，模式選擇訊號可設置以觸變(toggle)XOR閘以選擇何時BBPD/頻率偵測器組合900係運作為BBPD或頻率偵測器。舉例而言，BBPD/頻率偵測器組合900包含許多與以上討論的頻率偵測器600的電路相同或相似的組件。舉例而言，BBPD/頻率偵測器組合900包含根據時脈dclkp、xclkp、dclkn以及xclkn運作的資料裁剪器910~916。在各種實施例中，資料對齊電路920以及922使資料裁剪器910~916的輸出相位對齊。
在各種實施例中，組合邏輯930設置以在相位偵測模式以及頻率偵測模式兩者期間產生偶數以及奇數UP以及DN訊號。舉例而言，類似於參照第6圖所述之實施例，組合邏輯930可設置以判定何時兩相鄰Din樣本為相同的，產生訊號edge1_odd/edge1_even以及edge 0_odd/edge 0_even。然而，根據模式，edge 0的值可被反相。舉例而言，當啟用BBPD模式時，edge 0的值可被反相(例如，使用XOR閘)。在各種實施例中，類似於第6圖的實施例，組合邏輯930包含第一XOR 932、第二XOR 934、第三XOR 936、第四XOR 938、第一AND 940、第二AND 942、第三AND 944、以及第四AND 946。在各種實施例中，邏輯組合亦包含用於根據模式選擇訊號在BBPD以及頻率偵測模式之間的運作切換的一或多個選擇電路。舉例而言，在各種實施例中，選擇電路可包含第五XOR 948以及第六XOR 950，其各設置以接收模式選擇訊號並據此將edge 0_even/edge 0_odd值反相。
舉例而言，在各種實施例中，第五XOR 948可接收edge 0_odd訊號以及模式選擇訊號且提供輸出予第一AND 940以及第二AND 942。類似地，第六XOR 950可接收edge 0_even訊號以及模式選擇訊號並提供輸出予第三AND 944以及第四AND 946。因此，模式選擇訊號可被用以觸變BBPD/頻率偵測器組合900在BBPD或頻率偵測器之間的運作。
第10圖描繪根據各種實施例的二元相位偵測器以及頻率偵測器的示例組合。
參照第10圖，在各種實施例中，BBPD/頻率偵測器組合1000可根據模式選擇訊號在頻率偵測模式以及相位偵測模式之間切換。在各種實施例中，模式選擇訊號可設置以觸變XOR閘以選擇何時BBPD/頻率偵測器組合1000係運作為BBPD或頻率偵測器。舉例而言，BBPD/頻率偵測器組合1000包含許多與頻率偵測器600以及BBPD/頻率偵測器組合900的電路相同或相似的組件。舉例而言，BBPD/頻率偵測器組合1000包含根據時脈dclkp、xclkp、dclkn以及xclkn運作的資料裁剪器1010~1016。在各種實施例中，資料對齊電路1020以及1022使資料裁剪器1010~1016的輸出相位對齊。
在各種實施例中，組合邏輯1030設置以產生偶數以及奇數UP以及DN訊號。舉例而言，類似於參照第6圖所述之實施例，組合邏輯1030可設置以判定何時兩相鄰Din樣本為相同的。然而，根據模式，Deven以及Dodd的值可在XOR閘1040、1042以及1034、1036使用之前反相。第七XOR 1052以及第八XOR 1054設置以在BBPD模式中傳送Deven1以及Dodd2的值並在頻率偵測模式中使Deven1以及Dodd2的值反相(頻率偵測模式：使第二資料樣本反相)。
在各種實施例中，組合邏輯1030包含第一XOR 1032、第二XOR 1034、第三XOR 1036、第四XOR 1038、第五XOR 1040、第六XOR 1042、第一AND 1044、第二AND 1046、第三AND 1048以及第四AND 1050。如以上所討論的，在各種實施例中，組合邏輯1030亦包含設置以根據模式選擇訊號在BBPD以及頻率偵測模式之間的運作切換的第七XOR 1052以及第八XOR 1054。
舉例而言，在各種實施例中，第七XOR 1052可接收Deven1訊號以及模式選擇訊號(例如，反相的模式選擇訊號)並提供輸出予第二XOR 1034以及第三XOR 1036。類似地，第八XOR 1054可接收Dodd2訊號以及模式選擇訊號(例如，反相的模式選擇訊號)並提供輸出予第五XOR 1040以及第六XOR 1042。在各種實施例中，第一AND 1044接收第一XOR 1032以及第三XOR 1036的輸出，第二AND 1046接收第二XOR 1034以及第三XOR 1036的輸出，第三AND 1048接收第四XOR 1038以及第六XOR 1042的輸出，且第四AND 1050接收第五XOR 1040以及第六XOR 1042的輸出。
在各種實施例中，第三XOR 1036係設置以接收Dodd1訊號以及第七XOR 1052的輸出。第六XOR 1042係設置以接收Deven2訊號以及第八XOR 1054的輸出。
表1描繪顯示根據各種實施例之用於奇數資料的BBPD/頻率偵測器組合系統輸出的真值表。相關領域中具有通常知識者將理解的是，可產生用於偶數資料的可比真值表(comparable truth table)。
表1
Figure 02_image001
參照表1，在各種實施例中，BBPD/頻率偵測器可設置以在BBPD模式或頻率偵測器模式中運作。在此示例中，1象徵邏輯HIGH輸出且0象徵邏輯LOW輸出。舉例而言，在作為頻率偵測器運作時，當Dodd、Xodd以及Deven皆為0，edge 0以及edge 1將亦具有0的值，且DN輸出將等於1，即將被啟動(asserted)。然而，在作為BBPD運作時，相同的輸入將導致DN輸出等於0。
在先前的描述中，為了解釋上的目的，描述許多具體細節以提供對各種實施例的透徹理解。然而，將顯而易見的是，各種實施例可在沒有此些具體細節的情況下實施或以一或多個等效配置實施。在其他例子中，習知的結構以及裝置以方塊圖的形式表示以避免不必要的混淆各種實施例。
將理解的是，當元件、層、區域或組件被指稱為在另一元件、層、區域或組件「上(on)」，或是「連接(connected to)」或「耦接(coupled to)」另一元件、層、區域或組件時，其可直接在其他元件、層、區域或組件「上(directly on)」，或是「直接連接(directly connected to)」或「直接耦接(directly coupled to)」其他元件、層、區域或組件，或可存在一或多個中間元件、層、區域或組件。然而，「直接連接/直接耦接」指稱一個組件沒有中間組件地直接連接或耦接另一組件。同時，可類似地解釋描述組件之間關係的其他表述詞，像是「之間(between)」、「緊接之間(immediately between)」、「相鄰(adjacent to)」以及「直接相鄰(directly adjacent to)」。除此之外，亦將理解當元件或曾被指稱為在兩元件或層「之間(between)」時，其可為兩元件或層之間的唯一元件或層，或其間以可存在一或多個中間元件或層。
本文中使用之名詞係僅用於描述具體實施例之目的且不意圖限制本揭露。如用於本文中，除非內文中明確有相反指示，否則單數形式「一(a)」及「一(an)」亦意圖包含複數形式。其將進一步理解的是，用語「包含(comprises)」、「包含(comprising)」、「具有(have)」、「具有(having)」「包含(includes)」、「包含(including)」當用於本說明書中時，特指所述特徵、整數、步驟、運作、元件及/或組件存在，但不排除存在或加入一或多個其他特徵、整數、步驟、運作、元件、組件及/或其群組。如用於本文中，用語「及/或」包含相關表列項目中之其一或多個的任意及所有組合。
如用於本文中，用語「實質上(substantially)」、「約(about)」、「近似(approximately)」及類似用語被用作為近似的用語而非程度的用語，且意圖將本領域中具有通常知識者將認識到的測量值或計算值的固有偏差納入考量。如用於本文中，「約(about)」或「近似(approximately)」係包含考量與特定量的測量相關的測量問題以及錯誤(即測量系統的極限)之由領域中具有通常知識者所判斷之在特定值的可接受偏差範圍中的所述值以及所述平均值。舉例而言，「約(about)」可指在一或多個標準偏差或在所述值的±30%、20%、10%或5%。進一步地，當描述本發明概念的實施例時，「可」的使用指「本揭露的一或多個實施例」。當用於本文中，用語「使用(use/using/used)」可被認為與「利用(utilize/utilizing/utilized)」同義。另外，用語「示例性」意圖指一示例或說明。
當一些實施例可不同地實施時，具體的製程順序可與所述順序不同地執行。舉例而言，兩個連續描述的製程可實質上同時執行或者以與所述順序相反的順序執行。
各種實施例參照為實施例的說明示意圖及/或中間結構的截面圖描述於本文中。因此，可預期，舉例而言，製造技術及/或容許誤差造成的說明的形狀上的各種變化。進一步地，本文中所揭示之具體結構或功能性描述僅係用於說明性地描述根據本揭露概念實施例的目的。因此，本文所揭示之實施例不應被解釋為限於具體繪示的區域形狀，而是包含例如製造所致之形狀上的偏差。舉例而言，被描述為矩形的植佈區域通常會具有圓形或彎曲特徵及/或在其邊緣的植佈濃度梯度而非從植佈到未植佈區域的二元變化。同樣地，藉由佈植形成的埋佈區域可在埋佈區域以及透過其產生佈植的表面之間造成一些佈植。因此，圖式中繪示之區域為示意性質且其形狀不意圖繪示裝置的區域之真實形狀且不意圖為限制。
根據本文所述之本揭露的實施例的電子或電氣裝置及/或任何其他相關裝置或組件可利用任何適合的硬體、韌體(例如，特殊應用積體電路)、軟體或軟體、韌體及硬體的組合來實現。舉例而言，此些裝置的各種組件可形成在一個積體電路(IC)晶片上或獨立的IC晶片上。進一步地，此些裝置的各種組件可在可撓式印刷電路薄膜、捲帶式晶片封裝(TCP)、印刷電路板(PCB)上實施或在一個基板上形成。進一步地，此些裝置的各種組件可為，在一個或多個計算裝置中在一個或多個處理器上運行的執行電腦編程指令並與其他系統組件交互作用以執行本文所述的各種功能的一個製程或線程(thread)。電腦編程指令儲存在記憶體中，其可使用標準記憶體裝置，例如，隨機存取記憶體(RAM))在計算裝置中實現。電腦編程指令還可儲存在其他非暫時性電腦可讀取媒介中，像是，例如CD-ROM、快閃驅動器或其類似物。此外，本領域中的通常知識者應理解，各種計算裝置的功能可組合或集成到一個計算裝置中，或特定計算裝置的功能可分佈在一個或多個其他計算裝置上而不脫離本揭露例示性實施例的精神和範疇。
除非另外定義，否則用於本文中的所有的用語(包含技術與科學用語)具有與本揭露所屬技術領域中具有通常知識者的通常理解相同的意義。將進一步理解的是，像是那些在常用字典中定義的用語應被解釋為具有與其在相關領域及/或本說明書中的內文中的意義一致的意義，且不應以理想化或過度正式的方式解釋，除非內文中明確如此定義。
前述係示例實施例的說明，且其不被解釋為對其之限制。雖然已描述了新的示例實施例，然相關領域中具有通常知識者將輕易的理解在示例實施例中許多修改皆為可能且未明顯背離示例實施例的新穎性教示。據此，所有此種修改皆意圖被包含在申請專利範圍中所定義的示例實施例的範疇中。在此申請專利範圍中，手段功能用語意圖涵蓋當執行所述功能的本文所述之結構以及不僅是結構均等且包含等效結構。因此，將理解的是，前述為示例實施例的說明且不被解釋為限於所揭示之具體實施例，且意圖將對所揭示之示例實施例的修正以及其他實施例包含在附隨申請專利範圍的範疇內。本發明概念由以下附隨申請專利範圍以及將包含於本文中之申請專利範圍的均等物定義。
100:CDR系統 110:資料及交越裁剪器 120,820:二元相位偵測器 130,860:壓控振盪器 140:電荷泵 150:頻率擷取電路 200,310:轉態偵測器 210:d-正反器 220,632,634,636,638,932,934,936,938,948,950,1040,1042,1032,1034,1036,1038,1040,1042,1052,1054:XOR閘 230:重定時器 300,600,830:頻率偵測器 320:第一延遲電路 330:第二延遲電路 340,400,630,930,1030:組合邏輯 410:DN邏輯 420:UP邏輯 610,612,614,616,810,910,912,914,916,1010,1012,1014,1016:資料裁剪器 620,622,920,922,1020,1022:對齊電路 640,642,644,646,940,942,944,946,1044,1046,1048,1050:AND閘 800:時脈以及資料回復電路 835:相位/頻率選擇電路 840:抽取器 850:積分器 855:比例控制路徑 900,1000:BBPD/頻率偵測器組合 dclk,dclkp,dclkn:資料時脈 xclk,xclkp,xclkn:交越時脈 Dodd,Xodd,Deven,Xeven:樣本 D:資料訊號 Din:輸入資料 Q:延遲資料訊號 t0,t1,t2,t3:時點
一些實施例可結合附圖自以下敘述更加詳細地理解，其中： 第1圖係為描繪相關技術的CDR電路的圖式； 第2A圖係為描繪根據各種實施例的示例轉態偵測器的圖式； 第2B圖係為根據各種實施例的第2A圖的示例轉態偵測器的時序圖； 第3圖係為描繪根據各種實施例的頻率偵測器的圖式； 第4A圖係為描繪根據各種實施例的用於頻率偵測的組合邏輯的示例實施例的圖式； 第4B圖係為描繪用於根據各種實施例的頻率偵測器中時第4A圖的組合邏輯的運作的時序圖； 第5A圖係為描繪示例資料輸入、本地產生的資料時脈dclk以及本地產生的交越時脈xclk的圖式； 第5B圖係為描繪頻率偵測器使用的組合邏輯的實施例的圖式； 第6圖係為描繪根據各種實施例之頻率偵測器的圖式； 第7圖係為描繪根據各種實施例的奇數裁剪器以及頻率偵測器的運作的時序圖； 第8圖係為描繪根據各種實施例的具有與二元相位偵測器(BBPD)整合的頻率偵測器的示例時脈以及資料回復電路的圖式； 第9圖係為描繪根據各種實施例的二元相位偵測器以及頻率偵測器的示例組合的圖式；以及 第10圖係為描繪根據各種實施例的二元相位偵測器以及頻率偵測器的示例組合的圖式。
300:頻率偵測器
310:轉態偵測器
320:第一延遲電路
330:第二延遲電路
340:組合邏輯

Claims (20)

  1. 一種頻率偵測器電路，其包含： 一轉態偵測器，設置以接收一資料輸入並根據該資料輸入中的轉態提供一第一邊緣輸出； 一第一電路，設置以產生一第二邊緣輸出； 一第二電路，設置以產生一第三邊緣輸出；以及 一組合邏輯，設置以： 當該第一邊緣輸出、該第二邊緣輸出以及該第三邊緣輸出中的至少其二為高時輸出一UP輸出；以及 當該第一邊緣輸出、該第二邊緣輸出以及該第三邊緣輸出全為低時輸出一DN輸出。
  2. 如請求項1所述之頻率偵測器電路，其中該第一電路包含一第一延遲電路且該第二電路包含一第二延遲電路。
  3. 如請求項1所述之頻率偵測器電路，其中該組合邏輯包含： 一DN邏輯；以及 一UP邏輯。
  4. 如請求項3所述之頻率偵測器電路，其中該DN邏輯包含： 一AND閘，具有一第一輸入端、一第二輸入端、以及一第三輸入端； 一第一反相器，設置以接收該第一邊緣輸出並連接至該第一輸入端； 一第二反相器，設置以接收該第二邊緣輸出並連接至該第二輸入端；以及 一第三反相器，設置以接收該第三邊緣輸出並連接至該第三輸入端。
  5. 如請求項3所述之頻率偵測器電路，其中該UP邏輯包含： 一OR閘，具有一第一輸入端、一第二輸入端、以及一第三輸入端； 一第一AND閘，設置以接收該第一邊緣輸出及該第二邊緣輸出並提供一第一輸出至該OR閘的該第一輸入端； 一第二AND閘，設置以接收該第一邊緣輸出及該第三邊緣輸出並提供一第二輸出至該OR閘的該第二輸入端；以及 一第三AND閘，設置以接收該第二邊緣輸出及該第三邊緣輸出並提供一第三輸出至該OR閘的該第三輸入端。
  6. 如請求項1所述之頻率偵測器電路，其中該組合邏輯進一步包含設置以根據一選擇訊號將該頻率偵測器的運作轉換成一相位偵測器的一選擇電路。
  7. 一種頻率偵測方法，包含： 取樣一資料輸入以獲得該資料輸入的一奇數資料樣本(Dodd)； 取樣該資料輸入以獲得該資料輸入的一奇數交越樣本(Xodd)； 取樣該資料輸入以獲得該資料輸入的一偶數資料樣本(Deven)； 取樣該資料輸入以獲得該資料輸入的一偶數交越樣本(Xeven)； 根據該奇數資料樣本(Dodd)、該奇數交越樣本(Xodd)以及該偶數資料樣本(Deven)產生一UP_odd訊號； 根據該奇數資料樣本(Dodd)、該奇數交越樣本(Xodd)以及該偶數資料樣本(Deven)產生一DN_odd訊號； 根據該偶數資料樣本(Deven)、該偶數交越樣本(Xeven)以及該奇數資料樣本(Dodd)產生一UP_even訊號；以及 根據該偶數資料樣本(Deven)、該偶數交越樣本(Xeven)以及該奇數資料樣本(Dodd)產生一DN_even訊號。
  8. 如請求項7所述之頻率偵測方法，其中根據該奇數資料樣本(Dodd)、該奇數交越樣本(Xodd)以及該偶數資料樣本(Deven)產生該UP_odd訊號包含： 根據該奇數資料樣本(Dodd)以及該奇數交越樣本(Xodd)決定一奇數第一邊緣訊號，其中當該奇數資料樣本(Dodd)以及該奇數交越樣本(Xodd)具有不同值時，該奇數第一邊緣訊號為高； 根據該奇數交越樣本(Xodd)以及該偶數資料樣本(Deven)決定一奇數第二邊緣訊號，其中當該奇數交越樣本(Xodd)以及該偶數資料樣本(Deven)具有不同值時，該奇數第二邊緣訊號為高；以及 在該奇數第一邊緣訊號以及該奇數第二邊緣訊號兩者皆為高時輸出該UP_odd訊號。
  9. 如請求項7所述之頻率偵測方法，其中根據該奇數資料樣本(Dodd)、該奇數交越樣本(Xodd)以及該偶數資料樣本(Deven)產生該DN_odd訊號包含： 根據該奇數資料樣本(Dodd)以及該奇數交越樣本(Xodd)決定一奇數第一邊緣訊號，其中當該奇數資料樣本(Dodd)以及該奇數交越樣本(Xodd)具有不同值時，該奇數第一邊緣訊號為高； 根據該奇數交越樣本(Xodd)以及該偶數資料樣本(Deven)決定一奇數第二邊緣訊號，其中當該奇數交越樣本(Xodd)以及該偶數資料樣本(Deven)具有不同值時，該奇數第二邊緣訊號為高；以及 在該奇數第一邊緣訊號以及該奇數第二邊緣訊號兩者皆為低時輸出該DN_odd訊號。
  10. 如請求項7所述之頻率偵測方法，根據該偶數資料樣本(Deven)、該偶數交越樣本(Xeven)以及該奇數資料樣本(Dodd)產生該UP_even訊號包含： 根據該偶數資料樣本(Deven)以及該偶數交越樣本(Xeven)決定一偶數第一邊緣訊號，其中當該偶數資料樣本(Deven)以及該偶數交越樣本(Xeven)具有不同值時，該偶數第一邊緣訊號為高； 根據該偶數交越樣本(Xeven)以及該奇數資料樣本(Dodd)決定一偶數第二邊緣訊號，其中當該偶數交越樣本(Xeven)以及該奇數資料樣本(Dodd)具有不同值時，該偶數第二邊緣訊號為高；以及 在該偶數第一邊緣訊號以及該偶數第二邊緣訊號兩者皆為高時輸出該UP_even訊號。
  11. 如請求項7所述之頻率偵測方法，根據該偶數資料樣本(Deven)、該偶數交越樣本(Xeven)以及該奇數資料樣本(Dodd)產生該DN_even訊號包含： 根據該偶數資料樣本(Deven)以及該偶數交越樣本(Xeven)決定一偶數第一邊緣訊號，其中當該偶數資料樣本(Deven)以及該偶數交越樣本(Xeven)具有不同值時，該偶數第一邊緣訊號為高； 根據該偶數交越樣本(Xeven)以及該奇數資料樣本(Dodd)決定一偶數第二邊緣訊號，其中當該偶數交越樣本(Xeven)以及該奇數資料樣本(Dodd)具有不同值時，該偶數第二邊緣訊號為高；以及 在該偶數第一邊緣訊號以及該偶數第二邊緣訊號兩者皆為LOW時輸出該DN_even訊號。
  12. 如請求項7所述之頻率偵測方法，進一步包含將該奇數資料樣本(Dodd)、該奇數交越樣本(Xodd)以及該偶數資料樣本(Deven)時間對齊。
  13. 如請求項12所述之頻率偵測方法，進一步包含將該偶數資料樣本(Deven)、該偶數交越樣本(Xeven)以及該奇數資料樣本(Dodd)時間對齊。
  14. 如請求項7所述之頻率偵測方法，進一步包含提供一模式選擇訊號以採用一頻率偵測模式。
  15. 一種相位/頻率偵測器電路包含： 一第一資料裁剪器，設置以根據一第一時脈對一資料輸入取樣並輸出一奇數資料樣本(Dodd)； 一第二資料裁剪器，設置以根據一第二時脈對該資料輸入取樣並輸出一奇數交越樣本(Xodd)； 一第三資料裁剪器，設置以根據一第三時脈對該資料輸入取樣並輸出一偶數資料樣本(Deven)； 一第四資料裁剪器，設置以根據一第四時脈對該資料輸入取樣並輸出一偶數交越樣本(Xeven)； 一第一資料對齊電路，設置以將該奇數資料樣本(Dodd)、該奇數交越樣本(Xodd)以及該偶數資料樣本(Deven)時間對齊； 一第二資料對齊電路，設置以將該偶數資料樣本(Deven)、該偶數交越樣本(Xeven)以及該奇數資料樣本(Dodd)時間對齊；以及 一組合邏輯電路，其設置以： 根據該奇數資料樣本(Dodd)以及該奇數交越樣本(Xodd)產生一第一邊緣輸出； 根據該奇數交越樣本(Xodd)以及該偶數資料樣本(Deven)產生一第二邊緣輸出； 根據該偶數資料樣本(Deven)以及該偶數交越樣本(Xeven)產生一第三邊緣輸出； 根據該偶數交越樣本(Xeven)以及該奇數資料樣本(Dodd)產生一第四邊緣輸出； 在該第一邊緣輸出以及該第二邊緣輸出兩者皆為高時產生一UP_odd訊號； 在該第一邊緣輸出以及該第二邊緣輸出兩者皆為低時產生一DN_odd訊號； 在該第三邊緣輸出以及該第四邊緣輸出兩者皆為高時產生一UP_even訊號；以及 在該第三邊緣輸出以及該第四邊緣輸出兩者皆為低時產生一DN_even訊號。
  16. 如請求項15所述之相位/頻率偵測器電路，其中該組合邏輯電路包含設置以根據一選擇訊號在一相位偵測模式與一頻率偵測模式之間切換該組合邏輯電路的運作的一選擇電路。
  17. 如請求項16所述之相位/頻率偵測器電路，其中該選擇電路設置以在該選擇訊號指定該相位偵測模式時反相該第二邊緣輸出以及該第四邊緣輸出的值。
  18. 如請求項17所述之相位/頻率偵測器電路，其中該選擇電路包含設置以接收該第二邊緣輸出以及該選擇訊號的一第一互斥或(XOR)閘以及設置以接收該第四邊緣輸出以及該選擇訊號的一第二XOR閘。
  19. 如請求項16所述之相位/頻率偵測器電路，其中該選擇電路係設置以根據該選擇訊號反相該偶數資料樣本(Deven)以及該奇數資料樣本(Dodd)。
  20. 如請求項19所述之相位/頻率偵測器電路，其中該選擇電路包含設置以接收該偶數資料樣本(Deven)以及該選擇訊號的一第一互斥或(XOR)閘以及設置以接收該奇數資料樣本(Dodd)以及該選擇訊號的一第二XOR閘。
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